JP2915397B1 - バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 - Google Patents
バックチャネル効果を防止する薄膜トランジスタおよびその製造方法Info
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Abstract
【要約】
【課題】薄膜トランジスタ(ＴＦＴ）のオフ状態におい
てソース・ドレイン電極間にリーク電流が生ずる不良、
即ちバックチャネル効果を防止する薄膜トランジスタ及
びその製造方法を提供する。 【解決手段】逆スタガー型ＴＦＴであってソース電極と
ドレイン電極の間のバックチャネル領域１００のアモル
ファス・シリコン(ａ−Ｓｉ)層４０とチャネル保護膜５
０（シリコン窒化膜）との間に薄い(好ましくは５０Å
以下)シリコン酸窒化膜９０を設け、ａ−Ｓｉ層の上部
界面にＳｉ−Ｏ結合を存在させる。Ｓｉ−Ｏ結合は、ａ
−Ｓｉ層４０のバックチャネル領域の状態密度を高め、
ＴＦＴのオフ状態でバックチャネル領域１００を介した
リーク電流を抑える効果がある。また、この薄いシリコ
ン酸窒化膜９０は、充分多くのＳｉ−Ｎ結合を含むた
め、シリコン酸化膜に比べてのエッチングレートが小さ
い。そのためエッチング制御が簡単であり、電圧電流特
性の安定した信頼性のある逆スタガー型ＴＦＴを与え
る。
てソース・ドレイン電極間にリーク電流が生ずる不良、
即ちバックチャネル効果を防止する薄膜トランジスタ及
びその製造方法を提供する。 【解決手段】逆スタガー型ＴＦＴであってソース電極と
ドレイン電極の間のバックチャネル領域１００のアモル
ファス・シリコン(ａ−Ｓｉ)層４０とチャネル保護膜５
０（シリコン窒化膜）との間に薄い(好ましくは５０Å
以下)シリコン酸窒化膜９０を設け、ａ−Ｓｉ層の上部
界面にＳｉ−Ｏ結合を存在させる。Ｓｉ−Ｏ結合は、ａ
−Ｓｉ層４０のバックチャネル領域の状態密度を高め、
ＴＦＴのオフ状態でバックチャネル領域１００を介した
リーク電流を抑える効果がある。また、この薄いシリコ
ン酸窒化膜９０は、充分多くのＳｉ−Ｎ結合を含むた
め、シリコン酸化膜に比べてのエッチングレートが小さ
い。そのためエッチング制御が簡単であり、電圧電流特
性の安定した信頼性のある逆スタガー型ＴＦＴを与え
る。
Description
【０００１】
【産業上の利用分野】本発明はアモルファスシリコンを
用いた高信頼性の逆スタガー型薄膜トランジスタを製造
する方法及びその構造に関する。具体的には、本発明は
薄膜トランジスタのオフ状態においてチャネルがオンし
てリーク電流が生ずる不良、即ちバックチャネル効果を
防止し、かつ信頼性のある薄膜トランジスタの製造法及
びその構造を有する薄膜トランジスタを開示するもので
ある。更に本発明は、表チャネルの閾値電圧ＶＦthを制
御可能とする薄膜トランジスタの製造方法に関する。
用いた高信頼性の逆スタガー型薄膜トランジスタを製造
する方法及びその構造に関する。具体的には、本発明は
薄膜トランジスタのオフ状態においてチャネルがオンし
てリーク電流が生ずる不良、即ちバックチャネル効果を
防止し、かつ信頼性のある薄膜トランジスタの製造法及
びその構造を有する薄膜トランジスタを開示するもので
ある。更に本発明は、表チャネルの閾値電圧ＶＦthを制
御可能とする薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】アモルファスシリコン（ａ−Ｓｉ）を用
いた薄膜トランジスタ（ＴＦＴ）は、大面積基板に形成
できることから、大面積イメージセンサーや大画面液晶
表示に用いられている。特に液晶表示装置（ＬＣＤ）の
画素のスイッチング素子として、多数のＴＦＴをガラス
基板上記に実装する実用化がなされている。
いた薄膜トランジスタ（ＴＦＴ）は、大面積基板に形成
できることから、大面積イメージセンサーや大画面液晶
表示に用いられている。特に液晶表示装置（ＬＣＤ）の
画素のスイッチング素子として、多数のＴＦＴをガラス
基板上記に実装する実用化がなされている。
【０００３】ＴＦＴには、基板上への薄膜の積層の順序
の違いから、正スタガー型と逆スタガー型がある。正ス
タガー型ＴＦＴは、基板に対して最初にソース電極およ
びドレイン電極を形成しゲート電極の形成は最後にな
る。逆スタガー型の構造は、基板に対して最初にゲート
電極を形成し最後にソース電極およびドレイン電極を形
成するものである。この２つのタイプのＴＦＴのうち、
液晶表示装置（ＬＣＤ）には製造上の容易さ及び特性面
での安定性から逆スタガー型のもが採用されることが多
い。具体的な逆スタガー型のＴＦＴは、図１（ｃ）、図
２（ｄ）、図３（ｄ）に表されるように、ゲート電極は
ゲート絶縁膜の下部に存在し、ソース電極およびドレイ
ン電極はゲート絶縁膜上部にあり外部に露出したＴＦＴ
の構造になっている。この逆スタガー型ＴＦＴの従来の
２つの製造方法を図１、図２に示す。図１はチャネルエ
ッチ型のＴＦＴ１を与える製造方法であり、図２はチャ
ネル保護型のＴＦＴ２を与える製造方法である。
の違いから、正スタガー型と逆スタガー型がある。正ス
タガー型ＴＦＴは、基板に対して最初にソース電極およ
びドレイン電極を形成しゲート電極の形成は最後にな
る。逆スタガー型の構造は、基板に対して最初にゲート
電極を形成し最後にソース電極およびドレイン電極を形
成するものである。この２つのタイプのＴＦＴのうち、
液晶表示装置（ＬＣＤ）には製造上の容易さ及び特性面
での安定性から逆スタガー型のもが採用されることが多
い。具体的な逆スタガー型のＴＦＴは、図１（ｃ）、図
２（ｄ）、図３（ｄ）に表されるように、ゲート電極は
ゲート絶縁膜の下部に存在し、ソース電極およびドレイ
ン電極はゲート絶縁膜上部にあり外部に露出したＴＦＴ
の構造になっている。この逆スタガー型ＴＦＴの従来の
２つの製造方法を図１、図２に示す。図１はチャネルエ
ッチ型のＴＦＴ１を与える製造方法であり、図２はチャ
ネル保護型のＴＦＴ２を与える製造方法である。
【０００４】例えば、特公平６−９２４６号公報及び特
開平７−１１４２８５号公報には、チャネルエッチ型の
逆スタガー型ＴＦＴの製造方法が従来技術として説明さ
れている。図１の最初の工程（ａ）では、ガラス基板１
０上にゲート電極２０をパターン形成した後、シリコン
酸化膜（Ｓｉ酸化膜）またはシリコン窒化膜（Ｓｉ窒化
膜）のゲート絶縁膜３０、数千Å（例えば２０００Å）
程度の厚さのａ−Ｓｉ層４０、低抵抗膜としてｎ＋ａ−
Ｓｉ膜を順に成膜した構造を準備しておく。工程（ｂ）
においてソース電極およびドレイン電極８０をパターニ
ングする。最後に工程（ｃ）おいてこのソース電極およ
びドレイン電極８０をマスクとしてａ−Ｓｉ層の裏チャ
ネル（バックチャネル）領域１００の上の部のｎ＋ａ−
Ｓｉ７０がＲＩＥエッチング除去される。このエッチン
グの際ａ−Ｓｉ層４０の上部界面を一部除去している。
この製造法により、例えば多数のＴＦＴ１（工程
（ｃ））が実装されたＬＣＤ用のＴＦＴアレイ基板が得
られる。
開平７−１１４２８５号公報には、チャネルエッチ型の
逆スタガー型ＴＦＴの製造方法が従来技術として説明さ
れている。図１の最初の工程（ａ）では、ガラス基板１
０上にゲート電極２０をパターン形成した後、シリコン
酸化膜（Ｓｉ酸化膜）またはシリコン窒化膜（Ｓｉ窒化
膜）のゲート絶縁膜３０、数千Å（例えば２０００Å）
程度の厚さのａ−Ｓｉ層４０、低抵抗膜としてｎ＋ａ−
Ｓｉ膜を順に成膜した構造を準備しておく。工程（ｂ）
においてソース電極およびドレイン電極８０をパターニ
ングする。最後に工程（ｃ）おいてこのソース電極およ
びドレイン電極８０をマスクとしてａ−Ｓｉ層の裏チャ
ネル（バックチャネル）領域１００の上の部のｎ＋ａ−
Ｓｉ７０がＲＩＥエッチング除去される。このエッチン
グの際ａ−Ｓｉ層４０の上部界面を一部除去している。
この製造法により、例えば多数のＴＦＴ１（工程
（ｃ））が実装されたＬＣＤ用のＴＦＴアレイ基板が得
られる。
【０００５】しかしながらチャネルエッチによる製造方
法では、エッチングの工程のイオン衝撃により、チャネ
ル領域をダメージを与える問題がある。図１（ｃ）のエ
ッチング工程におけるイオン衝撃は、表チャネル１１０
領域（ゲート絶縁膜３０／ａ−Ｓｉ層４０の界面）に及
び電気特性にダメージを与え、ＴＦＴ特性の安定性と品
質面での信頼性に障害となる。工程（ｃ）のエッチング
の際に、表チャネル領域１１０へのダメージを無くすた
めに２０００Å程度の分厚いａ−Ｓｉ層を形成しておく
ことが対策として考えられる。しかし、このａ−Ｓｉ層
４０の厚さは、以下で説明する図２（ｄ）のチャネル保
護膜型ＴＦＴ２のもの（〜５００Å）の４〜５倍程度も
の厚さである。したがって通常のＴＦＴのコンタクト抵
抗に比べて、数倍以上の大きさの寄生直列抵抗がソース
・ドレイン間に生じ、通常の画素電極に印加される電圧
ではＴＦＴオン時に十分な伝導特性が得られない。チャ
ネルエッチ型ＴＦＴ１をＬＣＤのスイッチング素子とし
て使用する場合、十分な書込み電流を得るために大きな
ＴＦＴが必要となる。大きなＴＦＴをＬＣＤパネルの画
素部に設けることは、ＬＣＤの性能を表す開口率を低下
させることになる。開口率とは、液晶パネルは多数の画
素の領域とそれら画素以外の領域からなり、全液晶パネ
ル面積に対して画素の領域が占める面積を割合をいう。
この開口率が大きい程、ＬＣＤの表示画面の輝度が明る
くなりきれいなディスプレイを与えまたＬＣＤの省電力
効果が大きい。通常のＬＣＤでは、開口率は５０〜７０
％になるのが普通である。このチャネルエッチ型のＴＦ
Ｔ１をＬＣＤのスィチング素子として用いた場合に、書
込み電流を維持するために大きなＴＦＴを各画素に配置
しなけらばならない。そのためこのＴＦＴ１を用いたＬ
ＣＤパネルでは、ＴＦＴの面積が大きくなり開口率のロ
スを大きくする。
法では、エッチングの工程のイオン衝撃により、チャネ
ル領域をダメージを与える問題がある。図１（ｃ）のエ
ッチング工程におけるイオン衝撃は、表チャネル１１０
領域（ゲート絶縁膜３０／ａ−Ｓｉ層４０の界面）に及
び電気特性にダメージを与え、ＴＦＴ特性の安定性と品
質面での信頼性に障害となる。工程（ｃ）のエッチング
の際に、表チャネル領域１１０へのダメージを無くすた
めに２０００Å程度の分厚いａ−Ｓｉ層を形成しておく
ことが対策として考えられる。しかし、このａ−Ｓｉ層
４０の厚さは、以下で説明する図２（ｄ）のチャネル保
護膜型ＴＦＴ２のもの（〜５００Å）の４〜５倍程度も
の厚さである。したがって通常のＴＦＴのコンタクト抵
抗に比べて、数倍以上の大きさの寄生直列抵抗がソース
・ドレイン間に生じ、通常の画素電極に印加される電圧
ではＴＦＴオン時に十分な伝導特性が得られない。チャ
ネルエッチ型ＴＦＴ１をＬＣＤのスイッチング素子とし
て使用する場合、十分な書込み電流を得るために大きな
ＴＦＴが必要となる。大きなＴＦＴをＬＣＤパネルの画
素部に設けることは、ＬＣＤの性能を表す開口率を低下
させることになる。開口率とは、液晶パネルは多数の画
素の領域とそれら画素以外の領域からなり、全液晶パネ
ル面積に対して画素の領域が占める面積を割合をいう。
この開口率が大きい程、ＬＣＤの表示画面の輝度が明る
くなりきれいなディスプレイを与えまたＬＣＤの省電力
効果が大きい。通常のＬＣＤでは、開口率は５０〜７０
％になるのが普通である。このチャネルエッチ型のＴＦ
Ｔ１をＬＣＤのスィチング素子として用いた場合に、書
込み電流を維持するために大きなＴＦＴを各画素に配置
しなけらばならない。そのためこのＴＦＴ１を用いたＬ
ＣＤパネルでは、ＴＦＴの面積が大きくなり開口率のロ
スを大きくする。
【０００６】チャネルエッチ型の方法により製造された
ＴＦＴ１に対して、図２（ｄ）のチャネル保護膜型ＴＦ
Ｔ２は表チャネル領域１１０を製造上のエッチングによ
るダメージから保護する必要がない。通常のチャネル保
護膜型ＴＦＴ２のａ−Ｓｉ層は、５００Å程度の厚さで
よい。このチャネル保護膜型のＴＦＴ２の構造では、図
１（ｃ）のチャネルエッチ型ＴＦＴ１のａ−Ｓｉ層の厚
さに比べ充分薄いので開口率の低下による問題は解決さ
れる。具体的なチャネル保護膜型の製造方法は、先ず工
程（ａ）において、ガラス基板１０上にゲート電極２０
をパターニングした後、Ｓｉ酸化膜またはＳｉ窒化膜の
ゲート絶縁膜３０、５００Å程度の厚さのａ−Ｓｉ層４
０、チャネル保護膜５０としてＳｉ窒化膜を順に成膜し
たものを準備する。工程（ｂ）おいて、ゲート電極２０
上に設けられたレジスト・マスクパターン６０を用いて
チャネル保護膜５０のパターニングを行う。次に工程
（ｃ）において、レジスト６０を除去した後全面にａ−
Ｓｉにｎ型の不純物を添加した低抵抗膜７０を成膜す
る。最後の工程（ｄ）において、ゲート電極２０に関連
付けてソース電極およびドレイン電極８０をパターン形
成する。このソース電極およびドレイン電極８０をマス
クとして裏チャネル領域１００の上部の低抵抗膜（ｎ＋
ａ−Ｓｉ）７０をエッチング除去して、チャネルを保護
膜で保護する逆スタガー型ＴＦＴ２が完成する。特公平
６−９２４６号公報には、チャネル保護膜型の逆スタガ
ーＴＦＴの製造方法の１つの実施例が示されている。
ＴＦＴ１に対して、図２（ｄ）のチャネル保護膜型ＴＦ
Ｔ２は表チャネル領域１１０を製造上のエッチングによ
るダメージから保護する必要がない。通常のチャネル保
護膜型ＴＦＴ２のａ−Ｓｉ層は、５００Å程度の厚さで
よい。このチャネル保護膜型のＴＦＴ２の構造では、図
１（ｃ）のチャネルエッチ型ＴＦＴ１のａ−Ｓｉ層の厚
さに比べ充分薄いので開口率の低下による問題は解決さ
れる。具体的なチャネル保護膜型の製造方法は、先ず工
程（ａ）において、ガラス基板１０上にゲート電極２０
をパターニングした後、Ｓｉ酸化膜またはＳｉ窒化膜の
ゲート絶縁膜３０、５００Å程度の厚さのａ−Ｓｉ層４
０、チャネル保護膜５０としてＳｉ窒化膜を順に成膜し
たものを準備する。工程（ｂ）おいて、ゲート電極２０
上に設けられたレジスト・マスクパターン６０を用いて
チャネル保護膜５０のパターニングを行う。次に工程
（ｃ）において、レジスト６０を除去した後全面にａ−
Ｓｉにｎ型の不純物を添加した低抵抗膜７０を成膜す
る。最後の工程（ｄ）において、ゲート電極２０に関連
付けてソース電極およびドレイン電極８０をパターン形
成する。このソース電極およびドレイン電極８０をマス
クとして裏チャネル領域１００の上部の低抵抗膜（ｎ＋
ａ−Ｓｉ）７０をエッチング除去して、チャネルを保護
膜で保護する逆スタガー型ＴＦＴ２が完成する。特公平
６−９２４６号公報には、チャネル保護膜型の逆スタガ
ーＴＦＴの製造方法の１つの実施例が示されている。
【０００７】図２（ｄ）のチャネル保護膜型ＴＦＴ２
は、工程（ａ）においてａ−Ｓｉ層４０に対してチャネ
ル保護膜５０（例えばＳｉ窒化膜）が通常連続して成膜
される。ａ−Ｓｉ層４０とＳｉ窒化膜５０とが連続成膜
されると、両者の間の界面付近には電荷の出入り可能な
格子欠陥が生じにくくなる。つまりａ−Ｓｉ層４０の上
部界面領域（裏チャネル領域）１００では状態密度（Ｄ
ｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）が小さくなってい
る。裏チャネル領域１００の状態密度が小さいと、裏チ
ャネル領域１００においては電子や正孔を欠陥に出し入
れするためのバイアス電界の消耗は小さい。即ち小さな
外部電界によりソース電極およびドレイン電極間にリー
ク電流が生じ易い構造になっている。また状態密度が小
さいと欠陥による伝導電子・正孔の散乱も少ない。従っ
てバックチャネル領域１００の状態密度が小さいＴＦＴ
２では、ＴＦＴオフの状態で小さなバッケゲート電圧１
２０が印加された場合にも、裏チャネル領域１００を通
じてソース電極およびドレイン電極間にリーク電流を生
じさせる。
は、工程（ａ）においてａ−Ｓｉ層４０に対してチャネ
ル保護膜５０（例えばＳｉ窒化膜）が通常連続して成膜
される。ａ−Ｓｉ層４０とＳｉ窒化膜５０とが連続成膜
されると、両者の間の界面付近には電荷の出入り可能な
格子欠陥が生じにくくなる。つまりａ−Ｓｉ層４０の上
部界面領域（裏チャネル領域）１００では状態密度（Ｄ
ｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）が小さくなってい
る。裏チャネル領域１００の状態密度が小さいと、裏チ
ャネル領域１００においては電子や正孔を欠陥に出し入
れするためのバイアス電界の消耗は小さい。即ち小さな
外部電界によりソース電極およびドレイン電極間にリー
ク電流が生じ易い構造になっている。また状態密度が小
さいと欠陥による伝導電子・正孔の散乱も少ない。従っ
てバックチャネル領域１００の状態密度が小さいＴＦＴ
２では、ＴＦＴオフの状態で小さなバッケゲート電圧１
２０が印加された場合にも、裏チャネル領域１００を通
じてソース電極およびドレイン電極間にリーク電流を生
じさせる。
【０００８】ＴＦＴオフの状態でバックゲート電圧１２
０が生ずる場合は、実際のＬＣＤの使用環境では次の場
合である。例えばＴＦＴ上に正電荷をもつような不純物
イオンが乗った場合、または、ＴＦＴ上のチャネル保護
膜５０に正電荷を生じるような欠陥が生じた場合などで
ある。このようなバックゲート電圧の存在の下で、ＴＦ
Ｔオフの状態でゲート電極２０に制御されないリーク電
流が裏チャネル領域１００を通してソース電極とドレイ
ン電極８０の間に生じることを裏チャネル効果（バック
チャネル効果またはバックゲート効果）という。ＴＦＴ
オフの状態において裏チャネル効果が生ずると、ＬＣＤ
パネルの各画素に用いられているＴＦＴに保持されてい
る電荷が消失してしまい、いわゆる白ズミを生ずること
によりＬＣＤの表示品質を劣化させる。
０が生ずる場合は、実際のＬＣＤの使用環境では次の場
合である。例えばＴＦＴ上に正電荷をもつような不純物
イオンが乗った場合、または、ＴＦＴ上のチャネル保護
膜５０に正電荷を生じるような欠陥が生じた場合などで
ある。このようなバックゲート電圧の存在の下で、ＴＦ
Ｔオフの状態でゲート電極２０に制御されないリーク電
流が裏チャネル領域１００を通してソース電極とドレイ
ン電極８０の間に生じることを裏チャネル効果（バック
チャネル効果またはバックゲート効果）という。ＴＦＴ
オフの状態において裏チャネル効果が生ずると、ＬＣＤ
パネルの各画素に用いられているＴＦＴに保持されてい
る電荷が消失してしまい、いわゆる白ズミを生ずること
によりＬＣＤの表示品質を劣化させる。
【０００９】このバックチャネル効果を防止する方法と
して、図２の工程（ａ）においてチャネル保護層５０と
してＳｉ窒化膜の代わりにＳｉ酸化膜を用いる方法があ
る。例えば、特開平７−１１４２８５号公報には、チャ
ネル保護膜としてＳｉ酸化膜を用いた逆スタガー型ＴＦ
Ｔの製造方法が与えられている。チャネル保護膜５０と
してＳｉ酸化膜を用いることは、ａ−Ｓｉ層４０の格子
定数とＳｉ−Ｏの格子定数のミスマッチが大きいため、
ａ−Ｓｉ層４０に続けて連続成膜されたとしてもａ−Ｓ
ｉ層４０の上部界面部分に欠陥が生じやすい。つまりａ
−Ｓｉ層とＳｉ酸化膜との格子定数の不整合は、裏チャ
ネル領域１００の状態密度を大きくする効果がある。し
かしながらＳｉ酸化膜はチャネル保護膜５０としては、
イオン阻止能が低い為に表チャネル領域１１０に不純物
イオンを混入してしまう問題がある。また、Ｓｉ酸化膜
は緩衝性フッ酸（ＨＦ）に対するエッチングレートが非
常に早い。そのため図２の工程（ｂ）のエッチングの
際、製造上エッチングの制御が難しく、チャネル保護膜
５０（Ｓｉ酸化膜）に点線に示すオーバ−ハングを生じ
やすい。このオーバ−ハングは、ＴＦＴのチャネル長の
ばらつきを大きくする。ＴＦＴのチャネル長にばらつき
存在すると、このＴＦＴを利用したＬＣＤでは書込み不
良を引き起こす。したがってチャネル保護膜５０として
Ｓｉ酸化膜を用いた場合に、ＴＦＴ特性面と品質面で信
頼性のあるＴＦＴを得ることは困難である。
して、図２の工程（ａ）においてチャネル保護層５０と
してＳｉ窒化膜の代わりにＳｉ酸化膜を用いる方法があ
る。例えば、特開平７−１１４２８５号公報には、チャ
ネル保護膜としてＳｉ酸化膜を用いた逆スタガー型ＴＦ
Ｔの製造方法が与えられている。チャネル保護膜５０と
してＳｉ酸化膜を用いることは、ａ−Ｓｉ層４０の格子
定数とＳｉ−Ｏの格子定数のミスマッチが大きいため、
ａ−Ｓｉ層４０に続けて連続成膜されたとしてもａ−Ｓ
ｉ層４０の上部界面部分に欠陥が生じやすい。つまりａ
−Ｓｉ層とＳｉ酸化膜との格子定数の不整合は、裏チャ
ネル領域１００の状態密度を大きくする効果がある。し
かしながらＳｉ酸化膜はチャネル保護膜５０としては、
イオン阻止能が低い為に表チャネル領域１１０に不純物
イオンを混入してしまう問題がある。また、Ｓｉ酸化膜
は緩衝性フッ酸（ＨＦ）に対するエッチングレートが非
常に早い。そのため図２の工程（ｂ）のエッチングの
際、製造上エッチングの制御が難しく、チャネル保護膜
５０（Ｓｉ酸化膜）に点線に示すオーバ−ハングを生じ
やすい。このオーバ−ハングは、ＴＦＴのチャネル長の
ばらつきを大きくする。ＴＦＴのチャネル長にばらつき
存在すると、このＴＦＴを利用したＬＣＤでは書込み不
良を引き起こす。したがってチャネル保護膜５０として
Ｓｉ酸化膜を用いた場合に、ＴＦＴ特性面と品質面で信
頼性のあるＴＦＴを得ることは困難である。
【００１０】従って、図２（ｄ）のチャネル保護膜型の
ＴＦＴの製造方法において、バックチャネル効果を抑え
ることが要求されている。この要求と併せてＴＦＴ特性
が安定性し品質に信頼性のあるＴＦＴを確保できるよう
にするために、ａ−Ｓｉ層４０のバックチャネル領域１
００上の保護膜のエッチング制御の容易な製造方法が要
求される。
ＴＦＴの製造方法において、バックチャネル効果を抑え
ることが要求されている。この要求と併せてＴＦＴ特性
が安定性し品質に信頼性のあるＴＦＴを確保できるよう
にするために、ａ−Ｓｉ層４０のバックチャネル領域１
００上の保護膜のエッチング制御の容易な製造方法が要
求される。
【００１１】
【発明が解決しようとする課題】本発明の目的は、薄膜
トランジスタ(ＴＦＴ）のオフ状態においてソース電極
とドレイン電極の間にリーク電流が生ずる不良、即ちバ
ックチャネル効果を防止する薄膜トランジスタおよびそ
の製造方法を提供するものである。本発明の別の目的
は、ａ−Ｓｉ層上のチャネル保護膜薄膜のエッチングの
際、ａ−Ｓｉ層上の膜のオーバーハングを減少させたＴ
ＦＴの製造法を提供するものである。本発明の別の目的
は、ＴＦＴのオフ状態において裏チャネルがオンしてリ
ーク電流が生ずる不良を抑えつつ、表チャネルの閾値電
圧ＶＦthを制御を可能とするＴＦＴの製造方法を提供す
るものである。本発明の別の目的は、表チャネルの閾値
電圧ＶＦthを制御可能とする薄膜トランジスタの製造方
法を提供するものである。
トランジスタ(ＴＦＴ）のオフ状態においてソース電極
とドレイン電極の間にリーク電流が生ずる不良、即ちバ
ックチャネル効果を防止する薄膜トランジスタおよびそ
の製造方法を提供するものである。本発明の別の目的
は、ａ−Ｓｉ層上のチャネル保護膜薄膜のエッチングの
際、ａ−Ｓｉ層上の膜のオーバーハングを減少させたＴ
ＦＴの製造法を提供するものである。本発明の別の目的
は、ＴＦＴのオフ状態において裏チャネルがオンしてリ
ーク電流が生ずる不良を抑えつつ、表チャネルの閾値電
圧ＶＦthを制御を可能とするＴＦＴの製造方法を提供す
るものである。本発明の別の目的は、表チャネルの閾値
電圧ＶＦthを制御可能とする薄膜トランジスタの製造方
法を提供するものである。
【００１２】
【課題を解決するための手段】本発明は、逆スタガー型
ＴＦＴであってソース電極及びドレイン電極間のバック
チャネル領域のＳｉ層とチャネル保護膜との間に薄い
(好ましくは５０Å以下)シリコン酸窒化膜（Ｓｉ酸窒化
膜）を設ける。Ｓｉ層の上部界面にＳｉ−Ｏ結合を存在
させることにより、バックチャネル領域の状態密度を高
め、バックチャネル効果によるリーク電流を防止してい
る。また、この薄いＳｉ酸窒化膜は、充分に多くのＳｉ
−Ｎ結合を含むためエッチングレートが小さい。そのた
めエッチング制御が簡単であり、電圧電流特性の安定し
た信頼性のある逆スタガー型ＴＦＴを与える。
ＴＦＴであってソース電極及びドレイン電極間のバック
チャネル領域のＳｉ層とチャネル保護膜との間に薄い
(好ましくは５０Å以下)シリコン酸窒化膜（Ｓｉ酸窒化
膜）を設ける。Ｓｉ層の上部界面にＳｉ−Ｏ結合を存在
させることにより、バックチャネル領域の状態密度を高
め、バックチャネル効果によるリーク電流を防止してい
る。また、この薄いＳｉ酸窒化膜は、充分に多くのＳｉ
−Ｎ結合を含むためエッチングレートが小さい。そのた
めエッチング制御が簡単であり、電圧電流特性の安定し
た信頼性のある逆スタガー型ＴＦＴを与える。
【００１３】本発明の薄膜トランジスタは、絶縁基板上
にゲート電極、ゲート絶縁膜、Ｓｉ層、並びにソース電
極及びドレイン電極を順に形成された構造を有する。本
発明の薄膜トランジスタは、前記ソース電極とドレイン
電極間のバックチャネル領域のＳｉ層上に形成されたＳ
ｉ酸窒化膜と、このＳｉ酸窒化膜上に形成されたチャネ
ル保護膜とを備える。
にゲート電極、ゲート絶縁膜、Ｓｉ層、並びにソース電
極及びドレイン電極を順に形成された構造を有する。本
発明の薄膜トランジスタは、前記ソース電極とドレイン
電極間のバックチャネル領域のＳｉ層上に形成されたＳ
ｉ酸窒化膜と、このＳｉ酸窒化膜上に形成されたチャネ
ル保護膜とを備える。
【００１４】また、本発明の製造方法は、絶縁基板上に
ゲート電極を形成した後、ゲート絶縁膜、Ｓｉ層、Ｓｉ
酸窒化膜、チャネル保護膜を順に形成する工程と、前記
チャネル保護膜上にレジストを付着して、前記ゲート電
極上の位置にレジスト・マスクを形成するようにパター
ニングする工程と、前記レジスト・マスクで覆われてい
ない前記チャネル保護膜と前記Ｓｉ酸窒化膜の部分をエ
ッチングする工程と、前記レジスト・マスクを除去する
工程と、全面に低抵抗膜を付着する工程と、残っている
前記チャネル保護膜の両側に前記低抵抗膜の上に重ねて
ソース電極およびドレイン電極を形成する工程と、前記
ソース電極とドレイン電極との間のバックチャネル領域
上の前記低抵抗膜を除去する工程からなることを特徴と
する。
ゲート電極を形成した後、ゲート絶縁膜、Ｓｉ層、Ｓｉ
酸窒化膜、チャネル保護膜を順に形成する工程と、前記
チャネル保護膜上にレジストを付着して、前記ゲート電
極上の位置にレジスト・マスクを形成するようにパター
ニングする工程と、前記レジスト・マスクで覆われてい
ない前記チャネル保護膜と前記Ｓｉ酸窒化膜の部分をエ
ッチングする工程と、前記レジスト・マスクを除去する
工程と、全面に低抵抗膜を付着する工程と、残っている
前記チャネル保護膜の両側に前記低抵抗膜の上に重ねて
ソース電極およびドレイン電極を形成する工程と、前記
ソース電極とドレイン電極との間のバックチャネル領域
上の前記低抵抗膜を除去する工程からなることを特徴と
する。
【００１５】さらに、本発明は、上記の薄膜トランジス
タ製造方法において、Ｓｉ酸窒化膜をＳｉＨ4、Ｎ2、Ｎ
2Ｏの混合ガスのＣＶＤ法により成膜する際、混合ガス
のＮ2のフローを制御することにより、表チャネルの閾
値電圧が所定の値になるように選定可能であることを特
徴とする。
タ製造方法において、Ｓｉ酸窒化膜をＳｉＨ4、Ｎ2、Ｎ
2Ｏの混合ガスのＣＶＤ法により成膜する際、混合ガス
のＮ2のフローを制御することにより、表チャネルの閾
値電圧が所定の値になるように選定可能であることを特
徴とする。
【００１６】
【発明の実施の形態】図３は、本発明の逆スタガー型Ｔ
ＦＴの製造方法の各工程を表している。本発明の製造方
法は、従来の図２のチャネル保護膜型の製造方法の課題
を解決するものである。図３の工程（ａ）において、ガ
ラスなどからなる絶縁基板１０の上にゲート電極２０を
パターニング形成し、その上にゲート絶縁膜３０を全面
に成膜する。さらにシリコン層（例えばａ−Ｓｉ層）４
０、薄いＳｉ酸窒化膜９０、チャネル保護膜５０として
例えばＳｉ窒化膜を順に積層する。（ａ）工程では、シ
リコン層４０上にＳｉ酸窒化膜９０を薄く形成するこ
と、及びそのＳｉ酸窒化膜９０はＳｉ−Ｏ結合とＳｉ−
Ｎ結合からなることが本発明のポイントとなる。Ｓｉ酸
窒化膜９０の具体的形成方法については後で詳しく説明
するが、例えば５００Å程度のチャネル保護膜５０に対
してＳｉ酸窒化膜９０の厚さは５０Å以下であることが
望ましい。また、Ｓｉ酸窒化膜９０に続いて形成されて
いるＳｉ窒化膜５０は、ＮＨ4を含む混合ガスのプラズ
マのＣＶＤ法により形成される。例えば混合ガスは、Ｓ
ｉＨ4、Ｎ2、ＮＨ4を含むものである。Ｓｉ窒化膜５０
の形成の際のＮＨ4プラズマにより、その下層のＳｉ酸
窒化膜９０に更に多くの窒素が導入される。Ｓｉ酸窒化
膜９０は薄いため、膜全体にわたってＮが拡散する。つ
まり、Ｓｉ酸窒化膜９０全体には多くのＳｉ−Ｎ結合が
存在することになる。
ＦＴの製造方法の各工程を表している。本発明の製造方
法は、従来の図２のチャネル保護膜型の製造方法の課題
を解決するものである。図３の工程（ａ）において、ガ
ラスなどからなる絶縁基板１０の上にゲート電極２０を
パターニング形成し、その上にゲート絶縁膜３０を全面
に成膜する。さらにシリコン層（例えばａ−Ｓｉ層）４
０、薄いＳｉ酸窒化膜９０、チャネル保護膜５０として
例えばＳｉ窒化膜を順に積層する。（ａ）工程では、シ
リコン層４０上にＳｉ酸窒化膜９０を薄く形成するこ
と、及びそのＳｉ酸窒化膜９０はＳｉ−Ｏ結合とＳｉ−
Ｎ結合からなることが本発明のポイントとなる。Ｓｉ酸
窒化膜９０の具体的形成方法については後で詳しく説明
するが、例えば５００Å程度のチャネル保護膜５０に対
してＳｉ酸窒化膜９０の厚さは５０Å以下であることが
望ましい。また、Ｓｉ酸窒化膜９０に続いて形成されて
いるＳｉ窒化膜５０は、ＮＨ4を含む混合ガスのプラズ
マのＣＶＤ法により形成される。例えば混合ガスは、Ｓ
ｉＨ4、Ｎ2、ＮＨ4を含むものである。Ｓｉ窒化膜５０
の形成の際のＮＨ4プラズマにより、その下層のＳｉ酸
窒化膜９０に更に多くの窒素が導入される。Ｓｉ酸窒化
膜９０は薄いため、膜全体にわたってＮが拡散する。つ
まり、Ｓｉ酸窒化膜９０全体には多くのＳｉ−Ｎ結合が
存在することになる。
【００１７】上記工程において形成された構造体上に、
ゲート電極２０の位置に対応してレジストパターン６０
を形成してエッチング工程（ｂ）に進む。このレジスト
のパターンを用いて、緩衝フッ酸（ＨＦ）などによりチ
ャネル保護膜５０（Ｓｉ窒化膜）とその下のＳｉ酸窒化
膜９０とはエッチング除去される。Ｓｉ−Ｎ結合を多く
含む膜５０・９０をａ−Ｓｉ層４０上に設けることは、
Ｓｉ酸化膜をチャネル保護膜５０に設けた場合に比べて
エッチングレートを遅くする。つまり、本発明の図３の
エッチング工程（ｂ）は、従来技術の図２（ｂ）のエッ
チング工程と比べてエッチングの制御を行い易い。その
ため裏チャネル領域１００上のチャネル保護膜の薄い部
分をＳｉ酸化膜からＳｉ酸窒化膜９０に変更すると、エ
ッチングの際に点線で示されるようなオーバーハングを
生じにくくなる。また、工程（ｂ）のエッチングにより
ａ−Ｓｉ層４０の表面を露出させる場合、Ｓｉ窒化膜５
０がＳｉ酸窒化膜９０に対して充分に厚く、Ｓｉ窒化膜
５０はＳｉ−Ｎ結合のみを含むので、膜５０・９０のエ
ッチング・レートはＳｉ窒化膜５０に支配される。この
ようにａ−Ｓｉ層４０上にエッチング保護膜５０及びＳ
ｉ酸窒化膜９０を設けることは、これら膜５０・９０の
エッチングを正確にできるためＴＦＴのチャネル長の変
動を抑えることができる点で品質上好ましい。本発明の
第１の特徴は、エッチング制御を可能とする構造により
安定したＴＦＴ特性を有し信頼性あるＴＦＴを提供する
点にある。
ゲート電極２０の位置に対応してレジストパターン６０
を形成してエッチング工程（ｂ）に進む。このレジスト
のパターンを用いて、緩衝フッ酸（ＨＦ）などによりチ
ャネル保護膜５０（Ｓｉ窒化膜）とその下のＳｉ酸窒化
膜９０とはエッチング除去される。Ｓｉ−Ｎ結合を多く
含む膜５０・９０をａ−Ｓｉ層４０上に設けることは、
Ｓｉ酸化膜をチャネル保護膜５０に設けた場合に比べて
エッチングレートを遅くする。つまり、本発明の図３の
エッチング工程（ｂ）は、従来技術の図２（ｂ）のエッ
チング工程と比べてエッチングの制御を行い易い。その
ため裏チャネル領域１００上のチャネル保護膜の薄い部
分をＳｉ酸化膜からＳｉ酸窒化膜９０に変更すると、エ
ッチングの際に点線で示されるようなオーバーハングを
生じにくくなる。また、工程（ｂ）のエッチングにより
ａ−Ｓｉ層４０の表面を露出させる場合、Ｓｉ窒化膜５
０がＳｉ酸窒化膜９０に対して充分に厚く、Ｓｉ窒化膜
５０はＳｉ−Ｎ結合のみを含むので、膜５０・９０のエ
ッチング・レートはＳｉ窒化膜５０に支配される。この
ようにａ−Ｓｉ層４０上にエッチング保護膜５０及びＳ
ｉ酸窒化膜９０を設けることは、これら膜５０・９０の
エッチングを正確にできるためＴＦＴのチャネル長の変
動を抑えることができる点で品質上好ましい。本発明の
第１の特徴は、エッチング制御を可能とする構造により
安定したＴＦＴ特性を有し信頼性あるＴＦＴを提供する
点にある。
【００１８】次に工程（ｃ）においてレジスト６０を除
去した後、低抵抗膜（ｎ＋ａ−Ｓｉ）７０を全面に成膜
する。最後の工程（ｄ）において、ソース電極およびド
レイン電極８０をパターン形成し、そのソース電極およ
びドレイン電極８０をマスクとして両電極には挾まれた
裏チャネル領域１００上の低抵抗膜ｎ＋Ｓｉ７０をエッ
チング除去して、チャネル保護型のＴＦＴ３が与えられ
る。
去した後、低抵抗膜（ｎ＋ａ−Ｓｉ）７０を全面に成膜
する。最後の工程（ｄ）において、ソース電極およびド
レイン電極８０をパターン形成し、そのソース電極およ
びドレイン電極８０をマスクとして両電極には挾まれた
裏チャネル領域１００上の低抵抗膜ｎ＋Ｓｉ７０をエッ
チング除去して、チャネル保護型のＴＦＴ３が与えられ
る。
【００１９】また、工程（ａ）ではＳｉ酸窒化膜９０に
は酸素も含ませている。それ故、ａ−Ｓｉ層４０／Ｓｉ
酸窒化膜９０の界面（裏チャネル領域）１００に充分な
Ｓｉ−Ｏ結合を存在させる。ａ−Ｓｉ層４０の上部界面
領域にＳｉ−Ｏ結合を存在させることは、裏チャネル領
域１００にＳｉ−Ｓｉ結合と格子定数の不整合を生じさ
せ、裏チャネル領域１００に多くの欠陥を生じさせるこ
とになる。この欠陥の増加は裏チャネル領域１００の状
態密度（Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）を高め
ることを意味する。裏チャネル領域１００の状態密度が
高いと、電子・正孔が多くの欠陥に捕獲または散乱され
る。そのため、チャネル保護膜５０側からのバックゲー
ト電圧１２０が存在する場合に、外部電界は電子・正孔
（電荷）を多数の欠陥から出し入れするのに消耗されて
しまう。つまり裏チャネル領域１００は外部電界の影響
を受けにくくなり、ＴＦＴのオフ状態においてバックチ
ャネル効果によるリーク電流を抑える第２の特徴を有す
る。
は酸素も含ませている。それ故、ａ−Ｓｉ層４０／Ｓｉ
酸窒化膜９０の界面（裏チャネル領域）１００に充分な
Ｓｉ−Ｏ結合を存在させる。ａ−Ｓｉ層４０の上部界面
領域にＳｉ−Ｏ結合を存在させることは、裏チャネル領
域１００にＳｉ−Ｓｉ結合と格子定数の不整合を生じさ
せ、裏チャネル領域１００に多くの欠陥を生じさせるこ
とになる。この欠陥の増加は裏チャネル領域１００の状
態密度（Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）を高め
ることを意味する。裏チャネル領域１００の状態密度が
高いと、電子・正孔が多くの欠陥に捕獲または散乱され
る。そのため、チャネル保護膜５０側からのバックゲー
ト電圧１２０が存在する場合に、外部電界は電子・正孔
（電荷）を多数の欠陥から出し入れするのに消耗されて
しまう。つまり裏チャネル領域１００は外部電界の影響
を受けにくくなり、ＴＦＴのオフ状態においてバックチ
ャネル効果によるリーク電流を抑える第２の特徴を有す
る。
【００２０】図４により、本発明のバックチャネル効果
の抑制する特徴を明らかにする。図４には、本発明のＴ
ＦＴと従来のＴＦＴとのバックゲート電圧１２０に対す
るソース電極およびドレイン電極間に生ずるリーク電流
が示されている。本発明のＴＦＴ３は、Ｓｉ窒化膜５０
のみをチャネル保護膜として用いた従来の図２（ｄ）の
ＴＦＴ２のものと比べて、大きなバックゲートの閾値電
圧ＶＢthを与える。
の抑制する特徴を明らかにする。図４には、本発明のＴ
ＦＴと従来のＴＦＴとのバックゲート電圧１２０に対す
るソース電極およびドレイン電極間に生ずるリーク電流
が示されている。本発明のＴＦＴ３は、Ｓｉ窒化膜５０
のみをチャネル保護膜として用いた従来の図２（ｄ）の
ＴＦＴ２のものと比べて、大きなバックゲートの閾値電
圧ＶＢthを与える。
【００２１】次に第１の特徴である薄いＳｉ酸窒化膜９
０を形成する方法、特にＳｉ酸窒化膜９０の厚さを５０
Å以下にすることが望ましい理由を詳しく説明する。本
発明の工程(ａ)において、ＮＯ2を含む混合ガスのプラ
ズマのＣＶＤ法によりプラズマ生成電力と成膜時間とを
制御することにより所定の厚さの形成される。例えば混
合ガスは、ＳｉＨ4、Ｎ2、ＮＯ2を含むものである。図
５は、成膜時間を５秒間として、電力１５０Ｗと３００
Ｗで混合ガスのプラズマを発生させ、２５Åと５０Åの
Ｓｉ酸窒化膜９０をａ−Ｓｉ上に成膜した場合のＴＦＴ
３の裏チャネル電圧電流特性の具体例を示す。比較のた
めに、図５には従来のチャネル保護膜型の逆スタガー型
ＴＦＴ２（図２（ｄ））のリーク電流電圧特性も示され
ている。従来の図２（ｄ）のＴＦＴ２と本発明の図３
（ｄ）のＴＦＴ３は、Ｓｉ酸窒化膜９０を成膜する点を
除き、ゲート電極２０、ゲート保護膜３０、ａ−Ｓｉ層
４０などの厚さなど諸条件は同じものである。Ｓｉ酸窒
化膜９０の厚さは、ＣＶＤ法によりプラズマ生成電力値
または成膜時間にほぼ比例する。従って、ａ−Ｓｉ層４
０の上のＳｉ酸窒化膜９０の厚さは、プラズマ生成電力
１５０Ｗ及び３００Ｗに対して、約２５Åと５０Åを与
える。図５は、２５Åの薄いＳｉ酸窒化膜の場合に、よ
り大きな裏チャネルの閾値電圧ＶＢｔｈを与えている。
本実施例では、混合ガスのプラズマ生成電力値と成膜時
間を制御することにより３０００Åの厚さのＳｉ酸窒化
膜９０を形成することから始めた。しかしながら従来の
ＴＦＴ２に比べてバックチャネル効果を抑制する効果が
顕著に現われたのは、Ｓｉ酸窒化膜９０の厚さを点線の
５０Å程度に薄くしてからである。
０を形成する方法、特にＳｉ酸窒化膜９０の厚さを５０
Å以下にすることが望ましい理由を詳しく説明する。本
発明の工程(ａ)において、ＮＯ2を含む混合ガスのプラ
ズマのＣＶＤ法によりプラズマ生成電力と成膜時間とを
制御することにより所定の厚さの形成される。例えば混
合ガスは、ＳｉＨ4、Ｎ2、ＮＯ2を含むものである。図
５は、成膜時間を５秒間として、電力１５０Ｗと３００
Ｗで混合ガスのプラズマを発生させ、２５Åと５０Åの
Ｓｉ酸窒化膜９０をａ−Ｓｉ上に成膜した場合のＴＦＴ
３の裏チャネル電圧電流特性の具体例を示す。比較のた
めに、図５には従来のチャネル保護膜型の逆スタガー型
ＴＦＴ２（図２（ｄ））のリーク電流電圧特性も示され
ている。従来の図２（ｄ）のＴＦＴ２と本発明の図３
（ｄ）のＴＦＴ３は、Ｓｉ酸窒化膜９０を成膜する点を
除き、ゲート電極２０、ゲート保護膜３０、ａ−Ｓｉ層
４０などの厚さなど諸条件は同じものである。Ｓｉ酸窒
化膜９０の厚さは、ＣＶＤ法によりプラズマ生成電力値
または成膜時間にほぼ比例する。従って、ａ−Ｓｉ層４
０の上のＳｉ酸窒化膜９０の厚さは、プラズマ生成電力
１５０Ｗ及び３００Ｗに対して、約２５Åと５０Åを与
える。図５は、２５Åの薄いＳｉ酸窒化膜の場合に、よ
り大きな裏チャネルの閾値電圧ＶＢｔｈを与えている。
本実施例では、混合ガスのプラズマ生成電力値と成膜時
間を制御することにより３０００Åの厚さのＳｉ酸窒化
膜９０を形成することから始めた。しかしながら従来の
ＴＦＴ２に比べてバックチャネル効果を抑制する効果が
顕著に現われたのは、Ｓｉ酸窒化膜９０の厚さを点線の
５０Å程度に薄くしてからである。
【００２２】この実施結果からバックチャネル効果を抑
制するには、ａ−Ｓｉ層４０の上に５０Å以下の薄いＳ
ｉ酸窒化膜９０を形成すればよいことが分かる。ａ−Ｓ
ｉ層４０上にＳｉ酸窒化膜９０を設けると、ａ−Ｓｉ層
４０の上部界面にＳｉ−Ｏ結合の存在により格子不整合
を生じさせる。この界面領域での格子不整合は、裏チャ
ネル領域１００の状態密度を高める効果があることは既
に説明した通りである。Ｓｉ酸窒化膜９０は５０Å程度
以下の薄い場合でも、その下のａ−Ｓｉ層４０の裏チャ
ネル領域１００の状態密度を高めるのに充分である（第
２の特徴）。一方ａ−Ｓｉ層の上部にＳｉ酸窒化膜９０
を薄く形成した結果、そのＳｉ酸窒化膜９０及びＳｉ窒
化膜５０にはＳｉ−Ｎ結合が多く存在するため、エッチ
ング制御が容易である（第１の特徴）。本発明は、これ
ら特徴によりチャネル長を均一にでき裏チャネル効果の
抑制の効果を安定化できるＴＦＴの製造を可能としてい
る。
制するには、ａ−Ｓｉ層４０の上に５０Å以下の薄いＳ
ｉ酸窒化膜９０を形成すればよいことが分かる。ａ−Ｓ
ｉ層４０上にＳｉ酸窒化膜９０を設けると、ａ−Ｓｉ層
４０の上部界面にＳｉ−Ｏ結合の存在により格子不整合
を生じさせる。この界面領域での格子不整合は、裏チャ
ネル領域１００の状態密度を高める効果があることは既
に説明した通りである。Ｓｉ酸窒化膜９０は５０Å程度
以下の薄い場合でも、その下のａ−Ｓｉ層４０の裏チャ
ネル領域１００の状態密度を高めるのに充分である（第
２の特徴）。一方ａ−Ｓｉ層の上部にＳｉ酸窒化膜９０
を薄く形成した結果、そのＳｉ酸窒化膜９０及びＳｉ窒
化膜５０にはＳｉ−Ｎ結合が多く存在するため、エッチ
ング制御が容易である（第１の特徴）。本発明は、これ
ら特徴によりチャネル長を均一にでき裏チャネル効果の
抑制の効果を安定化できるＴＦＴの製造を可能としてい
る。
【００２３】更に本発明の第３の特徴は、薄いＳｉ酸窒
化膜９０をａ−Ｓｉ層４０の上に形成することにより裏
チャネルの閾値電圧のＶＢｔｈを大きくすることと併せ
て、表チャネルの閾値電圧のＶＦｔｈも制御できる点で
ある。
化膜９０をａ−Ｓｉ層４０の上に形成することにより裏
チャネルの閾値電圧のＶＢｔｈを大きくすることと併せ
て、表チャネルの閾値電圧のＶＦｔｈも制御できる点で
ある。
【００２４】図６（ａ）・（ｂ）にはそれぞれ、混合ガ
スの含むＮ2のフローを変化さてＳｉ酸窒化膜９０の成
膜した場合のＴＦＴの表チャネルと裏チャネルの閾値電
圧Ｖ Ｆｔｈ、ＶＢｔｈの変化の様子を表している。
（ａ）（ｂ）の図はそれぞれ、図５の条件と同様に成膜
時間５秒間でプラズマ生成電力１５０Ｗと３００Ｗでの
ＣＶＤ法によりＳｉ酸窒化膜９０を形成させたＴＦＴの
場合である。これらＴＦＴのＳｉ酸窒化膜９０の厚さ
は、約２５Åと５０Åである。図６（ａ）・（ｂ）の縦
軸は、Ｎ2のフローが０の場合の閾値電圧を基準とした
換算値（Ａ．Ｕ＝Ａｒｂｉｔａｒｙ Ｕｎｉｔ）を表し
ている。薄い方の２５ÅのＳｉ酸窒化膜９０（ａ）に着
目すると、５０Åの厚さのＳｉ酸窒化膜９０（ｂ）の場
合と比べて、Ｎ 2のフローを変化させることにより表チ
ャネルの閾値電圧ＶＦｔｈ値は大きく変化している。ａ
−Ｓｉ層４０上にＳｉ酸窒化膜９０を薄く形成すること
は、表チャネルの閾値電圧ＶＦｔｈの選択の幅を広げ
る。この結果はＴＦＴの製造方法において、Ｓｉ酸窒化
膜９０の成膜の時のＮ2を制御することにより、例えば
ＬＣＤの設計に最適な表チャネルの閾値電圧ＶＦｔｈの
選択を可能とする。この製造方法では、裏チャネル効果
の抑制と併せて、ＴＦＴの表チャネルの閾値電圧ＶＦ
ｔｈの制御もできる。従って本発明は、Ｓｉ酸窒化膜９
０の成膜時にＮ2のフローを制御することで、ＬＣＤの
駆動用ドライバーＩＣで制御しやすい閾値電圧を有する
ＴＦＴの製造が可能となる第３の特徴を有する。
スの含むＮ2のフローを変化さてＳｉ酸窒化膜９０の成
膜した場合のＴＦＴの表チャネルと裏チャネルの閾値電
圧Ｖ Ｆｔｈ、ＶＢｔｈの変化の様子を表している。
（ａ）（ｂ）の図はそれぞれ、図５の条件と同様に成膜
時間５秒間でプラズマ生成電力１５０Ｗと３００Ｗでの
ＣＶＤ法によりＳｉ酸窒化膜９０を形成させたＴＦＴの
場合である。これらＴＦＴのＳｉ酸窒化膜９０の厚さ
は、約２５Åと５０Åである。図６（ａ）・（ｂ）の縦
軸は、Ｎ2のフローが０の場合の閾値電圧を基準とした
換算値（Ａ．Ｕ＝Ａｒｂｉｔａｒｙ Ｕｎｉｔ）を表し
ている。薄い方の２５ÅのＳｉ酸窒化膜９０（ａ）に着
目すると、５０Åの厚さのＳｉ酸窒化膜９０（ｂ）の場
合と比べて、Ｎ 2のフローを変化させることにより表チ
ャネルの閾値電圧ＶＦｔｈ値は大きく変化している。ａ
−Ｓｉ層４０上にＳｉ酸窒化膜９０を薄く形成すること
は、表チャネルの閾値電圧ＶＦｔｈの選択の幅を広げ
る。この結果はＴＦＴの製造方法において、Ｓｉ酸窒化
膜９０の成膜の時のＮ2を制御することにより、例えば
ＬＣＤの設計に最適な表チャネルの閾値電圧ＶＦｔｈの
選択を可能とする。この製造方法では、裏チャネル効果
の抑制と併せて、ＴＦＴの表チャネルの閾値電圧ＶＦ
ｔｈの制御もできる。従って本発明は、Ｓｉ酸窒化膜９
０の成膜時にＮ2のフローを制御することで、ＬＣＤの
駆動用ドライバーＩＣで制御しやすい閾値電圧を有する
ＴＦＴの製造が可能となる第３の特徴を有する。
【００２５】以上、特定の実施例について述べたが、本
発明の範囲内で種々変形できる。例えば実施例ではＳｉ
層４０としてａ−Ｓｉ層を用いることもできよう。ま
た、チャネル保護膜５０としてＳｉ窒化膜を用いたが、
Ｓｉ酸化膜を使用することもできよう。Ｓｉ酸化膜を使
用するとエッチング制御性が悪くなるが、バックチャネ
ル効果をかなり軽減できよう。
発明の範囲内で種々変形できる。例えば実施例ではＳｉ
層４０としてａ−Ｓｉ層を用いることもできよう。ま
た、チャネル保護膜５０としてＳｉ窒化膜を用いたが、
Ｓｉ酸化膜を使用することもできよう。Ｓｉ酸化膜を使
用するとエッチング制御性が悪くなるが、バックチャネ
ル効果をかなり軽減できよう。
【図１】従来のチャネルエッチ型ＴＦＴを示す。
【図２】従来のチャネル保護型ＴＦＴを示す。
【図３】本発明のチャネル保護型ＴＦＴの製造方法を示
す。
す。
【図４】本発明のＴＦＴと従来のＴＦＴ２（図２
（ｄ））のバックゲート電圧に対するリーク電流（裏チ
ャネル電圧電流特性）を示す。
（ｄ））のバックゲート電圧に対するリーク電流（裏チ
ャネル電圧電流特性）を示す。
【図５】約２５Åと５０Åの厚さのＳｉ酸窒化膜９０を
有する本発明のＴＦＴ３と従来のＴＦＴ２の裏チャネル
電圧電流特性の具体例を示す。
有する本発明のＴＦＴ３と従来のＴＦＴ２の裏チャネル
電圧電流特性の具体例を示す。
【図６】混合ガスのＮ2のフローを変化させて成膜した
Ｓｉ酸窒化膜９０を有するＴＦＴ３の表チャネルの閾値
電圧のＶＦｔｈと裏チャネルの閾値電圧のＶＢｔｈの変
化を表している。（ａ）と（ｂ）はそれぞれ、Ｓｉ酸窒
化膜９０の厚さが約２５Åと５０Åの場合の電流電圧特
性を示す。
Ｓｉ酸窒化膜９０を有するＴＦＴ３の表チャネルの閾値
電圧のＶＦｔｈと裏チャネルの閾値電圧のＶＢｔｈの変
化を表している。（ａ）と（ｂ）はそれぞれ、Ｓｉ酸窒
化膜９０の厚さが約２５Åと５０Åの場合の電流電圧特
性を示す。
１ ：従来のチャネル保護膜型の薄膜トランジスタ ２ ：従来のチャネルエッチ型の薄膜トランジスタ ３ ：本発明のチャネルエッチ型の薄膜トランジスタ １０ ：絶縁基板（ガラス基板） ２０ ：ゲート電極 ３０ ：ゲート絶縁膜 ４０ ：ａ−Ｓｉ層 ５０ ：チャネル保護膜（Ｓｉ窒化膜またはＳｉ酸化
膜） ６０ ：レジスト ７０ ：低抵抗膜（ｎ＋ａ−Ｓｉ） ８０ ：ソース電極およびドレイン電極 ９０ ：Ｓｉ酸窒化膜 １００：裏チャネル １１０：表チャネル １２０：バックゲート電圧の印加方向
膜） ６０ ：レジスト ７０ ：低抵抗膜（ｎ＋ａ−Ｓｉ） ８０ ：ソース電極およびドレイン電極 ９０ ：Ｓｉ酸窒化膜 １００：裏チャネル １１０：表チャネル １２０：バックゲート電圧の印加方向
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 隆志 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平６−132536（ＪＰ，Ａ) 特開 平４−309233（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (20)
- 【請求項１】絶縁基板上にゲート電極を形成した後、ゲ
ート絶縁膜、Ｓｉ層、Ｓｉ酸窒化膜、チャネル保護膜を
順に形成する工程と、 前記チャネル保護膜上にレジストを付着して、前記ゲー
ト電極上の位置にレジスト・マスクを形成するようにパ
ターニングする工程と、 前記レジスト・マスクで覆われていない前記チャネル保
護膜と前記Ｓｉ酸窒化膜の部分をエッチングする工程
と、 前記レジスト・マスクを除去する工程と、 全面に低抵抗膜を付着する工程と、 残っている前記チャネル保護膜の両側に前記低抵抗膜の
上に重ねてソース電極およびドレイン電極を形成する工
程と、 前記ソース電極とドレイン電極との間のバックチャネル
領域上の前記低抵抗膜を除去する工程とからなることを
特徴とする薄膜トランジスタ製造方法。 - 【請求項２】前記Ｓｉ層は、ａ−Ｓｉ層であることを特
徴とする請求項１の製造方法。 - 【請求項３】前記チャネル保護膜は、Ｓｉ窒化膜である
ことを特徴とする請求項１または２の製造方法。 - 【請求項４】前記Ｓｉ窒化膜は、ＳｉＨ4、Ｎ2、ＮＨ4
を含む混合ガスのＣＶＤ法により形成されることを特徴
とする請求項３の製造方法。 - 【請求項５】前記Ｓｉ酸窒化膜は、ＳｉＨ4、Ｎ2、Ｎ2
Ｏを含む混合ガスのＣＶＤ法により成膜されことを特徴
とするとする請求項３または４の製造方法。 - 【請求項６】前記ａ−Ｓｉ層の上に５０Å以下の前記Ｓ
ｉ酸窒化膜が形成されるように、ＣＶＤ法において電力
または時間を調整することにより前記混合ガスのプラズ
マを発生させることを特徴とする請求項３乃至５の製造
方法。 - 【請求項７】前記Ｓｉ窒化膜は、前記Ｓｉ酸窒化膜に対
して充分厚い請求項６の製造方法。 - 【請求項８】前記Ｓｉ窒化膜の厚さ約５００Åである請
求項７の製造方法。 - 【請求項９】前記エッチングする工程は、緩衝フッ酸
（ＨＦ）により行うことを特徴とする請求項６乃至８の
製造方法。 - 【請求項１０】前記Ｓｉ酸窒化膜の成膜時の混合ガスの
前記Ｎ2のフローを制御することを特徴とする請求項５
乃至９の製造方法。 - 【請求項１１】表チャネルの閾値電圧が所定の値になる
ように、前記Ｎ2のフローを選定することを特徴とする
請求項１０の製造方法。 - 【請求項１２】絶縁基板上にゲート電極、ゲート絶縁
膜、Ｓｉ層、並びにソース電極とドレイン電極を順に形
成された薄膜トランジスタであって、前記ソース電極と
ドレイン電極間のバックチャネル領域の前記Ｓｉ層上に
形成されたＳｉ酸窒化膜と、前記Ｓｉ酸窒化膜上に形成
されたチャネル保護膜と、を備えることを特徴とする薄
膜トランジスタ。 - 【請求項１３】前記Ｓｉ層は、ａ−Ｓｉ層であることを
特徴とする請求項１２の薄膜トランジスタ。 - 【請求項１４】前記チャネル保護膜は、Ｓｉ窒化膜であ
ることを特徴とする請求項１２または１３の薄膜トラン
ジスタ。 - 【請求項１５】前記Ｓｉ窒化膜は前記Ｓｉ酸窒化膜に対
して充分厚い請求項１４の薄膜トランジスタ。 - 【請求項１６】前記Ｓｉ窒化膜の厚さ約５００Åである
請求項１５の薄膜トランジスタ。 - 【請求項１７】前記Ｓｉ酸窒化膜の厚さ５０Å以下であ
る請求項１５または１６の薄膜トランジスタ。 - 【請求項１８】前記Ｓｉ酸窒化膜の厚さ約２５Åである
請求項１７の薄膜トランジスタ。 - 【請求項１９】前記絶縁基板はガラスである請求項１４
の薄膜トランジスタ。 - 【請求項２０】前記低抵抗膜はｎ＋ａ−Ｓｉ膜である請
求項１４の薄膜トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121943A JP2915397B1 (ja) | 1998-05-01 | 1998-05-01 | バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 |
| US09/301,933 US6271540B1 (en) | 1998-05-01 | 1999-04-29 | Thin film transistor with silicon oxynitride film and silicon nitride channel passivation film for preventing a back channel effect and a method for fabricating the same |
| US09/871,363 US6436742B2 (en) | 1998-05-01 | 2001-05-31 | Method for fabricating a thin film transistor with silicon oxynitride film and silicon nitride channel passivation film for preventing a back channel effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121943A JP2915397B1 (ja) | 1998-05-01 | 1998-05-01 | バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2915397B1 true JP2915397B1 (ja) | 1999-07-05 |
| JPH11330472A JPH11330472A (ja) | 1999-11-30 |
Family
ID=14823775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121943A Expired - Lifetime JP2915397B1 (ja) | 1998-05-01 | 1998-05-01 | バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 |
Country Status (2)
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| JP2001119029A (ja) * | 1999-10-18 | 2001-04-27 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置 |
| JP3394483B2 (ja) * | 1999-11-16 | 2003-04-07 | 鹿児島日本電気株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| JP4554292B2 (ja) * | 2003-07-18 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| US7382421B2 (en) * | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
| JP5172178B2 (ja) | 2007-03-15 | 2013-03-27 | 三菱電機株式会社 | 薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法 |
| CN101325219B (zh) * | 2007-06-15 | 2010-09-29 | 群康科技(深圳)有限公司 | 薄膜晶体管基板及其制造方法 |
| JP2009260044A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Displays Ltd | 表示装置 |
| JP4623179B2 (ja) * | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5515281B2 (ja) * | 2008-12-03 | 2014-06-11 | ソニー株式会社 | 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法 |
| KR101064402B1 (ko) * | 2009-01-12 | 2011-09-14 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치 |
| JP4752927B2 (ja) * | 2009-02-09 | 2011-08-17 | ソニー株式会社 | 薄膜トランジスタおよび表示装置 |
| JP5838119B2 (ja) * | 2012-04-24 | 2015-12-24 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ及びそれを用いた表示装置 |
| US9240354B2 (en) | 2012-11-14 | 2016-01-19 | Globalfoundries Inc. | Semiconductor device having diffusion barrier to reduce back channel leakage |
| WO2019009872A1 (en) * | 2017-07-01 | 2019-01-10 | Intel Corporation | SELF-ALIGNED THIN-FILTER TRANSISTOR WITH UPPER CONTACT AND REAR GRID |
| CN109103103B (zh) * | 2018-07-16 | 2021-04-23 | 惠科股份有限公司 | 薄膜晶体管及其制备方法 |
| CN109817575A (zh) * | 2018-12-24 | 2019-05-28 | 惠科股份有限公司 | 阵列基板的制备方法、装置及阵列基板 |
| CN109742150A (zh) * | 2018-12-25 | 2019-05-10 | 惠科股份有限公司 | 一种阵列基板及其制造方法和显示面板 |
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|---|---|---|---|---|
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| KR960002086B1 (ko) * | 1993-04-16 | 1996-02-10 | 엘지전자주식회사 | 박막 트랜지스터의 제조방법 |
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- 1998-05-01 JP JP10121943A patent/JP2915397B1/ja not_active Expired - Lifetime
-
1999
- 1999-04-29 US US09/301,933 patent/US6271540B1/en not_active Expired - Fee Related
-
2001
- 2001-05-31 US US09/871,363 patent/US6436742B2/en not_active Expired - Fee Related
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