JP5838119B2 - 薄膜トランジスタ及びそれを用いた表示装置 - Google Patents

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Description

本発明は、薄膜トランジスタ及び表示装置に係わり、特に、半導体層に酸化物半導体を用いる酸化物半導体薄膜トランジスタ及びそれを用いた表示装置に関する。
アモルファスシリコン薄膜トランジスタ（Si-TFT）に比べて、概略同等なプロセスで、移動度が高く、かつ閾電圧Ｖthの変動が少ない良好な薄膜トランジスタとして、酸化物半導体薄膜トランジスタ（酸化物薄膜トランジスタ，酸化物半導体ＴＦＴ）が知られている。酸化物半導体ＴＦＴを実現しようとした場合、チャネル保護層（ストッパ層）に高密度な酸化シリコン膜を用いることで、信頼性に優れ、高移動度で、オン/オフ比の高い薄膜トランジスタを実現できる。しかしながら、このような高密度酸化シリコン膜を厚く成膜しようとすると、膜応力が増大して膜剥がれ等の問題が発生し、薄膜トランジスタの信頼性が低下してしまうことが課題となっている。
この信頼性の低下を解決する方法として、特許文献１や特許文献２に記載の薄膜トランジスタが知られている。特許文献１に記載の薄膜トランジスタでは、酸化物半導体層上に第1のチャネル保護層と第２のチャネル保護層を有し、何れかのチャネル保護層が低酸素透過性材料で構成されている。このとき、第1のチャネル保護層は、酸化シリコン、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化アルミニウム、それらの窒素含有物、または窒化シリコンにより構成されている。
また、特許文献２に記載の薄膜トランジスタでは、チャネル保護層は第１のチャネル保護層と第２のチャネル保護層の２層から形成され、第１のチャネル保護層の上に第２のチャネル保護層が積層した構造としている。このとき、チャネル保護層はシリコン酸化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化イットリウム膜、又は酸化マグネシウム膜などの酸化物により構成されている。
特開２０１０−１３５４６２号公報 特開２００９−２７２４２７号公報
特許文献１及び特許文献２にはチャネル保護層を２層で形成することによって、信頼性を向上させる技術が開示されている。さらには、チャネル保護層を形成するために好適な材料についても開示されている。
しかしながら、特許文献１，２に記載されるように、第１のチャネル保護層と第２のチャネル保護層を異なる材料で構成しようとした場合、同一の材料で構成する場合に比べて製造上の手間やコストが増大してしまうという問題がある。例えば、２層のチャネル保護層をスパッタ法で形成しようとした場合は、それぞれのスパッタターゲットが設置されているチャンバーで別々に成膜しなければならないからである。また、ＣＶＤ（Chemical Vapor Deposition）法で形成しようとした場合には、不純物の混入を避けるため、異なるチャンバーで成膜するか、もしくは、１層目を成膜した後に、チャンバー内を三フッ化窒素ガス等でクリーニングを行ってから２層目を成膜する必要が生じるからである。
一方、本願発明者らはチャネル保護層を同じ材料で形成した場合であっても、成膜方法や成膜条件によってチャネル保護層の膜密度は大きく異なり、パッシベーションの能力（保護能力）が大きく異なってしまうことを発見した。パッシベーションの能力が大きくするために高密度の酸化シリコン膜を厚く形成しようとした場合、膜応力が増大し、膜剥がれが発生するという問題があった。
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、チャネル保護層を形成する際の膜剥がれを防止することが可能な酸化物半導体薄膜トランジスタを提供することにある。
（１）前記課題を解決すべく、本願発明の薄膜トランジスタは、絶縁基板と、前記絶縁基板の上面に設けられたゲート電極と、前記ゲート電極を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層の少なくとも上面に設けられたチャネル保護層と、前記酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を備える薄膜トランジスタであって、
前記チャネル保護層は、前記酸化物半導体層に接して設けられる第１のチャネル保護層と、前記第１のチャネル保護層の上面に形成される第２のチャネル保護層と、を少なくとも備え、
前記第１のチャネル保護層と前記第２のチャネル保護層とはシリコン酸化膜であり、
前記チャネル保護層は、前記ソース電極、前記ドレイン電極及び前記酸化物半導体層を覆うようにして形成されており、
前記第１のチャネル保護層の膜密度が、前記第２のチャネル保護層の膜密度よりも大きく形成されてなる薄膜トランジスタである。
（２）前記課題を解決すべく、本願発明の表示装置は、絶縁基板からなる第１基板を有し、前記第１基板はＹ方向に延在しＸ方向に並設される映像信号線と、Ｘ方向に延在しＹ方向に並設される走査信号線と、薄膜トランジスタを介して前記映像信号線からの映像信号が供給される画素電極と、前記映像信号の基準となる共通信号が供給される共通電極とを有し、前記映像信号線と前記走査信号線とで囲まれる画素の領域がマトリクス状に形成される表示装置であって、前記薄膜トランジスタは、（１）に記載の薄膜トランジスタからなる表示装置である。
本発明によれば、酸化物半導体薄膜トランジスタにおけるチャネル保護層の膜剥がれを防止することができる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施形態１の薄膜トランジスタの概略構成を説明するための断面図である。 本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。 本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。 本発明の実施形態１の薄膜トランジスタにおける第１のチャネル保護層の膜密度に対する閾値電圧変動（ΔＶｔｈ）の計測結果を示す図である。 本発明の実施形態１の薄膜トランジスタにおける第１のチャネル保護層の膜密度と第２のチャネル保護層の膜密度とをそれぞれ変化させて作成したサンプルでの膜剥がれの有無を評価した結果を示す表である。 本発明の実施形態２の薄膜トランジスタの概略構成を説明するための断面図である。 本発明の実施形態３の薄膜トランジスタの概略構成を説明するための断面図である。 本発明の実施形態４の薄膜トランジスタの概略構成を説明するための断面図である。 本発明の実施形態５の液晶表示装置の全体構成を説明するための平面図である。
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すＸ，Ｙ，Ｚは、それぞれＸ軸，Ｙ軸，Ｚ軸を示す。
〈実施形態１〉
図１は本発明の実施形態１の薄膜トランジスタの概略構成を説明するための断面図であり、以下、図１に基づいて、実施形態１の薄膜トランジスタの全体構成を説明する。ただし、実施形態１の薄膜トランジスタは、いわゆるボトムゲート型のトランジスタ構造である。
図１から明らかなように、実施形態１の薄膜トランジスタはガラス基板等の絶縁基板からなる第１基板ＳＵＢ１の表面（上面）にゲート電極ＧＴが形成されている。ゲート電極ＧＴは、例えば、アルミニウム等の金属薄膜からなる導電膜材料で形成されている。また、ゲート電極ＧＴの上面には、第１基板ＳＵＢ１の表面をも覆うようにして、ゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩは、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜などの周知の絶縁膜で形成される。また、ゲート絶縁膜ＧＩは２層以上の薄膜を積層した構造でも良く、前述する絶縁膜のいずれかを組み合わせた構造であってもよいが、酸化物半導体層ＯＳＬに接する層はシリコン酸化膜とする。さらには、ゲート絶縁膜ＧＩは、その膜厚が８０ｎｍ以上２０００ｎｍ以下の範囲で形成され、絶縁耐圧や容量を考慮して適宜、最適な膜厚で構成すればよい。
ゲート絶縁膜ＧＩの上層には平面的に見てゲート電極ＧＴと重なるようにして酸化物半導体層ＯＳＬが形成されている。この酸化物半導体層ＯＳＬの上面には第１のチャネル保護層ＣＰＬ１が当該酸化物半導体層ＯＳＬと接するように重畳して形成されており、さらには第１のチャネル保護層ＣＰＬ１の上面には第２のチャネル保護層ＣＰＬ２が第１のチャネル保護層ＣＰＬ１と接するように重畳して形成され、実施形態１のチャネル保護層ＣＰＬを形成している。このとき第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２は酸化物半導体層ＯＳＬよりもＸ方向の幅が小さく形成されており、酸化物半導体層ＯＳＬの対向する端部の上面が保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２から露出するように形成されている。
このとき、実施形態１の酸化物半導体層ＯＳＬは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を主成分とする元素からなる周知のＩｎ-Ｇａ-Ｚｎ-Ｏ系の酸化物半導体であり、以下、ＩＧＺＯ膜と略記することもある。酸化物半導体としては、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の酸化物半導体以外に、アルミニウム（Ａｌ）やスズ（Ｓｎ）などの元素を用いた、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系、Ｓｎ-Ｏ系などを用いてもよい。また、酸化物半導体層ＯＳＬの膜厚は３０ｎｍ以上５００ｎｍの範囲で構成され、大電流を必要とするデバイスに用いる場合には、その膜厚を厚く形成する等、目的に応じて膜厚を調整すればよい。
また、第１及び第２のチャネル保護層ＣＰＬ１，ＣＰＬ２は、シリコン酸化膜で構成されている。特に、第１のチャネル保護層ＣＰＬ１に適用されるシリコン酸化膜の膜密度は高密度の膜で構成されており、後に詳述するように、その膜の密度は２．２g/cm3以上２．６g/cm3以下が望ましい。この構成によって、信頼性の高い薄膜トランジスタＴＦＴを実現できる。また、第１のチャネル保護層ＣＰＬ１の膜厚は、２００ｎｍ程度もしくはそれより薄くすることが望ましい。例えば、後に詳述する本願発明者が作成したサンプルでは、第１のチャネル保護層ＣＰＬ１の膜厚が３００ｎｍ、及び４００ｎｍで形成した場合、膜剥がれが発生してしまった。これは、第１のチャネル保護層ＣＰＬ１は高密度の膜であり、高密度の膜を厚く成膜する場合、膜応力が増大するからであると考えられる。従って、第１のチャネル保護層ＣＰＬ１の膜厚は、２００ｎｍ程度もしくはそれより薄くするのが望ましい。
一方、第２のチャネル保護層ＣＰＬ２に適用されるシリコン酸化膜の膜密度は、第１のチャネル保護層ＣＰＬ１に適用されるシリコン酸化膜よりも膜密度の低い構成となっている。例えば、後に詳述するように、膜密度が２．５g/cm3のシリコン酸化膜で第１のチャネル保護層ＣＰＬ１を形成する場合には、第２のチャネル保護層ＣＰＬ２は膜密度が２．２g/cm3のシリコン酸化膜で第２のチャネル保護層ＣＰＬ２を形成することが望ましい。さらには、第２のチャネル保護層ＣＰＬ２は、第１のチャネル保護層ＣＰＬ１上に形成され、第１のチャネル保護層ＣＰＬ１のパッシベーション（保護機能）を補い、かつ第１のチャネル保護層ＣＰＬ１の膜応力を緩和し膜剥がれが起きない条件で形成される。この条件を満たすために、第２のチャネル保護層ＣＰＬ２の膜厚は２００ｎｍ以上が望ましく、かつ第１のチャネル保護層ＣＰＬ１との合計の膜厚が６００ｎｍ以下となるように形成することが望ましい。第２のチャネル保護層ＣＰＬ２の膜厚が２００ｎｍ以下の場合には、膜厚が薄いためパッシベーションの能力不足となるからである。一方、第２のチャネル保護層ＣＰＬ２を厚く形成し、第１のチャネル保護層ＣＰＬ１との合計の膜厚が６００ｎｍ以上となる場合には、ソース・ドレイン電極配線のチャネル保護層ＣＰＬの側壁へのカバレッジが不十分となり、配線の切断や、間隙が発生してしまうという問題が起こってしまうからである。
この第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２から露出される酸化物半導体層ＯＳＬの端部表面の内で、一方の露出面には第１のチャネル保護層ＣＰＬ１の上面から延在されるソース電極ＳＴとなる導電膜（透明導電膜や金属薄膜等からなる）が積層され、ゲート絶縁膜ＧＩの上面に延在して形成されている。一方、他方の露出面には、第１のチャネル保護層ＣＰＬ１の上面から延在されるドレイン線ＤＬとなる導電膜が積層され、ゲート絶縁膜ＧＩの上面に延在して形成されている。この構成により、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２並びに酸化物半導体層ＯＳＬを介して、ソース電極ＳＴとドレイン電極ＤＴとがＸ方向に対向配置される構成としている。すなわち、ボトムゲート型の酸化物半導体薄膜トランジスタを形成している。このソース電極ＳＴ及びドレイン電極ＤＴ並びにゲート電極ＧＴは、例えばアルミニウム、モリブデン、クロム、銅、タングステン、チタン、ジルコニウム、タンタル、銀、マンガンから選ばれた元素、またはこれらの元素を組み合わせた合金などで形成する。また、チタンの上にアルミニウムを積層する、もしくはアルミニウムの上層と下層をチタンで挟むなどの積層構造としてもよい。さらには、ＩＴＯやＺｎＳ等の周知の透明導電膜を用いる構成であってもよい。
ソース電極ＳＴ及びドレイン電極ＤＴ並びに第２のチャネル保護層ＣＰＬ２を含む第１基板ＳＵＢ１の上面側には、それぞれを覆うようにして保護するために、無機絶縁膜や有機絶縁膜からなるパッシベーション層（保護層）ＰＡＳが形成されている。このパッシベーション層ＰＡＳは、例えば周知のシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜などの絶縁膜で形成する。なお、保護層（パッシベーション層）ＰＡＳも、単層の絶縁膜の構造に限定されることはなく、２層以上の絶縁膜を積層した構造でもよく、前述の絶縁膜のいずれかを組み合わせた構造であってもよい。
〈製造方法〉
次に、図２及び図３に本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図を示し、以下、図２及び図３に基づいて詳細に説明する。特に、以下に説明する製造工程では、ゲート電極形成、ゲート絶縁膜形成、半導体層形成、チャネル保護層形成、ソース電極とドレイン電極の形成、及びパッシベーション層形成工程について詳細に説明する。なお、以下の説明では、説明を簡単にするために、パターニング前の薄膜層にもパターニング後と同じ記号を付けた説明とする。
ａ）ゲート電極形成及びゲート絶縁膜形成（図２（ａ）参照）
まず、ガラス基板等の第１基板ＳＵＢ１の表面上にスパッタリング法により、モリブデン膜、アルミニウム膜などの金属導電膜を成膜する。続いて、この金属導電膜上に周知のレジスト材料である感光性樹脂（感光性のレジスト）を塗布し感光性樹脂膜を形成した後に、現像しパターニングすることでゲート電極ＧＴの形状に対応したレジストパターンを形成する。その後に、レジストパターンから露出する金属導電膜をウエットエッチング等で除去した後に、このレジストパターンを剥離することにより、ゲート電極ＧＴが形成される。なお、ゲート電極ＧＴはガラス基板からなる第１基板ＳＵＢ１の表面上に直接形成する構成としたが、これに限定されることはない。例えば、ガラス基板からのアルカリイオン等の混入を防ぐため、第１基板ＳＵＢ１の表面に下地層となるシリコン窒化膜等を形成し、該下地層の上面にゲート電極ＧＴを形成してもよい。
次に、ゲート電極ＧＴが形成された第１基板ＳＵＢ１の上面に、例えば周知のプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜などを成膜することにより、ゲート絶縁膜ＧＩを形成する。
ｂ）酸化物半導体の形成（図２（ｂ）参照）
ゲート絶縁膜ＧＩが形成された第１基板ＳＵＢ１の表面に、周知のスパッタリング法により、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｚｎ-Ｏ系、Ｉｎ-Ｓｎ-Ｏ系、Ｚｎ-Ｏ系、又はＳｎ-Ｏ系などの酸化物半導体ＯＳＬを成膜する。この酸化物半導体ＯＳＬは、後に詳述するように、酸化物半導体層ＯＳＬを形成するための薄膜層である。ただし、酸化物半導体層（酸化物半導体）ＯＳＬに対して、酸素や一酸化二窒素を用いてプラズマ処理を施すことにより、酸素欠陥の少ない酸化物半導体層ＯＳＬを形成できる。
ｃ）シリコン酸化膜の形成（図２（ｂ）参照）
酸化物半導体ＯＳＬが成膜された第１基板ＳＵＢ１の表面に、周知のプラズマＣＶＤ法等により第１のシリコン酸化膜ＣＰＬ１及び第２のシリコン酸化膜ＣＰＬ２を、この順番で連続して成膜する。このとき、第１のチャネル保護層ＣＰＬ１に適用されるシリコン酸化膜の膜密度は、第２のチャネル保護層ＣＰＬ２に適用されるシリコン酸化膜よりも膜密度を高く形成する。すなわち、異なる膜密度を有する２層のシリコン酸化膜を形成する。
この実施形態１の第１のチャネル保護層ＣＰＬ１および第２のチャネル保護層ＣＰＬ２に用いられるシリコン酸化膜はシリコンと酸素を主成分とする薄膜であり、用いられる元素は同一である。このような薄膜層は、第１のチャネル保護層ＣＰＬ１となるシリコン酸化膜の成膜の途中でガスの流量比や圧力を変更し、引き続き第２のチャネル保護層ＣＰＬ２となるシリコン酸化膜を形成することで連続的に成膜することが可能である。この場合、成膜条件の変更のみで第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２とを形成することが可能となるので、第１基板ＳＵＢ１の搬送等が不要となり、異なる膜密度の２層のシリコン酸化膜の形成に要する時間を大きく短縮できる。
このような膜密度の異なる２層のシリコン酸化膜からなるチャネル保護層ＣＰＬの構成では、第１のチャネル保護層および第２のチャネル保護層を合わせて、膜中で密度が大きく変化するチャネル保護層と解釈することもできる。また、成膜された第１及び第２のチャネル保護層ＣＰＬ１，ＣＰＬ２の膜密度は、Ｘ線を照射させて発生する蛍光Ｘ線を分光分析するＸ線反射率測定法などにより、膜厚方向の膜密度評価が可能である。
高密度のシリコン酸化膜を成膜する方法は、例えば、成膜時において、ＲＦ（Radio Frequency）の出力密度を増大させる、成膜温度を上げる、一酸化二窒素の流量比を増大させる等、成膜装置に依存する成膜条件を最適化すればよい。このような高密度の膜により、半導体層である酸化物半導体層ＯＳＬへの不純物の混入を防ぐことが可能となり、高い信頼性を有する薄膜トランジスタＴＦＴを実現できる。ただし、この場合の不純物とは、例えば窒素、酸素、二酸化炭素、水素、水、水酸化物、炭化水素、及びアルコールなどである。
また、第２のチャネル保護層ＣＰＬ２に適用されるシリコン酸化膜の膜密度は、第１のチャネル保護層ＣＰＬ１を形成するシリコン酸化膜の膜密度よりも低く形成されている。特に、高密度の膜を厚く成膜した場合、膜応力が増大し膜剥がれの原因となるからである。よって、第１のチャネル保護層ＣＰＬ１を形成するシリコン酸化膜よりも第２のチャネル保護層ＣＰＬ２を形成するシリコン酸化膜を相対的に密度の低い膜で構成することで、膜応力を緩和させ、膜剥がれを防止でき、良好なチャネル保護層ＣＰＬが形成できることとなる。また、第１のチャネル保護層ＣＰＬ１の膜厚は、２００ｎｍ程度もしくはそれより薄くすることが望ましい。
以上の（ｂ），（ｃ）の成膜工程によって、図２（ｂ）に示すように、ゲート絶縁膜ＧＩの上面に、順番に酸化物半導体ＯＳＬ、第１のチャネル保護層ＣＰＬ１となるシリコン酸化膜、及び第２のチャネル保護層ＣＰＬ２となるシリコン酸化膜がそれぞれ順番に積層された第１基板ＳＵＢ１が形成される。
ｄ）第１及び第２のチャネル保護層の形成（図２（ｃ）参照）
第２のチャネル保護層ＣＰＬ２の上面に感光性樹脂膜を塗布した後に、現像しパターニングすることで図示しないチャネル保護層ＣＰＬの形状に対応したレジストパターンを形成する。その後、レジストパターンから露出する第２のチャネル保護層ＣＰＬ２をドライエッチングにより除去すると共に、この第２のチャネル保護層ＣＰＬ２のエッチングで露出される第１のチャネル保護層ＣＰＬ１もドライエッチングにより除去する。このように、実施形態１では、第２のチャネル保護層ＣＰＬ２と第１のチャネル保護層ＣＰＬ１とを連続的にエッチングした後、レジストパターンを剥離し、第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との２層のシリコン酸化膜からなるチャネル保護層ＣＰＬを形成する。この第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２の形成工程により、図２（ｃ）に示すように、第１基板ＳＵＢ１の表面を覆うようにして形成される酸化物半導体ＯＳＬの上面に、Ｘ方向に対して島状をなす第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との２層の薄膜層（シリコン酸化膜）からなるチャネル保護層ＣＰＬが形成される。
ｅ）酸化物半導体層の形成（図２（ｄ）参照）
チャネル保護層ＣＰＬが形成された酸化物半導体ＯＳＬを含む第１基板ＳＵＢ１の上面に、感光性樹脂膜を塗布した後に、現像しパターニングすることで、酸化物半導体層ＯＳＬの形状に対応した図示しないレジストパターンを形成する。その後、該レジストパターンから露出する酸化物半導体ＯＳＬをウエットエッチングにより除去（パターニング）した後に、レジストパターンを剥離することにより、酸化物半導体層ＯＳＬが形成される。この酸化物半導体層ＯＳＬの形成工程により、図２（ｄ）に示すように、第１基板ＳＵＢ１の表面を覆うようにして形成されるゲート絶縁膜ＧＩの上面（Ｚ方向）に、島状をなす酸化物半導体層ＯＳＬが形成される。このとき、酸化物半導体層ＯＳＬの上面（Ｚ方向）には、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２が配置される構成となる。
ｆ）ソース電極及びドレイン電極の形成（図３（ｅ），（ｆ）参照）
第２のチャネル保護層ＣＰＬ２、第１のチャネル保護層ＣＰＬ１、及び酸化物半導体層ＯＳＬが形成された基板上すなわち第１基板ＳＵＢ１の表面に、例えば周知のスパッタリング法により、モリブデン膜やアルミニウム膜などの金属導電膜ＳＤを成膜する（図３（ｅ）参照）。
次に、金属導電膜ＳＤの上面に感光性樹脂膜を塗布した後に、現像しパターニングすることにより、図示しないソース電極ＳＴ及びドレイン電極ＤＴの形状に対応したレジストパターンを形成する。その後、レジストパターンから露出する金属導電膜ＳＤを例えばウエットエッチングにより除去（エッチング）した後に、このレジストパターンを剥離する。これにより、ソース電極ＳＴ及びドレイン電極ＤＴが形成される（図３（ｆ）参照）。
ｇ）パッシベーション層（保護層）の形成（図３（ｇ）参照）
シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜などの絶縁膜をプラズマＣＶＤ法等により第１基板ＳＵＢ１の表面を覆うようにして形成することにより、パッシベーション層（保護層）ＰＡＳを成膜する。その後、このパッシベーション層ＰＡＳに図示しない周知の貫通孔（コンタクトホール）を形成することにより、ソース電極ＳＴ及びドレイン電極ＤＴと図示しない信号線とを電気的に接続することができる。
ただし、前述する製造方法では、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２と酸化物半導体層ＯＳＬとを形成する際のエッチングマスクとなるレジストマスクをそれぞれ別々に形成する構成としたが、これに限定されることはない。例えば、第２のチャネル保護層ＣＰＬ２及び第１のチャネル保護層ＣＰＬ１並びに酸化物半導体層ＯＳＬを加工する際に、周知のハーフ露光技術を用いることにより、フォトリソグラフィの工程をさらに減らすことも可能である。この場合、第２のチャネル保護層ＣＰＬ２となるシリコン酸化膜の上面に感光性樹脂膜を塗布した後に、ハーフ露光を行い感光性樹脂膜のパターニングを行い、感光性樹脂の厚い部分と薄い部分を有するレジストパターンを形成する。その後、第２のチャネル保護層ＣＰＬ２、及び第１のチャネル保護層ＣＰＬ１をドライエッチングする。さらにアッシングによって、酸化物半導体ＯＳＬの加工形状すなわち感光性樹脂の薄い部分のレジストパターンを後退（除去）させ、ウエットエッチングにより酸化物半導体層ＯＳＬを形成する。この後に、レジストパターンを剥離して、第２のチャネル保護層ＣＰＬ２、第１のチャネル保護層ＣＰＬ１、及び酸化物半導体層ＯＳＬが形成されることとなる。
以上に説明するように、実施形態１の薄膜トランジスタの製造方法では、チャネル保護層ＣＰＬの形成において、同じ元素を用いたプラズマＣＶＤにより成膜途中における成膜装置の（プラズマＣＶＤ装置）の成膜条件を変更し、引き続き成膜を行う。これによって、酸化物半導体層ＯＳＬに接する側から膜密度の高い第１のチャネル保護層ＣＰＬ１と、該第１のチャネル保護層ＣＰＬ１よりも膜密度の低い第２のチャネル保護層ＣＰＬ２とを成膜する構成となっている。その結果、異なる成膜装置を用いることなく同一の成膜装置を用いて、膜密度の異なる２層のチャネル保護層ＣＰＬを形成することが可能となるので、工程を減らしつつ保護性能に優れたチャネル保護層ＣＰＬを膜剥がれなく形成することができる。
図４は実施形態１の薄膜トランジスタにおける第１のチャネル保護層の膜密度に対する閾値電圧変動（ΔＶｔｈ）の計測結果を示す図であり、以下、図４に基づいて実施形態１の第１のチャネル保護層ＣＰＬ１の膜密度と閾値電圧変動（ΔＶｔｈ）との関係について説明する。ただし、図４は成膜条件を変化させ、第１のチャネル保護層ＣＰＬ１の膜密度（Film Density）を２．０から２．８g/cm3までの範囲で形成した場合の閾値電圧変動（ΔＶｔｈ）を示すグラフである。また、閾値電圧変動（ΔＶｔｈ）は、温度８５℃でゲートに負のバイアス（−２５Ｖ）を１時間印加した場合の閾値電圧Ｖｔｈのシフト量である。なお、第１のチャネル保護層ＣＰＬ１の膜密度が２．６２g/cm3以上のサンプルでは膜剥がれが起こり、閾値電圧変動（ΔＶｔｈ）を測定できなかったため、膜密度が２．６２g/cm3以上の閾値電圧変動（ΔＶｔｈ）は図示していない。
図４に示す第１のチャネル保護層ＣＰＬ１の膜密度に対する閾値電圧変動（ΔＶｔｈ）のグラフＡ１から明らかなように、膜密度の増大に伴って閾値電圧変動（ΔＶｔｈ）が大きく抑えられていることがわかる。特に、第１のチャネル保護層ＣＰＬ１の膜密度が２．２g/cm3よりも小さくなると、閾値電圧シフト（閾値電圧変動（ΔＶｔｈ）が急激に増大する。すなわち、第１のチャネル保護層ＣＰＬ１の膜密度の減少に伴い、閾値電圧変動（ΔＶｔｈ）の絶対値が大きくなる。この現象は、チャネル保護層ＣＰＬ１の膜密度が小さい場合、パッシベーションの能力が低下し、酸化物半導体層ＯＳＬへ不純物が混入するためであると考えられる。従って、第１のチャネル保護層ＣＰＬ１は、膜密度が２．２g/cm3以上で形成することが好ましい。
一方、第１のチャネル保護層ＣＰＬ１の膜密度が２．６２g/cm3以上のサンプルでは、膜剥がれが起こってしまった。従って、第１のチャネル保護層ＣＰＬ１は、膜密度が２．６g/cm3以下で形成することが好ましい。
以上の結果より、図４中に矢印Ｂで示すように、第１のチャネル保護層ＣＰＬ１を構成するシリコン酸化膜の膜密度は、２．２g/cm3から２．６g/cm3の間となるように形成することが望ましい。
図５は実施形態１の薄膜トランジスタにおける第１のチャネル保護層の膜密度と第２のチャネル保護層の膜密度とをそれぞれ変化させて作成したサンプルでの膜剥がれの有無を評価した結果を示す表である。すなわち、第１のチャネル保護層と第２のチャネル保護層との膜密度を変化させるようにして作成したチャネル保護層での膜剥がれを評価した結果を示す図である。以下、図５に基づいて、第１のチャネル保護層ＣＰＬ１の膜密度と第２のチャネル保護層ＣＰＬ２の膜密度との関係について説明する。ただし、図５に示す膜剥がれの評価を行うために製作したサンプルの薄膜トランジスタでは、第１のチャネル保護層ＣＰＬ１の膜厚は２００ｎｍであり、第２のチャネル保護層ＣＰＬ２の膜厚は３００ｎｍである。
図５に示すように、サンプル番号１（Ｎｏ．１）の薄膜トランジスタでは、第１のチャネル保護層ＣＰＬ１の膜密度が２．２１g/cm3であり、第２のチャネル保護層ＣＰＬ２の膜密度が１．８９g/cm3である。この場合、第１のチャネル保護層ＣＰＬ１の膜密度と第２のチャネル保護層ＣＰＬ２の膜密度との差は０．３２g/cm3となり、膜剥がれは生じていない。
サンプル番号２，３の薄膜トランジスタでは第１のチャネル保護層ＣＰＬ１の膜密度は共に２．４３g/cm3である。一方、第２のチャネル保護層ＣＰＬ２の膜密度はサンプル番号２の薄膜トランジスタでは２．２１g/cm3であり、サンプル番号３の薄膜トランジスタでは２．３２g/cm3である。このとき、第１のチャネル保護層ＣＰＬ１の膜密度と第２のチャネル保護層ＣＰＬ２の膜密度との差は、順に０．２２g/cm3，０．１１g/cm3であり、共に膜剥がれが生じてしまった。
サンプル番号４，５の薄膜トランジスタでは第１のチャネル保護層ＣＰＬ１の膜密度は共に２．５６g/cm3である。一方、第２のチャネル保護層ＣＰＬ２の膜密度はサンプル番号４の薄膜トランジスタは２．２１g/cm3であり、サンプル番号５の薄膜トランジスタは２．３０g/cm3である。このとき、第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との膜密度の差は、順に０．３５g/cm3，０．２６g/cm3である。ここで、サンプル番号４の薄膜トランジスタは膜剥がれが生じない結果となり、サンプル番号５の薄膜トランジスタは膜剥がれが生じる結果となった。
さらには、サンプル番号６，７，８の薄膜トランジスタでは第１のチャネル保護層ＣＰＬ１の膜密度は共に２．６０g/cm3である。一方、第２のチャネル保護層ＣＰＬ２の膜密度はサンプル番号６の薄膜トランジスタでは２．５６g/cm3であり、サンプル番号７の薄膜トランジスタでは２．３０g/cm3であり、サンプル番号８の薄膜トランジスタでは２．２１g/cm3である。従って、第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との膜密度の差は、順に０．０４g/cm3，０．３０g/cm3，０．３９g/cm3となる。ここで、サンプル番号６の薄膜トランジスタのみ膜剥がれが生じる結果となり、サンプル番号７，８の薄膜トランジスタは共に膜剥がれが生じない結果となった。
以上の結果からサンプル番号１〜８の薄膜トランジスタの内で、第１のチャネル保護層ＣＰＬ１の膜密度と第２のチャネル保護層ＣＰＬ２の膜密度との差が、０．３g/cm3以上となるサンプル番号１，４，７，８の薄膜トランジスタにおいて膜剥がれが発生していないことがわかる。これは、第２のチャネル保護層ＣＰＬ２の膜応力が第１のチャネル保護層ＣＰＬ１の膜応力に近くなるほど、膜応力が緩和できないためであると考えられる。従って、第２のチャネル保護層ＣＰＬ２の膜密度は、第１のチャネル保護層ＣＰＬ１の膜密度よりも小さく、膜密度の差が０．３g/cm3以上となるように、第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２を形成することが望ましい。
以上説明したように、実施形態１の薄膜トランジスタでは、絶縁基板である第１基板ＳＵＢ１の上面に設けられたゲート電極ＧＴと、該ゲート電極ＧＴを覆うように設けられたゲート絶縁膜ＧＩとを備えている。また、このゲート絶縁膜ＧＩ上に設けられた酸化物半導体層ＯＳＬと、該酸化物半導体層ＯＳＬの上面に設けられたチャネル保護層ＣＰＬと、該酸化物半導体層ＯＳＬに接して設けられたソース電極ＳＴ及びドレイン電極ＤＴと、を備えている。さらには、該チャネル保護層ＣＰＬの膜密度が、酸化物半導体層ＯＳＬに接する側の膜密度が酸化物半導体層ＯＳＬから遠い側の膜密度よりも大きく形成されてなる構成となっている。すなわち、実施形態１のチャネル保護層ＣＰＬは、少なくとも酸化物半導体層ＯＳＬに接して設けられた第１のチャネル保護層ＣＰＬ１と、該第１のチャネル保護層ＣＰＬ１の上面に形成される第２のチャネル保護層ＣＰＬ２から構成されている。このとき、酸化物半導体層ＯＳＬに接する第１のチャネル保護層ＣＰＬ１の膜密度が、第２のチャネル保護層ＣＰＬ２の膜密度よりも大きく形成される構成となっている。従って、膜密度の高い第１のチャネル保護層ＣＰＬ１に生じる応力を膜密度の低い第２のチャネル保護層ＣＰＬ２で緩和することが可能となり、チャネル保護層ＣＰＬの膜剥がれを防止することができる。
また、実施形態１の薄膜トランジスタの構成では、膜密度が異なると共にその構成元素が同じとなる２つ以上の薄膜層でチャネル保護層ＣＰＬを形成する構成となっている。このとき膜密度の低いチャネル保護層ＣＰＬの形成時間は、膜密度の高いチャネル保護層ＣＰＬの形成時間より短くなるので、チャネル保護層ＣＰＬの形成に伴う成膜時間を短縮することが可能となる。その結果、薄膜トランジスタの生産効率を向上させることができる。
なお、実施形態１のチャネル保護層ＣＰＬは、第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との膜密度の異なる２層のシリコン酸化膜で形成される場合について説明したが、これに限定されることはない。例えば、膜密度の異なる３層以上のシリコン酸化膜を用いてチャネル保護層ＣＰＬを形成し、酸化物半導体層ＯＳＬに近接して形成されるシリコン酸化膜から順次膜密度が小さくなるように形成する構成であってもよい。
〈実施形態２〉
図６は本発明の実施形態２の薄膜トランジスタの概略構成を説明するための断面図であり、以下、図６に基づいて、実施形態２の薄膜トランジスタについて詳細に説明する。ただし、実施形態２の薄膜トランジスタは、チャネル保護層ＣＰＬの構成が異なるのみで、他の構成は実施形態１と同様の構成となる。従って、以下の説明では、チャネル保護層ＣＰＬの構成及びその製造方法について詳細に説明する。
図６に示すように、実施形態２の薄膜トランジスタでは、チャネル保護層ＣＰＬは１層のシリコン酸化膜で形成されている。このとき、実施形態１のチャネル保護層ＣＰＬでは、図６中にグラデーションで示すように、当該チャネル保護層ＣＰＬの厚み方向にその膜密度が連続的にかつ小さくなる構成となっている。すなわち、酸化物半導体層ＯＳＬに近接する一方の面側から対向する他方の面側に向けて、連続的に膜密度が小さくなる構成となっている。特に、実施形態２のチャネル保護層ＣＰＬにおいては、当該チャネル保護層ＣＰＬが酸化物半導体層ＯＳＬに接する部分およびその近傍（図６中に矢印で示す部分ＨＦＤ）は、膜密度が高密度で形成されている。
この矢印ＨＦＤで示す酸化物半導体層ＯＳＬに接する部分およびその近傍におけるチャネル保護層ＣＰＬの膜密度は、２．２g/cm3以上で形成されていることが望ましい。例えば、酸化物半導体層ＯＳＬに接する部分およびその近傍におけるチャネル保護層ＣＰＬの膜密度が２．４g/cm3であった場合には、その対向面側であるパッシベーション層に接する部分およびその近傍の膜密度は２．１g/cm3とすることが望ましい。さらには、チャネル保護層ＣＰＬの膜厚は、６００ｎｍ以下となるように形成することが望ましい。この構成により、実施形態１と同様に、薄膜トランジスタを長時間動作させた場合であっても閾値電圧（Ｖｔｈ）変動が少なく、かつ製造時に膜応力が緩和されるので、膜剥がれが防止された良好なチャネル保護層ＣＰＬを形成できる。
また、実施形態２のチャネル保護層ＣＰＬの構成では、その膜密度の変化が連続的となっているので、後に詳述するように、シリコン酸化膜の成膜時にその成膜条件を連続して徐々に変化させることとなる。従って、チャネル保護層ＣＰＬとなるシリコン酸化膜の成膜時において、成膜条件を変更した後に、成膜装置が安定するまでの待ち時間が不要となる。その結果、実施形態１よりもさらに成膜に要する時間を短縮することが可能となり、生産効率をさらに向上することができるという格別の効果を得ることができる。
このような実施形態２のチャネル保護層ＣＰＬは、以下に示すような製造方向で形成することが可能である。ただし、以下に説明する実施形態２の製造方法は、チャネル保護層ＣＰＬの形成工程を除く他の工程は、実施形態１と同様である。
実施形態２のチャネル保護層ＣＰＬの形成方法は、酸化物半導体層ＯＳＬが成膜された基板に、例えば、プラズマＣＶＤ法によりシリコン酸化膜を成膜する。このシリコン酸化膜の形成の際に、酸化物半導体層ＯＳＬに接する部分およびその近傍の成膜では、成膜開始時において、高密度な膜が形成されるように、例えば、ＲＦの出力密度を増大させる、成膜温度を上げる、又は／及び一酸化二窒素の流量比を増大させる等、成膜装置に依存する成膜条件を最適化する。その後、徐々に、ＲＦの出力密度を低下させる、成膜温度を下げる、又は／及び一酸化二窒素の流量比を低下させる等により、成膜装置に依存する成膜条件を、膜密度が低く膜応力が緩和されるように、最適化する。
次に、レジスト材料となる感光性樹脂膜を塗布した後に、現像しパターニングすることでチャネル保護層ＣＰＬの形状に対応したレジストパターンを形成する。その後、レジストパターンから露出するチャネル保護層ＣＰＬをドライエッチングにより除去し、レジストパターンを剥離し、チャネル保護層ＣＰＬを形成する。このとき、実施形態２のチャネル保護層ＣＰＬの形成では、前述するように、膜密度を連続的に変化させる構成となっているので、エッチングの際に当該チャネル保護層ＣＰＬの側壁部分が順方向のテーパ形状になり易いという特徴がある。特に、実施形態２の構成では、酸化物半導体層ＯＳＬに近い側の膜密度が高く、当該酸化物半導体層ＯＳＬとの距離が大きくなるに従い膜密度が低くなるので、酸化物半導体層ＯＳＬに近い側のチャネル保護層ＣＰＬの幅が大きく、酸化物半導体層ＯＳＬから遠くなるに従ってその幅が小さく形成される。すなわち、チャネル保護層ＣＰＬの積層面（第１基板ＳＵＢ１の面内方向）に対する当該チャネル保護層ＣＰＬの側壁面の傾斜角を緩やかに形成できる。従って、チャネル保護層ＣＰＬの上面から側壁面及び酸化物半導体層ＯＳＬの上面及び側壁面にかけて形成されるソース電極ＳＴ及びドレイン電極ＤＴの断線を防止できるという格別の効果を得ることができる。
前述する実施形態２のチャネル保護層ＣＰＬの成膜により、チャネル保護層ＣＰＬの膜密度の高い領域ＨＦＤが酸化物半導体層ＯＳＬに接して形成されるので、該酸化物半導体層ＯＳＬへの不純物の混入を防ぐことが可能となり、高信頼性の高い薄膜トランジスタを形成することができる。
以上説明したように、実施形態２の薄膜トランジスタでは、チャネル保護層ＣＰＬを１層の薄膜層（シリコン酸化膜）で形成すると共に、下部側である酸化物半導体層ＯＳＬと接する側から上部側であるパッシベーション層ＰＡＳと接する側に向かって、当該薄膜層の膜密度が連続的に小さくなる構成となっている。その結果、実施形態１の薄膜トランジスタと同様に、チャネル保護層ＣＰＬの酸化物半導体層ＯＳＬに接する領域を高密度で形成することが可能となるので、高移動度を有し、オン／オフ比が高い薄膜トランジスタを形成できる。また、酸化物半導体層ＯＳＬに接する領域の膜密度が大きいので、酸化物半導体層ＯＳＬへの不純物の混入を防ぐことができ、薄膜トランジスタの信頼性を向上することが可能となる。また、酸化物半導体層ＯＳＬから遠い側に向かって厚さ方向に連続的に膜密度が低くなる構成となっているので、チャネル保護層ＣＰＬに生じる膜応力を低減させることが可能となり、チャネル保護層ＣＰＬの膜剥がれを防止することが可能となり、さらに信頼性を向上させることが可能となる。さらには、成膜時間が大きな高密度の領域が酸化物半導体層ＯＳＬの接する部分及びその近傍領域のみとなり、チャネル保護層ＣＰＬの全体を高密度で形成する必要がなくなるので、生産性を向上させることができるという格別の効果を得ることもできる。
〈実施形態３〉
図７は本発明の実施形態３の薄膜トランジスタの概略構成を説明するための断面図であり、以下、図７に基づいて、実施形態３の薄膜トランジスタについて詳細に説明する。ただし、実施形態３の薄膜トランジスタは、ソース電極ＳＴ及びドレイン電極ＤＴ並びにチャネル保護層ＣＰＬの構成を除く構成は、実施形態１の薄膜トランジスタと同様である。従って、以下の説明では、ソース電極ＳＴ及びドレイン電極ＤＴ並びにチャネル保護層ＣＰＬの構成について詳細に説明する。
図７に示すように、実施形態３の薄膜トランジスタは、第１基板ＳＵＢ１の上面にゲート電極ＧＴが形成され、該ゲート電極ＧＴをも覆うようにしてゲート絶縁膜ＧＩが第１基板ＳＵＢ１の表面に形成されている。また、ゲート絶縁膜ＧＩの上面には、ゲート絶縁膜ＧＩと重畳する位置に酸化物半導体層ＯＳＬが島状に形成され、ゲート絶縁膜ＧＩの上面に酸化物半導体層ＯＳＬをも覆うようにしてチャネル保護層ＣＰＬが形成されている。このとき、実施形態３の薄膜トランジスタにおいては、実施形態１と同様に、チャネル保護層ＣＰＬは第１のチャネル保護層ＣＰＬ１と第２のチャネル保護層ＣＰＬ２との２層の薄膜層（例えば、シリコン酸化膜）で構成されている。また、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２においても、実施形態１と同様に、第１のチャネル保護層ＣＰＬ１が高い膜密度で形成され、第２のチャネル保護層ＣＰＬ２は第１のチャネル保護層ＣＰＬ１よりも小さい膜密度で形成される構成となっている。
また、実施形態３の薄膜トランジスタでは、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２となる膜密度の異なる２層のシリコン酸化膜（図７中にＣＰＬ１，ＣＰＬ２で示す）で少なくとも薄膜トランジスタの形成領域を覆う構成となっている。さらには、該シリコン酸化膜の上面にソース電極ＳＴ及びドレイン電極ＤＴとなる導電膜を形成すると共に、シリコン酸化膜に設けた貫通孔ＴＨを介してソース電極ＳＴ及びドレイン電極ＤＴと酸化物半導体層ＯＳＬとを接続する構成としている。従って、シリコン酸化膜の内で、酸化物半導体層ＯＳＬと重畳すると共に、ソース電極ＳＴとドレイン電極ＤＴとに挟まれる領域のシリコン酸化膜が薄膜トランジスタのチャネル保護膜ＣＰＬとして機能することとなり、他の領域では、保護膜として機能している。このように、チャネル保護層ＣＰＬがチャネルの形成領域と共に、他の領域をも覆う構成となっているので、他の領域に対する保護性能も向上できる。
このとき、膜密度やその膜厚については、ソース電極ＳＴとドレイン電極ＤＴとに挟まれる領域での膜密度や膜厚が実施形態１と同様となる。すなわち、チャネル保護層ＣＰＬをシリコン酸化膜で形成する場合には、第１のチャネル保護層ＣＰＬ１を形成するシリコン酸化膜の膜密度は高密度の薄膜で構成され、その膜密度は２．２g/cm3以上２．６g/cm3以下が望ましい。これによって、信頼性の高い薄膜トランジスタＴＦＴを実現できるからである。また、第２のチャネル保護層ＣＰＬ２を形成するシリコン酸化膜の膜密度は、第１のチャネル保護層ＣＰＬ１を形成するシリコン酸化膜よりも膜密度の低い構成となっており、例えば第１のシリコン酸化膜ＣＰＬ１の膜密度が２．６g/cm3であった場合には２．３g/cm3とすることが望ましい。これにより、実施形態１と同様の効果を得ることができ、長時間の薄膜トランジスタの動作であっても閾値電圧（Ｖｔｈ）変動が少なく、かつ製造時に膜応力が緩和され、膜剥がれが防止された良好なチャネル保護層ＣＰＬを形成できるからである。
このチャネル保護層ＣＰＬの上面にはソース電極ＳＴとドレイン電極ＤＴとが形成されている。特に、実施形態３の薄膜トランジスタでは、チャネル保護層ＣＰＬから酸化物半導体層ＯＳＬに貫通する貫通孔ＴＨが形成され、該貫通孔ＴＨを介してソース電極ＳＴとドレイン電極ＤＴとがそれぞれ対向する位置で酸化物半導体層ＯＳＬと電気的に接続されている。このソース電極ＳＴ及びドレイン電極ＤＴをも覆うようにして、第２のチャネル保護層ＣＰＬ２の上面にはパッシベーション層ＰＡＳが形成される構成となっている。
次に、実施形態３の薄膜トランジスタの製造方法を説明する。ただし、ソース電極ＳＴ及びドレイン電極ＤＴ並びにチャネル保護層ＣＰＬの製造方法を除く他の薄膜層に製造方法は、実施形態１と同様である。従って、以下の説明では、ソース電極ＳＴ及びドレイン電極ＤＴ並びにチャネル保護層ＣＰＬの製造工程について詳細に説明する。
まず、実施形態１と同様に、第１基板ＳＵＢ１の表面に、ゲート電極ＧＴとゲート絶縁膜ＧＩを順に形成する。
次に、インジウム、ガリウム、亜鉛、及び酸素を主成分とする元素からなるＩｎ-Ｇａ-Ｚｎ-Ｏ系の酸化物半導体を用いた酸化物半導体層ＯＳＬを形成するために、ゲート絶縁膜ＧＩが形成された第１基板ＳＵＢ１の表面に、スパッタリング法により、酸化物半導体層ＯＳＬを形成するための薄膜層（酸化物半導体の薄膜層）を成膜する。この後、該酸化物半導体の薄膜層の表面に、酸化物半導体層ＯＳＬの形状に対応するレジストパターンを形成し、該レジストパターンから露出する酸化物半導体の薄膜層をウエットエッチングにより除去（エッチング）する。その後、レジストパターンを剥離することにより、島状の酸化物半導体層ＯＳＬが形成される。なお、実施形態１と同様に、酸化物半導体層ＯＳＬはＩｎ-Ｇａ-Ｚｎ-Ｏ系の酸化物半導体に限定されることはなく、実施形態１に記載するように他の酸化物半導体であってもよい。
次に、ゲート絶縁膜ＧＩの上面に、島状の酸化物半導体層ＯＳＬをも覆うようにして、例えばプラズマＣＶＤ法等により、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２となるシリコン酸化膜（第１及び第２のシリコン酸化膜）を、この順番で成膜する。このとき、第１のチャネル保護層ＣＰＬ１に適用されるシリコン酸化膜（第１のシリコン酸化膜）の膜密度は高密度の膜で構成されており、実施形態１と同様に、その膜密度は２．２g/cm3以上２．６g/cm3以下が望ましい。この構成により、実施形態１と同様に、酸化物半導体層ＯＳＬの上面側に接する第１のチャネル保護層ＣＰＬ１からの酸化物半導体層ＯＳＬへの不純物の混入を防ぐことができるので、薄膜トランジスタＴＦＴの信頼性を向上させることができる。すなわち、ＩＧＺＯを用いた酸化物半導体ＯＳＬに水や水素、炭化水素が吸着することで欠陥準位が形成され、ゲートバイアスストレスによって閾値電圧Ｖｔｈをシフトさせるという現象が発生してしまう。しかしながら、実施形態３の構成では実施形態１と同様に、第１のチャネル保護層ＣＰＬ１の膜密度が高く形成されているので、ＩＧＺＯを用いた酸化物半導体ＯＳＬに水や水素、炭化水素等の不純物が吸着してしまうことを防止できる。その結果、閾値電圧Ｖｔｈの変動を防止でき、薄膜トランジスタの信頼性を向上することができる。
このように、第１のチャネル保護層ＣＰＬ１に適用されるシリコン酸化膜（第１のシリコン酸化膜）の膜密度は、実施形態１と同様に、第２のチャネル保護層ＣＰＬ２に適用されるシリコン酸化膜（第２のシリコン酸化膜）よりも膜密度が高く形成されている。このような高密度のシリコン酸化膜を成膜するためには、実施形態１と同様に、成膜時において、ＲＦの出力密度を増大させる、成膜温度を上げる、一酸化二窒素の流量比を増大させる等の成膜装置に依存する成膜条件を適宜選択すれば良い。このとき、第２のチャネル保護層ＣＰＬ２に適用されるシリコン酸化膜（第２のシリコン酸化膜）の膜密度は、第１のチャネル保護層ＣＰＬ１を形成するための第１のシリコン酸化膜の膜密度よりも低く形成されている。高密度の膜を厚く成膜すると、膜応力が増大し膜剥がれの原因となる。これに対して、実施形態３においても実施形態１と同様に、第２のチャネル保護層ＣＰＬ２を形成するための第２のシリコン酸化膜が相対的に膜密度の低い膜で構成されているので、実施形態１と同様の効果を得ることができる。例えば、チャネル保護層ＣＰＬとしての膜応力が緩和されるので、膜剥がれを防止でき、良好なチャネル保護層ＣＰＬを形成できる。
次に、第２のチャネル保護層ＣＰＬ２の上面（表面）に感光性樹脂膜からなるレジスト材料を塗布した後に、現像しパターニングすることでレジストパターンを形成する。このときのレジストパターンは、図７に示すように、ソース電極ＳＴ及びドレイン電極ＤＴが酸化物半導体層ＯＳＬにコンタクトするように形成される。すなわち、酸化物半導体層ＯＳＬに重畳するチャネル保護層ＣＰＬの内で、酸化物半導体層ＯＳＬの対向する辺縁部分に相当するチャネル保護層ＣＰＬに酸化物半導体層ＯＳＬの表面が露出する貫通孔ＴＨを形成するレジストパターンを形成する。その後、レジストパターンから露出する第２のチャネル保護層をドライエッチングにより除去する。このときに、第２のチャネル保護層と第１のチャネル保護層とを連続的にエッチングした後、レジストパターンを剥離する。
次に、第２のチャネル保護層ＣＰＬ２、第１のチャネル保護層ＣＰＬ１、及び酸化物半導体層が形成された基板上すなわち第１基板ＳＵＢ１の上面にスパッタリング法により金属薄膜を成膜する。このとき、チャネル保護層ＣＰＬに形成される貫通孔ＴＨを介して、当該金属薄膜が酸化物半導体層ＯＳＬに接するように成膜する。ただし、金属薄膜は実施形態１と同様に、アルミニウム、モリブデン、クロム、銅、タングステン、チタン、ジルコニウム、タンタル、銀、及びマンガンから選ばれた元素、またはこれらの元素を組み合わせた合金などで形成する。また、チタンの上にアルミニウムを積層する、もしくはアルミニウムの上層と下層をチタンではさむなど積層構造としても良い。
続いて、金属導電膜上に感光性樹脂膜を用いたレジスト材料を塗布した後に、現像しパターニングすることでソース電極ＳＴ及びドレイン電極ＤＴの形状に対応したレジストパターンを形成する。その後、レジストパターンから露出する金属導電膜をウエットエッチングにより除去した後レジストパターンを剥離し、ソース電極ＳＴ及びドレイン電極ＤＴが形成される。その後、保護膜であるパッシベーション膜ＰＡＳを成膜することにより、図７に示す実施形態７の薄膜トランジスタが形成される。
以上説明したように、実施形態３の薄膜トランジスタにおいても、実施形態１と同様に、第１のチャネル保護層ＣＰＬ１及び第２のチャネル保護層ＣＰＬ２との２層のシリコン酸化膜でチャネル保護層ＣＰＬを形成すると共に、第１のチャネル保護層ＣＰＬ１を膜密度の高いシリコン酸化膜で形成し、第２のチャネル保護層ＣＰＬ２を第１のチャネル保護層ＣＰＬ１のシリコン酸化膜よりも膜密度の小さいシリコン酸化膜で形成する構成となっているので、実施形態１と同様の効果を得ることができる。
さらには、実施形態３の構成では、少なくとも薄膜トランジスタが形成される領域を覆うようにして、チャネル保護層ＣＰＬとして機能するシリコン酸化膜が形成されている。すなわち貫通孔ＴＨの形成領域を除く領域で酸化物半導体層ＯＳＬがチャネル保護層ＣＰＬを形成するシリコン酸化膜で覆われる構成となっているので、酸化物半導体層ＯＳＬへの不純物の侵入を防止する効果をさらに向上できる。その結果、薄膜トランジスタの信頼性をさらに向上できるという格別の効果を得ることができる。また、チャネル保護層ＣＰＬで第１基板ＳＵＢ１の表面を覆う構成となっているので、実施形態１，２の構成よりも第１基板ＳＵＢ１の表面を平坦化できるという格別の効果を得ることもできる。
〈実施形態４〉
図８は本発明の実施形態４の薄膜トランジスタの概略構成を説明するための断面図である。ただし、パッシベーション層（保護膜）ＰＡＳを構成する第１のパッシベーション層ＰＡＳ１及び第２のパッシベーション層ＰＡＳ２を除く他の構成は、チャネル保護層が無いことを除けば実施形態１と同様の構成となる。従って、以下の説明では、第１のパッシベーション層ＰＡＳ１及び第２のパッシベーション層ＰＡＳ２について詳細に説明する。
図８に示すように、実施形態４の薄膜トランジスタでは、第１基板ＳＵＢ１の上面にゲート電極ＧＴが形成され、該ゲート電極ＧＴをも覆うようにしてゲート絶縁膜ＧＩが第１基板ＳＵＢ１の表面に形成されている。また、ゲート絶縁膜ＧＩの上面には、ゲート絶縁膜ＧＩと重畳する位置に酸化物半導体層ＯＳＬが島状に形成されている。
この酸化物半導体層ＯＳＬの対向する辺縁部にはソース電極ＳＴとドレイン電極ＤＴとが形成されており、特に実施形態４の薄膜トランジスタでは、ソース電極ＳＴ及びドレイン電極ＤＴに覆われない酸化物半導体層ＯＳＬの表面領域は第１のパッシベーション層ＰＡＳ１に覆われる構成となっている。すなわち、実施形態４の薄膜トランジスタでは、ソース電極ＳＴ及びドレイン電極ＤＴ並びに酸化物半導体層ＯＳＬの露出面を含む第１基板ＳＵＢ１の上面を覆うようにして形成される第１のパッシベーション層ＰＡＳ１により、第１基板ＳＵＢ１の上面が覆われる構成となっている。また、第１のパッシベーション層ＰＡＳ１の上面を含む第１基板ＳＵＢ１の上面を覆うようにして、第２のパッシベーション層ＰＡＳ２が形成される構成となっている。
この構成からなる実施形態４の薄膜トランジスタでは、酸化物半導体層ＯＳＬの表面はパッシベーション膜ＰＡＳと接する構成となる。一方、第１のパッシベーション層ＰＡＳ１及び第２のパッシベーション層ＰＡＳ２はシリコン酸化膜で形成され、特に、第１のパッシベーション層ＰＡＳ１に適用されるシリコン酸化膜の膜密度は高密度の膜で構成されており、その膜密度は２．２g/cm3以上２．６g/cm3以下が望ましい。この構成では、酸化物半導体層ＯＳＬの表面は第１のパッシベーション膜ＰＡＳ１を構成する膜密度の高いシリコン膜に接する構成となるので、実施形態１のチャネル保護層ＣＰＬ１と同様の効果を得ることが可能となり、信頼性の高い薄膜トランジスタＴＦＴを実現できる。
また、第２のパッシベーション層ＰＡＳ２に適用されるシリコン酸化膜の膜密度は、第１のパッシベーション層ＰＡＳ１に適用されるシリコン酸化膜よりも膜密度の低い構成となっている。例えば、第１のパッシベーション層ＰＡＳ１に適用されるシリコン酸化膜の膜密度が２．５g/cm3であった場合には、第２のパッシベーション層ＰＡＳ２に適用されるシリコン酸化膜の膜密度は２．２g/cm3程度とすることが望ましい。無機材料であるシリコン酸化膜を用いて、比較的膜厚が厚いパッシベーション層ＰＡＳを形成する場合であっても、第２のパッシベーション膜ＰＡＳ２の膜密度が低いので、膜応力が緩和され膜剥がれが防止された良好なチャネルの保護を兼ねたパッシベーション層ＰＡＳを形成できる。
実施形態４の薄膜トランジスタの製造方法では、まず、実施形態１と同様に、第１基板ＳＵＢ１の上面に、順番に、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、及び酸化物半導体層ＯＳＬを形成する。次に、酸化物半導体層ＯＳＬ及びゲート絶縁膜ＧＩが形成された第１基板ＳＵＢ１の上面にスパッタリング法により、酸化部半導体層ＯＳＬに接するように金属導電膜を成膜する。続いて、この金属導電膜上にレジスト材料である感光性樹脂膜を塗布した後に、現像しパターニングすることでソース電極ＳＴ及びドレイン電極ＤＴに対応したレジストパターンを形成する。その後、レジストパターンから露出する金属導電膜をドライエッチングにより除去した後、レジストパターンを剥離し、ソース電極ＳＴ及びドレイン電極ＤＴを形成する。
次に、酸化物半導体層ＯＳＬ、ソース電極ＳＴ、及びドレイン電極ＤＴが形成された第１基板ＳＵＢ１に、当該第１基板ＳＵＢ１の上面を覆うようにして、プラズマＣＶＤ法等により第１のパッシベーション層ＰＡＳ１及び第２のパッシベーション層ＰＡＳ２を順次成膜する。このとき、第１のパッシベーション層ＰＡＳ１に適用されるシリコン酸化膜の膜密度は、第２のパッシベーション膜ＰＡＳ２に適用されるシリコン酸化膜よりも密度を高く形成する。なお、高密度のシリコン酸化膜を成膜する方法は、実施形態１のチャネル保護層ＣＰＬであるシリコン酸化膜と同様の方法が適用可能である。このような高密度の膜を形成することで、実施形態１と同様に、酸化物半導体層ＯＳＬへの不純物の混入を防止することが可能となり、高信頼性の薄膜トランジスタを実現することができる。特に、実施形態４の第２のパッシベーション膜ＰＡＳ２は、第１のパッシベーション層ＰＡＳ１よりも膜密度が低いシリコン酸化膜で形成されているので、パッシベーション層ＰＡＳの膜応力が緩和され膜剥がれを防止することが可能となる。
さらには、実施形態４の薄膜トランジスタでは、酸化物半導体層ＯＳＬの露出面の条件に接して形成されるパッシベーション層ＰＡＳをシリコン酸化膜で形成すると共に、膜密度の高いシリコン膜で第１のパッシベーション膜ＰＡＳ１を形成している。すなわち、第１のパッシベーション膜ＰＡＳ１を形成するシリコン酸化膜よりも膜密度の低いシリコン酸化膜で第２のパッシベーション膜ＰＡＳ２を形成する構成となっている。従って、酸化物半導体層ＯＳＬを保護するためのチャネル保護層をパッシベーション層ＰＡＳとは別に形成することなく、酸化物半導体層ＯＳＬを保護することができる。その結果、チャネル保護層を形成する工程が不要となるので、製造工程を低減できるすなわち製造効率をさらに向上できるという格別の効果を得ることができる。
〈実施形態５〉
図９は本発明の実施形態５の表示装置である液晶表示装置の全体構成を説明するための平面図であり、実施形態１〜４の薄膜トランジスタを用いた構成である。なお、実施形態５では、各画素に配置されるスイッチング用の薄膜トランジスタＴＦＴに適用した場合について説明するが、駆動回路ＤＲを構成する薄膜トランジスタにも適用可能である。また、実施形態５では非発光型の表示装置である液晶表示装置に実施形態１〜４の薄膜トランジスタを用いた場合について説明するが、これに限定されることはない。例えば、有機ＥＬ表示装置等の自発光型の表示装置等に実施形態１〜４の薄膜トランジスタを適用可能である。
図９に示すように、実施形態５の液晶表示装置は、画素電極ＰＸや薄膜トランジスタＴＦＴ等が形成される第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向して配置され図示しないカラーフィルタ等が形成される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有する。また、液晶表示パネルＰＮＬと光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。ただし、実施形態５の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
また、第２基板ＳＵＢ２は第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、表示領域ＡＲに配置される各画素を駆動する。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記すことがある。また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、樹脂性の透明絶縁基板であってもよい。
実施形態５の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、Ｘ方向に延在しＹ方向に並設され、駆動回路ＤＲからの走査信号が供給される走査信号線（ゲート線）ＧＬが形成されている。また、Ｙ方向に延在しＸ方向に並設され、駆動回路ＤＲからの映像信号（階調信号）が供給される映像信号線（ドレイン線）ＤＬが形成されている。隣接する２本のドレイン線ＤＬと隣接する２本のゲート線ＧＬとで囲まれる領域が画素を構成し、複数の画素が、ドレイン線ＤＬ及びゲート線ＧＬに沿って、表示領域ＡＲ内においてマトリックス状に配置されている。
各画素は、例えば、図９中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動されるスイッチング用の薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬを介して映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。また、実施形態５の構成では、一方の端子が画素電極ＰＸと電気的に接続されると共に、他方の端子がコモン線ＣＬに接続される保持容量Ｃｓｔを備えている。なお、薄膜トランジスタＴＦＴは、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極、画素電極ＰＸと接続される側をソース電極と記す。
画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から横電界方式と称される。また、実施形態５の液晶表示装置においては、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。
各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからフレキシブルプリント基板ＦＰＣを介して入力される入力信号に基づいて、映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態５の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
この構成からなる実施形態５の液晶表示装置では、薄膜トランジスタＴＦＴに実施形態１〜４の薄膜トランジスタすなわち酸化物半導体薄膜トランジスタが適用される構成となっているので、液晶表示装置の信頼性を向上させることができる。また、半導体層がアモルファスシリコンで形成されるアモルファスシリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を用いた液晶表示装置とほぼ同等のプロセスで酸化物半導体薄膜トランジスタＴＦＴを用いた液晶表示装置を形成することができるので、酸化物半導体薄膜トランジスタを用いる液晶表示装置の製造コストを大幅に低減することが可能となる。
特に、信頼性を向上させた高移動度の酸化物半導体の薄膜トランジスタＴＦＴを実現できるので、薄膜トランジスタの占める面積を小さくすることも可能となり、画素領域に占める薄膜トランジスタＴＦＴの形成領域すなわち表示に寄与しない領域の面積を小さくすることができる。その結果、透過率が高く信頼性も高い液晶表示装置を実現することができる。
また、閾電圧Ｖｔｈのシフトが少ない酸化物半導体薄膜トランジスタを用いる構成となるので、閾電圧Ｖｔの変動を補償する回路が必要なくなる。その結果、表示領域ＡＲの周辺部分も表示領域として使用できるので、表示領域ＡＲを広くできる又は表示領域ＡＲの周辺領域であるいわゆる額縁領域を小さくできるという効果を得ることができる。
また、酸化物半導体薄膜トランジスタでは、薄膜トランジスタＴＦＴの移動度を向上させることができるので、高速なオン／オフが必要となる高画素数の液晶表示装置に適用した場合、その表示品質を向上させることができる。
また、酸化物半導体薄膜トランジスタＴＦＴを形成するチャネル保護層部分の膜密度が高密度となる薄膜層の膜厚を薄く形成することが可能となる、すなわち成膜速度が遅くなる高密度の薄膜層の膜厚を薄く形成することが可能となるので、チャネル保護層ＣＰＬの部分の成膜速度を向上させることができる。その結果、第１基板ＳＵＢ１の製造に要する時間を短くすることができるので、液晶表示装置の生産効率を向上させることができるという格別の効果を得ることができる。
特に、実施形態４の薄膜トランジスタを実施形態５の液晶表示装置に適用した場合には、パッシベーション層ＰＡＳは保持容量Ｃｓｔとしても機能するので、保持容量Ｃｓｔを調整するために、第２のパッシベーション層ＰＡＳ２の上層に、第３のパッシベーションを成膜する構成であってもよい。この構成では、第３のパッシベーション層によって所望の保持容量Ｃｓｔを形成することが可能となるので、保持容量Ｃｓｔを形成する領域を小さくすることが可能となり、液晶表示装置の透過率を向上させことができるという格別の効果を得ることができる。なお、第３のパッシベーション層を成膜する構成では、シリコン酸化膜に比べて、比誘電率の高いシリコン窒素化膜やシリコン酸窒化膜を用いる構成であっても良い。
前述する液晶表示装置を用いる携帯電話、ＴＶ、デジタルカメラ、カーナビゲーションシステム、ＰＣ、モニター等のディスプレイを備えた電子機器等の表示性能を大幅に向上させることができる。
なお、実施形態１〜４の薄膜トランジスタでは、チャネル保護層ＣＰＬ又はパッシベーション層ＰＡＳを膜密度の異なる２層のシリコン酸化膜で形成する構成としたが、これに限定されることはない。例えば、膜密度の異なる３層以上のシリコン酸化膜でチャネル保護層ＣＰＬ又はパッシベーション層ＰＡＳを形成する構成であってもよい。
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＡＲ……表示領域、ＳＬ……シール材
ＤＲ……駆動回路、ＧＬ……ゲート線、ＣＬ……コモン線、ＰＮＬ……液晶表示パネル
ＤＬ……ドレイン線、ＰＸ……画素電極、ＣＴ……共通電極、Ｃｓｔ……保持容量
ＴＦＴ……薄膜トランジスタ、ＦＰＣ……フレキシブルプリント基板
ＧＴ……ゲート電極、ＧＩ……ゲート絶縁膜、ＯＳＬ……酸化物半導体層
ＳＴ……ソース電極、ＤＴ……ドレイン電極、ＣＰＬ……チャネル保護層
ＣＰＬ１……第１のチャネル保護層、ＣＰＬ２……第２のチャネル保護層
ＰＡＳ……パッシベーション層、ＰＡＳ１……第１のパッシベーション膜
ＰＡＳ２……第２のパッシベーション膜

Claims (12)

  1. 絶縁基板と、前記絶縁基板の上面に設けられたゲート電極と、前記ゲート電極を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層の少なくとも上面に設けられたチャネル保護層と、前記酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を備える薄膜トランジスタであって、
    前記チャネル保護層は、前記酸化物半導体層に接して設けられる第１のチャネル保護層と、前記第１のチャネル保護層の上面に形成される第２のチャネル保護層と、を少なくとも備え、
    前記第１のチャネル保護層と前記第２のチャネル保護層とはシリコン酸化膜であり、
    前記チャネル保護層は、前記ソース電極、前記ドレイン電極及び前記酸化物半導体層を覆うようにして形成されており、
    前記第１のチャネル保護層の膜密度が、前記第２のチャネル保護層の膜密度よりも大きく形成されてなることを特徴とする薄膜トランジスタ。
  2. 前記チャネル保護層の幅は、前記酸化物半導体層に接して設けられる側から前記チャネル保護層の上面側に向かうに従って小さく形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記チャネル保護層は、前記酸化物半導体層と共に前記絶縁基板の上面を覆うようにして形成され、
    前記ソース電極及び前記ドレイン電極は前記チャネル保護層の上面に形成されると共に、前記チャネル保護層に形成される貫通孔を介して前記酸化物半導体層と電気的に接続され、
    前記ソース電極及び前記ドレイン電極並びに前記チャネル保護層を覆うようにして保護膜となるパッシベーション膜が形成されてなることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 前記第１のチャネル保護層の膜密度が２．２ｇ／ｃｍ ３ 以上２．６ｇ／ｃｍ ３ 以下であることを特徴とする請求項１、２又は３に記載の薄膜トランジスタ。
  5. 前記第１のチャネル保護層の膜厚が２００ｎｍ以下であることを特徴とする請求項１、２、３又は４に記載の薄膜トランジスタ。
  6. 前記第１のチャネル保護層の膜密度と前記第２のチャネル保護層の膜密度との差が０．３ｇ／ｃｍ ３ 以上であることを特徴とする請求項１、２、３、４又は５に記載の薄膜トランジスタ。
  7. 前記第２のチャネル保護層の膜厚が２００ｎｍ以上であり、
    かつ前記第１のチャネル保護層と前記第２のチャネル保護層の膜厚を足した膜厚が６００ｎｍ以下であることを特徴とする請求項１、２、３、４、５又は６に記載の薄膜トランジスタ。
  8. 絶縁基板と、前記絶縁基板の上面に設けられたゲート電極と、前記ゲート電極を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層の少なくとも上面に設けられたチャネル保護層と、前記酸化物半導体層に接して設けられたソース電極及びドレイン電極と、を備える薄膜トランジスタであって、
    前記チャネル保護層は、シリコン酸化膜である１層の薄膜層からなり、前記酸化物半導体層に接して設けられる領域の膜密度が他の領域の膜密度よりも高く形成されると共に、当該チャネル保護層の膜密度が前記酸化物半導体層に接して設けられる領域の膜厚方向に対して連続的に順次低くなるように形成されてなることを特徴とする薄膜トランジスタ。
  9. 前記チャネル保護層の膜厚が６００ｎｍ以下であることを特徴とする請求項８に記載の薄膜トランジスタ。
  10. 前記薄膜層の幅は、前記酸化物半導体層に接して設けられる側から前記チャネル保護層の上面側に向かうに従って小さく形成されていることを特徴とする請求項８又は９に記載の薄膜トランジスタ。
  11. 絶縁基板からなる第１基板を有し、前記第１基板は映像信号線と、走査信号線と、薄膜トランジスタを介して前記映像信号線からの映像信号が供給される画素電極と、前記映像信号の基準となる共通信号が供給される共通電極とを有し、前記映像信号線と前記走査信号線とで囲まれる画素の領域がマトリクス状に形成される表示装置であって、
    前記薄膜トランジスタは、請求項１、２、３、４、５、６、７、８、９又は１０に記載の薄膜トランジスタからなることを特徴とする表示装置。
  12. 前記第１基板と液晶層を介して対向配置される第２基板を有する液晶表示パネルと、前記液晶表示パネルの裏面側に配置され、前記液晶表示パネルの光源となるバックライト光を照射するバックライトユニットとを備えることを特徴とする請求項１１に記載の表示装置。
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