JP2015184602A - 薄膜トランジスタ基板およびその製造方法 - Google Patents

Abstract

【課題】ＴＦＴのチャネル部に外部からの光が入射することを抑制できるＴＦＴ基板を提供する。【解決手段】ＴＦＴ基板２００のＴＦＴ２０１は、基板１上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上におけるゲート電極２の上方に形成された半導体層４と、半導体層４上に形成されたソース電極５およびドレイン電極６とを備える。ソース電極５およびドレイン電極６は、透明導電層５ａ，６ａと金属層５ｂ，６ｂとを含む多層構造であり、ソース電極５およびドレイン電極６の少なくとも片方は、ゲート電極２の端部の上方で、透明導電層５ａ，６ａの単層構造となっている。【選択図】図３

Description

本発明は、例えば表示装置等に用いられる薄膜トランジスタ基板、およびその製造方法に関する。

薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶表示装置（Liquid Crystal Display：ＬＣＤ）等の電気光学装置に利用される。

一般的なＬＣＤは、ＴＦＴ基板と対向基板（カラーフィルタ基板）との間に液晶を封止して成る液晶表示パネルと、液晶表示パネルの前面側（視認側）および背面側に配設された偏光板と、液晶表示パネルの背面側に配設されたバックライトとを備えている。

例えば下記の特許文献１の図１に、ＬＣＤ用のＴＦＴ基板の代表的な構造が開示されている。特許文献１のＴＦＴ基板は、ボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴに接続した画素電極が最上層に形成された構造となっており、５回の写真製版工程（フォトリソグラフィープロセス）を経て製造される。

従来、ＬＣＤ用のＴＦＴ基板に設けられるＴＦＴとしては、半導体層（チャネル層）としてアモルファスシリコン（Ｓｉ）を用いたものが一般的であったが、近年では、酸化物半導体を用いたＴＦＴの開発が進められている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できる。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化すず（ＳｎＯ_２）などを添加した材料が主に用いられている（例えば、特許文献２，３および非特許文献１）。

特開平１０−２６８３５３号公報 特開２００５−７７８２２号公報 特開２００７−２８１４０９号公報

Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年，第432巻，第488頁〜第492頁

バックチャネル型ＴＦＴにおいて、半導体層にＺｎ−Ｏ系やＩｎＧａ−Ｚｎ−Ｏ系の酸化物半導体膜を用いた場合、その上にスパッタリング法や真空蒸着法を用いてソース電極およびドレイン電極となる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）を直接形成すると、酸化物半導体膜の表面に構造や組成比が乱れたダメージ層が形成される。

また、酸化物半導体膜と金属膜との還元反応が起こり、酸化物半導体膜の表面における金属膜との界面近傍に、酸素が欠乏した酸化物半導体層が生成される。酸素が欠乏した酸化物半導体層は、電子によるキャリア密度が増加してＮ型化するため低抵抗化される。酸化物半導体膜の表面が低抵抗化されると、ソース電極およびドレイン電極とのコンタクト性が向上（界面抵抗が低減）するため、ＴＦＴのオン特性の向上が期待できる。

しかしその一方で、ＴＦＴのチャネル部（バックチャネル部）の表面が低抵抗化されると、ＴＦＴのオフ電流が増大し、表示ムラやクロストークのような表示不良を招く原因となる。また、チャネル部の表面にダメージ層が残ると、閾値が大きくシフトするなどのＴＦＴ特性の劣化が生じ、これも表示不良の原因となる。

この問題を解決するために、酸素が欠乏した酸化物半導体層が形成されたチャネル部の表面に、イオン注入、酸素プラズマ照射、酸素雰囲気中の熱処理などの表面処理によって酸素を注入し、チャネル部の高抵抗化すると共に組成比や構造の乱れを緩和する技術もある。しかし、そのような表面処理を施した酸化物半導体層は、安定性が不十分である。例えば、酸化物半導体層のエッチングした表面に外部から光が入射した場合に、膜中に新たな欠陥が発生したり、欠陥準位を介して電子−正孔対が発生したりする。そのため、バックライトが発した光（バックライト光）などがＴＦＴのチャネル部に入射すると、ＴＦＴの閾値がシフトしたり、オフ電流が増大するなどの問題が発生する。

なお、バックチャネル型のＴＦＴでは、半導体層の下に配設されるゲート電極がバックライト光を遮る遮光膜として働くため、バックライト光がチャネル部に直接入射することは防止できる。しかし、バックライト光は、ゲート電極、ソース電極およびドレイン電極による多重反射によって半導体層のチャネル部に到達する問題は残る。

本発明は、上記のような問題を解決するためになされたものであり、ＴＦＴのチャネル部に外部からの光が入射することを抑制できるＴＦＴ基板を提供することを目的とする。

本発明に係る薄膜トランジスタ基板は、基板上に形成された薄膜トランジスタを有する薄膜トランジスタ基板であって、前記薄膜トランジスタは、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極と、前記半導体層における前記ソース電極と前記ドレイン電極との間の領域であるチャネル部と、を備え、前記ソース電極および前記ドレイン電極は、透明導電層と金属層とを含む多層構造であり、前記ソース電極および前記ドレイン電極の少なくとも片方は、前記ゲート電極の端部の上方で、前記透明導電層の単層構造となっている。

本発明によれば、ゲート電極の端部近傍に入射した光は、ソース電極およびドレイン電極が透明導電層の単層構造となった部分を透過するため、ゲート電極とソース電極およびドレイン電極の間での多重反射によって、外部からの光がチャネル部に到達することが防止される。よって、チャネル部への光の入射による薄膜トランジスタの特性の劣化を防止できる。

ＴＦＴ基板の全体構成を模式的に説明する平面図である。 実施の形態１に係るＴＦＴ基板の画素の平面構成を示す図である。 実施の形態１に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の画素の平面構成を示す図である。 実施の形態２に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。 実施の形態３に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態４に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態５に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態５に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態６に係るＴＦＴ基板の画素の断面構成を示す図である。 実施の形態６に係る液晶ディスプレイの画素の断面構成を示す図である。

以下、本発明の実施の形態について説明する。本明細書において、「ソース電極およびドレイン電極のエッチングプロセスに対して耐性を有する」とは、導電膜を加工してソース電極およびドレイン電極を形成する一連のエッチングプロセス中に暴露されても、少なくとも消失せずに残存可能であることと定義される（ただし、半導体膜を半導体として充分に機能させるためには、最初の膜厚の半分以上が残っていることが好ましい）。逆に、「ソース電極およびドレイン電極のエッチングプロセスに対してエッチング性を有する」とは、導電膜を加工してソース電極およびドレイン電極を形成する一連のエッチングプロセス中に暴露させることによって、完全に除去可能であることと定義される。

なお、上記のエッチングプロセスは、例えば薬液を用いたウエットエッチング法によるものでもよいし、エッチングガスを用いたドライエッチング法によるものでもよいし、ウエットエッチング法とドライエッチング法とを組み合わせたものでもよい。

＜実施の形態１＞
［ＴＦＴ基板の全体構成］
図１は、実施の形態１に係るＴＦＴ基板の構成を示す平面図である。実施の形態１のＴＦＴ基板は、スイッチング素子としてのＴＦＴがマトリックス状に複数個配置されたアクティブマトリックス基板である。ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）などに用いられる。

ＴＦＴ基板２００は、ＴＦＴ２０１および画素電極８を有する複数の画素２０４がマトリックス状に配設される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに分けられる。

表示領域２０２には、複数のゲート配線２１（走査信号線）および複数のソース配線５１（表示信号線）が配設される。複数のゲート配線２１は互いに平行に配設され、複数のソース配線５１も互いに平行に配設される。複数のゲート配線２１と複数のソース配線５１は交差する。図１では、ゲート配線２１が横方向に延在し、ソース配線５１が縦方向に延在している。隣接するゲート配線２１と隣接するソース配線５１とで囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリックス状に配列されることになる。また、表示領域２０２には、一定の電位（共通電位）が与えられる複数の補助容量配線９１が、ゲート配線２１と平行に配設されている。

図１では、代表的に１つの画素２０４を拡大して示している。画素２０４には、少なくとも１つのＴＦＴ２０１が配設される。ＴＦＴ２０１は、ゲート配線２１とソース配線５１の交差点近傍に配置され、ゲート配線２１に接続されるゲート電極と、ソース配線５１に接続されるソース電極と、画素電極８に接続されるドレイン電極とを有している。また、画素電極８と補助容量配線９１との間には、補助容量２０９が設けられている。

一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線２１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線５１は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。

走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための外部配線２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための外部配線２０８が配設されている。これら外部配線２０７，２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

走査信号駆動回路２０５には、外部配線２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、外部配線２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線２１にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線２１が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線５１に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。

また、補助容量配線９１には、走査信号駆動回路２０５または表示信号駆動回路２０６などから共通電位が供給される。

なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。

ＴＦＴ２０１は、画素電極８に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線２１からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線５１に供給されている表示電圧がＴＦＴ２０１を通して画素電極８に印加される。

液晶表示パネルは、ＴＦＴ基板２００と対向基板（不図示）とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止された構造を有している。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となっている。従って、ＴＦＴ基板２００の画素電極８に表示電圧が印加されると、画素電極８と対向基板上の対向電極との間に表示電圧に応じた電界が生じる。画素電極８に印加された表示電圧は、画素電極８と対向電極との間に形成される容量（液晶容量）および補助容量２０９によって、１フレームの画像を表示する一定時間保持される。

上記の対向基板は、例えばカラーフィルタ（ＣＦ）基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、対向電極の他に、カラーフィルタ、ブラックマトリックス（ＢＭ）、配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。なお、ＩＰＳ（In Plane Switching）方式（「ＩＰＳ」は登録商標）やＦＦＳ（Fringe Field Switching）方式などの横電界駆動モードのＬＣＤの場合、対向電極は、対向基板ではなくＴＦＴ基板２００上に配設される。

液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、ＬＣＤでは、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）に、バックライトユニット等が配設される。

［液晶表示装置の動作］
ここで、ＬＣＤの動作を簡単に説明する。ＴＦＴ基板２００と対向基板との間に挟持されている液晶は、画素電極８と対向電極との間に生じる電界によって駆動される（液晶の配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。具体的には、液晶表示パネルの背面側に配設されたバックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。

液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極８に印加されている表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。

［ＴＦＴ基板の画素の構成］
次に、図２および図３を参照して、実施の形態１に係るＴＦＴ基板２００のより詳細な構成について説明する。本実施の形態では、ＴＦＴ基板２００が、透過型の液晶表示装置に用いられるものとして説明する。

図２は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３はその断面構成を示す図である。図３では、図２に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面が示されている。

Ｘ−Ｘ線に沿った断面は、画素２０４の形成領域（画素部）に対応する。図３に示す画素部の断面は、ゲート配線２１とソース配線５１とが交差する領域である「ゲート・ソース配線交差部」と、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と、画素電極８がＴＦＴ２０１のドレイン電極６に接続される領域である「画素・ドレインコンタクト部」と、画素電極８の形成領域である「画像電極部」と、補助容量２０９の形成領域である「補助容量部」とを含んでいる。

Ｙ−Ｙ線に沿った断面は、ゲート配線２１にゲート信号を供給するためのゲート端子２２およびその上に設けられるゲート端子パッド２３の形成領域（ゲート端子部）に対応する。Ｚ−Ｚ線に沿った断面は、ソース配線５１に表示信号を印加するためのソース端子５２およびその上に設けられるソース端子パッド５３の形成領域（ソース端子部）に対応する。ゲート端子２２およびゲート端子パッド２３は、ゲート配線２１の端部に設けられ、ソース端子５２およびソース端子パッド５３は、ソース配線５１の端部に設けられている。

図３に示すように、ＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１上に形成されている。基板１の上には、第１の導電膜を用いて形成されたゲート電極２、ゲート配線２１、ゲート端子２２、補助容量電極９および補助容量配線９１（図３では不図示）が配設されている。ゲート電極２はＴＦＴ部に配設される。ゲート配線２１および補助容量配線９１は、図２の横方向に延びるように配設される。ゲート端子２２はゲート配線２１の端部（ゲート端子部）に配設される。

図２のように、複数のゲート配線２１および複数の補助容量配線９１は、互いに平行に配設されている。ＴＦＴ２０１のゲート電極２は、ゲート配線２１と一体的に形成されている。すなわち、ゲート配線２１におけるＴＦＴ部の部分がゲート電極２となっている。本実施の形態では、ゲート配線２１においてゲート電極２となる部分は他の部分よりも幅広となっている。また、補助容量電極９は、補助容量配線９１と一体的に形成されており、画素部内に延在する補助容量配線９１の部分が、補助容量電極９となっている。

ゲート電極２、ゲート配線２１、ゲート端子２２、補助容量電極９および補助容量配線９１の上は、絶縁膜３により覆われている。この絶縁膜３は、ＴＦＴ基板２００のゲート絶縁膜として機能するため、以下では「ゲート絶縁膜３」と称す。

ゲート絶縁膜３上には、ＴＦＴ部に、半導体層４がゲート電極２と重畳するように配設される。図２のように、半導体層４は、平面視でゲート電極２のパターンからはみ出さないパターンで形成されている。透過型ＬＣＤの場合、ＴＦＴ基板２００には下面からバックライト光が入射するが、ゲート電極２が遮光膜となってバックライト光が半導体層４に直接入射することを防止できる。それにより、光照射によるＴＦＴ２０１の特性劣化が抑制される。なお、半導体層４は、後述するソース電極５およびドレイン電極６のエッチングプロセスに対して耐性を有する材料を用いて形成される。

本実施の形態では、半導体層４は、酸化物半導体膜により構成する。酸化物半導体膜を半導体層４に用いることで、アモルファスシリコンよりも高い移動度を有するＴＦＴ２０１を実現できる。ここでいう酸化物半導体膜とは、導電率が１０^−７〜１０Ｓ／ｃｍの範囲、あるいは、キャリア濃度が１０^１１〜１０^１８個／ｃｍ^３の範囲にあるものとする。導電率が１０Ｓ／ｃｍよりも大きい場合やキャリア濃度が１０^１８個／ｃｍ^３よりも大きい場合は、電気が常時流れやすくなり、半導体膜としてのスイッチングの機能を示さない場合があるためである。導電率が１０^−５〜１０^−１Ｓ／ｃｍ、キャリア濃度が１０^１２〜１０^１７個／ｃｍ^３の範囲であれば、より好ましい。

図示は省略するが、本実施の形態では、半導体層４を二層構造の酸化物半導体膜とした。具体的には、半導体層４の下層部として、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化すず（ＳｎＯ_２）を添加したＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体膜（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜）を用い、半導体層４の上層部として、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜）を用いた。

ゲート絶縁膜３上にはさらに、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２が形成されている。ソース電極５およびドレイン電極６は、少なくとも一部がＴＦＴ部の半導体層４上に延在するように配設され、それぞれ半導体層４と電気的に接続している。ソース配線５１は、図２の縦方向に延びるように配設される。ソース端子５２は、ソース配線５１の端部（ソース端子部）に配設される。

図２のように、複数のソース配線５１は互いに平行に配設されている。ＴＦＴ２０１のソース電極５は、ソース配線５１と一体的に形成されている。すなわち、ソース配線５１から分岐してＴＦＴ部まで延びた部分が、ソース電極５となっている。

また、図３のように、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２は、下層の透明導電膜と下層の金属膜とからなる二層構造となっている。すなわち、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２は、下層の透明導電層５ａ，６ａ，５１ａ，５２ａと、上層の金属層５ｂ，６ｂ，５１ｂ，５２ｂとから構成されている。

ソース電極５およびドレイン電極６は、半導体層４上で離間しており、ソース電極５とドレイン電極６の間に半導体層４が露出している。ソース電極５とドレイン電極６の間に露出した半導体層４の部分が、ＴＦＴ２０１のチャネル部４１（バックチャネル部）となる。チャネル部４１上では、ソース電極５およびドレイン電極６の透明導電層５ａ，６ａと金属層５ｂ，６ｂの両方が除去されている。

図３に示すように、ソース電極５およびドレイン電極６の金属層５ｂ，６ｂは、ゲート電極２の端部の上方で除去されており、その部分には透明導電層５ａ，６ａのみが残存している。すなわち、ソース電極５およびドレイン電極６は、ゲート電極２の端部の上方において、透明導電層５ａ，６ａの単層構造となっている。

この構成により、ゲート電極２の端部近傍に入射したバックライト光は、ソース電極５，６で反射されずに、透明導電層５ａ，６ａの単層構造の部分で上方に抜ける。そのため、ゲート電極２とソース電極５およびドレイン電極６との間の多重反射が起こらず、バックライト光がチャネル部４１に達することが防止される。

本実施の形態では、ソース電極５およびドレイン電極６の両方が、ゲート電極２の端部の上方で透明導電層の単層構造となる構成を示したが、それらの片方のみがゲート電極２の端部の上方で透明導電層の単層構造となる構成としてもよい。

また、半導体層４の上において、チャネル部４１を挟むソース電極５およびドレイン電極６の端部は、透明導電層５ａ，６ａの端部が金属層５ｂ，６ｂの端部よりも後退した構造となっている。つまり、上層の金属層５ｂ，６ｂが下層の透明導電層５ａ，６ａよりも突出した庇形状となっている。金属層５ｂ，６ｂは、光を透過させないため、上方からの光がチャネル部４１の端部（ソース電極５およびドレイン電極６の端部近傍）に入射することが防止される。チャネル部４１の端部は、電界が集中することから、光による特性劣化の影響が大きい。庇形状のソース電極５およびドレイン電極６によって、チャネル部４１の端部への光の入射が防止されることで、ＴＦＴ２０１の特性劣化を効果的に抑制できる。

ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２の透明導電層５ａ，６ａ，５１ａ，５２ａとしては、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の金属酸化物からなる透明電極材料を用いることができる。その場合、半導体層４とそれに接続するソース電極５およびドレイン電極６の透明導電層５ａ，６ａが、いずれも酸化物系の材料となる。そのため、両者の界面での還元反応は生じず、ダメージ層は形成されない。

半導体層４の下層部であるＩｎ−Ｚｎ−Ｓｎ−Ｏ膜と、透明導電層５ａ，６ａ，５１ａ，５２ａである金属酸化物は、いずれもシュウ酸などのカルボン酸を含むエッチング薬液を用いてエッチング加工が可能である。

また、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の金属膜のエッチング薬液として知られているリン酸を含む薬液、例えばリン酸と硝酸と酢酸の混酸（Phosphoric acid, Acetic acid, Nitric acid：以下「ＰＡＮ」と呼ぶ）薬液に対しては、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜は、広い組成範囲で不溶もしくは難溶性を有す。よってそのようなエッチング薬液では、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜をエッチング加工することはできない。一方、金属酸化物の透明導電層５ａ，６ａ，５１ａ，５２ａは、ＰＡＮ系薬液に対して可溶性を示す。そのため、後のエッチング工程においては、チャネル部４１を残存させつつ、チャネル部４１上の不用な導電膜を除去するエッチングが可能である。

さらに両者は、Ｃｒ系金属膜のエッチング薬液として硝酸第二セリウムアンモニウムを含む薬液（Cerium Ammonium Nitrate：以下「ＣＡＮ」と呼ぶ）に対しても、ＰＡＮ系薬液と同様の特性を示す。

ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２を覆うように、保護絶縁膜７が基板１の全面に形成されている。また、保護絶縁膜７には、複数のコンタクトホールが形成される。すなわち、画素・ドレインコンタクト部に、保護絶縁膜７を貫通してドレイン電極６に達するコンタクトホール１１（画素ドレインコンタクトホール）が形成され、ゲート端子部に、保護絶縁膜７およびゲート絶縁膜３を貫通してゲート端子２２に達するコンタクトホール１２（ゲート端子コンタクトホール）が形成され、ソース端子部に、保護絶縁膜７を貫通してソース端子５２に達するコンタクトホール１３（ソース端子コンタクトホール）が形成される。

保護絶縁膜７の上には、透明導電膜から成る画素電極８、ゲート端子パッド２３、ソース端子パッド５３が配設される。画素電極８は、図２のように画素部の広範囲に形成される。また、画素電極８は、図３のように画像電極部、画素・ドレインコンタクト部および補助容量部に跨がっており、画素・ドレインコンタクト部ではコンタクトホール１１を介してドレイン電極６と電気的に接続し、補助容量部では補助容量電極９の上方にまで延び、補助容量電極９と共に補助容量２０９を形成している。本実施の形態のようにＴＦＴ基板２００が透過型の液晶表示装置に用いられる場合、画像電極部はバックライト光を透過させる必要があるため、画素電極８は透過透明導電膜によって形成される。

図２のように、補助容量電極９は、画素電極８の外周部と重なるように、平面視でΠ（パイ）字状に形成されている。補助容量電極９の形状は、これに限られず、補助容量２０９において所望の容量値を確保できれば、直線状、Ｌ字状など任意の形状でもよい。

ゲート端子パッド２３は、ゲート端子部に配設され、コンタクトホール１２を介してゲート端子２２と電気的に接続している。ゲート端子パッド２３には、走査信号駆動回路２０５（図１）が接続され、走査信号駆動回路２０５が出力した走査信号がゲート端子パッド２３に印加されることにより、ゲート配線２１に走査信号が供給される。

ソース端子パッド５３は、ソース端子部に配設され、コンタクトホール１３を介してソース端子５２と電気的に接続している。ソース端子パッド５３には、表示信号駆動回路２０６（図１）が接続され、表示信号駆動回路２０６が出力した表示信号がソース端子パッド５３に印加されることにより、ソース配線５１に表示信号が供給される。

［ＴＦＴ基板の製造方法］
次に、図２および図３に示した実施の形態１に係るＴＦＴ基板２００の製造方法を説明する。図４〜図９は、その製造工程を示す工程図であり、それぞれ図３に示した断面に対応している。

まず、基板１を洗浄液または純水を用いて洗浄する。実施の形態１では、厚さ０．５ｍｍの無アルカリガラス基板を基板１として用いた。

洗浄された基板１の一方の主面（上面）全体に、ゲート電極２、ゲート配線２１等の材料である第１の導電膜を成膜する。第１の導電膜としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属または合金の２種類以上を積層した多層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下（導電率が２×１０^４Ｓ／ｃｍ以上）の低抵抗な導電膜を得ることができる。実施の形態１では、第１の導電膜としてＭｏ膜を用い、Ａｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに形成した。

第１の導電膜上にレジスト材を塗布して、写真製版工程（１回目）によりレジスト材を加工してフォトレジストパターンを形成し、それをマスクにするエッチングにより第１の導電膜をパターニングする。それにより、基板１上に、ゲート電極２、ゲート配線２１、ゲート端子２２、補助容量電極９および補助容量配線９１が形成される。その後、フォトレジストパターンを除去すると、図４に示す状態となる。

このエッチングプロセスでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ系薬液）によるウエットエッチングを用いることができる。ＰＡＮ系薬液としては、リン酸が４０〜９３ｗｔ％（重量％）、酢酸が１〜４０ｗｔ％、硝酸が０．５〜１５ｗｔ％の範囲のものが好ましい。実施の形態１では、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ系薬液を用いて液温を２５℃に設定して、第１の導電膜（Ｍｏ膜）をエッチングした。

次に、ゲート電極２、ゲート配線２１、ゲート端子２２、補助容量電極９および補助容量配線９１を覆うように、基板１の上面全体にゲート絶縁膜３を成膜する。実施の形態１では、ゲート絶縁膜３は、化学的気相成長（ＣＶＤ）法を用いて形成した酸化シリコン膜（ＳｉＯ）とした。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜した。なお、酸化シリコン膜は、水分（Ｈ_２Ｏ）や水素（Ｈ_２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、ゲート絶縁膜３は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としてもよい。

次にゲート絶縁膜３の上に酸化物半導体の半導体層４を形成する。実施の形態１では、半導体層４を、下層のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜と、上層のＩｎ−Ｇａ−Ｚｎ−Ｏ膜とからなる二層構造の酸化物半導体膜とした。また、ここでは半導体層４の膜厚を５０ｎｍとしたが、その厚さはＴＦＴ２０１の特性や生産性などの観点から任意に選択すればよい。

半導体層４の形成は、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜およびＩｎ−Ｇａ−Ｚｎ−Ｏ膜を順次成膜し、その上に写真製版工程（２回目）を用いてフォトレジストパターンを形成し、それをマスクとするエッチングによりＩｎ−Ｚｎ−Ｓｎ−Ｏ膜およびＩｎ−Ｇａ−Ｚｎ−Ｏ膜をパターニングすることによって行われる。このとき、半導体層４のパターンが、平面視でゲート電極２のパターンから外側にはみ出さず、全体がゲート電極２のパターンの内側に含まれるようにする。その後、フォトレジストパターンを除去すると、図５に示す状態となる。

Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜は、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・（ＺｎＯ）_６・（ＳｎＯ_２）_２］を用いたスパッタリング法で成膜した。このとき、ＡｒガスやＫｒガスを用いてスパッタリングすると、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が１３未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いて、スパッタリングを行い、４０ｎｍの厚さで成膜した。

成膜直後のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方で、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜は、ＰＡＮ系薬液およびＣＡＮ系薬液に対して難溶性を示す（液温２０℃〜４０℃のＰＡＮ系薬液またはＣＡＮ系薬液に５分間浸漬しても膜減りはほとんど認められない）。そのため、ＰＡＮ系薬液およびＣＡＮ系薬液を用いて、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜をエッチング加工することは不可能である。

なお、ここでいう酸化物半導体膜の非晶質構造とは、具体的には、Ｘ線回折法による回折パターンにおいて、ハロー状のパターンが観測されるとともに、特定の結晶面による回折ピークが明確には観測されない結果が得られるものと定義する。すなわち非晶質中に結晶領域が存在したとしても、微結晶のためにＸ線回折では明確な回折ピークを示さないものも非晶質状態に含むものとする。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・（ＺｎＯ）_２］を用いたスパッタリング法で成膜した。このときも、ＡｒガスやＫｒガスを用いてスパッタリングすると、通常は、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。そのため、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いてスパッタリングを行い、２０ｎｍの厚さで成膜した。

成膜直後のＩｎ−Ｇａ−Ｚｎ−Ｏ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、ＰＡＮ系薬液およびＣＡＮ系薬液に対しても可溶性を示す。そのため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、ＰＡＮ系薬液およびＣＡＮ系薬液を用いてエッチング加工することが可能である。

次に、図６のように、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２の下層となる透明導電膜５６ａと、上層となる金属膜５６ｂ（第２の導電膜）とを順次成膜する。実施の形態１では、透明導電膜５６ａとして、ＩＴＯ（Indium Tin Oxide）をスパッタリング法等によりアモルファス状態で形成した。また、金属膜５６ｂとしては、Ａｒガスを用いたスパッタリング法で、Ｍｏ膜を２００ｎｍの厚さに成膜した。第２の導電膜は、第１の導電膜と同様に、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）やこれらに他の元素を微量に添加した合金等を用いることができる。

その後、金属膜５６ｂ上にレジスト材を塗布し、写真製版工程（３回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより透明導電膜５６ａおよび金属膜５６ｂをパターニングする。それにより、透明導電層５ａ，６ａ，５１ａ，５２ａおよび金属層５ｂ，６ｂ，５１ｂ，５２ｂからなる、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２が形成される。フォトレジストパターンを除去すると、図７に示す状態となる。

ここまでの工程でＴＦＴ２０１の構造が完成する。ただし、この時点ではゲート電極２の端部の上方に金属膜５６ｂが残存しており、ソース電極５およびドレイン電極６が透明導電層５ａ，６ａの単層構造となった部分は形成されていない。

ソース電極５とドレイン電極６は半導体層４上で分離され、ソース電極５とドレイン電極６との間に露出した半導体層４の部分がＴＦＴ２０１のチャネル部４１となる。本実施の形態では、半導体層４と透明導電膜５６ａは、いずれも酸化物系の材料であるため、その界面で還元反応は生じない。従って、チャネル部４１の表面には還元反応による酸素欠乏領域やダメージ層はほとんどない。なお、図６に示した工程では、金属膜５６ｂとの界面反応による酸素欠乏層やダメージ層が透明導電膜５６ａに生じるが、透明導電膜５６ａはチャネル部４１上から除去されるため、ＴＦＴ２０１の特性には影響しない。

このエッチングプロセスには、ＰＡＮ系薬液によるウエットエッチングを用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ系薬液を用いて液温を２５℃に設定してＭｏ膜をエッチングした。

実施の形態１では、金属膜５６ｂよりも透明導電膜５６ａの方がＰＡＮ系薬液に対するエッチング速さが早くなるように、透明導電膜５６ａおよび金属膜５６ｂの材料が選択されている。それにより、ソース電極５およびドレイン電極６の端部では、透明導電層５ａ，６ａが金属層５ｂ，６ｂよりも後退し、上層の金属層５ｂ，６ｂが下層の透明導電層５ａ，６ａよりも突出した庇形状が形成される。

また、半導体層４においては、上層部のＩｎ−Ｇａ−Ｚｎ−Ｏ膜はＰＡＮ系薬液でエッチング除去されるが、下層部のＩｎ−Ｇａ−Ｚｎ−Ｏ膜はＰＡＮ系薬液にほとんど溶けないため、エッチングされずに残り、その表面がチャネル部４１となる。

続いて、大気中あるいは窒素中において２００℃以上のアニール処理を行い、透明導電層５ａ，６ａ，５１ａ，５２ａをアモルファス状態から多結晶状態へと変化させる。

その後、写真製版工程（４回目）で、ゲート電極２の端部の上方を開口したフォトレジストパターンを形成し、それをマスクにするエッチングにより、ゲート電極２の端部上方の金属膜５６ｂを除去する。それにより、ソース電極５およびドレイン電極６は、ゲート電極２の端部の上方において、透明導電層５ａ，６ａの単層構造となる。フォトレジストパターンを除去すると、図８に示す状態となる。

このエッチングプロセスには、ＰＡＮ系薬液によるウエットエッチングを用いることができる。透明導電層５ａ，６ａは先のアニール処理で多結晶化しているため、金属膜５６ｂが除去されてその下の透明導電層５ａ，６ａがＰＡＮ系薬液に曝されても、透明導電層５ａ，６ａは除去されない。

続いて、ＴＦＴ２０１、ソース配線５１およびソース端子５２を覆うように、基板１の上面全体に保護絶縁膜７を成膜する。ここでは、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を形成することで、保護絶縁膜７を形成した。

そして、保護絶縁膜７上に写真製版工程（５回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより保護絶縁膜７およびゲート絶縁膜３を選択的に除去する。それにより、保護絶縁膜７およびゲート絶縁膜３にコンタクトホール１１〜１３が形成される。フォトレジストパターンを除去すると、図９に示す状態となる。コンタクトホール１１は、保護絶縁膜７を貫通してドレイン電極６に達し、コンタクトホール１２は保護絶縁膜７およびゲート絶縁膜３を貫通してゲート端子２２に達し、コンタクトホール１３は保護絶縁膜７を貫通してソース端子５２に達する。

酸化シリコン膜は、水分（Ｈ_２Ｏ）や水素（Ｈ_２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、保護絶縁膜７は、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としてもよい。保護絶縁膜７がこのような積層構造の場合でも、フッ素ガスを用いたドライエッチング法を用いてコンタクトホール１１〜１３を形成できる。

次に、コンタクトホール１１〜１３の内部を含む基板１の上面全体に、画素電極８、ゲート端子パッド２３およびソース端子パッド５３の材料としての第３の導電膜を成膜する。

実施の形態１のＴＦＴ基板２００は、透過光（バックライト光）によって表示を行う透過型の液晶表示装置に用いられるため、第３の導電膜として透明導電膜を用いる。具体的には、透明導電膜として、導電性酸化物であるＩｎ−Ｚｎ−Ｏ膜（酸化インジウムＩｎ_２Ｏ_３と酸化亜鉛ＺｎＯとの混合比は、例えば９０：１０重量％）を用いた。ここではスパッタリング法を用いて厚さ１００ｎｍのＩｎ−Ｚｎ−Ｏ膜を成膜した。なお、ここでいう導電性酸化物は、例えば半導体層４に用いた酸化物半導体などよりも導電率が十分に高く、導電体として機能するものである。

なお、外光を反射して表示を行う反射型ＬＣＤに用いるＴＦＴ基板２００の場合、第３の導電膜として、光を反射するＡｌやＡｇなどの金属膜を用いればよい。また、反射光と透過光の両方で表示を行う半透過型ＬＣＤに用いるＴＦＴ基板２００の場合は、第３の導電膜として、光反射性と透光性の両方を有する材料を用いればよい。

続いて、第３の導電膜上にレジスト材を塗布し、写真製版工程（６回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより第３の導電膜をパターニングする。それにより、画素電極８、ゲート端子パッド２３およびソース端子パッド５３が形成される。画素電極８は、コンタクトホール１１を介してドレイン電極６に接続すると共に、補助容量電極９の上方にまで延びて補助容量電極９との間に補助容量２０９を形成する。ゲート端子パッド２３は、コンタクトホール１２を介してゲート端子２２に接続する。ソース端子パッド５３は、コンタクトホール１３を介してソース端子５２に接続する。このエッチングプロセスでは、シュウ酸薬液によるウエットエッチング法を用いることができる。

その後、フォトレジストパターンを除去すると、図２および図３に示した構成のＴＦＴ基板２００が完成する。このように、実施の形態１のＴＦＴ基板２００は、６回の写真製版工程を用いて製造することができる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。

以上説明したように、実施の形態１のＴＦＴ基板の製造方法によれば、６回の写真製版工程を用いて、半導体層４が酸化物半導体であるＴＦＴ２０１を備えたＴＦＴ基板２００を製造することができる。ＴＦＴ２０１の半導体層４として酸化物半導体が用いられることで、ＴＦＴ２０１の移動度が高くなり、動作速度の速い高性能なＴＦＴ基板２００を得ることができる。また、ＴＦＴの小型化が可能となり、画像表示部の開口率を高めることができる。これにより、バックライト光を低減させても高輝度の表示が可能となるので、消費電力の低減にも寄与できる。

また、半導体層４上のソース電極５およびドレイン電極６の端部では、上層の金属層５ｂ，６ｂが下層の透明導電層５ａ，６ａよりも突出した庇形状となっている。従って、ソース電極５およびドレイン電極６の端部近傍のチャネル部４１に上方からの光が入射することが防止される。よって、ソース電極５およびドレイン電極６の近傍での電界集中が抑制され、良好なＴＦＴ特性を得ることができる。特に、ゲート電極に深い負バイアスが印加されたときのドレイン電極６の端部近傍での電界集中を抑制できるので、オフ電流の増大（跳ね上がり）を抑制することができる。

半導体層４のパターンは、平面視でゲート電極２のパターンの内側に収まるように構成されている。これにより、ゲート電極２が、バックライト光を遮る遮光膜となり、半導体層４にバックライト光が直接入射するのを防止することができる。

さらに、ゲート電極２の端部の上方では、ソース電極５およびドレイン電極６は、透明導電層５ａ，６ａの単層構造となっているため、ゲート電極２とソース電極５およびドレイン電極６との間の多重反射により、バックライト光がチャネル部４１に達することを防止できる。これにより、光照射によるＴＦＴ特性の劣化や閾値の変動を防止することができる。

また、実施の形態１に係るＴＦＴ基板の製造方法では、ソース電極５およびドレイン電極６のパターニングと、半導体層４のチャネル部４１の上層部（Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜）の除去とを、同じエッチングプロセスを用いて同時に行うようにした。よって、工程数の増加が抑えられ、生産性よく酸化物半導体膜を用いた高性能なＴＦＴ基板を製造することができる。なお、エッチングプロセスは薬液を用いたウエットエッチング法に限らず、エッチングガスを用いたドライエッチング法を用いることも可能である。

［半導体層４の変形例］
実施の形態１では、半導体層４は、下層のＩｎ−Ｚｎ−Ｓｎ−Ｏ膜と上層のＩｎ−Ｇａ−Ｚｎ−Ｏ膜とからなる二層構造としたが、半導体層４の構成はこれに限られない。本発明において、ボトムゲートのバックチャネル型ＴＦＴの半導体層４に求められる特性は、ソース電極５およびドレイン電極６のエッチングプロセスにおいて耐性を有すること、すなわち当該エッチングによって除去されないことである。

実施の形態１のようにソース電極５およびドレイン電極６のエッチングプロセスをＰＡＮ系薬液またはＣＡＮ系薬液を用いたウエットエッチング法で実施する場合には、半導体層４として、例えば、Ｚｎ−Ｓｎ−Ｏ系、Ｉｎ−Ａｌ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｉ−Ｓｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｓｎ−Ｏ系のようなすず（Ｓｎ）を含む酸化物半導体膜を好適に用いることができる。その場合、Ｓｎの組成比は半導体膜に要求される特性に応じて任意に決めることができるが、酸化物半導体膜を構成する全ての金属元素に対するＳｎの原子比が０．０５以上０．５以下であることが好ましい。例えば、Ｚｎ−Ｓｎ−Ｏ系の場合は、０．０５≦Ｓｎ／（Ｚｎ＋Ｓｎ）≦０．５であることが好ましく、実施の形態１で用いたＩｎ−Ｚｎ−Ｓｎ−Ｏ系の場合は、０．０５≦Ｓｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．５であることが好ましい。Ｓｎを原子比で０．０５以上含ませることによって、ＰＡＮ系薬液およびＣＡＮ系薬液に対するエッチング耐性を持たせることができる。また、Ｓｎの原子比が０．５を超えると、一般的な酸化物半導体膜のエッチング薬液としてカルボン酸を含む薬液に対するエッチング速さが低下するため、パターニング加工が困難になってしまう。

もちろん、上記の半導体層４の下層部に求められる特性を満たす材料であれば、Ｓｎを含まない酸化物半導体でもよい。また酸化物半導体に限らず、他の化合物半導体、例えば、Ａｌ−ＮやＧａ−Ｎなどの窒化物半導体膜、または窒化物と酸化物とを組み合わせた化合物半導体膜を用いることも可能である。窒化物半導体膜を含むことによって、ＰＡＮ系薬液およびＣＡＮ系薬液に対するエッチング耐性を持たせることができる。

また、ソース電極５およびドレイン電極６の透明導電層５ａ，６ａに求められる特性は、上層の金属層５ｂ，６ｂと同時にエッチング加工できることである。実施の形態１のようにソース電極５およびドレイン電極６のパターニングをＰＡＮ系薬液またはＣＡＮ系薬液を用いたウエットエッチング法で実施する場合には、例えば、上記の例の他、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｍｇ−Ｚｎ−Ｏ系、Ｉｎ−Ｙ−Ｚｎ−Ｏ系のような材料を金属層５ｂ，６ｂとして用いることができる。

＜実施の形態２＞
図１０および図１１は、実施の形態２に係るＴＦＴ基板２００の構成を示す図である。図１０は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図１１は、その断面構成を示す図である。図１１では、図１０に示すＸ−Ｘ線、Ｙ−Ｙ線およびＺ−Ｚ線に対応する断面が示されている。

実施の形態２のＴＦＴ基板２００では、画素電極８が、ソース電極５およびドレイン電極６の下層部の透明導電層５ａ，６ａと同じ透明導電膜を用いて形成されている。画素電極８は保護絶縁膜７よりも下層に形成されることになるが、図１１のように、保護絶縁膜７には画素電極８が露出するように開口が設けられている。また、実施の形態２では、実施の形態１で画素電極８の材料にした第３の導電膜は用いられないため、ゲート端子２２上のゲート端子パッド２３および、ソース端子５２上のソース端子パッド５３も省略されている。

実施の形態２のＴＦＴ基板２００の製造方法を説明する。まず、実施の形態１で図４〜図６を用いて説明したものと同じ方法で、基板１上にゲート電極２、ゲート配線２１、ゲート端子２２、補助容量電極９、補助容量配線９１、ゲート絶縁膜３、半導体層４を形成し、その上に透明導電膜５６ａおよび金属膜５６ｂを成膜する。

その後、写真製版工程（３回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより透明導電膜５６ａおよび金属膜５６ｂをパターニングする。このとき、ソース電極５、ドレイン電極６、ソース配線５１およびソース端子５２と共に、画素電極８も形成する。フォトレジストパターンを除去すると、図１２に示す状態となる。この時点では、ゲート電極２の端部の上方および画素電極８の上に金属膜５６ｂが残存している。

続いて、大気中あるいは窒素中において２００℃以上のアニール処理を行い、透明導電層５ａ，６ａ，５１ａ，５２ａおよび画素電極８をアモルファス状態から多結晶状態へと変化させる。

その後、写真製版工程（４回目）で、ゲート電極２の端部の上方と、画素電極８の上方およびソース端子５２の上方を開口したフォトレジストパターンを形成し、それをマスクにするエッチングにより、金属膜５６ｂを選択的に除去する。それにより、ゲート電極２の端部の上方、画素電極８の上およびソース端子５２の上から金属膜５６ｂが除去される。フォトレジストパターンを除去すると、図１３に示す状態となる。

続いて、基板１の上面全体に保護絶縁膜７を成膜する。そして、保護絶縁膜７上に写真製版工程（５回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより保護絶縁膜７およびゲート絶縁膜３を選択的に除去する。このとき、コンタクトホール１２，１３と共に、画素電極８を露出する開口を保護絶縁膜７に形成する。なお、画素電極８はドレイン電極６の透明導電層６ａと一体的に形成されているため、図２のコンタクトホール１１（画素ドレインコンタクトホール）は不要である。

その後、フォトレジストパターンを除去すると、図１０および図１１に示した構成のＴＦＴ基板２００が完成する。

このように、実施の形態２のＴＦＴ基板２００の製造においては、画素電極８の形成を、ソース電極５およびドレイン電極６の形成と並行して行うことができるので、実施の形態１よりも写真製版工程を少なくできる。つまり、実施の形態２のＴＦＴ基板２００は、５回の写真製版工程を用いて製造することができる。

＜実施の形態３＞
図１４は、実施の形態３に係るＴＦＴ基板２００の構成を示す図である。実施の形態３のＴＦＴ基板２００は、ＴＦＴ２０１のチャネル部４１の上に、チャネル保護膜４２が設けられている。その他の構成は、実施の形態１（図３）と同様である。

チャネル保護膜４２は、ソース・ドレイン電極材料のエッチングプロセスに対して耐性を有する材料からなっており、ソース電極５およびドレイン電極６の材料としての透明導電膜５６ａおよび金属膜５６ｂを形成する前に、半導体層４上に設けられる。

チャネル保護膜４２が形成されていることにより、ソース電極５およびドレイン電極６のパターニング工程において、半導体層４がＰＡＮ系エッチング薬液に曝されることはない。従って、半導体層４の材料を、ソース・ドレイン電極材料のエッチングプロセスに対して耐性を有するものにする必要がなくなり、半導体層４の材料の選択肢が広がる。例えば、半導体層４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｚｎ−Ｏ系材料などで構成できるようになる。

また、実施の形態１，２では、ソース電極５およびドレイン電極６の透明導電層５ａ，６ａは、成膜直後はＰＡＮ系薬液で容易にエッチング除去できるアモルファス状態であり、その後のアニール処理で多結晶化してＰＡＮ系薬液に対して耐性を有するようになるＩＴＯ等の材料を用いた。それに対し、本実施の形態では、成膜直後から多結晶のＩＴＯや、Ｉ−Ｗ−Ｏなど低温で多結晶化する材料を、透明導電層５ａ，６ａの材料として適用可能である。

なお、チャネル保護膜４２は、実施の形態２のＴＦＴ基板２００にも適用可能である。

＜実施の形態４＞
図１５は、実施の形態４に係るＴＦＴ基板２００の構成を示す図である。実施の形態４のＴＦＴ基板２００では、平面視でソース電極５のパターンの全体がゲート電極２のパターンに内包されるように構成している。

実施の形態１では、ゲート電極２の端部の上方でソース電極５が透明導電層５ａの単層構造となっていたが、実施の形態４のＴＦＴ基板２００では、ゲート電極２の端部の上方にソース電極５は存在しておらず、ソース電極５は、金属層５ｂの単層構造となった部分を有していない。その他の構成は、実施の形態１（図３）と同様である。

この構成では、ゲート電極２のソース電極５側の端部では、ゲート電極２が遮光膜となり、ゲート電極２とソース電極５との間にバックライト光が入射することが防止される。また、ゲート電極２のドレイン電極６側の端部では、ドレイン電極６における透明導電層６ａの単層構造となった部分でバックライト光が上方に抜ける。そのため、実施の形態１と同様に、ゲート電極２とソース電極５およびドレイン電極６との間の多重反射が起こらず、バックライト光がチャネル部４１に達することが防止される。

また、ソース電極５に、透明導電層５ａの単層構造となる部分が形成されないことにより、ソース電極５の低抵抗化および断線防止にも寄与できる。ただし、ゲート電極２とソース電極５との間の寄生容量が大きくなる点に留意すべきである。

図１５では、ソース電極５のパターンの全体がゲート電極２のパターンに内包されるように構成したが、ドレイン電極６のパターンの全体がゲート電極２のパターンに内包されるように構成してもよい（ソース電極５の構成は実施の形態１（図３）と同様）。その場合は、ドレイン電極６の低抵抗化および断線防止に寄与できるが、ゲート電極２とドレイン電極６との間の寄生容量は大きくなる。よって、本実施の形態は、ソース電極５およびドレイン電極６のうち、ゲート電極２との間に寄生容量を小さく抑える必要のある方に適用するとよい。

本実施の形態におけるゲート電極２、ソース電極５およびドレイン電極６の構成は、実施の形態２，３のＴＦＴ基板２００にも適用可能である。

＜実施の形態５＞
図１６は、実施の形態５に係るＴＦＴ基板２００の構成を示す図である。実施の形態１〜４では、ソース電極５およびドレイン電極６は、下層に透明導電層５ａ，６ａを有し、上層に金属層５ｂ，６ｂを有する構成であったが、実施の形態５では上層と下層を逆にして、ソース電極５およびドレイン電極６が、下層に金属層５ｂ，６ｂを有し、上層に透明導電層５ａ，６ａを有する構成となっている。その他の構成は、実施の形態１（図３）と同様である。

本実施の形態でも、ゲート電極２の端部の上方で、ソース電極５およびドレイン電極６は、透明導電層５ａ，６ａの単層構造となっている。それにより、実施の形態１と同様に、ゲート電極２とソース電極５およびドレイン電極６との間の多重反射によってバックライト光がチャネル部４１へ到達することが防止される。

図１６に示した構成のソース電極５およびドレイン電極６は、以下の手順で形成できる。まず、金属層５ｂ，６ｂの材料である金属膜を基板１上の全面に成膜して、その上に写真製版工程（３回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより金属膜をパターニングすることで、ソース電極５およびドレイン電極６の下層部としての金属層５ｂ，６ｂを形成する。このとき、金属層５ｂ，６ｂは、ゲート電極２の端部の上方を除く領域に形成される。図１６の例の場合、金属層５ｂ，６ｂは、ゲート電極２の端部の上方で途切れたパターンになる。

次に、透明導電層５ａ，６ａの材料である透明導電膜を基板１上の全面に成膜して、その上に写真製版工程（４回目）でフォトレジストパターンを形成し、それをマスクにするエッチングにより透明導電膜をパターニングして、ソース電極５およびドレイン電極６の上層部としての透明導電層５ａ，６ａを形成する。このとき、透明導電層５ａ，６ａは、ゲート電極２の端部の上方を含む領域に、先に形成した金属層５ｂ，６ｂに接続するように形成される。図１６の例の場合、透明導電層５ａ，６ａは、途切れたパターンの金属層５ｂ，６ｂを繋ぐようなパターンで形成される。その結果、図１６に示した構成のソース電極５およびドレイン電極６が形成される。

この工程を実現するためには、透明導電層５ａ，６ａが、金属層５ｂ，６ｂおよび半導体層４（酸化物半導体）との選択的なエッチングが可能な材料であることが必要となる。例えば、透明導電層５ａ，６ａとして、アモルファス状態のＩＴＯやＩ−Ｚｎ−Ｏを用いる場合、エッチング薬液として現像液等を用いることができる。さらに、金属層５ｂ，６ｂに、Ｃｕ合金膜あるいはＴｉとＣｕの積層膜を用いる場合、半導体層４の材料としてＰＡＮ系薬液の耐性にあるＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系の材料などを用いることで、選択的なエッチングが可能となる。それにより、透明導電層５ａ，６ａのエッチングにおいて、半導体層４と金属層５ｂ，６ｂがダメージや損傷を受けることが防止される。

本実施の形態は、実施の形態２〜４に対しても適用可能である。例えば、図１７は、実施の形態２に適用し、画素電極８をソース電極５およびドレイン電極６の上層部である透明導電層５ａ，６ａと同じ透明導電膜を用いて形成した場合の構成を示している。図１７のＴＦＴ基板２００は、実施の形態２と同様に、５回の写真製版工程を用いて製造することができる。

＜実施の形態６＞
実施の形態６では、本発明に係るＴＦＴ基板２００に対し、さらに、チャネル部４１への光の入射を防止する遮光膜を追加した例を示す。例えば、図１８は、ＴＦＴ基板２００を覆う保護絶縁膜７の上に、チャネル部４１の上方を覆う遮光膜９５を設けた例である。

また、図１９は、ＴＦＴ基板２００の上に液晶４００を介して対向基板３００に配置して構成した液晶表示パネルの断面図である。対向基板３００は、遮光膜であるブラックマトリクス３０１と、カラーフィルタを構成する色材３０２とを備えている。

ブラックマトリクス３０１として光の反射率の低い材料を用い、図１９のように、ＴＦＴ２０１の上方がブラックマトリクス３０１で覆われるように、ゲート絶縁膜３０を配置する。ブラックマトリクス３０１の反射率が低いことで、上方からの光がＴＦＴ２０１のチャネル部４１に入射することを防止できるだけでなく、下方からのバックライト光がブラックマトリクス３０１に反射してチャネル部４１に入射することも防止できる。

本実施の形態は、実施の形態１〜５のいずれにも適用可能である。

＜本発明の他の適用例＞
本発明に係るＴＦＴ基板は、液晶表示装置以外の表示装置に適用してもよい。例えば、有機ＥＬ（electroluminescence）ディスプレイ等の電気光学表示装置に適用することができる。さらに、表示装置以外の半導体部品等に用いられる薄膜トランジスタ、アクティブマトリックス基板に適用することも可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 基板、２ ゲート電極、２１ ゲート配線、２２ ゲート端子、２３ ゲート端子パッド、３ ゲート絶縁膜、４ 半導体層、４１ チャネル部、５ ソース電極、５ａ 透明導電層、５ｂ 金属層、５１ ソース配線、５１ａ 透明導電層、５１ｂ 金属層、５２ ソース端子、５３ ソース端子パッド、５６ａ 透明導電膜、５６ｂ 金属膜、６ ドレイン電極、６ａ 透明導電層、６ｂ 金属層、７ 保護絶縁膜、８ 画素電極、９ 補助容量電極、９１ 補助容量配線、１１〜１３ コンタクトホール、２００ ＴＦＴ基板、２０１ ＴＦＴ、２０２ 表示領域、２０３ 額縁領域、２０４ 画素、２０５ 走査信号駆動回路、２０６ 表示信号駆動回路、２０７ 接続基板、２０８ 接続基板、２０９ 補助容量、４２ チャネル保護膜、９５ 遮光膜、３００ 対向基板、３０１ ブラックマトリクス、３０２ 色材、４００ 液晶。

Claims (13)

1. 基板上に形成された薄膜トランジスタを有する薄膜トランジスタ基板であって、
   前記薄膜トランジスタは、
   前記基板上に形成されたゲート電極と、
   前記ゲート電極上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上における前記ゲート電極の上方に形成された半導体層と、
   前記半導体層上に形成されたソース電極およびドレイン電極と、
   前記半導体層における前記ソース電極と前記ドレイン電極との間の領域であるチャネル部と、を備え、
   前記ソース電極および前記ドレイン電極は、透明導電層と金属層とを含む多層構造であり、
   前記ソース電極および前記ドレイン電極の少なくとも片方は、前記ゲート電極の端部の上方で、前記透明導電層の単層構造となっている
   ことを特徴とする薄膜トランジスタ基板。
2. 平面視で、前記半導体層のパターンは、前記ゲート電極のパターンに内包されている
   請求項１記載の薄膜トランジスタ基板。
3. 前記半導体層は、前記ソース電極および前記ドレイン電極のエッチングプロセスに対して耐性を有する材料で形成されている
   請求項１または請求項２記載の薄膜トランジスタ基板。
4. 前記半導体層の前記チャネル部上に、前記ソース電極および前記ドレイン電極のエッチングプロセスに対して耐性を有するチャネル保護膜をさらに備える
   請求項１または請求項２記載の薄膜トランジスタ基板。
5. 前記ドレイン電極の透明導電層と同じ層で形成された画素電極をさらに備える
   請求項１から請求項４のいずれか一項記載の薄膜トランジスタ基板。
6. 前記ソース電極および前記ドレイン電極の前記多層構造において、前記金属層は前記透明導電層よりも上に配置されており、
   前記チャネル部を挟む前記ソース電極および前記ドレイン電極の端部は、前記金属層が前記透明導電層よりも突出した庇形状となっている
   請求項１から請求項５のいずれか一項記載の薄膜トランジスタ基板。
7. 前記半導体層は、酸化物半導体により構成されている
   請求項１から請求項６のいずれか一項記載の薄膜トランジスタ基板。
8. 前記酸化物半導体はＳｎを含むものである
   請求項７記載の薄膜トランジスタ基板。
9. 基板上に形成された薄膜トランジスタを有する薄膜トランジスタ基板の製造方法であって、
   （ａ）前記基板上にゲート電極を形成する工程と、
   （ｂ）前記ゲート電極上にゲート絶縁膜を形成する工程と、
   （ｃ）前記ゲート絶縁膜上における前記ゲート電極の上方に半導体層を形成する工程と、
   （ｄ）前記半導体層上に、透明導電層およびその上の金属層を含む多層構造のソース電極およびドレイン電極を形成する工程と、を備え、
   前記工程（ｄ）は、
   （ｄ１）前記基板の全面に、透明導電膜およびその上の金属膜を含む多層構造の膜を形成する工程と、
   （ｄ２）前記多層構造の膜をパターニングすることにより、前記ソース電極およびドレイン電極のパターンを形成する工程と、
   （ｄ３）前記多層構造の膜から、前記ゲート電極の端部の上方に位置する部分の前記金属膜を除去する工程と、を含む
   ことを特徴とする薄膜トランジスタ基板の製造方法。
10. 前記工程（ｄ２）で前記多層構造の膜をパターニングするためのエッチングにおいて、前記透明導電膜のエッチング速さは、前記金属膜のエッチング速さよりも速い
    ことを特徴とする請求項９記載の薄膜トランジスタ基板の製造方法。
11. 基板上に形成された薄膜トランジスタを有する薄膜トランジスタ基板の製造方法であって、
    （ａ）前記基板上にゲート電極を形成する工程と、
    （ｂ）前記ゲート電極上にゲート絶縁膜を形成する工程と、
    （ｃ）前記ゲート絶縁膜上における前記ゲート電極の上方に半導体層を形成する工程と、
    （ｄ）前記半導体層上に、金属層およびその上の透明導電層を含む多層構造のソース電極およびドレイン電極を形成する工程と、を備え、
    前記工程（ｄ）は、
    （ｄ１）前記基板の全面に、金属膜を形成する工程と、
    （ｄ２）前記金属膜をパターニングすることにより、前記ゲート電極の端部の上方を含まない領域に、前記ソース電極およびドレイン電極の前記金属層を形成する工程と、
    （ｄ３）前記工程（ｄ２）の後、前記基板の全面に、透明導電膜を形成する工程と、
    （ｄ４）前記透明導電膜をパターニングすることにより、前記ゲート電極の端部を含む領域に、前記ソース電極およびドレイン電極の前記透明導電層を形成する工程と、を含む
    ことを特徴とする薄膜トランジスタ基板の製造方法。
12. 前記半導体層は、前記工程（ｄ）で行われるエッチングプロセスに対して耐性を有する材料で形成されている
    請求項９から請求項１１のいずれか一項記載の薄膜トランジスタ基板の製造方法。
13. 前記金属膜は、Ａｌ、Ｍｏ、Ｃｕ、Ａｇのいずれか、またはそれらのうちの２以上からなる積層膜からなり、
    前記エッチングプロセスは、リン酸、硝酸、酢酸を含むＰＡＮ系薬液を用いたウエットエッチングである
    請求項１２記載の薄膜トランジスタ基板の製造方法。

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