JP6651050B2 - 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法 Download PDF

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Description

本発明は、薄膜トランジスタと、それを備える薄膜トランジスタ基板及び液晶表示装置と、薄膜トランジスタの製造方法とに関する。
一般的な薄型パネルの一つである液晶表示装置（Liquid Crystal Display:ＬＣＤ）は、低消費電力や小型軽量といったメリットを生かして、パーソナルコンピュータや携帯情報端末のモニタなどに広く用いられている。近年では、液晶表示装置はＴＶのモニタなどにも広く用いられている。
特に、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチング素子として用いたアクティブマトリクス基板（以下、「ＴＦＴ基板」と称す）は、ＬＣＤ等の電気光学装置に利用されるものとしてよく知られている。ＴＦＴ基板を用いたＬＣＤ（以下、「ＴＦＴ−ＬＣＤ」と称す）では、広視野角化、高精細化、高品位化などのような表示性能の向上化が要求されているだけでなく、製造工程を簡略化して製造を効率的に行うことによる低コスト化も要求されている。
一般的なＴＦＴ−ＬＣＤは、画素電極及びそれに接続したＴＦＴを備える画素が複数個マトリクス状に配設された素子基板であるＴＦＴ基板と、画素電極に対向して配置される対向電極及びカラーフィルタ（ＣＦ）等を備える対向基板であるＣＦ基板とから構成されている。そして、これら基板で液晶層を挟持してなる液晶セルは基本構造として用いられ、この液晶セルに偏光子等が取り付けられる。例えば全透過型ＬＣＤでは、液晶セルの背面側にバックライト（ＢＬ）が設けられる。
このように液晶を駆動する電界を発生するための画素電極と対向電極とが液晶層を挟むように配置される液晶セルとしては、ＴＮ（Twisted Nematic）方式に代表される縦電界駆動方式の液晶セルがある。通常、ＴＮ方式のＴＦＴ基板は、例えば下記の特許文献１に製造方法が開示されているように、５回の写真製版工程（フォトリソグラフィプロセス）を経て製造されることが多い。これら構造ではバックチャネルエッチング（ＢＣＥ）構造を基本としたＴＦＴ（ＢＣＥ型ＴＦＴ）がベースとなっている。
一方、ＴＦＴ−ＬＣＤの広視野角化の観点から、画素電極と対向電極との両方をＴＦＴ基板に配設する横電界駆動方式のＩＰＳ（登録商標）（In Plane Switching）方式が提案されている。ＩＰＳ方式では、縦電界駆動方式よりも広い視野角が得られるが、縦電界駆動方式よりも画像表示部の開口率と透過率が低いという問題があるため、明るい表示特性を得ることが難しい。この問題は、櫛歯形状の画素電極の真上の領域の液晶に、液晶を駆動させる電界が有効に働かないことに起因している。そこで、この問題を改善できる横電界駆動方式として、例えば特許文献２に開示されているようなフリンジ電界駆動方式（Fringe Field Switching：ＦＦＳ）方式が提案されている。
ＦＦＳ方式では、対向電極と画素電極とが、ＴＦＴ基板上に層間絶縁膜を挟んで配設される。そして、対向電極及び画素電極のうち上層に設けられた一方の電極に、液晶制御用のスリット（または櫛歯形状）が形成され、当該一方の電極がスリット電極（または櫛歯電極）として用いられる。このようなＦＦＳ方式では、斜め電界（フリンジ電界）を発生することによって、画素部の真上の液晶分子に対しても横方向の電界を印加することができるので、当該液晶分子を十分に駆動することができる。よって、広視野角で、かつＩＰＳ方式よりも高い透過率を得ることができる。さらに、このＦＦＳ方式の構成においては、画素電極及び対向電極、ひいては液晶制御用のスリット電極を、透明導電膜で形成することで、画素開口率を低下させないようにすることができる。また、画素電極と対向電極とで保持容量を形成するため、ＴＮ方式のＬＣＤと異なり、必ずしも画素内に保持容量のパターンを別途設ける必要がない。これらの観点からも、ＦＦＳ方式の構成では、画素開口率を高い液晶表示装置を実現することができる。
さて、従来のＬＣＤ用のＴＦＴ基板のスイッチング素子の半導体チャネル層には、一般的にアモルファスシリコン（ａ−Ｓｉ）が用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積の基板上でも特性の均一性がよい膜が形成できること、また、比較的低温で成膜できるので耐熱性に劣る安価なガラス基板上でも製造でき、その結果として一般的なＴＶ用の液晶表示装置用ディスプレイとの整合性がよいこと、などが挙げられる。
一方、近年になって、酸化物半導体をチャネル層に用いたＴＦＴ（酸化物半導体ＴＦＴ）の開発が盛んに行われている（例えば、特許文献３及び４、非特許文献１）。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のもの、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）及び酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系のものなどがある。また、このような酸化物半導体膜は、Ｓｉ半導体膜に比べて高い透光性を有しており、例えば特許文献５では、４００ｎｍから８００ｎｍの可視光に対して７０％以上の透過率を有する酸化物半導体膜が開示されている。
酸化物半導体は、組成を適正化することによって均一性がよいアモルファス状態の膜が安定的に得られるだけでなく、従来のａ−Ｓｉよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。したがって、このような酸化物半導体膜を画素のＴＦＴに適用することで、画素開口率の高いＴＦＴ基板を実現できるという利点がある。したがって、ＦＦＳ方式のＴＦＴ基板に酸化物半導体ＴＦＴを用いることによって、より広い視野角と明るい表示特性とを兼ね備えたＬＣＤを実現することができる。
さらに、ａ−Ｓｉでは移動度が比較的低いので、画素ＴＦＴに駆動電圧を印加する駆動回路として、比較的大きな面積の回路をＴＦＴ基板に取り付ける必要があった。しかし、移動度の高い酸化物半導体ＴＦＴを用いた駆動回路では、比較的小さな面積の回路で実現できるため、画素ＴＦＴと同一基板上に駆動回路を作製することが可能となる。これにより駆動回路を個別に取り付ける必要がなくなるため、低コストでＬＣＤを作製できるとともに、駆動回路の取り付けスペースに必要とされたＬＣＤの額縁領域を狭くすることができるという利点がある。
しかし、酸化物半導体は、一般的に薬液耐性に乏しく、シュウ酸（カルボン酸）系のような弱酸系の薬液でも容易に溶けてしまうという性質がある。したがって、ａ−Ｓｉで主流となっているＢＣＥ構造のＴＦＴに酸化物半導体を用いる場合、酸薬液を用いたウエットエッチングを行うことによって、チャネル層の直上のソース電極及びドレイン電極を形成すると、チャネル層の酸化物半導体もエッチングされてしまう問題があった。この結果、信頼性の高いチャネル領域を形成することができないという問題があった。
この問題に対して、例えば特許文献６で開示されるように、酸化物半導体のチャネル領域上に保護用絶縁膜を形成したエッチストッパ（ＥＳ）構造のＴＦＴ、または、特許文献７、８及び９で開示された逆コプレーナ構造のＴＦＴ等が提案されている。ＥＳ構造では、ソース電極及びドレイン電極のウエットエッチング処理時に、保護用絶縁膜によってチャネル領域が薬液に晒されない。また逆コプレーナ構造では、ソース電極、ドレイン電極の形成後にチャネル領域を有する酸化物半導体を形成するので、チャネル領域が薬液に晒されることはない。したがって、信頼性の高い酸化物半導体ＴＦＴを作製することができる。なお、特許文献７、８及び９で開示されている逆コプレーナ構造は、半導体チャネル層に有機化合物を用いる有機半導体ＴＦＴにおいても、プロセスダメージを防止する構造として用いられている（例えば特許文献１０）。
特開平１０−２６８３５３号公報 特開２００１−５６４７４号公報 特開２００４−１０３９５７号公報 特開２００５−７７８２２号公報 特開２００７−１１５９０２号公報 特開昭６２−２３５７８４号公報 特開２０１０−９３２３８号公報 特開２０１４−１１６６１７号公報 特開２０１４−２２２３４２号公報 特開２００３−９２４１０号公報
上述したように、ＦＦＳ方式のＬＣＤは、視野角特性及びパネル透過率が良好であることから、その需要は増えつつある。しかし、ＦＦＳ方式のＬＣＤに用いられるＴＦＴ基板では、画素電極と対向電極（共通電極）の両方をＴＦＴ基板上に形成する必要がある。この結果、ＴＦＴ基板の電極及び配線の層（レイヤ）の数、ひいては、ＴＦＴ基板の形成に必要となる写真製版工程の回数が増え、製造コストの増加を招くという問題がある。
例えば、特許文献２の図１及び図３に開示された一般的なＢＣＥ型構造のＦＦＳ−ＬＣＤのＴＦＴ基板（ＢＣＥ型ＴＦＴを適用）は、（１）対向電極（共通電極）、（２）ゲート電極、（３）半導体層、（４）ソース電極及びドレイン電極、（５）絶縁層のコンタクトホール、（６）画素電極（スリット電極）の６回の写真製版工程が必要である。このため、一般的に５回の写真製版工程で製造可能な従来のＴＮ方式のＢＣＥ型構造のＴＦＴ基板に比較して、製造コストが高くなるという問題がある。
また、上記ＦＦＳ−ＬＣＤのＴＦＴ基板に酸化物半導体を適用する場合、上述のように、薬液耐性に乏しい酸化物半導体はＢＣＥ型構造で製造することが難しく、ＥＳ構造とする必要がある。しかしながら、特許文献６で開示されたＥＳ構造では、ソース電極及びドレイン電極を形成する前に、保護絶縁膜形成の写真製版工程が新たに追加されるため、さらに製造コストが高くなるという問題がある。また、半導体層と、ソース電極及びドレイン電極とのオーバーラップ領域が広くなり、ＴＦＴのサイズや寄生容量が大きくなるという問題点がある。
一方、特許文献７〜１０で開示されている逆コプレーナ構造は、半導体層の工程とソース電極及びドレイン電極の工程とを入れ替えることで製造できるので、ＥＳ構造のように新たに写真製版工程が追加する必要はない。
しかし、一般的に溶液滴下法や塗布法で形成される有機半導体とは異なり、スパッタリング法で形成する酸化物半導体膜の場合、酸化物半導体膜の成膜中に、ソース電極及びドレイン電極を構成する金属原子が酸化物半導体膜中に拡散して、半導体チャネル領域の特性を劣化させ、結果的にＴＦＴ特性が劣化するという問題が生じる場合がある。
さらに逆コプレーナ構造では、ＴＦＴを駆動するためのゲート電極からの電界が、ソース電極及びドレイン電極に遮蔽され、ソース電極及びドレイン電極上に形成される半導体チャネル領域に印加されにくい。したがって、ソース電極及びドレイン電極と半導体チャネル層との間の接触抵抗が高くなり、オン電流や移動度が低下するという問題点があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ソース電極及びドレイン電極とチャネル領域との間の接触抵抗を低減可能な技術を提供することを目的とする。
本発明に係る薄膜トランジスタは、基板上に配設されたゲート電極と、前記ゲート電極を覆う第１絶縁膜と、前記ゲート電極上の前記第１絶縁膜上に配設され、平面視にて前記ゲート電極上の前記第１絶縁膜の一部である部分領域と隣接する第１半導体層と、少なくとも一方が前記第１絶縁膜及び前記第１半導体層上に配設され、前記部分領域を平面視にて挟むソース電極及びドレイン電極と、前記ソース電極の一部及び前記ドレイン電極の一部を除いて前記ソース電極及び前記ドレイン電極上に配設され、前記部分領域上方に開口部が設けられた第２絶縁膜と、前記第２絶縁膜上に配設され、前記ソース電極の前記一部、及び、前記ドレイン電極の前記一部と接触され、かつ、前記開口部を通して前記部分領域及び前記第１半導体層と接触された第２半導体層とを備える。
本発明によれば、第２半導体層は、第２絶縁膜上に配設され、ソース電極の一部、及び、ドレイン電極の一部と接触され、かつ、第２絶縁膜の開口部を通して部分領域及び第１半導体層と接触されている。このような構成によれば、ソース電極及びドレイン電極とチャネル領域との間の接触抵抗を低減することができる。
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１のＴＦＴ基板の全体構成を模式的に示す平面図である。 実施の形態１のＴＦＴの平面構造を示す平面図である。 実施の形態１のＴＦＴの断面構造を示す断面図である。 実施の形態１のＴＦＴの製造工程を示す断面図である。 実施の形態１のＴＦＴの製造工程を示す断面図である。 実施の形態１のＴＦＴの製造工程を示す断面図である。 実施の形態１のＴＦＴの製造工程を示す断面図である。 実施の形態１の別のＴＦＴの平面構造を示す平面図である。 実施の形態１の別のＴＦＴの断面構造を示す断面図である。 実施の形態１の変形例１のＴＦＴの平面構造を示す平面図である。 実施の形態１の変形例１のＴＦＴの断面構造を示す断面図である。 実施の形態１の変形例２のＴＦＴの平面構造を示す平面図である。 実施の形態１の変形例２のＴＦＴの断面構造を示す断面図である。 実施の形態２の画素ＴＦＴの平面構造を示す平面図である。 実施の形態２の画素ＴＦＴの断面構造を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す平面図である。 実施の形態２の画素ＴＦＴの製造工程を示す平面図である。 実施の形態２の画素ＴＦＴの製造工程を示す平面図である。 実施の形態２の画素ＴＦＴの製造工程を示す平面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。
以下、本発明の実施の形態について、図面を参照して詳しく説明する。本発明の実施の形態におけるＴＦＴは、スイッチング素子などのスイッチングデバイスとして用いられ、液晶表示装置（ＬＣＤ）等のＴＦＴ基板における画素及び駆動回路の少なくともいずれか一方に適用することができる。
＜実施の形態１＞
図１は、本発明の実施の形態１に係るＴＦＴ基板１００の全体構成を模式的に説明する平面図である。図１（ａ）に示すように、ＴＦＴ基板１００は、画素ＴＦＴ３０を含む画素がマトリクス状に配列されてなる表示領域２４と、表示領域２４を囲むように表示領域２４に隣接する額縁領域２３とに大きく分けられる。
表示領域２４には、基板１上にて複数のゲート配線１３と複数のソース配線１２とが互いに直交するように交差して配設され、ソース配線１２とゲート配線１３との各交差部に対応して画素ＴＦＴ３０及び画素電極１５を含む画素領域ＰＸが設けられる。ソース配線１２及びゲート配線１３は、対応する画素ＴＦＴ３０と電気的に接続されており、画素電極１５は画素ＴＦＴ３０のドレイン電極と接触されて電気的に接続されている。なお、画素領域ＰＸは、複数のソース配線１２及び複数のゲート配線１３によって囲まれる領域であり、ソース配線１２とゲート配線１３とで規定された領域である。
額縁領域２３には、ゲート配線１３に駆動電圧を与える走査信号駆動回路２５と、ソース配線１２に駆動電圧を与える表示信号駆動回路２６とが配設されている。走査信号駆動回路２５により選択的に１本のゲート配線１３に電流が流れ、表示信号駆動回路２６により選択的に１本のソース配線１２に電流が流れた時に、それらの配線の交点に存在する画素の画素ＴＦＴ３０がオン状態となり、この画素ＴＦＴ３０に電気的に接続された画素電極に電荷が蓄積される。
酸化物半導体を、画素ＴＦＴ３０のチャネル層の構成材料に用いる場合、酸化物半導体は移動度が高いので、画素ＴＦＴ３０を小型化することができる。同様に、酸化物半導体を、走査信号駆動回路２５及び表示信号駆動回路２６に含まれる駆動用ＴＦＴ４０のチャネル層の構成材料に用いる場合には、駆動用ＴＦＴ４０、ひいては走査信号駆動回路２５及び表示信号駆動回路２６を小型化することができる。この結果、ＴＦＴ基板１００の額縁領域２３に、走査信号駆動回路２５及び表示信号駆動回路２６を収めることが可能となるため、走査信号駆動回路２５及び表示信号駆動回路２６を低コスト化したり、額縁領域２３を狭くしたりすることができる。
図１（ｂ）は、図１（ａ）の走査信号駆動回路２５の注目領域における構成を示す図である。図１（ｂ）に示すように、走査信号駆動回路２５は、ＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３を有する駆動電圧発生回路ＳＣを複数個備えている。表示信号駆動回路２６も同様に駆動電圧発生回路ＳＣ（図示せず）を複数個備えて構成される。ここで、駆動用ＴＦＴ４０に流れる電流は、ドレイン電極からソース電極に流れるものとする。
駆動電圧発生回路ＳＣは、それぞれが駆動用ＴＦＴ４０であるＮＭＯＳトランジスタＴ１〜Ｔ３を備えている。ＮＭＯＳトランジスタＴ１では、クロック信号ＣＬＫがドレイン電極に与えられる。ＮＭＯＳトランジスタＴ２では、ソース電極に接地電位ＶＳＳが与えられ、ドレイン電極にＮＭＯＳトランジスタＴ１のソース電極が接続されている。ＮＭＯＳトランジスタＴ３では、ドレイン電極に電源電位ＶＤＤが与えられ、ソース電極にＮＭＯＳトランジスタＴ１のゲート電極が接続されている。
なお、ＮＭＯＳトランジスタＴ３のソース電極は、ＮＭＯＳトランジスタＴ１，Ｔ２間の接続ノードＮ１にキャパシタＣ１を介して接続されている。そして、ＮＭＯＳトランジスタＴ１，Ｔ２間の接続ノードＮ１が、駆動電圧発生回路ＳＣの出力ノードとして用いられることにより、駆動電圧発生回路ＳＣは、接続ノードＮ１から対応するゲート配線１３またはソース配線１２に駆動電圧を与えることが可能となっている。
ＮＭＯＳトランジスタＴ３のゲート電極にＯＮ信号が与えられると、ＮＭＯＳトランジスタＴ３がオン状態となることに伴い、ＮＭＯＳトランジスタＴ１がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力される。ＮＭＯＳトランジスタＴ２にＯＮ信号が与えられた場合には、ＮＭＯＳトランジスタＴ２がオン状態となることに伴い、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。
＜ＴＦＴの構成＞
図２は、本実施の形態１のＴＦＴの平面構造を示す平面図であり、図３は、図２のＡ−Ａ線での断面構造を示す断面図である。なお、図２及び図３にはそれぞれＸＹＺ直交座標系を併せて示している。本実施の形態１のＴＦＴは、図１における画素ＴＦＴ３０及び駆動用ＴＦＴ４０（ＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３）の基本構成として適用することができる。以下、図２及び図３を参照して、例えばガラス等の透明性絶縁性の基板１上に配設されたＴＦＴの構造を説明する。
基板１上には、金属等からなる遮光性導電膜で構成されるゲート電極２が選択的に配設されている。そして、ゲート電極２を覆うように基板１の上面の全面に、第１絶縁膜であるゲート絶縁膜３が配設されている。このゲート絶縁膜３上に、図２に示すように平面視にて（上方から見て）、ゲート電極２と重なる領域の一部に、酸化物半導体からなる第１半導体層４が選択的に配設されている。具体的には、平面視にてゲート電極２上のゲート絶縁膜３の一部である部分領域１４と隣接する第１半導体層４が、ゲート電極２上のゲート絶縁膜３上に配設されている。なお図３の断面において、部分領域１４は、ゲート電極２上のゲート絶縁膜３の内側の領域となっている。
本実施の形態１では、第１半導体層４は、酸化物半導体からなる２つの第１半導体層４ａ，４ｂを含む。２つの第１半導体層４ａ，４ｂは、ゲート電極２上のゲート絶縁膜３のうち部分領域１４により分割された２つの領域上にそれぞれ配設されている。ここでは、平面視でゲート電極２の中心を基準として左側（−Ｘ方向側）に第１半導体層４ａが設けられ、右側（＋Ｘ方向側）に第１半導体層４ｂが設けられている。
そして、ゲート絶縁膜３の一部を覆うようにソース電極１６及びドレイン電極１７が選択的に配設されている。具体的には、ソース電極１６及びドレイン電極１７の少なくとも一方が、ゲート絶縁膜３及び第１半導体層４上に配設されており、ソース電極１６及びドレイン電極１７が、部分領域１４を平面視にて挟むように配設されている。本実施の形態１では、ソース電極１６は、ゲート絶縁膜３及び左側の第１半導体層４ａ上に配設され、ドレイン電極１７は、ゲート絶縁膜３及び右側の第１半導体層４ｂ上に配設されている。ここで、第１半導体層４ａ，４ｂは、ソース電極１６及びドレイン電極１７と平面視で同一の形状を有してもよいし、ソース電極１６及びドレイン電極１７からはみ出した領域を有してもよい。
ソース電極１６の一部及びドレイン電極１７の一部を除いてソース電極１６及びドレイン電極１７上には、第２絶縁膜である層間絶縁膜１８が配設されている。層間絶縁膜１８には、部分領域１４上方に部分領域１４を露出するチャネル開口部１９が設けられている。また、層間絶縁膜１８には、ソース電極１６の上方にソース電極１６の一部を露出するソース電極コンタクトホール２０と、ドレイン電極１７の上方にドレイン電極１７の一部を露出するドレイン電極コンタクトホール２１とが設けられている。
チャネル開口部１９、ソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を覆うように、酸化物半導体からなる第２半導体層５が層間絶縁膜１８上に配設されている。第２半導体層５は、ソース電極コンタクトホール２０を通してソース電極１６の一部と接触され、ドレイン電極コンタクトホール２１を通してドレイン電極１７の一部と接触されている。さらに、第２半導体層５は、チャネル開口部１９を通してゲート絶縁膜３の部分領域１４及び第１半導体層４ａ，４ｂと接触されている。これにより、第２半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域（部分領域１４上の領域）が、チャネル主要領域となる。本実施の形態１のＴＦＴは、以上のように構成される。
なお図示しないが、第２半導体層５を被覆するように、第３絶縁膜からなる保護絶縁膜を第２半導体層５上に配設してもよい。このような構成によれば、第２半導体層５を、ＴＦＴ完成後の工程におけるプロセスダメージや外的擾乱から保護できるので、ＴＦＴの信頼性をさらに高めることができる。
＜製造方法＞
以下に、図面を参照して本実施の形態１のＴＦＴの製造方法を説明する。図４〜図７は本実施の形態１のＴＦＴの製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図３に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態１では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２の材料である第１導電膜を形成する。なお、基板１の面のうちゲート電極２が設けられる面を基板１の上主面とする。
第１導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の遮光性を有する金属及びこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造を第１導電膜としてもよい。これらの金属または合金を用いることによって、比抵抗値が例えば５０μΩｃｍ以下の低抵抗な第１導電膜を得ることができる。本実施の形態１では、第１導電膜としてＭｏ膜を、アルゴン（Ａｒ）ガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸及び硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図４に示されるように、基板１の上主面上にゲート電極２が形成される。
次に、ゲート電極２を覆うように基板１の上主面全面にゲート絶縁膜３となる絶縁膜を形成する。
本実施の形態１では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）をこの順に形成することで絶縁膜を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜上に第１酸化物半導体膜を形成した場合に、第１酸化物半導体膜からＯ原子が絶縁膜の膜中へと拡散する（放出される）ことによる影響を抑制することができる。その一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施の形態１では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた。より具体的には、絶縁膜を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜との積層膜とした。なお、ここで形成された絶縁膜は、ＴＦＴ部においてはゲート絶縁膜３として機能する。
次に、ゲート絶縁膜３上に、第１半導体層４の材料である第１酸化物半導体膜を形成する。本実施の形態１では、ＩｎとＧａとＺｎとを含む酸化物（例えばＩｎＧａＺｎＯ）を第１酸化物半導体膜に用いた。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を形成した。
その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸（ジカルボン酸：Oxalic acid）を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図５に示されるように、ゲート絶縁膜３の上に、互いに分離された第１半導体層４ａ，４ｂを形成する。
次に、ソース電極１６及びドレイン電極１７の材料である第２導電膜を、第１導電膜と同様に成膜する。本実施の形態１では、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、２００ｎｍの厚さのＭｏ膜を、第２導電膜として形成した。
その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図６に示されるように、ソース電極１６及びドレイン電極１７が形成される。
ソース電極１６とドレイン電極１７との間には、ゲート絶縁膜３の部分領域１４が露出される。部分領域１４は平面視でゲート電極２と重なる領域に形成される（図２）。すなわち、ゲート絶縁膜３のうちソース電極１６及びドレイン電極１７間の領域が部分領域１４となる。
なお、ソース電極１６は第１半導体層４ａ上に重なるように形成され、ドレイン電極１７は第１半導体層４ｂ上に重なるように形成される。ここで、第１半導体層４ａ，４ｂは、ソース電極１６及びドレイン電極１７と平面視で同一の形状を有してもよいし、ソース電極１６及びドレイン電極１７からはみ出した領域を有してもよい。
次に、ソース電極１６及びドレイン電極１７を含む基板１の上主面全面に、層間絶縁膜１８の材料である絶縁膜を形成する。本実施の形態１では、ＣＶＤ法を用いて、厚さが１５０ｎｍであるＳｉＯ膜と、厚さが５０ｎｍであるＳｉＮ膜をこの順に成膜することで、絶縁膜を形成した。
その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＳｉＯ膜及びＳｉＮ膜をエッチングによりパターニングする。ここでは六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図７に示されるように、ゲート絶縁膜３の部分領域１４を露出するチャネル開口部１９と、ソース電極１６の一部を露出するソース電極コンタクトホール２０と、ドレイン電極１７の一部を露出するドレイン電極コンタクトホール２１とが絶縁膜に形成される。これにより層間絶縁膜１８が形成される。
次に、チャネル開口部１９、ソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を覆うように、基板１の上主面全面に第２酸化物半導体膜を成膜する。本実施の形態１では、ＩｎとＧａとＺｎとを含む酸化物（例えばＩｎＧａＺｎＯ）を第２酸化物半導体膜に用いた。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を成膜した。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３に示されるように、第２半導体層５が形成される。
第２半導体層５は、ソース電極コンタクトホール２０を通してソース電極１６の一部と接続され、ドレイン電極コンタクトホール２１を通してドレイン電極１７の一部と接続される。さらに、第２半導体層５は、チャネル開口部１９を通してソース電極１６及びドレイン電極１７のそれぞれの側面と接触し、第１半導体層４ａ，４ｂのそれぞれの側面と接触するように形成される。このような構成によれば、第２半導体層５は、チャネル開口部１９下方の領域であって、ソース電極１６及び第１半導体層４ａと、ドレイン電極１７及び第１半導体層４ｂとの間の領域（部分領域１４上の領域）において、チャネル主要領域を有する。
以上のように、５回の写真製版工程で、ソース電極１６、ドレイン電極１７、ゲート電極２及びゲート絶縁膜３からなり、ソース電極１６及びドレイン電極１７下の第１半導体層４ａ，４ｂの一部と、第２半導体層５のチャネル主要領域とを含むチャネル領域を有するトランジスタ構造、つまり本実施の形態１のＴＦＴを作製することができる。
＜実施の形態１のまとめ＞
本実施の形態１のＴＦＴは、第１半導体層４及び第２半導体層５の構成材料を酸化物半導体としているため、移動度の高いチャネルパスを有するトランジスタ構造を得ることができる。また、本実施の形態１のＴＦＴによれば、ソース電極１６及びドレイン電極１７下の第１半導体層４ａ，４ｂにゲート電極２からゲート電界が印加されるため、ソース電極１６及びドレイン電極１７と第１半導体層４ａ，４ｂとが平面視して重なった領域に電流パスが形成される。したがって、第２半導体層５のチャネル主要領域に加え、電流パスが形成される第１半導体層４ａ，４ｂの一部が、画素ＴＦＴ３０のチャネル領域として機能する。その結果、ソース電極１６及びドレイン電極１７とチャネル領域との間の接触抵抗が低減でき、従来の逆コプレーナ構造のＴＦＴよりも高いオン電流を有する高性能なＴＦＴを実現できる。さらに、本実施の形態１のＴＦＴは、ＥＳ構造と比べて、半導体層とソース電極及びドレイン電極とのオーバーラップ領域が小さい構造であるため、ＴＦＴのサイズ及び寄生容量をそれぞれ小さくすることができる。
加えて、本実施の形態１のＴＦＴは、ソース電極１６及びドレイン電極１７の形成後にチャネル主要領域を有する第２半導体層５を形成するように構成されているため、信頼性の高いチャネル領域を有するＴＦＴを得ることができる。すなわち、従来のＢＣＥ構造と比べて、第２半導体層５のチャネル主要領域が、ソース電極１６及びドレイン電極１７形成時のウエットエッチングの薬液に晒されないため、チャネル領域表面の欠陥密度（ダメージ）を抑制することができる。その結果、欠陥に起因した劣化を抑制し、長寿命で信頼性の高いＴＦＴを得ることができる。
なお、本実施の形態１のＴＦＴにおいて、ソース電極１６及びドレイン電極１７を形成した後に層間絶縁膜１８を形成し、層間絶縁膜１８に形成したソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を通してのみ、第２半導体層５とソース電極１６及びドレイン電極１７とを接触するような構成としてもよい。このような構成によれば、スパッタリング法で第２酸化物半導体膜を成膜する際に、ソース電極１６及びドレイン電極１７を構成する金属原子が半導体チャネル領域に拡散することによる特性劣化を抑制することができる。したがって、従来の逆コプレーナ構造に比べてさらに信頼性の高いチャネル領域を有するＴＦＴを得ることができる。
なお、第１半導体層４（４ａ，４ｂ）のキャリア密度が、第２半導体層５のキャリア密度よりも高くなるように構成することが好ましい。このように構成すれば、ソース電極１６及びドレイン電極１７と第１半導体層４ａ，４ｂとの間の接触抵抗をさらに小さくできる。また、第１半導体層４のキャリア密度の高い領域からキャリア密度の低い第２半導体層５のチャネル主要領域にキャリアが拡散することによって、正バイアス印加時のＴＦＴの閾値電圧（Ｖｔｈ）のシフトを抑制することもできる。その結果、ＴＦＴの信頼性をさらに向上させることができる。これに関連する内容は、例えば、文献（Ｓ．Ｈ．Ｈａ，Ｄ．Ｈ．Ｋａｎｇ，Ｉ．Ｋａｎｇ，Ｊ．Ｕ．Ｈａｎ，Ｍ．Ｍａｔｉｖｅｎｇａ，ａｎｄ Ｊ．Ｊａｎｇ、“Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ Ｄｅｐｅｎｄｅｎｔ Ｂｉａｓ−Ｓｔａｂｉｌｉｔｙ ｏｆ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｐｌａｎａｒ ａ−ＩＧＺＯ ＴＦＴｓ，”、ＩＥＥＥ／ＯＳＡ Ｊｏｕｒｎａｌ ｏｆ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ、２０１３年、ｖｏｌ．９、ｎｏ．１２、ｐ．９８５〜９８８）に記載されている。
また、ＴＦＴ基板１００の画素ＴＦＴ３０に本実施の形態１のＴＦＴを用いることで、高い信頼性と高いスイッチング性能を有するＴＦＴ基板１００を得ることができる。また、従来のａ−Ｓｉをチャネル層に用いたＴＦＴよりも画素ＴＦＴ３０のサイズを小型化することができるので、画素の開口率を上げることができ、ＬＣＤの省エネルギー化を図ることができる。
さらに、ＴＦＴ基板１００上に配設された走査信号駆動回路２５及び表示信号駆動回路２６の少なくともいずれか１つに含まれる駆動用ＴＦＴ４０に本実施の形態１のＴＦＴを用いることで、高い信頼性を有する駆動回路内蔵型のＴＦＴ基板１００を得ることができ、ＬＣＤの低コスト化を図ることができる。
なお、上述した実施の形態１では、層間絶縁膜１８に、チャネル開口部１９、ソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を設けたが、これに限ったものではない。例えば図８の平面図及び図９の断面図に示すように、ソース電極１６の部分領域１４側の端部と、ドレイン電極１７の部分領域１４側の端部とが、チャネル開口部１９から露出するように設けた構成においては、ソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を設けなくてもよい。
なお、図８及び図９に示すような構成によれば、平面視で層間絶縁膜１８から露出されるソース電極１６及びドレイン電極１７の面積をより小さくすることができる。これにより、スパッタリング法で、第２半導体層５となる第２酸化物半導体膜を成膜する際に、ソース電極１６及びドレイン電極１７を構成する金属原子が半導体チャネル領域に拡散することによる特性劣化をより抑制することができる。したがって、信頼性がより高いチャネル領域を有するＴＦＴを実現することができる。
＜変形例１＞
図１０及び図１１は、それぞれ実施の形態１の変形例１であるＴＦＴの平面構造及び断面構造を示す図であり、実施の形態１の構成要素と対応する構成要素には同一符号を付してある。図１０及び図１１に示すように、変形例１のＴＦＴでは、ドレイン電極１７下にのみ第１半導体層４（４ｂ）が配設されている。
このような構造のＴＦＴにおいても、ドレイン電極１７と第１半導体層４ｂとが平面視で互いに重複しているため、ドレイン電極１７とチャネル領域との間の接触抵抗の低減化を図ることができる。なお、変形例１では、ドレイン電極１７下にのみ第１半導体層４ｂが配設されたが、ソース電極１６下にのみ第１半導体層４（４ａ）が配設されてもよい。
すなわち、ソース電極１６及びドレイン電極１７の少なくとも一方の電極が、ゲート絶縁膜３及び第１半導体層４上に配設されれば、当該少なくとも一方の電極下の第１半導体層４にゲート電極２からゲート電界が印加される。その結果、少なくとも一方の電極と第１半導体層４とが平面視して重なった領域にも電流パスを形成することができるため、電極とチャネル領域との間の接触抵抗を抑制することができる。
＜変形例２＞
上記実施の形態１のＴＦＴでは、ソース電極１６は第１半導体層４ａ上に重なるように配設され、ドレイン電極１７は第１半導体層４ｂ上に重なるように配設されていた。そして、チャネル開口部１９側の第１半導体層４ａ，４ｂの端面部の形状が、ソース電極１６及びドレイン電極１７の端面部の形状とほぼ同一であった。しかし、第１半導体層４は、ソース電極１６及びドレイン電極１７からはみ出した領域を有してもよい。
図１２及び図１３は、それぞれ実施の形態１の変形例２であるＴＦＴの平面構造及び断面構造を示す図であり、実施の形態１の構成要素と対応する構成要素には同一符号を付してある。図１２及び図１３に示すように、変形例２では、第１半導体層４ａ，４ｂの端面部が、それぞれソース電極１６及びドレイン電極１７の端面部よりもチャネル主要領域側にはみ出して配設されている。つまり、第１半導体層４がソース電極１６下に配設されている場合には、第１半導体層４は、平面視にてソース電極１６から部分領域１４側にはみ出して配設され、第１半導体層４がドレイン電極１７下に配設されている場合には、第１半導体層４は、平面視にてドレイン電極１７から部分領域１４側にはみ出して配設されている。
また変形例２のＴＦＴでは、第２半導体層５は、ソース電極コンタクトホール２０を通してソース電極１６の一部と接触され、ドレイン電極コンタクトホール２１を通してドレイン電極１７の一部と接触されている。さらに、第２半導体層５は、チャネル開口部１９を通してゲート絶縁膜３の部分領域１４と、第１半導体層４ａ，４ｂの側面だけでなくそれらの上面の一部と接触されている。これにより、第２半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域（部分領域１４上の領域）が、チャネル主要領域となる。
以上のような変形例２の構成によれば、第２半導体層５のチャネル主要領域と第１半導体層４との間をより良好に接続することができるので、実施の形態１のＴＦＴに比べて、チャネル領域をより安定的に動作させることができる。
なお、上記実施の形態１、実施の形態１の変形例１および変形例２のＴＦＴにおいて、酸化物半導体膜からなる第１半導体層４及び第２半導体層５は、平面視でゲート電極２の内側の領域に配設されることが好ましい。例えば、基板１００の裏面にバックライトユニットを備え、基板１００の裏面からバックライト光を照射して画像を表示する透過型のＬＣＤに、これらのＴＦＴを適用する場合がある。この場合、もし第１半導体層４または第２半導体層５が平面視でゲート電極２からはみ出して配設されていると、バックライト光によって第１半導体層４または第２半導体層５に光劣化が生じ、ＴＦＴの特性劣化を生じさせる問題がある。したがって、この問題の回避策として第１半導体層４及び第２半導体層５は、バックライト光が遮光されるゲート電極２の内側領域に配設されることが好ましい。なお、酸化物半導体膜の特性の光劣化（光感度）については、例えば文献（Ｃｈｉｏ−Ｓｈｕｎ Ｃｈｕａｎｇ，Ｔｚｅ−Ｃｈｉｎｇ Ｆｕｎｇ，Ｂａｒｒｙ Ｇ．Ｍｕｌｌｉｎｓ，Ｋｅｎｊｉ Ｎｏｍｕｒａ，Ｔｏｓｈｉｏ Ｋａｍｉｙａ，Ｈａｎ−Ｐｉｎｇ Ｄａｖｉｄ Ｓｈｉｅｈ，Ｈｉｄｅｏ Ｈｏｓｏｎｏ ａｎｄ Ｊｅｒｚｙ Ｋａｎｉｃｋｉ、“Ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ ｏｆ Ａｍｏｒｐｈｏｕｓ ＩＧＺＯ ＴＦＴｓ ｆｏｒ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｆｌａｔ−Ｐａｎｅｌ Ｄｉｓｐｌａｙｓ”、ＳＩＤ ０８ ＤＩＧＥＳＴ、２００８年、ｐ．１２１５〜１２１８）に記載されている。
＜実施の形態２＞
本発明の実施の形態２では実施の形態１のＴＦＴ基板１００上に、ＦＦＳ方式のＬＣＤに用いられる画素ＴＦＴ３０が配設されている。以下、図面を参照して、本実施の形態２に係るＦＦＳ方式の画素ＴＦＴ３０について、画素電極構造も含めて詳しく説明する。
図１４は、本実施の形態２の画素ＴＦＴ３０を有するＴＦＴ基板１００の画素部分の構成を示す平面図であり、図１５は、図１４のＸ−Ｘ’線、Ｙ−Ｙ’線及びＺ−Ｚ’線での断面構成（画素ＴＦＴ３０及び画素領域ＰＸの断面構成、ゲート端子部、ソース端子部の断面構成）をそれぞれ示す断面図である。なお、本実施の形態２のうち実施の形態１の構成要素と対応する構成要素には同一符号を付してある。
図１５の基板１上に、図１４の複数のソース配線１２及び複数のゲート配線１３（図１４では２本のソース配線１２及び２本のゲート配線１３のみ示す）が、マトリクス状に配設される。ゲート配線１３は平面視でＸ方向に延在され、端部にゲート端子１１３及びゲート端子パッド２１３が配設される。また、ソース配線１２は平面視でＹ方向に延在され、端部にソース端子１１２及びソース端子パッド２１２が設けられる。ゲート端子パッド２１３は、ゲート配線１３に駆動電圧を与える図１の走査信号駆動回路２５に接続され、ソース端子パッド２１２は、ソース配線１２に駆動電圧を与える図１の表示信号駆動回路２６に接続される。
そして、複数のゲート配線１３及び複数のソース配線１２の交差部に対応して複数の画素ＴＦＴ３０が配設され、複数の画素ＴＦＴ３０に対応して複数の画素電極１５と対向電極１１５とが配設される。すなわち、２本のゲート配線１３と２本のソース配線１２との間に設けられる図１の各画素領域ＰＸに一単位の画素ＴＦＴ３０、画素電極１５及び対向電極１１５が配設される。
図１５に示すように、断面視において画素電極１５と対向電極１１５とは、層間絶縁膜１８を介して対向するように配設される。本実施の形態２では、対向電極１１５は、図１４のＸ方向及びＹ方向に隣接する画素間を跨ぐように連続した形状で配設されている。そして、ＴＦＴ基板１００の表示領域２４（図１）の端部から一定の共通電位の信号が、対向電極１１５に供給されるように、ＴＦＴ基板１００が構成されている。また、対向電極１１５には、複数のスリット開口部ＳＬが設けられており、画素電極１５と対向電極１１５との間に電圧が印加されると、対向電極１１５はスリット開口部ＳＬの端辺（フリンジ）部を起点として、対向電極１１５上方でＴＦＴ基板１００面に対して概略水平方向の電界（フリンジ電界）を発生することができる。これにより、画素電極１５上の液晶分子を横方向の電界で駆動する、いわゆるＦＦＳ方式の液晶駆動の機能を得ることが可能となる。なお、本実施の形態２では対向電極１１５にスリット開口部ＳＬを設けたが、櫛歯形状のように連続したジグザグの端辺を有する開口部を設けてもよい。
ゲート配線１３と画素ＴＦＴ３０のゲート電極２とが電気的に接続され、ソース配線１２と画素ＴＦＴ３０のソース電極１６とが電気的に接続され、画素電極１５と画素ＴＦＴ３０のドレイン電極１７とが電気的に接続される。
図１５に示すように、画素ＴＦＴ３０に対応する領域と、ゲート電極２とは、例えばガラス等からなる基板１上に配設されている。そして、ゲート電極２を被覆するように基板１の上面の全面にゲート絶縁膜３が配設されている。
ゲート絶縁膜３上には、第１半導体層４（４ａ，４ｂ）及び第３半導体層６（６ａ，６ｂ）が、分離されて（互いに距離を隔てて）配設されている。なお、第１半導体層４及び第３半導体層６は、同一の酸化物半導体材料で成膜されており、同層となっている。第１半導体層４ａ，４ｂは、酸化物半導体からなる第２半導体層５と接続され、第３半導体層６ａ，６ｂは、第２半導体層５とは接続されずに、ソース電極１６及びドレイン電極１７下にそれぞれ配設される。
第３半導体層６ｂは、第１半導体層４ｂに対して部分領域１４と逆側に配設されている。第３半導体層６ｂの一部の領域は、ドレイン電極１７下に配設され、第３半導体層６ｂの別部の領域は、画素領域ＰＸにおいて透明の画素電極１５として機能する。第３半導体層６ｂの画素電極１５は、ドレイン電極１７を介して第２半導体層５及び第１半導体層４ｂと電気的に接続されている。また、第３半導体層６ｂは、導体化されており、第１半導体層４ａ，４ｂに比べて導電率が高い状態となっている。
ソース電極１６は、図１４に示すように、ソース配線１２から分岐されてソース配線１２と連続的に設けられ、ソース端子１１２は、ソース配線１２端部に設けられている。第３半導体層６ｂと同様の半導体層である第３半導体層６ａは、第１半導体層４ａに対して部分領域１４と逆側に配設されている。第３半導体層６ａは、図１５に示すようにソース配線１２下に配設されており、本実施の形態２ではソース電極１６下からソース端子１１２下まで延設されている。また、第３半導体層６ａは、導体化されており、第１半導体層４ａ，４ｂに比べて導電率が高い状態となっている。
以上を小括すると、ソース電極１６は、第１半導体層４ａ及び第３半導体層６ａ上に配設され、ドレイン電極１７は、第１半導体層４ｂ及び第３半導体層６ｂ上に配設される。そして、画素電極１５は、第１半導体層４ａ，４ｂと同層である第３半導体層６ｂを含んでおり、第３半導体層６ｂと同様の第３半導体層６ａは、ソース配線１２下に配設されている。
ここで、第１半導体層４ａ，４ｂ及び第３半導体層６ａ，６ｂは、平面視においてソース電極１６及びドレイン電極１７からはみ出した領域を有してもよいし、有さなくてもよい。なお、本実施の形態２では、画素領域ＰＸにおける第３半導体層６ｂは、透明な画素電極１５として機能する必要があるため、ドレイン電極１７から平面視においてはみ出している。
第１半導体層４ａ及び第３半導体層６ａは、互いに分離されずに連続したパターンを用いて一体化されてもよいが、導体化された第３半導体層６が第１半導体層４ａの半導体特性に悪影響を及ぼす可能性があるため、本実施の形態２のように互いに分離されることが好ましい。同様に、第１半導体層４ｂ及び第３半導体層６ｂも互いに分離されることが好ましい。
ソース電極１６、ドレイン電極１７及び画素電極１５等を含む基板１の上主面全体に、層間絶縁膜１８が配設される。なお、この層間絶縁膜１８は保護絶縁膜と呼ぶこともできる。層間絶縁膜１８には、部分領域１４上方に部分領域１４を露出するチャネル開口部１９が設けられている。また、層間絶縁膜１８には、ソース電極１６の上方にソース電極１６の一部を露出するソース電極コンタクトホール２０と、ドレイン電極１７の上方にドレイン電極１７の一部を露出するドレイン電極コンタクトホール２１とが設けられている。
さらに層間絶縁膜１８には、ゲート端子部においてゲート端子１１３の表面を露出するゲート端子コンタクトホール１０と、ソース端子部においてソース端子１１２の表面を露出するソース端子コンタクトホール１１とが設けられている。
チャネル開口部１９、ソース電極コンタクトホール２０及びドレイン電極コンタクトホール２１を覆うように、酸化物半導体からなる第２半導体層５が層間絶縁膜１８上に配設されている。第２半導体層５は、ソース電極コンタクトホール２０を通してソース電極１６の一部と接触され、ドレイン電極コンタクトホール２１を通してドレイン電極１７の一部と接触されている。さらに、第２半導体層５は、チャネル開口部１９を通してゲート絶縁膜３の部分領域１４と、第１半導体層４ａ，４ｂの側部と接触されている。これにより、第２半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域（部分領域１４上の領域）が、チャネル主要領域となる。
画素領域ＰＸと重なる領域の層間絶縁膜１８上には、第２半導体層５と同一の酸化物半導体材料で成膜され、第２半導体層５と同層である第４半導体層７が配設されている。第４半導体層７は、画素電極１５と平面視において対向するように、画素電極１５上方に画素電極１５と絶縁された状態で配設されており、画素領域ＰＸにおいて対向電極１１５として機能する。また、第４半導体層７は、導体化されており、第２半導体層５に比べて導電率が高い状態となっている。上述したように、本実施の形態２では、対向電極１１５は、図１４のＸ方向及びＹ方向に隣接する画素間を跨ぐように連続した形状で配設されている。そして、ＴＦＴ基板１００の表示領域２４（図１）の端部から一定の共通電位の信号が、対向電極１１５に供給されるように、ＴＦＴ基板１００が構成されている。
ゲート端子部の層間絶縁膜１８上には、第２半導体層５と同一の酸化物半導体材料で成膜され、第２半導体層５よりも導電率が高くなるように導体化された第５半導体層８が配設される。第５半導体層８は、ゲート端子コンタクトホール１０を通してゲート端子１１３と接続されている。第５半導体層８は、ゲート端子１１３を保護するゲート端子パッド２１３として機能する。
また、ソース端子部の層間絶縁膜１８上には、第２半導体層５と同一の酸化物半導体材料で成膜され、第２半導体層５よりも導電率が高くなるように導体化された第６半導体層９が配設される。第６半導体層９は、ソース端子コンタクトホール１１を通してソース端子１１２と接続されている。第６半導体層９は、ソース端子１１２を保護するソース端子パッド２１２として機能する。
液晶表示パネルの組み立ては、まず、図１４及び図１５に示したＴＦＴ基板１００の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタ及び配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横界駆動のＦＦＳ方式の液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路及びバックライトユニット等を配設することによって、液晶層を挟持するＴＦＴ基板１００及び対向基板を備える液晶表示装置、具体的にはＦＦＳ方式のＬＣＤが完成する。
なお、走査信号駆動回路２５及び表示信号駆動回路２６を液晶表示パネルの外部に配設するのではなく、上記の実施の形態１やその変形例で説明したＴＦＴを用いて、走査信号駆動回路２５及び表示信号駆動回路２６の駆動用ＴＦＴ４０をＴＦＴ基板１００の額縁領域２３に配置することもできる。この場合、ＬＣＤの額縁領域を狭くすることができ、かつ外付けの駆動回路基板が不要になるので、低コストでＦＦＳ方式のＬＣＤを作製することができる。
＜製造方法＞
以下に、図面を参照して本実施の形態２に係るＦＦＳ方式のＴＦＴ基板１００の製造方法について詳しく説明する。図１６〜図１９は、本実施の形態２のＴＦＴ基板１００の製造方法を示す平面工程図である。なお、最終工程を示す平面図は、図１４に相当する。また、図２０〜図２８は、本実施の形態２のＴＦＴ基板１００の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図１５に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態２では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２等の材料である第１導電膜を形成する。なお、基板１の面のうちゲート電極２等が設けられる面を基板１の上主面とする。
第１導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の遮光性を有する金属及びこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造を第１導電膜としてもよい。これらの金属または合金を用いることによって、比抵抗値が例えば５０μΩｃｍ以下の低抵抗な第１導電膜を得ることができる。本実施の形態２では、第１導電膜として遮光性を有するＭｏ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１６及び図２０に示されるように、基板１の上主面上にゲート電極２、ゲート配線１３及びゲート端子１１３が形成される。なお、図１６には、後工程で形成される第３半導体層６ａが想像線で示されている。
次に、ゲート電極２を覆うように基板１の上主面全面にゲート絶縁膜３となる絶縁膜を形成する。
本実施の形態２では、ＣＶＤ法を用いて、ＳｉＮ膜とＳｉＯ膜をこの順に形成することで、絶縁膜を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜上に第１酸化物半導体膜を形成した場合に、第１酸化物半導体膜からＯ原子が絶縁膜の膜中へと拡散する（放出される）ことによる影響を抑制することができる。その一方で、ＳｉＯ膜は、Ｈ２Ｏ、Ｈ２、Ｎａ、ＫのようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施の形態２では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた。より具体的には、絶縁膜を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜との積層膜とした。なお、ここで形成された絶縁膜は、ＴＦＴ部においてはゲート絶縁膜３として機能する。
次に、ゲート絶縁膜３上に、第１半導体層４の材料である第１酸化物半導体膜を形成する。本実施の形態２では、ＩｎとＧａとＺｎとを含む酸化物（例えばＩｎＧａＺｎＯ）を第１酸化物半導体膜に用いた。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を形成した。
その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２１に示されるように、ゲート電極２上のゲート絶縁膜３上に、部分領域１４を平面視にて挟む一対の第１半導体層４ａ，４ｂを形成する。これと並行して、ゲート電極２上のゲート絶縁膜３上に、一対の第１半導体層４ａ，４ｂと分離され、一対の第１半導体層４ａ，４ｂを平面視にて挟む一対の第３半導体層６ａ，６ｂを形成する。なお、第１半導体層４ａ，４ｂは、ゲート電極２と平面視にて重なる領域に形成される。
次に、第３半導体層６ａ，６ｂに、電気抵抗を低減して導電率を高くする導体化を選択的に行う。本実施の形態２のようにＩｎＧａＺｎＯなどの酸化物半導体を第３半導体層６ａ，６ｂに用いる場合の導体化の方法として、水素（Ｈ）を含む例えばＨ２プラズマなどのプラズマを、酸化物半導体膜本体に直接照射させる方法がある。この方法によれば、電子キャリアとなるＨ原子が酸化物半導体膜中に添加され、酸化物半導体が還元（Ｏ原子を低減）されることによって、電子キャリア密度を高めることができる。別の方法としては、波長４００ｎｍ以下に強度ピークをもつ紫外線（ＵＶ光）を酸化物半導体膜に照射して、膜中の電子キャリア密度を高める方法がある。
本実施の形態２では、ＵＶ光を照射する方法を用いる。具体的には、図２１に示すように、基板１のゲート絶縁膜３上にて互いに分離された第１半導体層４ａ，４ｂ及び第３半導体層６ａ，６ｂを形成した後、基板１の下側からＵＶ光を照射する。つまり、基板１の主面とは反対側の裏面（ゲート電極２、ゲート絶縁膜３、第１半導体層４ａ，４ｂ及び第３半導体層６ａ，６ｂが形成されていない面）からＵＶ光を照射する。この場合、基板１及びゲート絶縁膜３はＵＶ光を透過し、Ｍｏからなるゲート電極２はＵＶ光を遮光する。このため、ＵＶ光の照射によって第３半導体層６ａ，６ｂは選択的に導体化されるが、ゲート電極２で遮光される領域に形成された第１半導体層４ａ，４ｂは、成膜直後の半導体特性を維持することができる。
導体化された第３半導体層６ａは、後の工程で形成するソース配線１２及びソース端子１１２の下層配線として機能する。また導体化された第３半導体層６ｂは、画素電極１５として機能する。ＩｎＧａＺｎＯに代表される酸化物半導体膜は、一般的に４００ｎｍから８００ｎｍの可視光に対して７０％以上の高い透過率を有しており、導体化された第３半導体層６ｂは、透過型画素電極として好適に用いることができる。
なお、以上の説明では、第１半導体層４ａ，４ｂ及び第３半導体層６ａ，６ｂのパターンを形成した後に、基板１の裏面からＵＶ光を照射するようにした。しかし、ＵＶ光の照射はこれに限ったものではなく、第１酸化物半導体膜を成膜した後、第１半導体層４ａ等のパターンを形成する前に基板１の下側からＵＶ光を照射し、その後、２回目の写真製版で第１半導体層４ａ，４ｂ及び第３半導体層６ａ，６ｂのパターンを形成するようにしてもよい。この場合でも、ゲート電極２で遮光される領域内に形成される第１半導体層４ａ，４ｂは、成膜直後の半導体特性を維持することができる。
以上により、図１７及び図２２に示されるように、ＴＦＴ基板１００の基板１の上主面上のゲート絶縁膜３上に、第１半導体層４ａ，４ｂと、導体化された第３半導体層６ａと、導体化された第３半導体層６ｂを含む画素電極１５とが形成される。また一対の第１半導体層４ａ，４ｂの間にはゲート絶縁膜３の部分領域１４が露出される。部分領域１４は、例えば平面視でゲート電極２と重なる領域に形成される。
次に、ソース電極１６及びドレイン電極１７等の材料である第２導電膜を、第１導電膜と同様に成膜する。本実施の形態２では、Ａｒガスを用いたスパッタリング法で、２００ｎｍの厚さのＭｏ膜を、第２導電膜として形成した。
その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１８及び図２３に示されるように、第１半導体層４ａの少なくとも一部及び第３半導体層６ａの少なくとも一部の上にソース電極１６を形成し、第１半導体層４ｂの少なくとも一部及び第３半導体層６ｂの少なくとも一部の上にドレイン電極１７を形成する。これと並行して、第３半導体層６ａ上に、ソース電極１６と電気的に接続されたソース配線１２と、ソース端子１１２とを形成する。
ソース電極１６は、ソース配線１２から分岐されてソース配線１２と連続的に設けられ、ソース端子１１２は、ソース配線１２端部に設けられている。また本実施の形態２では、ソース電極１６下からソース端子１１２下まで、ゲート配線１３と重なる領域を除いて、導体化された第３半導体層６ａが延設される。
ソース電極１６とドレイン電極１７との間には、ゲート絶縁膜３の部分領域１４が露出される。部分領域１４は、図２の構成と同様、平面視でゲート電極２と重なる領域に形成される。すなわち、ゲート絶縁膜３のうちソース電極１６及びドレイン電極１７間の領域が部分領域１４となる。
なお、ソース電極１６は第１半導体層４ａ上に重なるように形成され、ドレイン電極１７は第１半導体層４ｂ上に重なるように形成される。ここで、第１半導体層４ａ，４ｂは、ソース電極１６及びドレイン電極１７と平面視で同一の形状を有してもよいし、ソース電極１６及びドレイン電極１７からはみ出した領域を有してもよい。
次に、ソース電極１６及びドレイン電極１７を含む基板１の上主面全面に、層間絶縁膜１８の材料である絶縁膜を形成する。本実施の形態２では、ＣＶＤ法を用いて、厚さが１５０ｎｍであるＳｉＯ膜と、厚さが５０ｎｍであるＳｉＮ膜をこの順に成膜することで、絶縁膜を形成した。
その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＳｉＯ膜及びＳｉＮ膜をエッチングによりパターニングする。ここでは六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図１９及び図２４に示されるように、ゲート絶縁膜３の部分領域１４を露出するチャネル開口部１９と、ソース電極１６の一部を露出するソース電極コンタクトホール２０と、ドレイン電極１７の一部を露出するドレイン電極コンタクトホール２１と、ゲート端子１１３の一部を露出するゲート端子コンタクトホール１０と、ソース端子１１２の一部を露出するソース端子コンタクトホール１１とが絶縁膜に形成される。これにより層間絶縁膜１８が形成される。
次に、チャネル開口部１９、ソース電極コンタクトホール２０、ドレイン電極コンタクトホール２１、ゲート端子コンタクトホール１０及びソース端子コンタクトホール１１を覆うように、基板１の上主面全面に第２酸化物半導体膜を成膜する。本実施の形態２では、ＩｎとＧａとＺｎとを含む酸化物（例えばＩｎＧａＺｎＯ）を第２酸化物半導体膜に用いた。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を成膜した。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１４及び図１５に示されるように、層間絶縁膜１８上に、ソース電極１６の一部、及び、ドレイン電極１７の前記一部と接触され、かつ、チャネル開口部１９を通して部分領域１４及び一対の第１半導体層４ａ，４ｂと接触された第２半導体層５を形成する。これと並行して第３半導体層６ｂ上に、層間絶縁膜１８を介して第４半導体層７を含む対向電極１１５を形成する。また、これらと並行して、第５半導体層８を含むゲート端子パッド２１３と、第６半導体層９を含むソース端子パッド２１２とを形成する。
対向電極１１５の第４半導体層７と、ゲート端子パッド２１３の第５半導体層８と、ソース端子パッド２１２の第６半導体層９とは、第２半導体層５と同じ第２酸化物半導体材料で形成され、第２半導体層５と同層である。
ここで、これら第４半導体層７〜第６半導体層９は、第２半導体層５よりも導電率が高くなるように、電気抵抗を低減する導体化を選択的に行われた半導体層として形成されるべきである。
しかしながら、上述した基板１の下側からＵＶ光を照射する方法を用いて、第４半導体層７〜第６半導体層９を形成することは難しい。なぜならば、対向電極１１５の下方には画素電極１５が形成されており、またゲート端子パッド２１３及びソース端子パッドの下方にはそれぞれ金属（Ｍｏ）膜からなるゲート端子１１３及びソース端子１１２が形成されていることによって、基板１の裏面側からのＵＶ光が遮光されてしまうからである。
そこで本実施の形態２では、以下に示す工程で、第４半導体層７〜第６半導体層９を形成した。
まず、図２５に示すように、チャネル開口部１９、ソース電極コンタクトホール２０、ドレイン電極コンタクトホール２１、ゲート端子コンタクトホール１０及びソース端子コンタクトホール１１を覆うように、基板１の上主面全面に、第２酸化物半導体膜５１を成膜する。ここでは上述のようにスパッタリング法を用いて、例えば５０ｎｍの厚さのＩｎＧａＺｎＯ膜を、第２酸化物半導体膜５１として成膜する。
次に、図２６に示すように、第２酸化物半導体膜５１上に塗布法によって形成したフォトレジストを、５回目の写真製版工程により露光及び現像して、フォトレジストパターンＲＭ５５を形成する。露光及び現像されるフォトレジストには、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を用いる。
フォトレジストパターンＲＭ５５は、チャネル開口部１９近傍に第２半導体層５を形成するためのフォトレジストパターンＲＭ５５ａと、画素領域ＰＸ内に対向電極１１５（第４半導体層７）を形成するためのフォトレジストパターンＲＭ５５ｂと、ゲート端子部にゲート端子パッド２１３（第５半導体層８）を形成するためのフォトレジストパターンＲＭ５５ｃと、ソース端子部にソース端子パッド２１２（第６半導体層９）を形成するためのフォトレジストパターンＲＭ５５ｄとを含む。このとき、フォトレジストパターンＲＭ５５ａの厚さｈａが、フォトレジストパターンＲＭ５５ｂ，ＲＭ５５ｃ，ＲＭ５５ｄの厚さｈｂ，ｈｃ，ｈｄよりも厚くなるようにする。本実施の形態２では、厚さｈａが約２．５μｍ、厚さｈｂ，ｈｃ，ｈｄが約１．０μｍの厚さになるように形成した。
厚さの異なるレジストパターンは、例えば、基板１にフォトレジストを所望の最大膜厚（本実施の形態２では約２．５μｍ）となるように塗布法によって形成した後に、写真製版工程のフォトレジスト露光時に露光量を多段階で制御することで形成することができる。すなわち、フォトレジスト露光時に、露光の光を直接照射する領域と、露光の光を減光させて照射する領域と、露光の光を遮光する領域とに分けて処理を行う。
その後、フォトレジストの現像処理を実行すると、フォトレジストは、露光の光が直接照射された領域では完全に除去され、露光の光が遮光された領域では膜厚が最大膜厚のまま残存し、露光の光が減光された領域では膜厚が薄くなって残存する。本実施の形態２では、露光の光が遮光された領域にフォトレジストパターンＲＭ５５ａが形成され、露光の光が減光された領域にフォトレジストパターンＲＭ５５ｂ，ＲＭ５５ｃ，ＲＭ５５ｄが形成される。
なお、このように露光量を多段階に制御する方法としては、例えばグレイトーンまたはハーフトーンのフォトマスクを用いた公知の露光法を用いることができる。これらのフォトマスクでは、メタルのマスクパターンをスリット状に形成して、当該スリット状によって発生する光の回折現象を利用して露光の光を低減させたり、半透過膜のマスクパターンを形成して、当該半透過膜によって露光の光を低減させたりする等の方法が用いられる。
次に、図２７に示すように、フォトレジストパターンＲＭ５５ａ，ＲＭ５５ｂ，ＲＭ５５ｃ，ＲＭ５５ｄをエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチングにより第２酸化物半導体膜５１に対するパターニング処理を行うことにより、第２半導体層５が形成される。これと並行して、第２酸化物半導体膜５１のパターンが、スリット開口部ＳＬを備える第４半導体層７、ソース端子部の第５半導体層８、及び、ソース端子部の第６半導体層９のパターンと同じになる。
次に、基板１上の全体に酸素（Ｏ２）プラズマＯＰを照射して、フォトレジストパターンＲＭ５５を全体的にアッシングする。これにより、厚さの薄いフォトレジストパターンＲＭ５５ｂ，ＲＭ５５ｃ，ＲＭ５５ｄが除去されて、パターン化された第２酸化物半導体膜５１が露出される。これと並行して、厚さの厚いフォトレジストパターンＲＭ５５ａが薄膜化されて、図２８に示すように、厚さｈａよりも薄い厚さｈｅを有するフォトレジストパターンＲＭ５５ｅが第２半導体層５上に残存する。
その後、図２８に示すように、第２半導体層５がフォトレジストパターンＲＭｅで覆われている状態で、基板１の上側、つまり基板１の上主面（第２半導体層５、第４半導体層７、第５半導体層８及び第６半導体層９が形成されている面）側から、基板１にＵＶ光を照射する。この場合、フォトレジストパターンＲＭ５５ｅで覆われている領域では、ＵＶ光がフォトレジストパターンＲＭ５５ｅによって吸収（遮光）され、フォトレジストパターンＲＭ５５ｅで覆われていない領域では、ＵＶ光が照射される。したがって、フォトレジストパターンで覆われていない第２酸化物半導体膜５１は、ＵＶ光の照射によって選択的に導体化されて、第４半導体層７、第５半導体層８及び第６半導体層９が形成される。一方、フォトレジストパターンＲＭ５５ｅによって遮光される領域に形成された第２半導体層５は、半導体特性を維持する。
そして、第４半導体層７が画素領域ＰＸにおいて対向電極１１５として機能し、第５半導体層８がゲート端子１１３を保護するゲート端子パッド２１３として機能し、第６半導体層９がソース端子１１２を保護するソース端子パッド２１２として機能する。
その後、フォトレジストパターンを除去することで、図１４及び図１５に示されるように、本実施の形態２であるＦＦＳ方式のＬＣＤに用いられるＴＦＴ基板１００が作製される。
液晶表示パネルの組み立ては、まず、図１４及び図１５に示したＴＦＴ基板１００の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタ及び配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横界駆動のＦＦＳ方式の液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路及びバックライトユニット等を配設する工程を行うことによってＦＦＳ方式のＬＣＤが完成する。
なお、以上に説明した製造工程において、ＴＦＴ基板１００の表示領域２４に本実施の形態２の画素ＴＦＴ３０を形成するのと同時に、ＴＦＴ基板１００の額縁領域２３に実施の形態１やその変形例で説明した駆動用ＴＦＴ４０を形成してもよい。この場合は、ＬＣＤの額縁領域を狭くすることができ、かつ外付けの駆動回路基板が不要になるので、低コストでＦＦＳ方式のＬＣＤを作製することができる。
＜実施の形態２のまとめ＞
本実施の形態２に係る画素ＴＦＴ３０を有するＴＦＴ基板１００においては、実施の形態１やその変形例において説明したＴＦＴ特性の向上効果を有する。また、画素電極１５を、第１半導体層４ａ，４ｂを形成する工程と並行して形成することができ、対向電極１１５を、第２半導体層５を形成する工程と並行して形成することができる。これにより、画素ＴＦＴ３０を有するＦＦＳ方式用のＴＦＴ基板１００の製造工程において、写真製版工程の回数を低減することができる。この結果、高移動度の酸化物半導体を備えたＴＦＴ基板の製造工程の簡略化、ひいては当該ＴＦＴ基板を有し、広い視野角と明るい表示特性とを兼ね備えたＬＣＤの製造工程の簡略化を図ることができ、ＬＥＤの生産効率を向上させ、製造コストを低減することができる。
また、ソース配線１２下に、導体化された第３半導体層６ａを備えるので、ソース配線１２及び第３半導体層６ａの配線がパターン不良や異物等によって断線したとしても、もう一方の配線でカバーすることができる。したがって、ソース配線１２の断線による表示の線欠陥不良を防止することができる。
さらに、ＴＦＴ基板１００上の表示領域に形成される画素ＴＦＴとともに、額縁領域２３に駆動用ＴＦＴ形成することによって、走査信号駆動回路２５及び表示信号駆動回路２６の少なくともいずれか１つを作製した場合には、走査信号駆動回路２５及び表示信号駆動回路２６の小型化を図ることができる。これにより、ＴＦＴ基板１００において額縁領域２３に走査信号駆動回路２５及び表示信号駆動回路２６を収めることが可能となるため、走査信号駆動回路２５及び表示信号駆動回路２６を低コスト化できると共に額縁領域２３を狭くすることができる。
またこれらの駆動回路をＴＦＴ基板１００上に設けることで、駆動ＩＣ（Integrated Circuit）をＦＰＣ（Flexible Printed Circuits）で実装する従来の形態が不要となる。このため、四角形だけでなく、円形や曲線など様々な外郭形状を有するＬＣＤの提供が可能になる。
なお、本実施の形態２では、ＵＶ光を用いて、第３半導体層６〜第６半導体層９を形成する。このような構成によれば、新たなマスクパターンを形成する必要がないので、写真製版の工程を低減することができる。
なお、本発明の実施の形態及び変形例で用いる材料は、製造工程で説明した材料に限ることなく、他の材料を適宜組み合わせて用いることが可能である。
例えば、上記の実施の形態及び変形例では、第１酸化物半導体膜及び第２酸化物半導体膜層として、ＩｎとＧａとＺｎとを含む酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を適用して説明した。しかし、各半導体層の材料はこれに限ることはなく、例えば、これらの金属を適宜組み合わせた酸化物半導体であるＩｎ−Ｏ、Ｇａ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｇａ−Ｚｎ−Ｏを用いることができる。またこれらの金属酸化物以外にも、例えばハフニウム（Ｈｆ）、すず（Ｓｎ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）等の酸化物を適宜組み合わせた酸化物半導体を、各半導体層の材料に用いてもよい。
また半導体層の材料としては、酸化物系の半導体に限らず、１３族のＡｌ、Ｇａ、Ｉｎから選ばれる元素と１５族の窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）から選ばれる元素とを組み合わせたいわゆるＩＩＩ−Ｖ族の化合物半導体、例えば、Ｇａ−Ａｓ、Ｇａ−Ｐ、Ｉｎ−Ｐ、Ｉｎ−Ｓｂ、Ｉｎ−Ａｓ、Ａｌ−Ｎ、Ｇａ−Ｎ、Ａｌ−Ｇａ−Ｎ、あるいはこれらに他の元素を添加した半導体材料を用いてもよい。これらの半導体材料は特に実施の形態１並びに変形例１及び２で説明したＴＦＴ基板に好適に用いることができる。
さらに、半導体層の材料としては、１４族の半導体元素である炭素（Ｃ）を用いたカーボンナノチューブ、グラフェン、従来公知のＳｉ、Ｇｅ、及び、これらの元素を組み合わせた半導体材料を用いることも可能である。これらの半導体材料についても、特に実施の形態１並びに変形例１及び２で説明したＴＦＴ基板に好適に用いることができる。
これらの半導体材料を酸化物層に用いた場合でも、上記実施の形態で説明した本発明の効果を奏することが可能であり、酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料を用いる場合に特に有効である。
なお、以上の説明では、ＦＦＳ方式の液晶表示装置について説明したが、これに限ったものではなく、ＴＮ方式またはＶＡ（Vertical Alignment）方式など他の方式の液晶表示装置にも適用することができる。また、液晶に限らず、無機あるいは有機のエレクトロルミネッセンス（Electroluminescence：ＥＬ）材料を画素領域に備えた自発光型の表示装置用のＴＦＴ基板にも適用することができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 基板、２ ゲート電極、３ ゲート絶縁膜、４，４ａ，４ｂ 第１半導体層、５ 第２半導体層、６，６ａ，６ｂ 第３半導体層、７ 第４半導体層、１２ ソース配線、１３ ゲート配線、１４ 部分領域、１５ 画素電極、１６ ソース電極、１７ ドレイン電極、１８ 層間絶縁膜、１９ チャネル開口部、２５ 走査信号駆動回路、２６ 表示信号駆動回路、３０ 画素ＴＦＴ、４０ 駆動用ＴＦＴ、１００ ＴＦＴ基板、１１５ 対向電極。

Claims (13)

  1. 基板上に配設されたゲート電極と、
    前記ゲート電極を覆う第１絶縁膜と、
    前記ゲート電極上の前記第１絶縁膜上に配設され、平面視にて前記ゲート電極上の前記第１絶縁膜の一部である部分領域と隣接する第１半導体層と、
    少なくとも一方が前記第１絶縁膜及び前記第１半導体層上に配設され、前記部分領域を平面視にて挟むソース電極及びドレイン電極と、
    前記ソース電極の一部及び前記ドレイン電極の一部を除いて前記ソース電極及び前記ドレイン電極上に配設され、前記部分領域上方に開口部が設けられた第２絶縁膜と、
    前記第２絶縁膜上に配設され、前記ソース電極の前記一部、及び、前記ドレイン電極の前記一部と接触され、かつ、前記開口部を通して前記部分領域及び前記第１半導体層と接触された第２半導体層と
    を備える、薄膜トランジスタ。
  2. 請求項１に記載の薄膜トランジスタであって、
    前記第１半導体層及び前記第２半導体層は、酸化物半導体を含む、薄膜トランジスタ。
  3. 請求項１または請求項２に記載の薄膜トランジスタであって、
    前記第１半導体層のキャリア密度が、前記第２半導体層のキャリア密度よりも高い、薄膜トランジスタ。
  4. 請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタであって、
    前記第２半導体層上に配設された第３絶縁膜をさらに備える、薄膜トランジスタ。
  5. 請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタであって、
    前記第１半導体層が前記ソース電極下に配設されている場合には、前記第１半導体層は、平面視にて前記ソース電極から前記部分領域側にはみ出して配設され、
    前記第１半導体層が前記ドレイン電極下に配設されている場合には、前記第１半導体層は、平面視にて前記ドレイン電極から前記部分領域側にはみ出して配設されている、薄膜トランジスタ。
  6. 請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタと、
    前記基板と、
    前記基板上にて交差され、前記薄膜トランジスタと接続されたゲート配線及びソース配線と、
    前記ゲート配線と前記ソース配線とで規定された領域に配設され、前記ドレイン電極と接触された、第３半導体層を含む画素電極と、
    前記画素電極上方に前記画素電極と絶縁された状態で配設された、第４半導体層を含む対向電極と
    を備え、
    前記画素電極の前記第３半導体層は、前記第１半導体層と同層であり、
    前記対向電極の前記第４半導体層は、前記第２半導体層と同層である、薄膜トランジスタ基板。
  7. 請求項６に記載の薄膜トランジスタ基板であって
    前記ソース配線下に配設され、前記第３半導体層と同層の半導体層をさらに備える、薄膜トランジスタ基板。
  8. 請求項６または請求項７に記載の薄膜トランジスタ基板であって、
    前記対向電極は、
    複数のスリット開口部を有するか、または、櫛歯形状を有する、薄膜トランジスタ基板。
  9. 請求項６から請求項８のうちのいずれか１項に記載の薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板との間に液晶層を挟持する対向基板と
    を備える、液晶表示装置。
  10. 請求項９に記載の液晶表示装置であって、
    前記薄膜トランジスタ基板上に配設され、前記薄膜トランジスタと同様の薄膜トランジスタを含む駆動回路をさらに備える、液晶表示装置。
  11. （ａ）基板上に互いに接続されたゲート電極及びゲート配線を形成する工程と、
    （ｂ）前記ゲート電極を覆う第１絶縁膜を形成する工程と、
    （ｃ）前記ゲート電極上の前記第１絶縁膜上に、平面視にて前記ゲート電極上の前記第１絶縁膜の一部である部分領域を平面視にて挟む一対の第１半導体層を形成し、かつ、前記第１絶縁膜上に、前記一対の第１半導体層と分離されて、前記一対の第１半導体層を平面視にて挟む一対の第３半導体層を形成する工程と、
    （ｄ）前記一対の第３半導体層に、電気抵抗を低減する導体化を選択的に行う工程と、
    （ｅ）前記一対の第１半導体層の一方の少なくとも一部及び前記一対の第３半導体層の一方の少なくとも一部の上にソース電極を形成し、前記一対の第１半導体層の他方の少なくとも一部及び前記一対の第３半導体層の他方の少なくとも一部の上に、前記ソース電極と協働して前記部分領域を平面視にて挟むドレイン電極を形成し、かつ、前記一対の第３半導体層の前記一方上に、前記ソース電極と接続されたソース配線を形成する工程と、
    （ｆ）前記ソース電極の一部及び前記ドレイン電極の一部を除いて前記ソース電極及び前記ドレイン電極上に、前記部分領域上方に開口部が設けられた第２絶縁膜を形成する工程と、
    （ｇ）前記第２絶縁膜上に、前記ソース電極の前記一部、及び、前記ドレイン電極の前記一部と接触され、かつ、前記開口部を通して前記部分領域及び前記一対の第１半導体層と接触された第２半導体層を形成し、かつ、前記一対の第３半導体層の前記他方上に、前記第２絶縁膜を介して第４半導体層を形成する工程と、
    （ｈ）前記第４半導体層に、電気抵抗を低減する導体化を選択的に行う工程と
    を備える、薄膜トランジスタ基板の製造方法。
  12. 請求項１１に記載の薄膜トランジスタ基板の製造方法であって、
    前記工程（ｄ）は、前記基板の下側から紫外線を照射する工程を含む、薄膜トランジスタ基板の製造方法。
  13. 請求項１１または請求項１２に記載の薄膜トランジスタ基板の製造方法であって、
    前記工程（ｇ）は、前記第２半導体層及び前記第４半導体層上にフォトレジストパターンを形成する工程を含み、
    前記工程（ｈ）は、
    （ｈ−１）前記第４半導体層上の前記フォトレジストパターンを除去することと、前記第２半導体層上の前記フォトレジストパターンを残すこととを並行して行う工程と、
    （ｈ−２）前記第２半導体層が前記フォトレジストパターンによって覆われている状態で、前記基板の上側から前記基板に紫外線を照射する工程と
    を含む、薄膜トランジスタ基板の製造方法。
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