JP7245871B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP7245871B2
JP7245871B2 JP2021104136A JP2021104136A JP7245871B2 JP 7245871 B2 JP7245871 B2 JP 7245871B2 JP 2021104136 A JP2021104136 A JP 2021104136A JP 2021104136 A JP2021104136 A JP 2021104136A JP 7245871 B2 JP7245871 B2 JP 7245871B2
Authority
JP
Japan
Prior art keywords
electrode
layer
tft
film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021104136A
Other languages
English (en)
Other versions
JP2021157195A (ja
Inventor
和式 井上
耕治 小田
顕祐 長山
Original Assignee
トライベイル テクノロジーズ， エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by トライベイル テクノロジーズ， エルエルシー filed Critical トライベイル テクノロジーズ， エルエルシー
Priority to JP2021104136A priority Critical patent/JP7245871B2/ja
Publication of JP2021157195A publication Critical patent/JP2021157195A/ja
Application granted granted Critical
Publication of JP7245871B2 publication Critical patent/JP7245871B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G02F1/133707—Structures for producing distorted electric fields, e.g. bumps, protrusions, recesses, slits in pixel electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/08—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 light absorbing layer
    • G02F2201/086—UV absorbing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements
    • G02F2201/501—Blocking layers, e.g. against migration of ions

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は、液晶表示装置を構成する薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）基板および薄膜トランジスタ（ＴＦＴ）基板の製造方法に関する。
従来の一般的な薄型パネルの一つである液晶表示装置(Liquid Crystal Display：ＬＣＤ)は、低消費電力や小型軽量といったメリットを生かして、パーソナルコンピュータや携帯情報端末機器の表示モニタやＴＶ用途などに広く用いられている。また、車載用としてもカーナビゲーション製品や計器表示用モニタへの適用が進められている。
このようなＬＣＤ等の電気光学装置では、パネル面内にマトリクス状に配置された薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を画像表示の駆動素子とするアクティブマトリクス基板（以下、「ＴＦＴ基板」と称す）が、一般的に用いられている。ＴＦＴ基板を用いたＬＣＤ（ＴＦＴ－ＬＣＤ）では、広視野角化、高精細化、高品位化など、表示性能の向上の要求とともに、ＴＦＴ基板の製造工程を簡略化した低コスト化の要求もある。
従来の一般的なＴＦＴ－ＬＣＤは、各々が画素電極およびそれに接続したＴＦＴ（画素ＴＦＴ）を備える複数の画素がマトリックス状に配設されたＴＦＴ基板（素子基板）と、画素電極に対向して配置される対向電極およびカラーフィルタ（ＣＦ）等を備えた対向基板（ＣＦ基板）とが、液晶層を挟持して貼り合せられた液晶パネルを基本構造として有する。この液晶パネルに偏光子等が取り付けられてＴＦＴ－ＬＣＤは構成されている。例えば光を透過させて画像表示を行う透過型ＬＣＤには、液晶パネルの背面側にバックライト（ＢＬ）が設けられる。
ＴＮ（Twisted Nematic）と呼ばれる方式（ＴＮ方式）の液晶パネルにおいては、液晶を駆動する電界を発生するための画素電極と対向電極とが、液晶層を挟んで、それぞれＴＦＴ基板と対向基板とに配設される。例えば特許文献１には、このＴＦＴ基板の構成および製造方法が示されている。またＴＮ方式の液晶パネルにおいては、液晶を駆動する電界がＴＦＴ基板（および対向基板）の面に対して垂直方向に印加されることから、縦電界液晶駆動方式とも呼ばれている。ＴＮ方式に代表される縦電界駆動仕様の液晶パネルは、一般的に画像表示の視野角が狭いという問題がある。
一方で、例えば特許文献２に開示されているような横電界の液晶駆動方式であるＩＰＳ（In Plane Switching：ＩＰＳは（株）ジャパンディスプレイの登録商標）方式のＬＣＤ（ＩＰＳ－ＬＣＤ）が、広視野角という特徴を有する表示装置として広く知られている。しかし、ＩＰＳ－ＬＣＤは、画素表示部での開口率の低さ、および透過率の低さといった問題も有しており、明るい表示特性を得ることが困難である。これは、ＩＰＳ－ＬＣＤに用いられる櫛歯形状の画素電極の上方では液晶を駆動させるための電界が有効に働かず、画素電極上の一部の液晶が動作しないことが主な理由である。この問題を改善するために、例えば特許文献３に開示されているようなＦＦＳ（Fringe Field Switching：フリンジ電界駆動）方式のＬＣＤ（ＦＦＳ－ＬＣＤ）が提案されており、高視野角を有するＬＣＤとして広く用いられるようになった。
ところで、従来からＬＣＤ用のＴＦＴ基板に配設される画素ＴＦＴには、一般的にアモルファスシリコン（ａ－Ｓｉ）が半導体のチャネル層として用いられてきた。その主な理由として、ａ－Ｓｉは、アモルファスであるがゆえに大面積基板上でも特性の均一性がよい膜が形成できること、また、ａ－Ｓｉの成膜を含むプロセス温度が約３００℃以下であり、比較的低温にできることから耐熱性に劣る安価なガラス基板上でも製造できることが挙げられる。特にＴＶ用途のように、表示エリアが広く、かつ低コスト化が要求されるＬＣＤの製造プロセスとチャネル層がａ－ＳｉからなるＴＦＴとは整合性がよい。
ａ－Ｓｉからなるチャネル層を有する画素ＴＦＴは、通常、逆スタガ構造と呼ばれるＴＦＴ構造がよく用いられる。逆スタガ構造のＴＦＴを用いることにより、例えば特許文献１に製造方法が開示されているように、ＴＮ方式のＴＦＴ基板を効率よく低コストで製造できる利点がある。このような逆スタガ構造のＴＦＴは、バックチャネルエッチング（ＢＣＥ）工程を必要とするＢＣＥ型と呼ばれるＴＦＴ構造がベースとなっており、ａ－Ｓｉを用いたＢＣＥ型ＴＦＴは、画素ＴＦＴとして好適に用いることができる。
しかしながら、ａ－Ｓｉを用いたＴＦＴは、移動度が０．５ｃｍ２／Ｖｓｅｃ前後と小さいことから、画素ＴＦＴの駆動用として高い移動度が要求される駆動回路のＴＦＴ（駆動ＴＦＴ）を構成することがかなり難しいという問題がある。したがって、一般的なＬＣＤの駆動回路には、高移動度ＴＦＴや容量素子が集積された駆動用のＩＣチップが、外部から液晶パネルに取り付けられて構成されている。このため、液晶パネルの周辺領域に、外付けのＩＣを取り付けるスペースが必要となり、ＬＣＤ製品の小型化や低価格化（製造の低コスト化）に限界があった。
一方、アモルファスではなく微結晶化（Micro Crystalline）または多結晶化（Poly Crystalline）されたＳｉをチャネル層とするＴＦＴでは、１０ｃｍ２／Ｖｓｅｃを超える高移動度を得ることができる。そこで、例えば特許文献４では、多結晶Ｓｉをチャネル層として用いることによって、画素ＴＦＴと駆動ＴＦＴを同一基板上に形成する技術が開示されている。このようなＬＣＤは、外付けのＩＣが不要になるとともに、駆動ＴＦＴを画素ＴＦＴと同様に、写真製版工程を用いて形成することができるので、ＬＣＤを小型化できるとともに、製造コストを低減することが可能になる。
さらに近年になって、酸化物半導体をチャネル層に有するＴＦＴ（酸化物半導体ＴＦＴ）が開発された（例えば、特許文献５、特許文献６、非特許文献１）。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のもの、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系のものなどがある。
酸化物半導体は、組成を適正化することによって均一性のよいアモルファス状態の膜が安定的に得られ、かつ従来のａ－Ｓｉよりも一桁以上高い移動度（５ｃｍ２／Ｖｓｅｃ以上）を有するため、小型で高性能なＴＦＴを実現できるという利点がある。このため、酸化物半導体膜をチャネル層として用いても、画素ＴＦＴと駆動ＴＦＴを同一基板上に形成することができ、例えば特許文献７、８にこれらの技術が開示されている。
特開平１０－２６８３５３号公報 特開平１１－１１９２５２号公報 特開２００１－５６４７４号公報 特開平５－６３１９６号公報 特開２００４－１０３９５７号公報 特開２００５－７７８２２号公報 特開２０１１－２９５７９号公報 特開２０１１－４４６９９号公報
Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁～第492頁 Chio-Shun Chuang等著、「Photosensitivity of Amorphous IGZO TFTs for Active-Matrix Flat-Panel Displays」、SID DIGEST 2008年、第1215頁～第1218頁 Dharam Pal Gosain等著、「Instability of Amorphous Indium Gallium Zinc Oxide Thin Film Transistors under Light Illumination」、Japanese Journal of Applied Physics 2009年、第48巻、第03B018-1頁～第03B018-5頁
上述したように、同一基板上に画素ＴＦＴと駆動ＴＦＴとを形成することができれば、ＬＣＤ製品の小型化や低価格化を実現することができる。しかしながら、従来より画素ＴＦＴに好適に用いられてきたａ－Ｓｉをチャネル層として用いるＴＦＴでは、移動度が小さいために、高い移動度を必要とする画素駆動用の駆動ＴＦＴに用いることは困難であった。
また、特許文献１に開示されているように、ａ－Ｓｉをチャネル層として用いる逆スタガ構造のＢＣＥ型ＴＦＴを製造する場合、ａ－Ｓｉと金属膜との界面では良好なコンタクト特性が得られないために、チャネル層とソース電極との界面またはドレイン電極との界面に、ａ－Ｓｉにリン（Ｐ）のような１３族原子を添加して電子キャリアを増大して低抵抗化させたｎ型低抵抗Ｓｉ半導体層（オーミックコンタックト層）を設ける必要がある。このため、ソース電極及びドレイン電極を形成した後に、ａ－Ｓｉ半導体チャネル層の上のｎ型低抵抗Ｓｉ半導体層を除去してチャネル（バックチャネル）を形成する工程（ＢＣＥ工程）が必要である。
このとき、チャネル層とｎ型低抵抗半導体層は同じａ－Ｓｉ系材料のため、チャネル層のａ－Ｓｉ半導体層のみを残してｎ型低抵抗Ｓｉ半導体層のみを正確に選択的にエッチング除去することは難しく、大面積の基板の場合は、エッチング（除去）プロセスの均一性不良によるＴＦＴ特性の均一性不良が生じやすく、表示ムラ等の不良を発生させる問題があった。
特許文献２に開示された、移動度の高い微結晶Ｓｉまたは多結晶Ｓｉをチャネル層に用いて画素ＴＦＴと駆動ＴＦＴとを同一基板上に形成する技術においては、Ｓｉを結晶化させるために１０００℃に近い高温プロセスが必要となる。このため、新たに高温アニール炉等の装置の導入が必要になる。また、石英のような高価な高耐熱性基板を必要とするため、部材コストの増大を招くとともに、基板の大型化が困難であるために大型サイズのＬＣＤを製造することができないという問題があった。
Ｓｉを比較的低温で多結晶化させる方法として、エキシマレーザー等をＳｉに照射するレーザーアニール法がある。レーザー照射による多結晶化Ｓｉ技術は一般に低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）技術として広く知られており、一般的にはプロセス温度を５００℃以下にすることができる。しかしながら、この方法では、広い面積にわたるＳｉチャネル層を均一に結晶化させることが難しく、レーザーを広範囲にスキャンする際の精密な制御が必要となる。さらに新たにレーザー照射装置の導入が必要となり、製造コストの増大を招く。
また、結晶化Ｓｉを用いた場合でも、ＢＣＥ型ＴＦＴを製造する場合には、ａ－Ｓｉと同様に、ＢＣＥ工程のエッチング均一性の問題が残ってしまう。
特許文献５、６に開示された、酸化物半導体をチャネル層に用いて画素ＴＦＴと駆動ＴＦＴとを同一基板上に形成する技術は、上述したように、酸化物半導体の組成を適正化することによって均一性のよいアモルファス状態の膜が安定的に得られ、かつ従来のａ－Ｓｉよりも高い移動度を有するため、同一基板上に、高性能な画素ＴＦＴと駆動ＴＦＴとを小型で実現できるという利点がある。また、アモルファス酸化物の場合は、比較的低温のプロセスで製造することができるため、従来のａ－Ｓｉと同じ設備を用いてＴＦＴを製造することができるため、製造コストの増大を抑えることができる。
しかしながら、酸化物半導体をチャネル層に用いたＴＦＴは、光に対してＴＦＴ特性が劣化（光劣化）する問題があることが指摘されている（例えば、非特許文献２、３）。ＬＣＤの液晶パネルの周辺領域に形成される駆動回路の駆動ＴＦＴは、例えば周辺領域を遮光することによりＴＦＴ特性の光劣化を防止することができるが、表示領域の画素ＴＦＴは、背面側からのバックライト（ＢＬ）光や表面側からの外光に由来する漏れ光（迷光）がチャネル層に入光することによる光劣化が発生し、表示不良を生じさせる可能性があった。
また一方、上述したように、広い視野角を有する優れた画像表示特性を得るためには、ＦＦＳ－ＬＣＤが有効である。しかしながら、ＦＦＳ－ＬＣＤは、ＴＮ方式とは異なりＴＦＴ基板上に画素電極層と対向電極層とを配設する必要があるために、ＴＮ方式に比べて生産効率が落ち、製造コストの増大を招くという問題点があった。
この発明は上記問題点を解決するためになされたもので、良好な特性を有する画素ＴＦＴと駆動ＴＦＴとを同一基板上に低コストに形成できる表示装置の提供を目的とする。
この発明に係る表示装置は、基板上に、表示領域と、表示領域の周辺に設けられた額縁領域と、を有し、表示領域に配置された第１ゲート電極と、額縁領域に配置され、第１ゲート電極と同一組成の第２ゲート電極と、第１ゲート電極と第２ゲート電極とを覆うゲート絶縁層と、第１ゲート電極に平面視で重なり、かつ、ゲート絶縁層上に配置されたアモルファスシリコン層と、一部がアモルファスシリコン層に接して配置され、半導体特性を有する酸化物からなる第１コンタクト層と、第１コンタクト層とは離間して配置され、かつ、一部がアモルファスシリコン層に接して配置され、第１コンタクト層と同一組成の第２コンタクト層と、第１コンタクト層に接続する第１電極と、第２コンタクト層に接続し、第１電極と同一組成の第２電極と、第２ゲート電極に平面視で重なり、かつ、ゲート絶縁層上に配置され、第１コンタクト層と同一組成の酸化物半導体層と、一部が酸化物半導体層に接して配置され、第１電極と同一組成の第３電極と、第３電極と離間して配置され、かつ、一部が酸化物半導体層に接して配置され、第１電極と同一組成の第４電極と、表示領域内で、かつ第１ゲート電極が形成されていない領域に配置された電極と、を備え、電極は、第２電極に接続し、第１コンタクト層と同一組成である。
また、この発明に係る別の表示装置の薄膜トランジスタ基板は、基板上の所定の第１領域に配置され、第１導電膜からなる第１ゲート電極と、基板上の所定の第２領域に配置され、第１ゲート電極と同一組成の第１導電膜からなる第２ゲート電極と、第１ゲート電極と第２ゲート電極とを覆って基板上に配置されるゲート絶縁層と、一部が第１ゲート電極に平面視で重なり、かつ、ゲート絶縁層上に配置され、半導体特性を有する酸化物からなる第１コンタクト層と、一部が第１ゲート電極に平面視で重なり、かつ、第１コンタクト層と離間する第１離間部分を有してゲート絶縁層上に配置され、第１コンタクト層と同一組成の半導体特性を有する酸化物からなる第２コンタクト層と、第１コンタクト層上に配置され、第２導電膜からなる第１電極と、第１電極と離間する第２離間部分を有して第２コンタクト層上に配置され、第１電極と同一組成の第２導電膜からなる第２電極と、を備える。第１電極と第２電極との間に位置する第２離間部分は、第１コンタクト層と第２コンタクト層との間に位置する第１離間部分よりも広い。第１離間部分にて露出するゲート絶縁層上から第１電極上の一部と第２電極上の一部とに渡って配置され、かつ、第２離間部分にて露出する第１コンタクト層と第２コンタクト層とに接して配置され、アモルファスシリコンからなる第１半導体層と、第２ゲート電極に平面視で重なり、かつ、ゲート絶縁層上に配置され、第１コンタクト層および第２コンタクト層と同一組成の半導体特性を有する酸化物からなる第２半導体層と、一部が第２半導体層上に接して配置され、第１電極および第２電極と同一組成の第２導電膜からなる第３電極と、第３電極と離間して配置され、かつ、一部が第２半導体層上に接して配置され、第１電極および第２電極と同一組成の第２導電膜からなる第４電極と、所定の第１領域内かつ第１ゲート電極が形成される領域外に位置するゲート絶縁層上に配置され、かつ、第２電極に接続し、第１コンタクト層をなす半導体特性を有する酸化物と同一組成の導電特性を有する酸化物からなる画素電極と、をさらに備える。
この発明に係る表示装置の薄膜トランジスタ基板によれば、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴと酸化物半導体からなるチャネル層を有する駆動ＴＦＴとを同一基板上に低コストに形成できる。
この発明に係る表示装置の薄膜トランジスタ基板によれば、その製造工程において、ａ－Ｓｉチャネル層形成時のＢＣＥ工程のオーミックコンタクト層の選択的な除去が容易となり、ａ－Ｓｉ膜の半導体チャネル部の形状ならびに特性を均一性よく形成することができるため、画素領域の画素ＴＦＴの特性の均一性を向上させることができる。
また、この発明に係る別の表示装置の薄膜トランジスタ基板は、その製造工程において、ＢＣＥ工程が不要となり、ａ－Ｓｉ膜の半導体チャネル部の形状ならびに特性を均一性よく形成することができる。これによって、画素領域の画素ＴＦＴの特性の均一性を向上させることができる。
さらに、上記に記載のいずれの薄膜トランジスタ基板においても、画素表示領域の周辺領域に配設される駆動ＴＦＴの半導体チャネル層は、画素ＴＦＴのオーミックコンタクト層と同じ酸化物半導体膜で構成される。すなわち、同じ薄膜トランジスタ基板上に、駆動回路用として高移動度を有する高性能な駆動ＴＦＴを、画素ＴＦＴと一緒に効率よく形成することができる。
例えば、本発明に係る薄膜トランジスタ基板を用いることによって、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴと酸化物半導体からなるチャネル層を有する駆動ＴＦＴとを備える液晶表示装置用の薄膜トランジスタ基板を実現することができ、この薄膜トランジスタ基板を用いることによって、小型で高表示品質を有する液晶表示装置を低コストに提供することが可能になる。
実施の形態１または実施の形態２におけるＴＦＴ基板の全体構成を模式的に示す平面図である。 実施の形態１または実施の形態２における画素ＴＦＴおよび画素領域の構造を示す平面図である。 実施の形態１または実施の形態２における駆動ＴＦＴの構造を示す平面図である。 実施の形態１におけるＴＦＴ基板の構成の一部を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例１のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態１の変形例３のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態１の変形例４または実施の形態２の変形例３における画素ＴＦＴおよび画素領域の構造を示す平面図である。 実施の形態１の変形例４または実施の形態２の変形例３における駆動ＴＦＴの構造を示す平面図である。 実施の形態１の変形例４のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態１の変形例４のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例２のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の構成の一部を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。 実施の形態２の変形例３のＴＦＴ基板の製造工程を示す断面図である。
以下、本発明の実施の形態について、図面を参照して詳しく説明する。本発明の実施の形態におけるＴＦＴは、スイッチング素子として用いられ、広視野角を有するＦＦＳ方式の液晶表示装置（ＬＣＤ）のＴＦＴ基板において、画素用と駆動回路用に適用することができる。
＜実施の形態１＞
図１（ａ）は本実施の形態におけるＴＦＴ基板１００の全体構成を模式的に示す平面図である。同図に示すように、ＴＦＴ基板１００の面内は、表示領域１５０と、その表示領域１５０の周辺を囲んで設けられた額縁領域１６０（周辺領域）とに大きく分けられる。表示領域１５０は、複数の画素（画素領域）がマトリクス状に配列されてなり、各画素は第１薄膜トランジスタである画素ＴＦＴ３０を含む。
表示領域１５０には、複数のゲート配線１０２と複数のソース配線１１７とが互いに直交するように交差して配置され、各ゲート配線と各ソース配線との交差部に対応して画素領域ＰＸが設けられる。画素領域ＰＸには、画素ＴＦＴ３０およびその画素ＴＦＴ３０に電気的に接続された画素電極１６が設けられる。
額縁領域１６０には、各ゲート配線に駆動電圧を与える走査信号駆動回路７０及び各ソース配線に駆動電圧を与える表示信号駆動回路８０が配置されている。走査信号駆動回路７０により選択的に１本のゲート配線に電流が流れ、かつ、表示信号駆動回路８０により選択的に１本のソース配線に電流が流れた時に、それらの配線の交点に存在する画素の画素ＴＦＴ３０がオン状態となり、この画素ＴＦＴ３０に接続された画素電極１６に電荷が蓄積される。
走査信号駆動回路７０は、複数の駆動電圧発生回路を備える。図１（ｂ）は、１つの駆動電圧発生回路ＳＣを示す回路図である。表示信号駆動回路８０も同様に複数の駆動電圧発生回路（図示せず）を有して構成される。
駆動電圧発生回路ＳＣは、第２薄膜トランジスタである複数の駆動ＴＦＴを備え、例えば、図に示すように駆動ＴＦＴ４０と、駆動ＴＦＴ４１と、駆動ＴＦＴ４２とを備えている。ここで、各駆動ＴＦＴに流れる電流はドレイン電極からソース電極に流れるものとする。
駆動ＴＦＴ４０のドレインＤ１には、クロック信号ＣＬＫが与えられる。駆動ＴＦＴ４１のソースＳ２には接地電位ＶＳＳが与えられ、ドレインＤ２が駆動ＴＦＴ４０のソースＳ１に接続されている。駆動ＴＦＴ４２のドレインＤ３には電源電位ＶＤＤが与えられ、ソースＳ３が駆動ＴＦＴ４０のゲートＧ１に接続されている。なお、駆動ＴＦＴ４２のソースＳ３は、駆動ＴＦＴ４０と駆動ＴＦＴ４１との間の接続ノードＮ１にキャパシタＣ１を介して接続される。駆動ＴＦＴ４０および４１間の接続ノードＮ１が駆動電圧発生回路ＳＣの出力ノードとして機能し、対応するゲート配線、あるいはソース配線に駆動電圧を与える。駆動ＴＦＴ４２のゲートＧ３に与えられる信号によって駆動ＴＦＴ４２がオンすることにより、駆動ＴＦＴ４０がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力される。駆動ＴＦＴ４１のゲートＧ２に与えられる信号によって駆動ＴＦＴ４１がオンすることで、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。
詳細は後述するが、本実施の形態１では、画素ＴＦＴ３０のチャネル層には従来から実績のあるａ－Ｓｉが用いられる。したがって光劣化の少なく、表示特性の安定したＬＣＤを作製することができる。また駆動ＴＦＴ４０、４１、４２のチャネル層には酸化物半導体が用いられる。酸化物半導体は移動度が高いので、酸化物半導体をチャネル層に用いた駆動ＴＦＴ４０、４１、４２等を用いて走査信号駆動回路７０及び表示信号駆動回路８０を作製することにより、安定な動作を有する走査信号駆動回路７０及び表示信号駆動回路８０を得ることができる。また、走査信号駆動回路７０及び表示信号駆動回路８０の小型化も図ることができ、ＴＦＴ基板１００の額縁領域１６０に走査信号駆動回路７０及び表示信号駆動回路８０を小面積内に収めることが可能となる。そのため、走査信号駆動回路７０及び表示信号駆動回路８０を低コスト化できるとともに、額縁領域１６０の面積を小さくした狭額縁のＬＣＤを作製することができる。
（画素ＴＦＴおよび駆動ＴＦＴの構成）
次に、図面を参照して、画素ＴＦＴ３０および駆動ＴＦＴ４０の構成について詳しく説明する。なお、駆動ＴＦＴ４１および４２は、駆動ＴＦＴ４０と基本構成は同じであるので説明は省略する。また、本実施の形態１において、画素ＴＦＴ３０と駆動ＴＦＴ４０とが形成されるＴＦＴ基板１００は、光透過型の液晶パネルを構成するためのＴＦＴ基板であり、ＦＦＳ方式の横電界液晶駆動仕様を有する。
図２は、本実施の形態１における画素ＴＦＴ３０と画素領域ＰＸの一部分を示す平面図である。図３は、本実施の形態１における駆動ＴＦＴ４０の平面図である。これら画素ＴＦＴ３０と画素領域ＰＸと駆動ＴＦＴ４０とは、１つのＴＦＴ基板１００上に形成される。図４は、図２のＸ－Ｘ’部及び図３のＹ－Ｙ’部の断面構造を示す断面図である。以下、図２、図３および図４を参照して画素ＴＦＴ３０および駆動ＴＦＴ４０の構成を説明する。
図４に示すように、本実施の形態１における画素ＴＦＴ３０、駆動ＴＦＴ４０、画素領域ＰＸおよび共通電極部５０は、例えば、ガラス等の透明性絶縁性基板である基板１上に形成される。基板１上に、金属等の遮光性を有する第１導電膜からなる第１ゲート電極２、第２ゲート電極３および共通電極４が選択的に形成されている。第１ゲート電極２は、画素ＴＦＴ３０が形成される領域に形成され、画素ＴＦＴ３０のゲート電極として機能する。第２ゲート電極３は、駆動ＴＦＴ４０が形成される領域に形成され、駆動ＴＦＴ４０のゲート電極として機能する。
第１ゲート電極２、第２ゲート電極３等を被覆するように基板１上全面に、第１絶縁膜からなるゲート絶縁層５が形成されている。
画素ＴＦＴ３０の領域には、そのゲート絶縁層５上に、ａ－Ｓｉ膜６からなる第１半導体層７が形成される。第１半導体層７は、少なくとも一部が平面視で第１ゲート電極２に重なるよう配置される。
第１半導体層７の上には、半導体特性を有する酸化物膜８ａからなる半導体パターン９ａおよび半導体パターン１０ａが選択的に形成される。半導体パターン９ａと半導体パターン１０ａとは、平面視で第１半導体層７と重なる領域の一部において離間部分Ｗ１を有するように互いに距離を隔てて分離形成される。半導体パターン９ａは、第１半導体層７と後述する第１ソース電極１７との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。すなわち半導体パターン９ａはソースコンタクト層９である。また半導体パターン１０ａは、第１半導体層７と後述する第１ドレイン電極１８との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。すなわち半導体パターン１０ａはドレインコンタクト層１０である。一般にａ－Ｓｉ膜はｎ型キャリアを有するｎ型半導体なので、良好な電気特性で接続させるためにはソースコンタクト層９およびドレインコンタクト層１０もｎ型の半導体特性を有する酸化物膜８ａからなることが好ましい。
ソースコンタクト層９、ドレインコンタクト層１０およびゲート絶縁層５等を覆うように、第２導電膜からなる第１ソース電極１７および第１ドレイン電極１８が選択的に形成される。第１ソース電極１７は、ソースコンタクト層９上の少なくとも一部に接して形成され、第１ドレイン電極１８は、ドレインコンタクト層１０上の少なくとも一部に接し、かつ、後述する画素電極１６の一部領域と接続するよう形成される。
駆動ＴＦＴ４０の領域には、ゲート絶縁層５上に、ソースコンタクト層９およびドレインコンタクト層１０と同一組成を有し、半導体特性を有する酸化物膜８ａからなる第２半導体層１３が形成される。第２半導体層１３は、少なくとも一部が平面視で第２ゲート電極３と重なるように配置される。
第２半導体層１３上の一部およびゲート絶縁層５等を覆うように、第２導電膜からなる第２ソース電極１９および第２ドレイン電極２０が選択的に形成される。第２ソース電極１９と第２ドレイン電極２０とは、それぞれの一部が第２半導体層１３上に直接に接して配置される。第２ソース電極１９と第２ドレイン電極２０とは、第２半導体層１３と重なる一部領域において離間部分Ｗ２を有するように互いに距離を隔てて形成される。第２ソース電極１９と第２ドレイン電極２０とは、第１ソース電極１７と第１ドレイン電極１８と同一組成の第２導電膜からなる。上述した酸化物膜８ａからなる第２半導体層１３は、第２導電膜からなる第２ソース電極１９および第２ドレイン電極２０と直接接している場合でも良好な電気特性で接続することができる。
なお、図２から図４に示すように、平面視でソース配線１１７の下層および第１ソース電極１７の一部領域の下層かつゲート絶縁層５上に、酸化物膜８ｂからなる第１ソース電極下層配線１１およびソース下層配線２１７を形成してもよい。酸化物膜８ｂは、ソースコンタクト層９およびドレインコンタクト層１０と同一組成を有しながらも、導電特性を有する。また平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域の下層かつゲート絶縁層５上にも、酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５をそれぞれ形成するようにしてもよい。これらの下層配線は、それぞれソース配線１１７、第１ソース電極１７、第２ソース電極１９および第２ドレイン電極２０の補助配線および補助電極として機能し、例えば、配線、電極の一部にパターン欠陥等がある場合でも断線不良の発生を防止することができる。
また、図４に示すように、画素領域ＰＸには、ゲート絶縁層５上に、画素電極１６が形成される。画素電極１６も、ソースコンタクト層９およびドレインコンタクト層１０と同一組成を有しながらも、導電特性を有する酸化物膜８ｂからなる。上記の第１ドレイン電極１８は、画素電極１６上の一部領域に重なるように形成される。
第１ソース電極１７、第１ドレイン電極１８、第２ソース電極１９、第２ドレイン電極２０および画素電極１６を含む基板全面に、第２絶縁膜からなる保護絶縁層２１が形成される。共通電極部５０において、保護絶縁層２１およびその下層のゲート絶縁層５には、共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が開口されている。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、画素領域ＰＸにおいて、第３導電膜からなる対向電極２５が、保護絶縁層２１の上かつ平面視で画素電極１６と重なるように形成される。本実施の形態１では、図２に示すように、対向電極２５は、ゲート配線１０２およびソース配線１１７にて囲まれてなる複数の画素領域のそれぞれを接続するように連続した形状を有する。対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。これにより、対向電極２５には共通電極４から一定の共通電位信号が印加される。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。これによりＴＦＴ基板１００は、横電界駆動仕様であるＦＦＳ方式のＬＣＤに適用可能となる。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
次に、上記のＴＦＴ基板１００を用いた液晶表示パネルの構成を説明する。液晶表示パネルの構成は、まず、図２および図３に示したＴＦＴ基板１００の表面に配向膜、スペーサが配設される。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成されている。次に、別途準備された、カラーフィルタ及び配向膜等を備えた対向基板（図示せず）が、ＴＦＴ基板１００と対向するように配置される。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶が封止されて、横電界駆動のＦＦＳ方式の液晶表示パネルが構成される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等が配設されることによってＦＦＳ方式のＬＣＤが完成する。
（製造方法）
以下に、図面を参照して本実施の形態１のＴＦＴ基板１００上に形成されるＴＦＴの製造方法を説明する。図５から図１０は、実施の形態１におけるＴＦＴ基板１００の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図４に相当する。図５から図１０のそれぞれに図示するＸ－Ｘ’部及びＹ－Ｙ’部は、それぞれ図２に示すＸ－Ｘ’部および図３に示すＹ－Ｙ’部の断面部に対応している。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態１では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極等の材料である第１導電膜を形成する。なお、ゲート電極等が設けられる方を基板１の上主面とする。
第１導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態１では、第１導電膜としてＣｕ膜を、アルゴン（Ａｒ）ガスを用いたスパッタリング法で２００ｎｍの厚さに成膜した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図５に示されるように、基板１の上主面上に第１導電膜からなる第１ゲート電極２、第２ゲート電極３および共通電極４が形成される。
次に、第１ゲート電極２、第２ゲート電極３等を覆うように基板１の上主面の全面に第１絶縁膜からなるゲート絶縁層５を形成する。なお、第１絶縁膜は、ＴＦＴ部においてはゲート絶縁層５として機能するので一般的にはゲート絶縁膜と呼ばれる。本実施の形態１では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を成膜することで、ゲート絶縁層５を形成した。
次に、ゲート絶縁層５の上に、第１半導体層７の材料となるａ－Ｓｉ膜６を形成する。本実施の形態１では、ＣＶＤ法を用いて厚さ１００ｎｍのａ－Ｓｉ膜６を成膜する。その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ａ－Ｓｉ膜６をエッチングによりパターニングする。ここでは弗素を含む六フッ化硫黄（ＳＦ６）ガスと塩化水素（ＨＣｌ）ガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去することで、図６に示されるように、ゲート絶縁層５上において、平面視で第１ゲート電極２に重なる領域に、ａ－Ｓｉ膜６からなる第１半導体層７が形成される。
次に、第１半導体層７およびゲート絶縁層５上に、第２半導体層１３等の材料となる酸化物膜８ａを形成する。本実施の形態１では、酸化物膜８ａの形成には、ＩｎとＧａとＺｎを含む金属酸化物（例：ＩｎＧａＺｎＯ）が用いられる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ）］を用い、アルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスとの混合ガスを用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を成膜した。ＩｎＧａＺｎＯ膜は、一般的に１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型の半導体特性を示す。すなわち、本実施の形態１においては、酸化物膜８ａはｎ型の半導体特性を有する。スパッタリング法によってＩｎＧａＺｎＯ膜を形成する場合は、例えばＡｒガスとＯ２ガスの混合比率を変えることによって、ＩｎＧａＺｎＯ膜の電子キャリア密度の大小を制御することができる。
その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、酸化物膜８ａをエッチングによりパターニングする。ここではシュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。図７に示されるように、画素ＴＦＴ３０では、それぞれが第１半導体層７の一部領域に重なって配置され、互いが離間部分Ｗ１により分離されたソースコンタクト層９およびドレインコンタクト層１０が形成される。このように形成されたソースコンタクト層９およびドレインコンタクト層１０は、半導体特性を有する酸化物膜８ａであるＩｎＧａＺｎＯからなる。また、駆動ＴＦＴ４０では、ゲート絶縁層５の上において、平面視で第２ゲート電極３に重なる領域に、ＩｎＧａＺｎＯからなる第２半導体層１３が形成される。すなわち、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の酸化物膜８ａからなる第２半導体層１３が形成される。
ソースコンタクト層９およびドレインコンタクト層１０はｎ型半導体であり、ソースコンタクト層９は、第１半導体層７と後述する第１ソース電極１７との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。またドレインコンタクト層１０は第１半導体層７と後述する第１ドレイン電極１８との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。当該機能を充分得るためには、ソースコンタクト層９およびドレインコンタクト層１０は、１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型半導体からなることが好ましい。比抵抗値でいえば、０．１Ω・ｃｍ以上１×１０６Ω・ｃｍ以下であることが好ましい。そして、ソースコンタクト層９とドレインコンタクト層１０との間に位置する第１半導体層７にチャネル領域（バックチャネル領域）ＣＬ１が形成される。
ソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３をパターニングするときのシュウ酸系溶液は弱酸性の液体である。ａ－Ｓｉ膜６からなる第１半導体層７は、本実施の形態で用いた５重量％濃度の水溶液に限らず、一般的なシュウ酸系の溶液にエッチングされることはない。これにより、十分なエッチング選択比が確保される。したがって、大型の基板１を用いてＴＦＴ基板１００を作製する場合でも、第１半導体層７上のソースコンタクト層９およびドレインコンタクト層１０のみを均一性よく選択エッチングすることができ、その結果、第１半導体層７に良好な第１チャネル領域ＣＬ１を形成することができる。
駆動ＴＦＴ４０において、平面視で第２ゲート電極３に重なる領域に形成されるＩｎＧａＺｎＯからなる第２半導体層１３は、駆動ＴＦＴ４０の半導体チャネル層として機能する。当該機能を充分得るためには、第２半導体層１３は、上述のソースコンタクト層９およびドレインコンタクト層１０と同様に、１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有していることが好ましい。比抵抗値でいえば、０．１Ω・ｃｍ以上１×１０６Ω・ｃｍ以下であることが好ましい。本実施の形態１では、ソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３とは同一のプロセスで形成する。そのため、第２半導体層１３は、ソースコンタクト層９およびドレインコンタクト層１０と同じ半導体特性を有する酸化物膜８ａからなる。すなわち第２半導体層１３は、ソースコンタクト層９およびドレインコンタクト層１０と同一組成のＩｎＧａＺｎＯからなる。
また、本実施の形態１では、図７に示すように、この第３回目の写真製版工程で、ソースコンタクト層９およびドレインコンタクト層１０と同一組成のＩｎＧａＺｎＯからなる酸化物膜８ａを用いて、画素領域ＰＸに画素電極１６のパターンが形成される。さらに、後述する第１ソース電極１７に平面視で重なる領域、および図２に示すソース配線１１７に平面視で重なる領域に、第１ソース電極下層配線１１およびソース下層配線２１７のパターンが形成される。また、後述する第２ソース電極１９および後述する第２ドレイン電極２０に平面視で重なる領域に、それぞれ第２ソース電極下層配線１４および第２ドレイン電極下層配線１５のパターンが形成される。
次に、図８に示されるように、例えば低圧水銀灯を用いて、基板１に対して裏面側から全面に紫外線（ＵＶ）光を照射する。この処理を行うことで、基板１を透過したＵＶ光が照射される酸化物膜８ａのパターン領域、すなわち画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が、半導体から導電体に変化する。すなわち、この光照射プロセスにより、導電特性を有する酸化物膜８ｂからなる画素電極１６、ソース下層配線２１７、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が形成される。このときの導電体部の比抵抗値は、１×１０－２Ω・ｃｍ程度以下であることが好ましい。すなわち、本実施の形態１のＩｎＧａＺｎＯに代表される酸化物膜の場合では、電子キャリア密度が１×１０１９個／ｃｍ３以上であることが好ましい。
一方、第１ゲート電極２、第２ゲート電極３および共通電極４と平面視で重なる領域に位置する酸化物膜８ａは、ＵＶ光が遮光されるため半導体としての特性が維持される。すなわち、第１ゲート電極２と平面視で重なる領域に位置するソースコンタクト層９およびドレインコンタクト層１０をなす酸化物膜８ａは、半導体特性を維持する。また、第２ゲート電極３と平面視で重なる領域に位置する第２半導体層１３をなす酸化物膜８ａも半導体特性を維持する。
ＵＶ光としては、４５０ｎｍ以下の波長領域に強度ピークを有するものを用いると、酸化物膜８ａを効率よく導電体化できるので好ましい。なお、本実施の形態１では低圧水銀灯を照射したが、これに限られることなく、例えば紫外線レーザー光を用いることも可能である。
次に、ソース電極、ドレイン電極等の材料である第２導電膜を成膜する。本実施の形態１では、Ｃｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２導電膜をエッチングによりパターニングする。ここでは、第１導電膜のときと同様に、過硫酸アンモニウム系溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図９に示されるように、第１ソース電極１７、第１ドレイン電極１８、第２ソース電極１９および第２ドレイン電極２０が形成される。
第１ソース電極１７は、平面視でソースコンタクト層９と重なり、第１ソース電極下層配線１１まで跨るように形成されている。第１ソース電極１７はソースコンタクト層９を通して第１半導体層７と電気的に接続されている。第１ドレイン電極１８は、平面視でドレインコンタクト層１０と重なり、画素電極１６の一部と重なる領域まで跨るように形成される。第１ドレイン電極１８はドレインコンタクト層１０を通して第１半導体層７と電気的に接続されている。さらに画素電極１６が第１ドレイン電極を通して第１半導体層７と電気的に接続されている。そして、第１ソース電極１７と第１ドレイン電極１８の離間部分Ｗ１には、下層のａ－Ｓｉ膜６からなる第１半導体層７の表面が露出した領域が形成され、画素ＴＦＴ３０の第１チャネル領域ＣＬ１として機能する。
第２ソース電極１９は、平面視で第２半導体層１３の一部領域と重なり、第２ソース電極下層配線１４まで跨るように形成されている。第２ドレイン電極２０は、平面視で第２半導体層１３の一部領域と重なり、第２ドレイン電極下層配線１５まで跨るように形成されている。そして、平面視で第２ゲート電極３と重なる領域では、第２ソース電極１９と第２ドレイン電極２０との間には、第２半導体層１３の表面が露出した離間部分Ｗ２を有する分離領域が形成され、駆動ＴＦＴ４０の第２チャネル領域ＣＬ２として機能する。
次に、第１ソース電極１７、第１ドレイン電極１８、第２ソース電極１９、第２ドレイン電極２０および画素電極１６を含む基板１の上主面の全面に、保護絶縁層２１の材料である第２絶縁膜が形成される。本実施の形態１では、ＣＶＤ法を用いて、ＳｉＯ膜を１００ｎｍ、ＳｉＮ膜を２００ｎｍの厚さでこの順に積層して成膜することで、保護絶縁層２１を形成した。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、保護絶縁層２１のＳｉＯ膜とＳｉＮ膜、およびゲート絶縁層５のＳｉＮ膜を順次エッチングすることによりパターニングする。ここでは六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図１０に示されるように、保護絶縁層２１およびゲート絶縁層５に、共通電極４の表面の一部が露出するような共通電極部コンタクトホール２２が形成される。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
次に、共通電極コンタクトホールを含む保護絶縁層２１の上に対向電極２５の材料となる第３導電膜を形成する。本実施の形態１では、第３導電膜として光透過性の酸化物導電膜であるＩＴＯ膜を用いる。ＩＴＯは、酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合酸化物膜であり、それらの混合比は、例えばＩｎ２Ｏ３：ＳｎＯ２＝９０：１０（重量％）である。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここではスパッタリング法で、Ａｒに水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で成膜した。
その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３導電膜である非晶質ＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図４に示されるように、透光性の対向電極２５が形成される。対向電極２５は、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。また対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
以上のように、本実施の形態１によれば、チャネル層がａ－Ｓｉ膜６からなる第１半導体層７である画素ＴＦＴ３０と、チャネル層が酸化物膜８ａからなる第２半導体層１３である駆動ＴＦＴ４０との両方が、ひとつの基板１上に形成されたＦＦＳ仕様のＴＦＴ基板１００を、６回の写真製版工程で作製することができる。
液晶表示パネルの組み立ては、まず、図２および図３に示したＴＦＴ基板１００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタおよび配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板１００と対向して貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横電界液晶駆動のＦＦＳ方式の液晶表示パネルが作製される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。
（効果）
本実施の形態１のＴＦＴ基板１００は、表示領域１５０に設けられる画素表示用のＴＦＴを光劣化の少ないａ－Ｓｉ膜６からなる半導体層を含む画素ＴＦＴ３０（第１ＴＦＴ）で構成する。ＴＦＴ基板１００は、表示領域１５０の周辺に位置する額縁領域１６０には画素ＴＦＴ３０を駆動するための駆動回路を内蔵し、その駆動回路に設けられるＴＦＴをａ－Ｓｉ膜６に比べて高い移動度を有する酸化物膜８ａからなる半導体層を含む駆動ＴＦＴ４０（第２ＴＦＴ）で構成する。ＦＦＳ方式の横電界液晶駆動用の画素電極１６と対向電極２５のふたつの電極のうち、画素電極１６を導電体化させた酸化物膜８ｂを用いて構成する。これらにより、高表示品質で信頼性が高く、かつ狭額縁のＬＣＤを低コストで製造することができるようになる。
また、実施の形態１のＴＦＴ基板１００は、画素ＴＦＴ３０および駆動ＴＦＴ４０の各ゲート電極、ゲート絶縁層、各ソース電極及び各ドレイン電極を同一材料で共通化するような構成としたので、製造工程の簡略化と低コスト化をはかることができる。
さらに、画素ＴＦＴ３０のａ－Ｓｉ膜６からなる第１半導体層７と第１ソース電極１７および第１ドレイン電極１８との良好な電気的接続（オーミックコンタクト）を得るためのソースコンタクト層９およびドレインコンタクト層１０を、駆動ＴＦＴ４０の第２半導体層１３を構成する酸化物膜８ａを利用して構成するようにした。これにより、従来のｎ型低抵抗Ｓｉ半導体膜からなるソースコンタクト層９およびドレインコンタクト層１０に比べると、ａ－Ｓｉ膜６からなる第１半導体層７との良好な選択エッチングが可能となる。したがって、大型の基板１を用いた場合でも、ａ－Ｓｉ膜６からなる第１半導体層７上のソースコンタクト層９およびドレインコンタクト層１０を均一性よくエッチングすることができるとともに、ａ－Ｓｉ膜６からなる第１半導体層７の表面（第１チャネル領域ＣＬ１）のプロセスダメージを抑制することができる。これにより、特性ならびに信頼性に優れる画素ＴＦＴ３０を得ることができる。
以上により、表示ムラがなく良好な表示品質を有するとともに、信頼性に優れるＬＣＤを製造することができる。
なお、実施の形態１では、第２絶縁膜をＳｉＯ膜とＳｉＮ膜の積層膜としたが、ＳｉＮ膜やＳｉＯ膜、ＳｉＯＮ膜の単層膜としてもよく、ＳｉＮ膜とＳｉＯ膜からなる２層以上の積層膜としても良い。また、第１絶縁膜をＳｉＮ膜の単層膜としたが、ＳｉＯ膜やＳｉＯＮ膜の単層膜としてもよく、ＳｉＮ膜とＳｉＯ膜からなる２層以上の積層膜としてもよい。
実施の形態１の製造工程において、酸化物膜８ｂからなる画素電極１６、ソース下層配線２１７、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を、図８に示されるように、基板１に対して裏面側からＵＶ光を照射することによって導電体化させるようにしたが、これに限らず、例えば図１１に示されるように、フォトレジスト材からなるフォトレジストパターンＰＲ９およびＰＲ１０を形成し、これらをマスクとして基板に対して表面側からＵＶ光を照射するようにしてもよい。
この場合は、フォトレジストパターンＰＲ９およびＰＲ１０を形成するための新たな写真製版工程が必要となるが、ＵＶ光を直接、酸化物膜８ａに照射することができるので、より効率よく、半導体特性を有する酸化物膜８ａを、導電特性を有する酸化物膜８ｂに変化させることができる。また、ＵＶ光や紫外線レーザー光の照射以外にも、例えば還元性の水素（Ｈ２）ガスや水素を含むアンモニア（ＮＨ３）ガスを用いたＨ２プラズマやＮＨ３プラズマを直接照射する方法を用いることができるようになる。
以上をまとめると、本実施の形態１におけるＴＦＴ基板１００は、基板１上の所定の表示領域１５０（第１領域）に配置され、第１導電膜からなる第１ゲート電極２と、基板１上の所定の額縁領域１６０（第２領域）に配置され、第１ゲート電極２と同一組成の第１導電膜からなる第２ゲート電極３と、第１ゲート電極２と第２ゲート電極３とを覆って基板１上に配置されるゲート絶縁層５と、第１ゲート電極２に平面視で重なり、かつ、ゲート絶縁層５上に配置され、アモルファスシリコンからなる第１半導体層７と、一部が第１半導体層７上に接して配置され、半導体特性を有する酸化物膜８ａ（酸化物）からなるソースコンタクト層９（第１コンタクト層）と、ソースコンタクト層９とは離間して配置され、かつ、一部が第１半導体層７上に接して配置され、ソースコンタクト層９と同一組成の半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０（第２コンタクト層）と、ソースコンタクト層９に接続し、第２導電膜からなる第１ソース電極１７（第１電極）と、ドレインコンタクト層１０に接続し、第１ソース電極１７と同一組成の第２導電膜からなる第１ドレイン電極１８（第２電極）と、第２ゲート電極３に平面視で重なり、かつ、ゲート絶縁層５上に配置され、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の半導体特性を有する酸化物膜８ａからなる第２半導体層１３と、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ソース電極１９（第３電極）と、第２ソース電極１９（第３電極）と離間して配置され、かつ、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ドレイン電極２０（第４電極）と、所定の表示領域１５０内でかつ第１ゲート電極２が形成される領域外に位置するゲート絶縁層５上に配置され、かつ、第１ドレイン電極１８に接続し、ソースコンタクト層９をなす酸化物膜８ａと同一組成の導電特性を有する酸化物膜８ｂからなる画素電極１６と、を備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０と酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０とを同一基板上に低コストに形成できる。また、ａ－Ｓｉチャネル層形成のためのＢＣＥ工程において、酸化物膜８ａからなるオーミックコンタクト層の選択的な除去が容易となり、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０の特性の均一性を向上させることができる。
また、本実施の形態１におけるＴＦＴ基板１００は、画素電極１６を覆って配置される保護絶縁層２１と、画素電極１６に平面視で重なり、かつ、保護絶縁層２１上に配置され、第３導電膜からなる対向電極２５と、をさらに備える。
このような構成により、ＦＳＳ方式のＬＣＤ用途においても、製造工程の簡略化と低コスト化が可能な薄膜トランジスタ基板１００が得られる。
また、本実施の形態１におけるＴＦＴ基板１００は、所定の表示領域１５０に配置され、第１ゲート電極２と、ゲート絶縁層５と、第１半導体層７と、ソースコンタクト層９と、ドレインコンタクト層１０と、第１ソース電極１７と、第１ドレイン電極１８とを含む画素ＴＦＴ３０（第１ＴＦＴ）と、所定の額縁領域１６０に配置され、第２ゲート電極３と、ゲート絶縁層５と、第２半導体層１３と、第２ソース電極１９と、第２ドレイン電極２０と、を含む駆動ＴＦＴ４０（第２ＴＦＴ）とをさらに備える。所定の表示領域１５０は、基板１上に複数の画素がマトリクス状に配列されてなり、画素ＴＦＴ３０は、表示領域１５０の各画素に設けられる画素表示用のＴＦＴである。所定の額縁領域１６０は、表示領域１５０外の領域であり、駆動ＴＦＴ４０は、画素ＴＦＴ３０を駆動する駆動回路用のＴＦＴである。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０と酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０とを同一基板上に低コストに形成した薄膜トランジスタ基板１００が得られる。
また、本実施の形態１における液晶表示装置は、薄膜トランジスタ基板１００と、薄膜トランジスタ基板１００に対し対向配置される対向基板と、薄膜トランジスタ基板１００と対向基板との間隙に封止される液晶とを備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０と酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０とを備える液晶表示装置用の薄膜トランジスタ基板１００を実現することができ、この薄膜トランジスタ基板１００を用いることによって、小型で高表示品質を有する液晶表示装置を低コストに提供することが可能になる。
また、本実施の形態１におけるＴＦＴ基板１００の製造方法は、基板１上の所定の表示領域１５０（第１領域）に配置され、第１導電膜からなる第１ゲート電極２を形成する工程と、基板１上の所定の額縁領域１６０（第２領域）に配置され、第１ゲート電極２と同一組成の第１導電膜からなる第２ゲート電極３を形成する工程と、第１ゲート電極２と第２ゲート電極３とを覆って基板１上に配置されるゲート絶縁層５を形成する工程と、第１ゲート電極２に平面視で重なり、かつ、ゲート絶縁層５上に配置され、アモルファスシリコンからなる第１半導体層７を形成する工程と、一部が第１半導体層７上に接して配置され、半導体特性を有する酸化物膜８ａからなるソースコンタクト層９（第１コンタクト層）を形成する工程と、ソースコンタクト層９とは離間して配置され、かつ、一部が第１半導体層７上に接して配置され、ソースコンタクト層９と同一組成の半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０（第２コンタクト層）を形成する工程と、ソースコンタクト層９に接続し、第２導電膜からなる第１ソース電極１７（第１電極）を形成する工程と、ドレインコンタクト層１０に接続し、第１ソース電極１７と同一組成の第２導電膜からなる第１ドレイン電極１８（第２電極）を形成する工程と、第２ゲート電極３に平面視で重なり、かつ、ゲート絶縁層５上に配置され、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の半導体特性を有する酸化物膜８ａからなる第２半導体層１３を形成する工程と、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ソース電極１９を形成する工程と、第２ソース電極１９（第３電極）と離間して配置され、かつ、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ドレイン電極２０（第４電極）を形成する工程と、所定の表示領域１５０内でかつ第１ゲート電極２が形成される領域外に位置するゲート絶縁層５上に配置され、かつ、第１ドレイン電極１８に接続し、ソースコンタクト層９をなす半導体特性を有する酸化物膜８ａと同一組成の導電特性を有する酸化物膜８ｂからなる画素電極１６を形成する工程と、を備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０と酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０とを同一基板上に低コストに形成できる。
また、本実施の形態１におけるＴＦＴ基板１００の製造方法において、第１半導体層７を形成する工程は、ゲート絶縁層５を形成する工程の後に、基板１上にアモルファスシリコンからなるアモルファスシリコン膜６を形成する工程と、第１半導体層７が形成されるようにアモルファスシリコン膜６をパターニングする工程と、を含む。ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第２半導体層１３を形成する工程と、画素電極１６を形成する工程とは、第１半導体層７を形成する工程の後に、基板１上に半導体特性を有する酸化物からなる酸化物膜８ａを形成する工程と、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とが形成されるように酸化物膜８ａを一括してパターニングする工程と、を含む。第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程と、第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程とは、酸化物膜８ａを一括してパターニングする工程の後に、基板１上に第２導電膜を形成する工程と、第１ソース電極１７と、第１ドレイン電極１８と、第２ソース電極１９と、第２ドレイン電極２０とが形成されるよう第２導電膜を一括してパターンニングする工程と、を含む。
このような構成により、また、ａ－Ｓｉチャネル層形成のためのＢＣＥ工程において、酸化物膜８ａからなるオーミックコンタクト層の選択的な除去が容易となり、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０の特性の均一性を向上させることができる。
また、本実施の形態１におけるＴＦＴ基板１００の製造方法において、第１ゲート電極２を形成する工程と、第２ゲート電極３を形成する工程とは、基板１の表面に遮光性を有する第１導電膜を形成する工程と、第１ゲート電極２と第２ゲート電極３とが形成されるよう第１導電膜を一括してパターニングする工程と、を含む。画素電極１６を形成する工程は、酸化物膜８ａを一括してパターニングする工程の後に、基板１の裏面から紫外線を含む光を照射する工程をさらに含む。
このような構成により、基板１を透過したＵＶ光が照射される領域に導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を形成できる。さらに、ＵＶ光が遮光される領域に半導体特性を有する酸化物膜８ａからなるソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３を形成できる。すなわち、製造工程が簡略化される。
また、本実施の形態１におけるＴＦＴ基板１００の製造方法は、画素電極１６を覆って配置される保護絶縁層２１を形成する工程と、画素電極１６に平面視で重なり、かつ、保護絶縁層２１上に配置され、第３導電膜からなる対向電極２５を形成する工程と、をさらに備える。
このような構成により、ＦＳＳ方式のＬＣＤ用途においても、製造工程の簡略化と低コスト化が可能な薄膜トランジスタ基板が得られる。
また、本実施の形態１におけるＴＦＴ基板１００の製造方法は、第１ゲート電極２を形成する工程と、ゲート絶縁層５を形成する工程と、第１半導体層７を形成する工程と、ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程とを含み、基板１上の所定の表示領域１５０に画素ＴＦＴ３０（第１ＴＦＴ）を形成する工程と、第２ゲート電極３を形成する工程と、ゲート絶縁層５を形成する工程と、第２半導体層１３を形成する工程と、第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程とにより、基板１上の所定の額縁領域１６０に駆動ＴＦＴ４０（第２ＴＦＴ）を形成する工程と、をさらに備える。所定の表示領域１５０は、基板１上に複数の画素がマトリクス状に配列されてなり、画素ＴＦＴ３０は、表示領域１５０の各画素に設けられる画素表示用のＴＦＴである。所定の額縁領域１６０は、表示領域１５０外の領域であり、駆動ＴＦＴ４０は、画素ＴＦＴ３０を駆動する駆動回路用のＴＦＴである。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０と酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０とを同一基板上に低コストに形成した薄膜トランジスタ基板１００が得られる。
＜実施の形態１の変形例１＞
実施の形態１の変形例１に係るＴＦＴ基板は、上記の実施の形態１にて示したＴＦＴ基板の構成のうち駆動ＴＦＴの構成が異なる。以下、本変形例１におけるＴＦＴ基板の構成について、図面を参照して詳細に説明する。なお、上記の実施の形態１と同様の構成は説明を省略する。
図１２は、本実施の形態１の変形例１に係るＴＦＴ基板に配設される画素ＴＦＴ３０と駆動ＴＦＴ４０ａの断面図である。図１２に示されるように、平面視で、駆動ＴＦＴ４０ａの第２ソース電極１９に重なる領域に位置する保護絶縁層２１には、ソース電極部のコンタクトホールとして第１コンタクトホール２３が配設され、第２ドレイン電極２０に重なる領域に位置する保護絶縁層２１には、ドレイン電極部のコンタクトホールとして第２コンタクトホール２４が配設されている。第１コンタクトホール２３からは、第２ソース電極１９の表面の一部が露出している。また、第２コンタクトホール２４からは第２ドレイン電極２０の表面の一部が露出している。これらのコンタクトホールは、上記の実施の形態１において、５回目の写真製版工程において形成される。
そして、保護絶縁層２１上には、第１コンタクトホール２３を通して第２ソース電極１９に接続された第３ソース電極２６、および第２コンタクトホール２４を通して第２ドレイン電極２０に接続された第３ドレイン電極２７が配設されている。第３ソース電極２６および第３ドレイン電極２７は、上記の実施の形態１において、６回目の写真製版工程で第３導電膜をパターニングすることで形成される。
以上のように本実施の形態１の変形例１では、駆動ＴＦＴ４０ａを構成する各ソース電極および各ドレイン電極は、それぞれ第２導電膜および第３導電膜を含む少なくとも２層で構成される。そのため、一方の層が例えばパターン不良等で断線しても、もう一方の層で断線をカバーできるため、断線不良の発生を防止することができる。したがって、図１（ｂ）に示される駆動ＴＦＴ４１および４２が、駆動ＴＦＴ４０ａと同様の構成を有し、それら駆動ＴＦＴを含む駆動電圧発生回路ＳＣがＴＦＴ基板１００の周辺領域に配置された場合でも、各駆動ＴＦＴ間の断線による回路動作不良の発生率を大幅に低減することができるようになる。
以上をまとめると、本変形例１のＴＦＴ基板が含む保護絶縁層２１は、第２ソース電極１９（第３電極）と第２ドレイン電極２０（第４電極）とをさらに覆って配置され、第２ソース電極の表面の一部が露出する第１コンタクトホール２３（第１開口部）と、第２ドレイン電極２０の表面の一部が露出する第２コンタクトホール２４（第２開口部）とを含む。また、薄膜トランジスタ基板は、保護絶縁層２１上に配置され、かつ、第１コンタクトホール２３を介して第２ソース電極１９に接続し、対向電極２５と同一組成の第３導電膜からなる第３ソース電極２６（第５電極）と、保護絶縁層２１上に配置され、かつ、第２コンタクトホール２４を介して第２ドレイン電極２０に接続し、対向電極２５と同一組成の第３導電膜からなる第３ドレイン電極２７（第６電極）と、をさらに備える。
以上の構成により、電極や配線の断線による回路動作不良の発生率を大幅に低減することができる。
＜実施の形態１の変形例２＞
上記の実施の形態１およびその変形例１では、平面視で第１ソース電極１７またはソース配線１１７と重なる領域の下層に、導電特性を有する酸化物膜８ｂからなる第１ソース電極下層配線１１およびソース下層配線２１７を形成するようにしたが、これらは適宜省略することもできる。同様に、平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域の下層にも、導電特性を有する酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５をそれぞれ形成するようにしたが、これらも適宜省略することができる。
＜実施の形態１の変形例３＞
上記の実施の形態１およびその変形例１においては、ソースコンタクト層９は、第１ソース電極下層配線１１またはソース下層配線２１７とは分離されて配設されていた。さらに、ドレインコンタクト層１０は、画素電極１６とは分離されて配設されていた。また、駆動ＴＦＴ４０の第２半導体層１３は、第２ソース電極下層配線１４または第２ドレイン電極下層配線１５とは分離されて配設されていた。
図１３は、本実施の形態１の変形例３に係るＴＦＴ基板に配設される画素ＴＦＴ３０ｂと駆動ＴＦＴ４０ｂの断面図である。本変形例３においては、画素ＴＦＴ３０ｂにおいて、酸化物膜８ａからなるソースコンタクト層９と酸化物膜８ｂからなる第１ソース電極下層配線１１とは連続一体化したパターンで形成される。また、酸化物膜８ａからなるドレインコンタクト層１０と酸化物膜８ｂからなる画素電極１６とは連続一体化したパターンで形成される。さらに、駆動ＴＦＴ４０ｂにおいて、酸化物膜８ａからなる第２半導体層１３と酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とを連続一体化したパターンで形成される。このような構成を有するＴＦＴ基板であっても、図８に示されるような実施の形態１の製造方法を用いることによって、酸化物膜の必要な領域を選択的に導電体化させることができる。
以上をまとめると、本変形例３におけるＴＦＴ基板の画素電極１６は、半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０から延在され連続一体化されたパターンを有する。
また、本変形例３のＴＦＴ基板の製造方法において、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とを形成するために酸化物膜８ａを一括してパターニングする工程または酸化物膜８ａと第２導電膜とを一括してパターニングする工程は、画素電極１６がドレインコンタクト層１０から延在され連続一体化されるように酸化物膜８ａをパターニングする。
このような構成により、酸化物膜８ａの必要な領域を選択的に導電体化させることができる。
＜実施の形態１の変形例４＞
実施の形態１のＴＦＴ基板は、６回の写真製版工程で作製することができるが、本変形例３におけるＴＦＴ基板は、さらに工程数を１回減らし５回の写真製版工程で作製することができる。
（画素ＴＦＴおよび駆動ＴＦＴの構成）
次に、図面を参照して、本実施の形態１の変形例４のＴＦＴ基板に配設される画素ＴＦＴと駆動ＴＦＴの構成について詳しく説明する。
図１４は、実施の形態１の変形例４における画素ＴＦＴ３０ｃと画素領域ＰＸの一部分とを示す平面図であり、図１５は本変形例４における駆動ＴＦＴ４０ｃを示す平面図である。これら画素ＴＦＴ３０ｃと画素領域ＰＸと駆動ＴＦＴ４０ｃとは、ひとつのＴＦＴ基板上に形成される。図１６は、図１４に示すＸ－Ｘ’部および図１５に示すＹ－Ｙ’部の断面構造を示す断面図である。
上述の実施の形態１におけるＴＦＴ基板と本変形例４におけるＴＦＴ基板との構造上の違いのひとつは、画素ＴＦＴ３０ｃが含むソースコンタクト層９およびドレインコンタクト層１０の形状と、駆動ＴＦＴ４０ｃが含む第２半導体層１３の形状である。
すなわち、実施の形態１に示した画素ＴＦＴ３０においては、図２または図４に示されるように酸化物膜８ａからなるソースコンタクト層９は、酸化物膜８ｂからなる第１ソース電極下層配線１１およびソース下層配線２１７とパターンが分離されて形成されている。同様に、酸化物膜８ａからなるドレインコンタクト層１０は、酸化物膜８ｂからなる画素電極１６とパターンが分離されて形成されている。
これに対して、本変形例４のＴＦＴ基板が含む画素ＴＦＴ３０ｃにおいては、図１４または図１６に示されるように、酸化物膜８ａからなるソースコンタクト層９は、酸化物膜８ｂからなる第１ソース電極下層配線１１およびソース下層配線２１７と連続一体化したパターンで形成され、酸化物膜８ａからなるドレインコンタクト層１０は、酸化物膜８ｂからなる画素電極１６と連続一体化したパターンで形成されている。この連続一体化した酸化物膜のパターンのうち、第１ゲート電極２のパターンからはみ出した領域に位置する酸化物膜８ｂは、導電特性を有し、第１ソース電極下層配線１１および画素電極１６をなす。酸化物膜のパターンのうち第１ゲート電極２の内側に位置する酸化物膜８ａは、半導体特性を有し、ソースコンタクト層９およびドレインコンタクト層１０をなす。なお、連続一体化した酸化物膜のパターンを有するこれらの構造は、上記の変形例３のＴＦＴ基板と同様である。
さらに本変形例４においては、ソースコンタクト層９と第１ソース電極下層配線１１との上には、平面視でこれらの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で、第１ソース電極１７およびソース配線１１７が形成されている。ドレインコンタクト層１０の上には、平面視でこの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で第１ドレイン電極１８の一部領域が形成される。なおかつ、第１ドレイン電極１８の一部領域は、平面視で画素電極１６の一領域に重なるとともに画素電極１６の外側にはみ出さない態様で形成されている。ソースコンタクト層９およびドレインコンタクト層１０は、図１６に示すように、第１半導体層７と重なる領域の一部において離間部分Ｗ１を有するように互いに距離を隔てて分離形成される。第１ソース電極１７および第１ドレイン電極１８は、互いが離間部分Ｗ１よりも離れた離間部分Ｗ３を有するように形成されている。
また、上述した実施の形態１の駆動ＴＦＴ４０においては、図３または図４に示されるように、酸化物膜８ａからなる第２半導体層１３と、酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とが分離されて形成されている。それに対して、本変形例４の駆動ＴＦＴ４０ｃでは、図１５または図１６に示されるように、酸化物膜８ａからなる第２半導体層１３は、酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５と連続一体化したパターンで形成されている。この連続一体化したパターンのうち、第２ゲート電極３のパターンからはみ出した領域に位置する酸化物膜８ｂは、導電特性を有し、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５をなす。そして、第２ゲート電極３と重なる領域に位置する酸化物膜８ａは、半導体特性を有し、駆動ＴＦＴ４０ｃの第２半導体層１３をなす。
第２半導体層１３と第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とが連続一体化したパターンの上には、平面視でこれらの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で、第２ソース電極１９および第２ドレイン電極２０が互いに分離されて形成されている。
第１ソース電極１７、第１ドレイン電極１８、第２ソース電極１９および第２ドレイン電極２０を上記のような態様で形成することで、これらのパターン縁の段差部における保護絶縁層２１の段差切れ不良を防止できる。これにより保護絶縁層２１のカバレッジ不良に起因するＴＦＴ特性の信頼性低下等を抑制することができる。
保護絶縁層２１および下層のゲート絶縁層５には、画素領域ＰＸの共通電極部において共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が開口されている。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、第３導電膜からなる対向電極２５が、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。本変形例４では、図１４に示されるように、対向電極２５は、平面視において、ゲート配線１０２およびソース配線１１７で囲まれる複数の画素領域のそれぞれを接続し、連続した形状を有して配置されている。対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。これにより、対向電極２５には共通電極４から一定の共通電位信号が印加される。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。これによりＴＦＴ基板は、横電界駆動仕様であるＦＦＳ方式のＬＣＤに適用可能となる。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
駆動ＴＦＴ４０ｃにおいて、平面視で第２ソース電極１９と重なる領域に第２ソース電極１９の表面の一部が露出するように第１コンタクトホール２３が開口されている。また、平面視で第２ドレイン電極２０と重なる領域に第２ドレイン電極２０の表面の一部が露出するように第２コンタクトホール２４が開口されている。さらに、第３導電膜からなる第３ソース電極２６および第３ドレイン電極２７が、それぞれ平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域に配設される。第３ソース電極２６は、第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極は、第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。
また保護絶縁層２１には、第２チャネル領域ＣＬ２となる領域に第３コンタクトホール２８が開口されている。第３コンタクトホール２８は、離間部分Ｗ２の幅を有して、第２ソース電極１９と第２ドレイン電極２０とを分離し、かつ、第３ソース電極２６と第３ドレイン電極２７とを分離する。これにより、第２半導体層１３は、第２チャネル領域ＣＬ２においてチャネル層として機能する。
以上のように、駆動ＴＦＴ４０ｃを構成する各ソース電極および各ドレイン電極は、導電体化された酸化物膜８ｂ、第２導電膜および第３導電膜を含む３層の導電体で構成される。そのため、ひとつの層がパターン不良等で断線しても、他の２層で断線をカバーできるため、断線不良の発生を防止することができる。したがって、図１（ｂ）に示される駆動ＴＦＴ４１および４２が、駆動ＴＦＴ４０ｃと同様の構成を有し、それら駆動ＴＦＴを含む駆動電圧発生回路ＳＣがＴＦＴ基板の周辺領域に配置された場合でも、各駆動ＴＦＴ間の断線による回路動作不良の発生率を大幅に低減することができるようになる。
（製造方法）
以下に、図面を参照して本実施の形態１の変形例４に係るＴＦＴ基板の製造方法を説明する。図１７から図２５は本実施の形態１の変形例４におけるＴＦＴ基板の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図１６に相当する。各工程図中のＸ－Ｘ’部及びＹ－Ｙ’部は、それぞれ図１４に示すＸ－Ｘ’部および図１５に示すＹ－Ｙ’部の断面部に対応している。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本変形例４では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、各ゲート電極等の材料である第１導電膜を形成する。なお、ゲート電極等が設けられる方を基板１の上主面とする。
第１導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態１の変形例４では、第１導電膜としてＣｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成する。当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１７に示されるように、基板１の上主面上に第１ゲート電極２、第２ゲート電極３および共通電極４が形成される。
次に、第１ゲート電極２、第２ゲート電極３等を覆うように基板１の上主面の全面に第１絶縁膜からなるゲート絶縁層５を形成する。なお、第１絶縁膜は、ＴＦＴ部においてはゲート絶縁層５として機能するので一般的にはゲート絶縁膜と呼ばれる。本実施の形態１の変形例４では、ＣＶＤ法を用いて、ＳｉＮを成膜することで、ゲート絶縁層５を形成した。具体的には、ゲート絶縁層５を、厚さ４００ｎｍのＳｉＮ膜とした。
次に、ゲート絶縁層５の上に、第１半導体層７の材料となるａ－Ｓｉ膜６を形成する。本変形例４では、ＣＶＤ法を用いてａ－Ｓｉ膜６を１００ｎｍの厚さで成膜する。その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ａ－Ｓｉ膜６をエッチングによりパターニングする。ここではＳＦ６ガスとＨＣｌガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去することで、図１８に示されるように、ゲート絶縁層５の上の第１ゲート電極２に重なる領域上にａ－Ｓｉ膜６からなる第１半導体層７が形成される。
次に、第１半導体層７を含むゲート絶縁層５上に、第２半導体層１３等の材料となる酸化物膜８ａを形成する。本実施の形態１の変形例４では、実施の形態１と同じようにＡｒガスとＯ２ガスとの混合ガスを用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を酸化物膜８ａとして成膜した。ＩｎＧａＺｎＯ膜は、一般的に１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型の半導体特性を示す。スパッタリング法によってＩｎＧａＺｎＯ膜を形成する場合は、例えばＡｒガスとＯ２ガスの混合比率を変えることによって、ＩｎＧａＺｎＯ膜の電子キャリア密度の大小を制御することができる。
その後、さらに続けて、ＩｎＧａＺｎＯ膜上にソース電極、ドレイン電極等の材料である第２導電膜Ｍ２を成膜する。本実施の形態１の変形例４では、第２導電膜Ｍ２としてＣｕ膜を、Ａｒガスを用いたスパッタリング法により、２００ｎｍの厚さに形成した。
そして、３回目の写真製版工程で塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてフォトレジストパターンを形成する。図１９に示されるように、フォトレジストパターンは、第１レジスト領域である厚さｈａのフォトレジストパターンＰＲ１と、第２レジスト領域である厚さｈａのフォトレジストパターンＰＲ２と、第３レジスト領域である厚さｈｂのフォトレジストパターンＰＲ３とを有する。平面視で第１ゲート電極２と重なる領域において、フォトレジストパターンＰＲ１とフォトレジストパターンＰＲ２とが互いに離間した領域は、画素ＴＦＴ３０ｃの第１チャネル領域ＣＬ１に対応している。またフォトレジストパターンＰＲ３は駆動ＴＦＴ４０ｃの形成領域に対応している。さらに、フォトレジストパターンＰＲ２は、画素領域ＰＸである厚さｈｃのフォトレジストパターンＰＲ４を含み、フォトレジストパターンＰＲ２とフォトレジストパターンＰＲ４は連続一体化した形状で形成されている。
このとき、フォトレジストパターンＰＲ１およびＰＲ２の厚さｈａと、フォトレジストパターンＰＲ３の厚さｈｂは、フォトレジストパターンＰＲ４の厚さｈｃよりも厚くなるようにしておく。具体的に本実施の形態１の変形例４ではｈａおよびｈｂが約２．５μｍ、ｈｃが約１．０μｍの厚さになるように形成した。なお、各々のフォトレジストパターンＰＲ１、ＰＲ２、ＰＲ３およびＰＲ４において、若干の厚みの差異があってもよい。このような差異は、フォトレジスト層が形成される表面の表面形状に起因して生じ得るものであり、例えば、第１導電膜および第１半導体層７であるａ－Ｓｉ膜６の厚み程度の大きさである。
図１９に示されるような複数の厚さを有するフォトレジストパターンは、まず基板１の第２導電膜Ｍ２上に、例えばノボラック系樹脂で構成されるポジ型フォトレジストを所望の最大膜厚（上記の例では２．５μｍ）となるように塗布形成した後に、フォトリソグラフィー工程のフォトレジスト露光時に露光量を多段階に制御することで形成することができる。すなわち、フォトレジスト露光時に、フォトレジストパターンＰＲ１、ＰＲ２およびＰＲ３に対応した領域には露光光を遮光し、フォトレジストパターンＰＲ４に対応した領域には露光光の強度を減光させて照射し、その他の領域には露光光を直接照射して露光処理を行う。その後、レジストの現像処理が実行されると、フォトレジストは、露光光が直接照射された領域では完全に除去され、遮光された領域では最大膜厚で残存し、減光された照射では膜厚が低減される。なお、このように露光量を多段階に制御する方法としては、グレイトーンまたはハーフトーンのフォトマスクを用いた公知のフォトリソグラフィープロセスを用いることができる。
次に、図２０に示されるように、フォトレジストパターンＰＲ１、ＰＲ２、ＰＲ３およびＰＲ４をマスクとして、第２導電膜Ｍ２と酸化物膜８ａをエッチングによりパターニングする。まず、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてＣｕからなる第２導電膜Ｍ２をエッチングする。続けて、シュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてＩｎＧａＺｎＯからなる酸化物膜８ａをエッチングする。これにより、特に画素ＴＦＴ３０ｃにおいて、第１ゲート電極２および第１半導体層７と重なる領域の第２導電膜Ｍ２および酸化物膜８ａが除去されて離間部分Ｗ１を有する第１チャネル領域ＣＬ１が形成される。
実施の形態１と同様に、酸化物膜８ａをエッチングするときのシュウ酸系溶液は弱酸であり、ａ－Ｓｉ膜６からなる第１半導体層７は、本実施の形態１の変形例４で用いた５重量％濃度の水溶液に限らず、一般的なシュウ酸系の溶液にエッチングされることはない。これにより、十分なエッチング選択比が確保され、酸化物膜８ａのみを均一性よく選択エッチングすることができるので、第１半導体層７に良好な第１チャネル領域ＣＬ１を形成することができる。一方で、駆動ＴＦＴ４０ｃにおいて最終的にチャネル層を形成する酸化物膜８ａは、フォトレジストパターンＰＲ３によりカバーされているため、これらのエッチングプロセスにて除去されることはない。
さらに、図２１に示されるように、基板１上の全体に酸素（Ｏ２）プラズマを照射して、レジストを全体的にアッシング（Ashing）して薄膜化する。これにより、厚さの薄い領域のフォトレジストパターンＰＲ４が完全に除去される。それとともに、厚さの厚い領域のフォトレジストパターンＰＲ１、ＰＲ２およびＰＲ３の領域は、薄膜化される。その結果、厚さがｈａ’の新たなフォトレジストパターンＰＲ１ａ、ＰＲ２ａ、および厚さがｈｂ’のフォトレジストパターンＰＲ３ａとなって残存する。なお、アッシングによる薄膜化に伴い、新たなフォトレジストパターンＰＲ１ａ、ＰＲ２ａおよびＰＲ３ａは、平面視で元のフォトレジストパターンＰＲ１、ＰＲ２およびＰＲ３に比べてパターンの外縁が、全体にわたって内側に後退して縮小化された形状となる。
次に、図２２に示されるようにフォトレジストパターンＰＲ１ａ、ＰＲ２ａおよびＰＲ３ａをマスクとして、第２導電膜Ｍ２のみを選択的にエッチングすることによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去することで、図２３に示されるように、画素ＴＦＴ３０ｃにおいて、第２導電膜Ｍ２からなる第１ソース電極１７および第１ドレイン電極１８、酸化物膜８ａからなるソースコンタクト層９およびドレインコンタクト層１０が形成される。このとき、ａ－Ｓｉ膜６からなる第１半導体層７は、第２導電膜Ｍ２をエッチングするときの過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液にエッチングされることはない。これにより、十分なエッチング選択比が確保されるので、第１半導体層７の第１チャネル領域ＣＬ１は良好な状態を維持することができる。
第２導電膜Ｍ２をパターニングして形成された第１ソース電極１７および第１ドレイン電極１８の外縁は、平面視で下層の酸化物膜８ａからなるソースコンタクト層９およびドレインコンタクト層１０のパターン外縁よりも内側に後退した形状で形成される。よって、本実施の形態１の変形例４では、図２３に示されるように、これらのパターン外縁の端部が階段形状となるように形成されている。同様に、駆動ＴＦＴ４０ｃにおいて、酸化物膜８ａと第２導電膜Ｍ２からなる積層体パターンも外縁の端部が階段形状となるように形成されている。
平面視で第１ゲート電極２と重なる領域の第１チャネル領域ＣＬ１では、ゲート絶縁層５上のソースコンタクト層９およびドレインコンタクト層１０は、互いに距離を隔てた離間部分Ｗ１を有する。第１ソース電極１７および第１ドレイン電極１８は、ソースコンタクト層９およびまたはドレインコンタクト層１０と平面視で重なり、かつ互いが離間部分Ｗ１よりも離れた離間部分Ｗ３を有するように形成されている。
また図２３に示されるように、画素ＴＦＴ３０ｃの隣に位置する画素領域ＰＸにおいては、上層の第２導電膜Ｍ２が除去されているとともに、酸化物膜８ａからなるドレインコンタクト層１０のパターンから連続一体化された画素電極１６のパターンが形成されている。
次に、図２４に示されるように、例えば低圧水銀灯を用いて、基板１に対して裏面側から全面に紫外線（ＵＶ）光を照射する。この処理を行うことで、基板１を透過したＵＶ光が照射される酸化物膜８ａのパターン領域、すなわち画素ＴＦＴ３０ｃにおける第１ソース電極下層配線１１および画素電極１６の領域と、駆動ＴＦＴ４０ｃにおける第２ソース電極下層配線１４および第２ドレイン電極下層配線１５の領域とが、半導体から導電体に変化する。すなわち、この光照射プロセスにより、導電特性を有する酸化物膜８ｂからなる第１ソース電極下層配線１１、画素電極１６、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が形成される。このときの導電体部の比抵抗値は、１×１０－２Ω・ｃｍ程度以下であることが好ましい。すなわち、本実施の形態１の変形例４のＩｎＧａＺｎＯに代表される酸化物膜の場合では、電子キャリア密度が１×１０１９個／ｃｍ３以上であることが好ましい。
一方、平面視で第１ゲート電極２、第２ゲート電極３および共通電極４と重なる領域に形成された酸化物膜８ａは、ＵＶ光が遮光されるため、半導体としての特性が維持される。すなわち、平面視で第１ゲート電極２と重なる領域に位置するソースコンタクト層９およびドレインコンタクト層１０をなす酸化物膜８ａは、半導体特性を維持する。また、平面視で第２ゲート電極３と重なる領域に位置する第２半導体層１３をなす酸化物膜８ａも半導体特性を維持する。
ＵＶ光としては、４５０ｎｍ以下の波長領域に強度ピークを有するものを用いると、酸化物膜８ａを効率よく導電体化できるので好ましい。なお、本実施の形態では低圧水銀灯を照射したが、これに限られることなく、例えば紫外線レーザー光を用いることも可能である。
次に、基板１の上主面全面に、保護絶縁層２１の材料である第２絶縁膜が形成される。本実施の形態１では、ＣＶＤ法を用いて、ＳｉＯ膜を１００ｎｍ、ＳｉＮ膜を２００ｎｍの厚さでこの順に積層して成膜することで、保護絶縁層２１を形成した。本実施の形態１の変形例４においては、保護絶縁層２１となる絶縁膜が成膜される時点で、上述のように、酸化物膜８ａの端部および第２導電膜Ｍ２の端部が階段形状となっていることから、段差部においても良好なカバレッジで成膜を行うことができる。
その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、保護絶縁層２１のＳｉＯ膜とＳｉＮ膜、およびゲート絶縁層５のＳｉＮ膜を順次エッチングすることによりパターニングする。ＳＦ６にＯ２を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図２５に示されるように、共通電極部５０において、保護絶縁層２１およびゲート絶縁層５に、共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が形成される。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、駆動ＴＦＴ４０ｃにおいて、保護絶縁層２１に、第２導電膜Ｍ２の表面の一部が露出するように第１コンタクトホール２３、第２コンタクトホール２４および第３コンタクトホール２８が形成される。第３コンタクトホール２８は、平面視で第２ゲート電極３と重なる領域に配置される。
次に、保護絶縁層２１の上に対向電極２５等の材料となる第３導電膜を形成する。本実施の形態１の変形例４では、まず第３導電膜として実施の形態１と同様に光透過性の酸化物導電膜であるＩＴＯ膜を成膜する。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３導電膜であるＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。続けてＣｕからなる第２導電膜Ｍ２の一部領域を過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてパターニングする。その後、フォトレジストパターンを除去することで、図１６に示されるように、画素ＴＦＴ３０ｃにおいて透光性の対向電極２５が形成される。対向電極２５は、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。また対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。
図１４に示されるように、対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
さらに図１６に示されるように、駆動ＴＦＴ４０ｃにおいて第３導電膜からなる第３ソース電極２６および第３ドレイン電極２７が形成される。第３ソース電極２６は第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極２７は第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。また、第３コンタクトホール２８では、ＩＴＯからなる第３導電膜およびＣｕからなる第２導電膜が除去されて、酸化物膜８ａからなる第２半導体層１３上に離間部分Ｗ２を有する第２チャネル領域ＣＬ２が形成され、駆動ＴＦＴ４０ｃが形成される。
液晶表示パネルの組み立ては、実施の形態１と同様に、まず、図１４および図１５に示したＴＦＴ基板の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタおよび配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板と対向して貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横電界液晶駆動のＦＦＳ方式の液晶表示パネルが作製される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。
（効果）
以上のように、本実施の形態１の変形例４によれば、上記実施の形態１と同じ効果に加えて、ａ－Ｓｉ膜６を半導体チャネル層とする画素ＴＦＴ３０ｃ（第１ＴＦＴ）と、酸化物膜８ａを半導体チャネル層とする駆動回路用の駆動ＴＦＴ４０ｃ（第２ＴＦＴ）との両方が、ひとつの基板１上に形成された構成を有するＦＦＳ仕様のＴＦＴ基板を、実施の形態１よりもさらに少ない５回の写真製版工程で作製することができるようになる。したがって、生産性をさらに向上させることができる。
また、本実施の形態１の変形例４のＴＦＴ基板は、実施の形態１の効果に加え、保護絶縁層２１となる絶縁膜が成膜される時点で、下層の酸化物膜８ａのパターン端部および第２導電膜Ｍ２のパターン端部を容易に階段形状とすることができるため、段差部において良好なカバレッジで成膜を行うことができる。よって、信頼性の高いＴＦＴ基板を得ることができる。
さらに、駆動ＴＦＴ４０ｃを構成するソース電極およびドレイン電極は、それぞれ導電体化された酸化物膜８ｂ、第２導電膜および第３導電膜を含む３層で構成されるので、ひとつの層がパターン不良等で断線しても、他の２層で断線をカバーできるため、断線不良の発生を防止することができる。したがって、複数の駆動部ＴＦＴを複雑に組み合わせて構成される駆動電圧発生回路ＳＣをＴＦＴ基板の周辺領域に配置する場合でも、駆動ＴＦＴの断線による回路動作不良の発生率を大幅に低減することができるようになる。
以上により、表示ムラがなく良好な表示品質を有するとともに、信頼性に優れるＬＣＤを低コストで生産性よく製造することができる。
以上をまとめると、本変形例４のＴＦＴ基板の製造方法において、第１半導体層７を形成する工程は、ゲート絶縁層５を形成する工程の後に、基板１上にアモルファスシリコンからなるアモルファスシリコン膜６を形成する工程と、第１半導体層７が形成されるようにアモルファスシリコン膜６をパターニングする工程と、を含む。ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第２半導体層１３を形成する工程と、画素電極１６を形成する工程とは、第１半導体層７を形成する工程の後に、基板１上に半導体特性を有する酸化物からなる酸化物膜８ａと第２導電膜とを順に積層して形成する工程と、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とが形成されるように酸化物膜８ａと第２導電膜とを一括してパターニングする工程と、を含む。第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程と、第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程とは、酸化物膜８ａと第２導電膜とを一括してパターニングする工程の後に、第１ソース電極１７と、第１ドレイン電極１８と、第２ソース電極１９と、第２ドレイン電極２０とが形成されるよう第２導電膜を一括してパターニングする工程、を含む。
このような構成により、また、ａ－Ｓｉチャネル層形成のためのＢＣＥ工程において、酸化物膜８ａからなるオーミックコンタクト層の選択的な除去が容易となり、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０ｃの特性の均一性を向上させることができる。
また、本変形例４のＴＦＴ基板の製造方法において、第１ゲート電極２を形成する工程と、第２ゲート電極３を形成する工程とは、基板１の表面に遮光性を有する第１導電膜を形成する工程と、第１ゲート電極２と第２ゲート電極３とが形成されるよう第１導電膜を一括してパターニングする工程と、を含む。画素電極１６を形成する工程は、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とを形成するために酸化物膜８ａと第２導電膜とを一括してパターニングする工程の後に、基板１の裏面から紫外線を含む光を照射する工程をさらに含む。
このような構成により、基板１を透過したＵＶ光が照射される領域に導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を形成できる。さらに、ＵＶ光が遮光される領域に半導体特性を有する酸化物膜８ａからなるソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３を形成できる。すなわち、製造工程が簡略化される。
また、本変形例４のＴＦＴ基板は、実施の形態１のＴＦＴ基板１００の製造工程よりも、少ない写真製版工程で作製することができる。
＜実施の形態２＞
本実施の形態２のＴＦＴ基板１０１の平面構成は、図１（ａ）に示される実施の形態１のＴＦＴ基板１００の平面構成と同様であり、ＴＦＴ基板１０１の面内は、表示領域１５０と、その表示領域１５０の周辺を囲んで設けられた額縁領域１６０（周辺領域）とに大きく分けられる。表示領域１５０は、複数の画素（画素領域）がマトリクス状に配列されてなり、各画素は第１薄膜トランジスタである画素ＴＦＴ３０ｄを含む。ただし、実施の形態２のＴＦＴ基板１０１に設けられる画素ＴＦＴ３０ｄの構成は、実施の形態１にて示したＴＦＴ基板１００に設けられる画素ＴＦＴ３０の構成と異なる。
（画素ＴＦＴおよび駆動ＴＦＴの構成）
以下に図面を参照して、本実施の形態２におけるＴＦＴ基板１０１に設けられる第１薄膜トランジスタである画素ＴＦＴ３０ｄと、第２薄膜トランジスタである駆動ＴＦＴ４０ｄの構成について詳しく説明する。なお、ＴＦＴ基板１０１は、光透過型の液晶パネルを構成するためのＴＦＴ基板であり、ＦＦＳ方式の横電界液晶駆動仕様を有する。
図２は、実施の形態１における画素ＴＦＴ３０の平面構成を表す図であるが、本実施の形態２におけるＴＦＴ基板１０１に設けられる画素ＴＦＴ３０ｄの平面構成も同様である。詳細は後述するが、画素ＴＦＴ３０ｄは、第１半導体層７と第１ソース電極１７との上下位置関係、および、第１半導体層７と第１ドレイン電極１８との上下位置関係が画素ＴＦＴ３０と異なる。画素ＴＦＴ３０ｄの平面上の外観構成は、図２に示す画素ＴＦＴ３０と概略同じである。
図２６は、ＴＦＴ基板１０１の構成の一部を示す断面図である。図２６は、画素ＴＦＴ３０ｄおよび駆動ＴＦＴ４０ｄの断面構造を示す図である。画素ＴＦＴ３０ｄを含む断面は、図２のＸ－Ｘ’部における断面に対応する。駆動ＴＦＴ４０ｄは、図３に示す駆動ＴＦＴ４０とは平面構成が異なるものの、図２６に示す駆動ＴＦＴ４０ｄを含む断面は、図３のＹ－Ｙ’部と同様の位置における断面に対応する。以下、図面を参照して画素ＴＦＴ３０ｄおよび駆動ＴＦＴ４０ｄの構成を説明する。
本実施の形態２における画素ＴＦＴ３０ｄおよび駆動ＴＦＴ４０ｄは、例えば、ガラス等の透明性絶縁性基板である基板１上に形成され、基板１上に、金属等の遮光性を有する第１導電膜からなる第１ゲート電極２、第２ゲート電極３および共通電極４が選択的に形成されている。第１ゲート電極２は、画素ＴＦＴ３０ｄが形成される領域に形成され、画素ＴＦＴ３０ｄのゲート電極として機能し、第２ゲート電極３は、駆動ＴＦＴ４０ｄが形成される領域に形成され、駆動ＴＦＴ４０ｄのゲート電極として機能する。
第１ゲート電極２、第２ゲート電極３等を被覆するように基板１上全面に、第１絶縁膜からなるゲート絶縁層５が形成されている。
画素ＴＦＴ３０ｄの領域には、ゲート絶縁層５上に、半導体特性を有する酸化物膜８ａからなるソースコンタクト層９およびドレインコンタクト層１０が選択的に形成される。ソースコンタクト層９およびドレインコンタクト層１０は、平面視で第１ゲート電極２と重なる領域において互いに距離を隔てた離間部分Ｗ１を有するように形成される。つまり、ソースコンタクト層９は、少なくとも一部が第１ゲート電極２に平面視で重なり、かつ、ゲート絶縁層５上に配置される。ドレインコンタクト層１０は、少なくとも一部が第１ゲート電極２に平面視で重なり、かつ、ソースコンタクト層９と離間する離間部分Ｗ１を有してゲート絶縁層５上に配置される。ソースコンタクト層９とドレインコンタクト層１０とは、同一組成の半導体特性を有する酸化物膜８ａからなる。
ソースコンタクト層９上には、第２導電膜からなる第１ソース電極１７が形成される。第１ソース電極１７は、離間部分Ｗ１側に位置するソースコンタクト層９の一部を除いてソースコンタクト層９を覆って配置される。ドレインコンタクト層１０上には、第１ソース電極１７と同一組成の第２導電膜からなる第１ドレイン電極１８が形成されている。第１ドレイン電極１８は、離間部分Ｗ１側に位置するドレインコンタクト層１０の一部を除いてドレインコンタクト層１０を覆って配置される。すなわち、第１ソース電極１７の一部はソースコンタクト層９と平面視で重なるよう設けられる。第１ソース電極１７は、ソースコンタクト層９からゲート絶縁層５上にわたって設けられる。第１ドレイン電極１８の一部はドレインコンタクト層１０と平面視で重なるよう設けられる。第１ドレイン電極１８は、ドレインコンタクト層１０からゲート絶縁層５上にわたって設けられる。さらに、第１ソース電極１７と第１ドレイン電極１８とは、互いが離間部分Ｗ１よりも離れた離間部分Ｗ３を有するように形成されている。
ゲート絶縁層５上にてソースコンタクト層９およびドレインコンタクト層１０が離間している離間部分Ｗ１から、ソースコンタクト層９、ドレインコンタクト層１０、第１ソース電極１７上の一部、および第１ドレイン電極１８上の一部にわたってａ－Ｓｉ膜６からなる第１半導体層７が形成されている。つまり、第１半導体層７は、離間部分Ｗ１内のゲート絶縁層５上から第１ソース電極１７上の一部および第１ドレイン電極１８上の一部に渡って配置される。なおかつ第１半導体層７は、離間部分Ｗ３内のソースコンタクト層９およびドレインコンタクト層１０に接して配置される。
上述したソースコンタクト層９は、第１半導体層７と第１ソース電極１７とを良好な電気特性で接続するオーミックコンタクト層として機能する。またドレインコンタクト層１０は、第１半導体層７と第１ドレイン電極１８とを良好な電気特性で接続するオーミックコンタクト層として機能する。そして、離間部分Ｗ１および離間部分Ｗ３における第１半導体層７は画素ＴＦＴ３０ｄにおける第１チャネル領域ＣＬ１として機能する。
駆動ＴＦＴ４０ｄの領域には、ゲート絶縁層５上に、第２半導体層１３が形成される。第２半導体層１３は、第２ゲート電極３と平面視で重なる領域に配置される。第２半導体層１３は、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の半導体特性を有する酸化物膜８ａからなる。
第２半導体層１３上には、互いに離間する離間部分Ｗ２を有するように第２導電膜からなる第２ソース電極１９および第２ドレイン電極２０が選択的に設けられている。第２ソース電極１９は、一部が第２半導体層１３上に接して配置され、第２半導体層１３上からゲート絶縁層５上にわたって設けられる。すなわち、第２ソース電極１９は、一部が第２半導体層１３と平面視で重なるよう設けられる。第２ドレイン電極２０は、第２ソース電極と離間して配置され、かつ、一部が第２半導体層１３上に接して配置され、第２半導体層１３上からゲート絶縁層５上にわたって設けられる。すなわち、第２ドレイン電極２０は、第２半導体層１３と平面視で重なるよう設けられる。第２ソース電極１９と第２ドレイン電極２０とは、第１ソース電極１７と第１ドレイン電極１８と同一組成の第２導電膜からなる。
上記の半導体特性を有する酸化物膜８ａからなる第２半導体層１３は、第２ソース電極１９および第２ドレイン電極２０の各々と良好な電気特性で接続されている。そして、離間部分Ｗ２における第２半導体層１３は駆動ＴＦＴ４０ｄの第２チャネル領域ＣＬ２として機能する。
なお、平面視でソース配線１１７および第１ソース電極１７の一部と重なる領域の下層となるゲート絶縁層５上に、導電特性を有する酸化物膜８ｂからなる第１ソース電極下層配線１１またはソース下層配線２１７を形成しておいてもよい。また平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域の下層となるゲート絶縁層５上にも、導電特性を有する酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５をそれぞれ形成するようにしてもよい。これらの下層配線は、それぞれソース配線１１７、第２ソース電極１９および第２ドレイン電極２０の補助配線および補助電極として機能し、例えば、配線、電極の一部にパターン欠陥等がある場合でも断線不良の発生を防止することができる。
また、画素領域ＰＸには、ゲート絶縁層５上に、導電特性を有する酸化物膜８ｂからなる画素電極１６が形成されている。
第１ソース電極１７、第１ドレイン電極１８、第２ソース電極１９、第２ドレイン電極２０および画素電極１６を含む基板全面に、第２絶縁膜からなる保護絶縁層２１が形成される。保護絶縁層２１および下層のゲート絶縁層５には、画素領域ＰＸにおいて共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が開口されている。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
そして、第３導電膜からなる対向電極２５が、画素領域ＰＸ内の保護絶縁層２１上かつ平面視で画素電極１６と重なるように形成される。本実施の形態２では、対向電極２５は、平面視において、ゲート配線１０２およびソース配線１１７にて囲まれてなる複数の画素領域のそれぞれを接続する連続した形状を有して配置されている。対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。これにより、対向電極２５には共通電極４から一定の共通電位信号が印加される。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。これによりＴＦＴ基板１０１は、横電界駆動仕様であるＦＦＳ方式のＬＣＤに適用可能となる。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
駆動ＴＦＴ４０ｄの保護絶縁層２１には、平面視で第２ソース電極１９と重なる領域に第２ソース電極１９の表面の一部が露出するように第１コンタクトホール２３が開口され、平面視で第２ドレイン電極２０と重なる領域に第２ドレイン電極２０の表面の一部が露出するように第２コンタクトホール２４が開口されている。さらに、第３導電膜からなる第３ソース電極２６および第３ドレイン電極２７が、それぞれ平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域に配設される。第３ソース電極２６は、第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極は、第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。
また保護絶縁層２１には、第２チャネル領域ＣＬ２となる領域に第３コンタクトホール２８が開口されている。第３コンタクトホール２８において、第２ソース電極１９および第３ソース電極２６と、第２ドレイン電極２０および第３ドレイン電極２７とが、互いに離間部分Ｗ２を有するように分離されている。これにより、第２半導体層１３は、駆動ＴＦＴ４０ｄの第２チャネル領域ＣＬ２として機能する。
以上のように、駆動ＴＦＴ４０ｄを構成する各ソース電極および各ドレイン電極は、導電体化された酸化物膜８ｂ、第２導電膜および第３導電膜を含む３層の導電体で構成される。そのため、ひとつの層がパターン不良等で断線しても、他の２層で断線をカバーできるため、断線不良の発生を防止することができる。したがって、図１に示されるように、複数の駆動ＴＦＴ４０、４１、４２が組み合わさって構成される駆動電圧発生回路ＳＣをＴＦＴ基板１０１の周辺領域に配置する場合でも、駆動ＴＦＴ４０ｄの断線による回路動作不良の発生率を大幅に低減することができるようになる。
次に、上記のＴＦＴ基板１０１を用いた液晶表示パネルの構成を説明する。液晶表示パネルの構成は、まず、図１（ａ）に示したＴＦＴ基板１０１の表面に配向膜、スペーサが配設される。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成されている。次に、別途準備された、カラーフィルタ及び配向膜等を備えた対向基板（図示せず）が、ＴＦＴ基板１０１と対向するように配置される。この際、スペーサによってＴＦＴ基板１０１と対向基板との間に間隙が形成され、その間隙に液晶が封止されて、横電界駆動のＦＦＳ方式の液晶表示パネルが構成される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等が配設されることによってＦＦＳ方式のＬＣＤが完成する。
（製造方法）
以下に、図面を参照して本実施の形態２のＴＦＴ基板１０１の製造方法を説明する。図２７から図３２は実施の形態２におけるＴＦＴ基板１０１の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図２６に相当する。図２７から図３２に図示する画素ＴＦＴ３０ｄを含む断面は、図２のＸ－Ｘ’部における断面に対応し、駆動ＴＦＴ４０ｄを含む断面は、図３のＹ－Ｙ’部における断面と同様の位置における断面に対応する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態１では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極等の材料である第１導電膜を形成する。なお、各ゲート電極等が設けられる方を基板１の上主面とする。
第１導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。本実施の形態２では、第１導電膜としてＣｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２７に示されるように、基板１の上主面上に第１導電膜からなる第１ゲート電極２、第２ゲート電極３および共通電極４が形成される。
次に、第１ゲート電極２、第２ゲート電極３等を覆うように基板１の上主面全面に第１絶縁膜からなるゲート絶縁層５を形成する。本実施の形態２では、ＣＶＤ法を用いて、ＳｉＮ膜を成膜することで、ゲート絶縁層５を形成した。
次に、ゲート絶縁層５上に、第２半導体層１３等の材料となる酸化物膜８ａを形成する。本実施の形態２では、実施の形態１と同様に、ＡｒガスとＯ２ガスとの混合ガスを用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を形成した。ＩｎＧａＺｎＯ膜は、一般的に１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型の半導体特性を示す。スパッタリング法の場合は、例えばＡｒガスとＯ２ガスの混合比率を変えることによって、ＩｎＧａＺｎＯ膜の電子キャリア密度の大小を制御することができる。
その後、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ＩｎＧａＺｎＯからなる酸化物膜８ａをエッチングによりパターニングする。ここではシュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去する。図２８に示されるように、画素ＴＦＴ３０ｄでは第１ゲート電極２に平面視で重なる領域のゲート絶縁層５の上に、互いに離間する離間部分Ｗ１を有するソースコンタクト層９およびドレインコンタクト層１０が形成される。また、駆動ＴＦＴ４０ｄでは第２ゲート電極３に平面視で重なる領域のゲート絶縁層５の上に、第２半導体層１３が形成される。
ソースコンタクト層９およびドレインコンタクト層１０はｎ型半導体であり、ソースコンタクト層９は、第１半導体層７と後述する第１ソース電極１７との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。またドレインコンタクト層１０は第１半導体層７と後述する第１ドレイン電極１８との間に存在して、両者を良好な電気特性で接続させるオーミックコンタクト層として機能する。当該機能を充分得るためには、ソースコンタクト層９およびドレインコンタクト層１０は、１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型半導体からなることが好ましい。比抵抗値でいえば、０．１Ω・ｃｍ以上１×１０６Ω・ｃｍ以下であることが好ましい。
駆動ＴＦＴ４０ｄの第２ゲート電極３に重なる領域上に形成されるＩｎＧａＺｎＯからなる第２半導体層１３は、駆動ＴＦＴ４０ｄの半導体チャネル層として機能する。当該機能を充分得るためには、第２半導体層１３は、上述のソースコンタクト層９およびドレインコンタクト層１０と同様に、１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有していることが好ましい。比抵抗値でいえば、０．１Ω・ｃｍ以上１×１０６Ω・ｃｍ以下であることが好ましい。したがって、本実施の形態２では、同じ半導体特性を有するＩｎＧａＺｎＯからなる酸化物膜８ａを用いて、同一のプロセスでソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３を同時に形成することができる。
また、本実施の形態２では、図２８に示すように、この第２回目の写真製版工程でＩｎＧａＺｎＯからなる酸化物膜８ａを用いて、画素領域ＰＸに画素電極１６のパターンが形成される。さらに、画素ＴＦＴ３０ｄにおいて後述する第１ソース電極１７に平面視で重なる領域および図２においてソース配線１１７に平面視で重なる領域に、第１ソース電極下層配線１１のパターンが形成される。駆動ＴＦＴ４０ｄにおいて後述する第２ソース電極１９および後述する第２ドレイン電極２０に平面視で重なる領域に、それぞれ第２ソース電極下層配線１４および第２ドレイン電極下層配線１５のパターンが形成される。
次に、図２９に示されるように、例えば低圧水銀灯を用いて、基板１に対して裏面側から全面にＵＶ光を照射する。この処理を行うことで、基板１を透過したＵＶ光が照射される酸化物膜８ａのパターン領域、すなわち画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が、半導体から導電体に変化する。すなわち、この光照射プロセスにより、導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が形成される。この際の導電体部の比抵抗値は、１×１０－２Ω・ｃｍ程度以下であることが好ましい。すなわち、本実施の形態１のＩｎＧａＺｎＯに代表される酸化物膜８ａの場合では、電子キャリア密度が１×１０１９個／ｃｍ３以上であることが好ましい。
一方、平面視で第１ゲート電極２、第２ゲート電極３および共通電極４と重なる領域に位置する酸化物膜８ａは、ＵＶ光が遮光されるため、半導体としての特性が維持される。
なおＵＶ光としては、４５０ｎｍ以下の波長領域に強度ピークを有するものを用いると、酸化物膜８ａを効率よく導電体化できるので好ましい。なお、本実施の形態２では低圧水銀灯を照射したが、これに限られることなく、例えば紫外線レーザー光を用いることも可能である。
次に、ソース電極、ドレイン電極等の材料である第２導電膜Ｍ２を成膜する。本実施の形態２では、Ｃｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第２導電膜Ｍ２をエッチングによりパターニングする。ここでは、第１導電膜のときと同様に、過硫酸アンモニウム系溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３０に示されるように、特に画素ＴＦＴ３０ｄにおいて、第１ソース電極１７および第１ドレイン電極１８が形成される。
画素ＴＦＴ３０ｄにおいて、第１ソース電極１７は、平面視でソースコンタクト層９と重なり、第１ソース電極下層配線１１まで跨るように形成されている。第１ドレイン電極１８は、平面視でドレインコンタクト層１０と重なり、第１ソース電極１７と離間する離間部分Ｗ３を有するとともに画素電極１６の一部と重なる領域まで跨るように形成されている。
駆動ＴＦＴ４０ｄにおいて、第２導電膜Ｍ２は、平面視で第２半導体層１３の一部と重なる領域から、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５まで跨るように形成されている。なお、ここでは第２ソース電極１９と第２ドレイン電極２０が分離された形では形成されない。
次に、基板１の上に、ＣＶＤ法を用いてａ－Ｓｉ膜６を１００ｎｍの厚さで成膜する。その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ａ－Ｓｉ膜６をエッチングによりパターニングする。ここではＳＦ６ガスとＨＣｌガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去することで、図３１に示されるように、画素ＴＦＴ３０ｄにおいて、ゲート絶縁層５上のソースコンタクト層９およびドレインコンタクト層１０が離間する離間部分Ｗ１から、ソースコンタクト層９、ドレインコンタクト層１０、第１ソース電極１７上の一部、および第１ドレイン電極１８上の一部にわたってａ－Ｓｉ膜６からなる第１半導体層７が形成される。
第１半導体層７は、ソースコンタクト層９を通して第１ソース電極１７と電気的に接続される。また第１半導体層７は、ドレインコンタクト層１０を通して第１ドレイン電極１８と電気的に接続され、さらに第１ドレイン電極１８を通して画素電極１６と電気的に接続されている。そして、ソースコンタクト層９とドレインコンタクト層１０との離間部分Ｗ１および第１ソース電極１７と第１ドレイン電極１８との離間部分Ｗ３とが、第１半導体層７の第１チャネル領域ＣＬ１となる。一方で、駆動ＴＦＴ４０ｄの第２半導体層１３は、第２導電膜Ｍ２により覆われており、上記のａ－Ｓｉ膜６と直接接する機会はない。第２半導体層１３をなす半導体特性を有する酸化物膜８ａは、ａ－Ｓｉ膜６に含まれる水素化アモルファスシリコンにより還元されて導体化することがない。
次に、基板１上に、保護絶縁層２１の材料である第２絶縁膜が形成される。本実施の形態２では、ＣＶＤ法を用いて、ＳｉＯ膜を１００ｎｍ、ＳｉＮ膜を２００ｎｍの厚さでこの順に積層して成膜することで、保護絶縁層２１を形成した。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、保護絶縁層２１のＳｉＯ膜とＳｉＮ膜、およびゲート絶縁層５のＳｉＮ膜を順次エッチングすることによりパターニングする。ここではＳＦ６にＯ２を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図３２に示されるように、画素ＴＦＴ３０ｄの画素領域ＰＸにおいて、保護絶縁層２１およびゲート絶縁層５に、共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が形成される。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、駆動ＴＦＴ４０ｄにおいて、保護絶縁層２１に、第２導電膜Ｍ２の表面の一部が露出するように第１コンタクトホール２３、第２コンタクトホール２４および第３コンタクトホール２８が形成される。第３コンタクトホール２８は、平面視で第２ゲート電極３と重なる領域に配置される。
次に、保護絶縁層２１の上に対向電極２５等の材料となる第３導電膜を形成する。本実施の形態２では、まず第３導電膜として実施の形態１と同様に光透過性の酸化物導電膜であるＩＴＯ膜を成膜する。
その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３導電膜であるＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。続けてＣｕからなる第２導電膜Ｍ２の一部領域を過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてパターニングする。その後、フォトレジストパターンを除去することで、図２６に示されるように、画素ＴＦＴ３０ｄにおいて透光性の対向電極２５が形成される。対向電極２５は、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。また対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
さらに図２６に示されるように、駆動ＴＦＴ４０ｄにおいて第３ソース電極２６および第３ドレイン電極２７が形成される。第３ソース電極２６は第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極２７は第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。また、第３コンタクトホール２８では、ＩＴＯからなる第３導電膜およびＣｕからなる第２導電膜Ｍ２が除去されて、酸化物膜８ａからなる第２半導体層１３上に離間部分Ｗ２を有する第２チャネル領域ＣＬ２が形成され、駆動ＴＦＴ４０ｄが形成される。
液晶表示パネルの組み立ては、まず、図１（ａ）に示したＴＦＴ基板１０１の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタおよび配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板１０１と対向して貼り合わせる。この際、スペーサによってＴＦＴ基板１０１と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横電界液晶駆動のＦＦＳ方式の液晶表示パネルが作製される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。
（効果）
以上のように、本実施の形態２によれば、ａ－Ｓｉ膜６を半導体層とする画素ＴＦＴ３０ｄ（第１ＴＦＴ）と、酸化物膜８ａを半導体層とする駆動回路用の駆動ＴＦＴ４０ｄ（第２ＴＦＴ）との両方が、ひとつの基板１上に形成されたＦＦＳ仕様のＴＦＴ基板１０１を、６回の写真製版工程で作製することができる。
さらに、画素ＴＦＴ３０ｄのａ－Ｓｉ膜６が、ソースコンタクト層９およびドレインコンタクト層１０のからなるオーミックコンタクト層と、第１ソース電極１７および第１ドレイン電極１８の上層に配設されるので、ＢＣＥ工程のオーミックコンタクト層除去工程が不要となって、ａ－Ｓｉ膜６の半導体チャネル領域の形状ならびに特性を均一性よく形成することができる。これによって、画素領域の画素ＴＦＴ３０ｄの特性の均一性を向上させることができる。またオーミックコンタクト層除去工程にともなうプロセスダメージを受けないことから、画素ＴＦＴ３０ｄの特性ならびに信頼性を向上させることができる。
なお、実施の形態２では、第２絶縁膜をＳｉＯ膜とＳｉＮ膜の積層膜としたが、ＳｉＮ膜やＳｉＯ膜、ＳｉＯＮ膜の単層膜としてもよく、ＳｉＮ膜とＳｉＯ膜からなる２層以上の積層膜としても良い。また、第１絶縁膜をＳｉＮ膜の単層膜としたが、ＳｉＯ膜やＳｉＯＮ膜の単層膜としてもよく、ＳｉＮ膜とＳｉＯ膜からなる２層以上の積層膜としてもよい。
実施の形態２の製造工程において、酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を、図２９に示されるように、基板１に対して裏面側からＵＶ光を照射することによって導電体化させるようにしたが、これに限らず、上記の実施の形態１において説明したように、フォトレジスト材からなるフォトレジストマスクを形成し、これらをマスクとして基板に対して表面側からＵＶ光を照射するようにしてもよい。
この場合は、フォトレジストマスクを形成するための新たな写真製版工程が必要となるが、ＵＶ光を直接、酸化物膜８ａに照射することができるので、より効率よく、半導体特性を有する酸化物膜８ａを、導電特性を有する酸化物膜８ｂに変化させることができる。また、ＵＶ光や紫外線レーザー光の照射以外にも、例えば還元性のＨ２ガスや水素を含むＮＨ３ガスを用いたＨ２プラズマやＮＨ３プラズマを直接照射する方法を用いることができるようになる。
以上をまとめると、本実施の形態２におけるＴＦＴ基板１０１は、基板１上の所定の表示領域１５０（第１領域）に配置され、第１導電膜からなる第１ゲート電極２と、基板１上の所定の額縁領域１６０（第２領域）に配置され、第１ゲート電極２と同一組成の第１導電膜からなる第２ゲート電極３と、第１ゲート電極２と第２ゲート電極３とを覆って基板１上に配置されるゲート絶縁層５と、一部が第１ゲート電極２に平面視で重なり、かつ、ゲート絶縁層５上に配置され、半導体特性を有する酸化物膜８ａ（酸化物）からなるソースコンタクト層９（第１コンタクト層）と、一部が第１ゲート電極２に平面視で重なり、かつ、ソースコンタクト層９と離間する離間部分Ｗ１（第１離間部分）を有してゲート絶縁層５上に配置され、ソースコンタクト層９と同一組成の半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０（第２コンタクト層）と、ソースコンタクト層９上に配置され、第２導電膜からなる第１ソース電極１７（第１電極）と、第１ソース電極１７と離間する離間部分Ｗ３（第２離間部分）を有してドレインコンタクト層１０上に配置され、第１ソース電極１７と同一組成の第２導電膜からなる第１ドレイン電極１８（第２電極）と、を備える。その第１ソース電極１７と第１ドレイン電極１８との間に位置する離間部分Ｗ３は、ソースコンタクト層９とドレインコンタクト層１０との間に位置する離間部分Ｗ１よりも広い。ＴＦＴ基板１０１は、離間部分Ｗ１にて露出するゲート絶縁層５上から第１ソース電極１７上の一部と第１ドレイン電極１８上の一部とに渡って配置され、かつ、離間部分Ｗ３にて露出するソースコンタクト層９とドレインコンタクト層１０とに接して配置され、アモルファスシリコンからなる第１半導体層７と、第２ゲート電極３に平面視で重なり、かつ、ゲート絶縁層５上に配置され、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の半導体特性を有する酸化物膜８ａからなる第２半導体層１３と、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ソース電極１９（第３電極）と、第２ソース電極１９と離間して配置され、かつ、一部が第２半導体層１３上に接して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ドレイン電極２０（第４電極）と、所定の表示領域１５０内かつ第１ゲート電極２が形成される領域外に位置するゲート絶縁層５上に配置され、かつ、第１ドレイン電極１８に接続し、ソースコンタクト層９をなす半導体特性を有する酸化物膜８ａと同一組成の導電特性を有する酸化物膜８ｂからなる画素電極１６と、をさらに備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０ｄと酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０ｄとを同一基板上に低コストに形成できる。また、ＢＣＥ工程のオーミックコンタクト層除去工程が不要となって、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０ｄの特性の均一性を向上させることができる。
本実施の形態２におけるＴＦＴ基板１０１は、画素電極１６を覆って配置される保護絶縁層２１と、画素電極１６に平面視で重なり、かつ、保護絶縁層２１上に配置され、第３導電膜からなる対向電極２５と、をさらに備える。
このような構成により、ＦＳＳ方式のＬＣＤ用途においても、製造工程の簡略化と低コスト化が可能な薄膜トランジスタ基板１０１が得られる。
本実施の形態２におけるＴＦＴ基板１０１が含む保護絶縁層２１は、第２ソース電極１９と、第２ドレイン電極２０とを覆って配置され、第２ソース電極１９の表面の一部が露出する第１コンタクトホール２３（第１開口部）と、第２ドレイン電極２０の表面の一部が露出する第２コンタクトホール２４（第２開口部）とを含む。ＴＦＴ基板１０１は、保護絶縁層２１上に配置され、かつ、第１コンタクトホール２３を介して第２ソース電極１９に接続し、対向電極２５と同一組成の第３導電膜からなる第３ソース電極２６（第５電極）と、保護絶縁層２１上に配置され、かつ、第２コンタクトホール２４を介して第２ドレイン電極２０に接続し、対向電極２５と同一組成の第３導電膜からなる第３ドレイン電極２７（第６電極）と、をさらに備える。
以上の構成により、電極や配線の断線による回路動作不良の発生率を大幅に低減することができる。
本実施の形態２におけるＴＦＴ基板１０１は、所定の表示領域１５０に配置され、第１ゲート電極２と、ゲート絶縁層５と、第１半導体層７と、ソースコンタクト層９と、ドレインコンタクト層１０と、第１ソース電極１７と、第１ドレイン電極１８とを含む画素ＴＦＴ３０ｄ（第１ＴＦＴ）と、所定の額縁領域１６０に配置され、第２ゲート電極３と、ゲート絶縁層５と、第２半導体層１３と、第２ソース電極１９と、第２ドレイン電極２０と、を含む駆動ＴＦＴ４０ｄ（第２ＴＦＴ）とをさらに備える。所定の表示領域１５０は、基板１上に複数の画素がマトリクス状に配列されてなり、画素ＴＦＴ３０ｄは、表示領域の各画素に設けられる画素表示用の薄膜トランジスタである。所定の額縁領域１６０は、表示領域１５０外の領域であり、駆動ＴＦＴ４０ｄは、画素ＴＦＴ３０ｄを駆動する駆動回路用の薄膜トランジスタである。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０ｄと酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０ｄとを同一基板上に低コストに形成した薄膜トランジスタ基板１０１が得られる。
本実施の形態２における液晶表示装置は、薄膜トランジスタ基板１０１と、薄膜トランジスタ基板１０１に対し対向配置される対向基板と、薄膜トランジスタ基板１０１と対向基板との間隙に封止される液晶とを備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０ｄと酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０ｄとを備える液晶表示装置用の薄膜トランジスタ基板１０１を実現することができ、この薄膜トランジスタ基板１０１を用いることによって、小型で高表示品質を有する液晶表示装置を低コストに提供することが可能になる。
本実施の形態２におけるＴＦＴ基板１０１の製造方法は、基板１上の所定の表示領域１５０に配置され、第１導電膜からなる第１ゲート電極２を形成する工程と、基板１上の所定の額縁領域１６０に配置され、第１ゲート電極２と同一組成の第１導電膜からなる第２ゲート電極３を形成する工程と、第１ゲート電極２と第２ゲート電極３とを覆って基板１上に配置されるゲート絶縁層５を形成する工程と、一部が第１ゲート電極２に平面視で重なり、かつ、ゲート絶縁層５上に配置され、半導体特性を有する酸化物膜８ａからなるソースコンタクト層９を形成する工程と、一部が第１ゲート電極２に平面視で重なり、かつ、ソースコンタクト層９と離間する離間部分Ｗ１を有してゲート絶縁層５上に配置され、ソースコンタクト層９と同一組成の半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０を形成する工程と、ソースコンタクト層９上に配置され、第２導電膜からなる第１ソース電極１７を形成する工程と、第１ソース電極１７と離間する離間部分Ｗ３を有してドレインコンタクト層１０上に配置され、第１ソース電極１７と同一組成の第２導電膜からなる第１ドレイン電極１８を形成する工程と、を備える。その第１ソース電極１７と第１ドレイン電極１８との間に位置する離間部分Ｗ３は、ソースコンタクト層９とドレインコンタクト層１０との間に位置する離間部分Ｗ１よりも広い。ＴＦＴ基板１０１の製造方法は、離間部分Ｗ１にて露出するゲート絶縁層５の表面から第１ソース電極１７上の一部と第１ドレイン電極１８上の一部とに渡って配置され、かつ、離間部分Ｗ３にて露出するソースコンタクト層９とドレインコンタクト層１０とに接して配置され、アモルファスシリコンからなる第１半導体層７を形成する工程と、第２ゲート電極３に平面視で重なり、かつ、ゲート絶縁層５上に配置され、ソースコンタクト層９およびドレインコンタクト層１０と同一組成の半導体特性を有する酸化物膜８ａからなる第２半導体層１３を形成する工程と、一部が第２半導体層１３に接続して配置され、第１ソース電極１７および第１ドレイン電極１８と同一組成の第２導電膜からなる第２ソース電極１９を形成する工程と、第２ソース電極１９と離間して配置され、かつ、一部が第２半導体層１３上に接して配置され、第１ソース電極１７と第１ドレイン電極１８と同一組成の第２導電膜からなる第２ドレイン電極２０を形成する工程と、所定の表示領域１５０内かつ第１ゲート電極２が形成される領域外に位置するゲート絶縁層５上に配置され、第１ドレイン電極１８に接続し、ソースコンタクト層９をなす半導体特性を有する酸化物膜８ａと同一組成の導電特性を有する酸化物膜８ｂからなる画素電極１６を形成する工程と、をさらに備える。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０ｄと酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０ｄとを同一基板上に低コストに形成できる。
本実施の形態２におけるＴＦＴ基板１０１の製造方法において、ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第２半導体層１３を形成する工程と、画素電極１６を形成する工程とは、ゲート絶縁層５を形成する工程の後に、基板１上に半導体特性を有する酸化物からなる酸化物膜８ａを形成する工程と、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とが形成されるように酸化物膜８ａを一括してパターニングする工程と、を含む。第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程とは、酸化物膜８ａを一括してパターニングする工程の後に、基板１上に第２導電膜を形成する工程と、第１ソース電極１７と、第１ドレイン電極１８とが形成されるよう第２導電膜を一括してパターニングする工程と、を含む。第１半導体層７を形成する工程は、第１ソース電極１７を形成する工程と第１ドレイン電極１８を形成する工程との後に、第２半導体層１３が第２導電膜により覆われた状態で基板１上にアモルファスシリコンからなるアモルファスシリコン膜６を形成する工程と、第１半導体層７が形成されるようにアモルファスシリコン膜６をパターニングする工程と、を含む。第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程とは、第１半導体層７を形成する工程の後に、第２ソース電極１９と、第２ドレイン電極２０とが形成されるよう第２導電膜をさらに一括してパターニングする工程と、を含む。
このような構成により、ａ－Ｓｉチャネル層形成のためのＢＣＥ工程において、酸化物膜８ａからなるオーミックコンタクト層のａ－Ｓｉ膜６との選択的な除去の工程が不要となり、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０ｄの特性の均一性を向上させることができる。
本実施の形態２におけるＴＦＴ基板１０１の製造方法において、第１ゲート電極２を形成する工程と、第２ゲート電極３を形成する工程とは、基板１の表面に遮光性を有する第１導電膜を形成する工程と、第１ゲート電極２と第２ゲート電極３とが形成されるよう第１導電膜を一括してパターニングする工程と、を含む。画素電極１６を形成する工程は、酸化物膜８ａを一括してパターニングする工程の後に、基板１の裏面から紫外線を含む光を照射する工程をさらに含む。
このような構成により、基板１を透過したＵＶ光が照射される領域に導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を形成できる。さらに、ＵＶ光が遮光される領域に半導体特性を有する酸化物膜８ａからなるソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３を形成できる。すなわち、製造工程が簡略化される。
本実施の形態２におけるＴＦＴ基板１０１の製造方法は、画素電極１６を覆って配置される保護絶縁層２１を形成する工程と、画素電極１６に平面視で重なり、かつ、保護絶縁層２１上に配置され、第３導電膜からなる対向電極２５を形成する工程と、をさらに備える。
このような構成により、ＦＳＳ方式のＬＣＤ用途においても、製造工程の簡略化と低コスト化が可能な薄膜トランジスタ基板が得られる。
本実施の形態２におけるＴＦＴ基板１０１の製造方法は、第１ゲート電極２を形成する工程と、ゲート絶縁層５を形成する工程と、ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程と、第１半導体層７を形成する工程とを含み、基板１上の所定の表示領域１５０に画素ＴＦＴ３０ｄを形成する工程と、第２ゲート電極３を形成する工程と、ゲート絶縁層５を形成する工程と、第２半導体層１３を形成する工程と、第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程と、を含み、基板１上の所定の額縁領域１６０に駆動ＴＦＴ４０ｄを形成する工程と、をさらに備える。所定の表示領域１５０は、基板１上に複数の画素がマトリクス状に配列されてなる表示領域１５０であり、画素ＴＦＴ３０ｄは、表示領域１５０の各画素に設けられる画素表示用の薄膜トランジスタである。所定の額縁領域１６０は、表示領域１５０外の領域であり、駆動ＴＦＴ４０ｄは、画素ＴＦＴ３０ｄを駆動する駆動回路用の薄膜トランジスタである。
このような構成により、アモルファスシリコンからなるチャネル層を有する画素ＴＦＴ３０ｄと酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０ｄとを同一基板上に低コストに形成した薄膜トランジスタ基板１００が得られる。
＜実施の形態２の変形例１＞
実施の形態２では、平面視で第１ソース電極１７またはソース配線１１７と重なる領域の下層に、導電特性を有する酸化物膜８ｂからなる第１ソース電極下層配線１１およびソース下層配線２１７を形成するようにしたが、実施の形態１の変形例２と同様に、これは適宜省略することもできる。同様に、平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域の下層にも、導電特性を有する酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５をそれぞれ形成するようにしたが、これらも適宜省略することができる。
＜実施の形態２の変形例２＞
また実施の形態２では、ソースコンタクト層９は、第１ソース電極下層配線１１およびソース下層配線２１７のパターンと分離されて配設されていた。また、ドレインコンタクト層１０は、画素電極１６のパターンと分離されて配設されていた。さらに、第２半導体層１３は、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５と分離されて配設されていた。
図３３は、本実施の形態２の変形例２に係るＴＦＴ基板に配設される画素ＴＦＴ３０ｅと駆動ＴＦＴ４０ｅの断面図である。実施の形態１の変形例３と同様、酸化物膜８ａからなるソースコンタクト層９と酸化物膜８ｂからなる第１ソース電極下層配線１１またはソース下層配線２１７とを連続一体化したパターンで形成してもよい。また、酸化物膜８ａからなるドレインコンタクト層１０と酸化物膜８ｂからなる画素電極１６とを連続一体化したパターンで形成してもよい。さらに、酸化物膜８ａからなる第２半導体層１３と酸化物膜８ｂからなる第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とを連続一体化したパターンで形成するようにしてもよい。
本実施の形態２の変形例２におけるＴＦＴ基板が含む画素電極１６は、半導体特性を有する酸化物膜８ａからなるドレインコンタクト層１０（第２コンタクト層）から延在され連続一体化されたパターンを有する。
また、本実施の形態２の変形例２におけるＴＦＴ基板の製造方法において、ソースコンタクト層９（第１コンタクト層）と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とを形成するために酸化物膜８ａを一括してパターニングする工程または酸化物膜８ａと第２導電膜とを一括してパターニングする工程は、画素電極１６がドレインコンタクト層１０から延在され連続一体化されるように酸化物膜８ａをパターニングする。
このような構成により、酸化物膜８ａの必要な領域を選択的に導電体化させることができる。
＜実施の形態２の変形例３＞
上記の実施の形態２におけるＦＦＳ仕様のＴＦＴ基板１０１は、ａ－Ｓｉ膜６を半導体層とする画素ＴＦＴ３０ｄ（第１ＴＦＴ）と、酸化物膜８ａを半導体層とする駆動回路用の駆動ＴＦＴ４０ｄ（第２ＴＦＴ）との両方が、ひとつの基板１上に配設された構成を有する。そのＴＦＴ基板１０１も、実施の形態１の変形例４に示すＴＦＴ基板１００と同様に、ハーフトーンプロセスを用いて５回の写真製版で製造することができる。
（画素ＴＦＴおよび駆動ＴＦＴの構成）
以下に図面を参照して、本実施の形態２の変形例３のＴＦＴ基板に形成される画素ＴＦＴと駆動ＴＦＴの構成について詳しく説明する。
図１４および図１５は、それぞれ実施の形態１の変形例４の画素ＴＦＴ３０および駆動ＴＦＴ４０の平面構成を表す図であるが、本実施の形態２の変形例３における画素ＴＦＴ３０ｆおよび駆動ＴＦＴ４０ｆの平面構成も同様である。後述するが、画素ＴＦＴ３０ｆは、第１半導体層７と第１ソース電極１７との上限位置関係および第１半導体層７と第１ドレイン電極との上下位置関係が異なるだけで、画素ＴＦＴ３０ｆの平面上の外観構成は図１４に示す画素ＴＦＴ３０と概略同じである。
図３４は、本実施の形態２の変形例３におけるＴＦＴ基板の構成の一部を示す断面図である。図３４は、図１４に示すＸ－Ｘ’部及び図１５に示すＹ－Ｙ’部の断面構造を示す断面図である。以下、図１４、図１５および図３４を参照して画素ＴＦＴ３０ｆおよび駆動ＴＦＴ４０ｆの構成を説明する。
上述の実施の形態２のＴＦＴ基板と本変形例３におけるＴＦＴ基板との構造上の大きな違いのひとつは、画素ＴＦＴ３０ｆが含むソースコンタクト層９およびドレインコンタクト層１０の形状と、駆動ＴＦＴ４０ｆが含む第２半導体層１３の形状である。
すなわち、画素ＴＦＴ３０ｆにおいて、実施の形態２では、平面視で図２に示されるように酸化物膜８ａからなるソースコンタクト層９は、酸化物膜８ｂからなる第１ソース電極下層配線１１またはソース下層配線２１７とパターンが分離されて形成されている。同様に、酸化物膜８ａからなるドレインコンタクト層１０は、酸化物膜８ｂからなる画素電極１６とパターンが分離されて形成されている。
これに対して、本変形例３のＴＦＴ基板が含む画素ＴＦＴ３０ｆにおいては、図１４または図３４に示されるように、酸化物膜８ａからなるソースコンタクト層９は、酸化物膜８ｂからなる第１ソース電極下層配線１１またはソース下層配線２１７が連続一体化したパターンで形成される。酸化物膜８ａからなるドレインコンタクト層１０は、酸化物膜８ｂからなる画素電極１６と連続一体化したパターンで形成されている。すなわち、この連続一体化した酸化物膜のパターンのうち、第１ゲート電極２のパターンからはみ出した領域に位置する酸化物膜８ｂは、導電特性を有し、第１ソース電極下層配線１１および画素電極１６をなす。酸化物膜のパターンのうち第１ゲート電極２の内側に位置する酸化物膜８ａは、半導体特性を有し、ソースコンタクト層９およびドレインコンタクト層１０をなす。これらソースコンタクト層９およびドレインコンタクト層１０は、平面視で第１ゲート電極２と重なる領域において互いに距離を隔てた離間部分Ｗ１を有している。
さらに本実施の形態２の変形例３では、ソースコンタクト層９と第１ソース電極下層配線１１またはソース下層配線２１７の上には、平面視でこれらの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で、第１ソース電極１７およびソース配線１１７が形成されている。ドレインコンタクト層１０の上には、平面視でこの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で第１ドレイン電極１８の一部領域が形成される。かつ第１ドレイン電極１８の一部領域は、平面視で画素電極１６の一領域に重なるとともに画素電極１６の外側にはみ出さない態様で形成されている。そして、第１ソース電極１７および第１ドレイン電極１８は、平面視で第１ゲート電極２と重なる領域において、それぞれソースコンタクト層９およびドレインコンタクト層１０と平面視で重なり、かつ互いが離間部分Ｗ１よりも離れた離間部分Ｗ３を有するように形成されている。
そして、ゲート絶縁層５上のソースコンタクト層９およびドレインコンタクト層１０が離間している離間部分Ｗ１から、ソースコンタクト層９、ドレインコンタクト層１０、第１ソース電極１７上の一部、および第１ドレイン電極１８上の一部にわたってａ－Ｓｉ膜６からなる第１半導体層７が形成されている。離間部分Ｗ１および離間部分Ｗ３において、第１半導体層７は画素ＴＦＴ３０ｆの第１チャネル領域ＣＬ１として機能する。
実施の形態２における駆動ＴＦＴ４０ｄでは、図２６に示されるように酸化物膜８ａからなる第２半導体層１３と第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とが分離されて形成されていた。それに対して、本実施の形態２の変形例３における駆動ＴＦＴ４０ｆでは、図３４に示されるように、第２半導体層１３と第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とが連続一体化したパターンで形成されている。この連続一体化したパターンのうち、第２ゲート電極３のパターンからはみ出した領域は導電体化され、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５として機能する。そして、第２ゲート電極３の内側の領域は、半導体として駆動ＴＦＴ４０ｆの第２半導体層１３として機能する。
さらに、第２半導体層１３と第２ソース電極下層配線１４および第２ドレイン電極下層配線１５とが連続一体化したパターンの上には、平面視でこれらの形状と概略同じ形状で、かつ外縁が若干内側に入った態様で、第２ソース電極１９および第２ドレイン電極２０が互いに分離されて形成されている。
画素ＴＦＴ３０ｆの第１チャネル領域ＣＬ１、第１ソース電極１７、第１ドレイン電極１８および画素電極１６、さらに駆動ＴＦＴ４０ｆの第２チャネル領域ＣＬ２、第２ソース電極１９および第２ドレイン電極２０等を覆うように第２絶縁膜からなる保護絶縁層２１が配設される。
保護絶縁層２１および下層のゲート絶縁層５には、画素領域ＰＸにおいて共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が開口されている。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、第３導電膜からなる対向電極２５が、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。本実施の形態２の変形例３では、対向電極２５は、平面視において、ゲート配線１０２およびソース配線１１７にて囲まれてなる複数の画素領域のそれぞれを接続する連続した形状を有して配置されている。対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。これにより、対向電極２５には共通電極４から一定の共通電位信号が印加される。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。これによりＴＦＴ基板１００は、横電界駆動仕様であるＦＦＳ方式のＬＣＤに適用可能となる。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
駆動ＴＦＴ４０ｆにおいて、保護絶縁層２１には、平面視で第２ソース電極１９と重なる領域に第２ソース電極１９の表面の一部が露出するように第１コンタクトホール２３が開口され、平面視で第２ドレイン電極２０と重なる領域に第２ドレイン電極２０の表面の一部が露出するように第２コンタクトホール２４が開口されている。さらに、第３導電膜からなる第３ソース電極２６および第３ドレイン電極２７が、それぞれ平面視で第２ソース電極１９および第２ドレイン電極２０と重なる領域に配設される。第３ソース電極２６は、第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極は、第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。
また保護絶縁層２１には、第２チャネル領域ＣＬ２となる領域に第３コンタクトホール２８が開口されている。第３コンタクトホール２８は、離間部分Ｗ２の幅を有して、第２ソース電極１９と第２ドレイン電極２０とを分離し、かつ、第３ソース電極２６と第３ドレイン電極２７とを分離する。これにより、第２半導体層１３は、第２チャネル領域ＣＬ２においてチャネル層として機能する。
以上のように、駆動ＴＦＴ４０ｆを構成する各ソース電極および各ドレイン電極は、それぞれ導電体化された酸化物膜８ｂ、第２導電膜および第３導電膜を含む３層で構成されるので、ひとつの層がパターン不良等で断線しても、他の２層で断線をカバーできるため、断線不良の発生を防止することができる。したがって、図１に示されるように、複数の駆動ＴＦＴ４０、４１、４２が組み合わさって構成される駆動電圧発生回路ＳＣをＴＦＴ基板１００の周辺領域に配置する場合でも、駆動ＴＦＴの断線による回路動作不良の発生率を大幅に低減することができるようになる。
（製造方法）
以下に、図面を参照して本実施の形態２の変形例３のＴＦＴ基板の製造方法を説明する。図３５から図４３は本実施の形態２の変形例３のＴＦＴ基板の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図３４に相当する。各工程図中のＸ－Ｘ’部及びＹ－Ｙ’部は、それぞれ図１４に示すＸ－Ｘ’および図１５に示すＹ－Ｙ’部の断面部に対応している。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本変形例３では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、各ゲート電極等の材料である第１導電膜を形成する。なお、ゲート電極等が設けられる方を基板１の上主面とする。
第１導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌ等の金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本変形例３では、第１導電膜としてＣｕ膜を、Ａｒガスを用いたスパッタリング法で２００ｎｍの厚さに形成した。
その後、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１導電膜をエッチングによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３５に示されるように、基板１の上主面上に第１ゲート電極２、第２ゲート電極３および共通電極４が形成される。
次に、第１ゲート電極２、第２ゲート電極３等を覆うように基板１の上主面全面に第１絶縁膜からなるゲート絶縁層５を成膜した後、第２半導体層１３等の材料となる酸化物膜８ａおよびソース電極、ドレイン電極等の材料である第２導電膜Ｍ２を順次成膜する。
本実施の形態２の変形例３では、実施の形態２と同じように、ＡｒガスとＯ２ガスとの混合ガスを用いたスパッタリング法により、酸化物膜８ａとして厚さ５０ｎｍのＩｎＧａＺｎＯ膜を成膜した。ＩｎＧａＺｎＯ膜は、一般的に１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型の半導体特性を示す。スパッタリング法の場合は、例えばＡｒガスとＯ２ガスの混合比率を変えることによって、ＩｎＧａＺｎＯ膜の電子キャリア密度の大小を制御することができる。また第２導電膜Ｍ２としてＡｒガスを用いたスパッタリング法により、厚さ２００ｎｍのＣｕ膜を成膜した。
そして、２回目の写真製版工程で塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてフォトレジストパターンを形成する。図３６に示されるように、フォトレジストパターンは、第１領域である厚さｈｄのフォトレジストパターンＰＲ５と、第２領域である厚さｈｄのフォトレジストパターンＰＲ６と、第３領域である厚さｈｅのフォトレジストパターンＰＲ７とを有する。フォトレジストパターンＰＲ５とフォトレジストパターンＰＲ６の互いに離間した領域は画素ＴＦＴ３０ｆの第１チャネル領域ＣＬ１に対応している。またフォトレジストパターンＰＲ７は駆動ＴＦＴ４０ｆの形成領域に対応している。さらに、フォトレジストパターンＰＲ６は、画素領域ＰＸである厚さｈｆのフォトレジストパターンＰＲ８を含み、フォトレジストパターンＰＲ６とフォトレジストパターンＰＲ８は連続一体化した形状で形成されている。
このとき、フォトレジストパターンＰＲ５およびＰＲ６の厚さｈｄと、フォトレジストパターンＰＲ７の厚さｈｅは、フォトレジストパターンＰＲ８の厚さｈｆよりも厚くなるようにしておく。具体的に本実施の形態２の変形例３ではｈｄおよびｈｅが約２．５μｍ、ｈｆが約１．０μｍの厚さになるように形成した。なお、各々のフォトレジストパターンＰＲ５、フォトレジストパターンＰＲ６、ＰＲ７およびＰＲ８において、若干の厚みの差異があってもよい。このような差異は、フォトレジスト層が形成される表面の表面形状に起因して生じ得るものであり、例えば、第１導電膜の厚み程度の大きさである。
図３６に示されるような複数の厚さを有するフォトレジストパターンは、まず基板１の第２導電膜Ｍ２上に、例えばノボラック系樹脂で構成されるポジ型フォトレジストを所望の最大膜厚（上記の例では２．５μｍ）となるように塗布形成した後に、フォトリソグラフィー工程のフォトレジスト露光時に露光量を多段階に制御することで形成することができる。すなわち、フォトレジスト露光時に、フォトレジストパターンＰＲ５、ＰＲ６およびＰＲ７に対応した領域には露光光を遮光し、フォトレジストパターンＰＲ８に対応した領域には露光光の強度を減光させて照射し、その他の領域には露光光を直接照射して露光処理を行う。その後、レジストの現像処理が実行されると、フォトレジストは、露光光が直接照射された領域では完全に除去され、遮光された領域では最大膜厚で残存し、減光された照射では膜厚が低減される。なお、このように露光量を多段階に制御する方法としては、グレイトーンまたはハーフトーンのフォトマスクを用いた公知のフォトリソグラフィープロセスを用いることができる。
次に、図３７に示されるように、フォトレジストパターンＰＲ５、ＰＲ６、ＰＲ７およびＰＲ８をマスクとして、第２導電膜Ｍ２と酸化物膜８ａをエッチングによりパターニングする。まず、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてＣｕからなる第２導電膜Ｍ２をエッチングする。続けて、シュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてＩｎＧａＺｎＯからなる酸化物膜８ａをエッチングする。これにより、特に画素ＴＦＴ３０ｆにおいて、平面視で第１ゲート電極２と重なる領域の第１チャネル領域ＣＬ１では、ゲート絶縁層５上の第２導電膜Ｍ２および酸化物膜８ａが除去されて離間部分Ｗ１が形成される。
さらに、図３８に示されるように、基板１上の全体にＯ２プラズマを照射して、レジストを全体的にアッシング（Ashing）して薄膜化する。これにより、厚さの薄い領域のフォトレジストパターンＰＲ８が完全に除去されるとともに、厚さの厚い領域のフォトレジストパターンＰＲ５、ＰＲ６およびＰＲ７の領域は、薄膜化されて厚さがｈｄ’の新たなフォトレジストパターンＰＲ５ａ、ＰＲ６ａ、および厚さがｈｅ’のフォトレジストパターンＰＲ７ａとなって残存する。なお、アッシングによる薄膜化に伴い、新たなフォトレジストパターンＰＲ５ａ、ＰＲ６ａおよびＰＲ７ａは、平面視で元のフォトレジストパターンＰＲ５、ＰＲ６およびＰＲ７に比べてパターンの外縁が、全体にわたって内側に後退して縮小化された形状となる。
次に、図３９に示されるようにフォトレジストパターンＰＲ５ａ、ＰＲ６ａおよびＰＲ７ａをマスクとして、第２導電膜Ｍ２のみを選択的にエッチングすることによりパターニングする。ここでは、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去することで、図４０に示されるように、特に画素ＴＦＴ３０ｆにおいて、第２導電膜Ｍ２からなる第１ソース電極１７および第１ドレイン電極１８、酸化物膜８ａからなるソースコンタクト層９およびドレインコンタクト層１０が形成される。
第２導電膜Ｍ２をパターニングして形成された第１ソース電極１７および第１ドレイン電極１８の外縁は、平面視で下層の酸化物膜８ａからなるソースコンタクト層９およびドレインコンタクト層１０のパターン外縁よりも内側に後退した形状で形成される。よって、本実施の形態２の変形例３では、図４０に示されるように、これらのパターン外縁の端部が階段形状となるように形成されている。
平面視で第１ゲート電極２と重なる領域の第１チャネル領域ＣＬ１では、ゲート絶縁層５上のソースコンタクト層９およびドレインコンタクト層１０は、互いに距離を隔てた離間部分Ｗ１を有し、第１ソース電極１７および第１ドレイン電極１８は、ソースコンタクト層９およびまたはドレインコンタクト層１０と平面視で重なり、かつ互いが離間部分Ｗ１よりも離れた離間部分Ｗ３を有するように形成されている。
また、画素ＴＦＴ３０ｆの隣に位置する画素領域ＰＸにおいては、上層の第２導電膜Ｍ２が除去されているとともに、酸化物膜８ａからなるドレインコンタクト層１０のパターンから連続一体化されたパターンからなる画素電極１６が形成されている。
一方、駆動ＴＦＴ４０ｆにおいても、酸化物膜８ａと第２導電膜Ｍ２からなる積層体パターンの外縁の端部が階段形状となるように形成されている。
次に、図４１に示されるように、例えば低圧水銀灯を用いて、基板１に対して裏面側から全面にＵＶ光を照射する。この処理を行うことで、基板１を透過したＵＶ光が照射される酸化物膜８ａのパターン領域、すなわち画素ＴＦＴ３０ｆにおける第１ソース電極下層配線１１、ソース下層配線２１７（図４１には図示せず）および画素電極１６の領域と、駆動ＴＦＴ４０ｆにおける第２ソース電極下層配線１４および第２ドレイン電極下層配線１５の領域が、半導体から導電体に変化する。すなわち、この光照射プロセスにより、導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５が形成される。この際の導電体部の比抵抗値は、１×１０－２Ω・ｃｍ程度以下であることが好ましい。すなわち、本実施の形態２の変形例３のＩｎＧａＺｎＯに代表される酸化物膜８ａの場合では、電子キャリア密度が１×１０１９個／ｃｍ３以上であることが好ましい。
一方、平面視で第１ゲート電極２、第２ゲート電極３および共通電極４と重なる領域に位置する酸化物膜８ａは、ＵＶ光が遮光されるため、半導体としての特性が維持される。すなわち、第１ゲート電極２と平面視で重なる領域に位置するソースコンタクト層９およびドレインコンタクト層１０をなす酸化物膜８ａは、半導体特性を維持する。また、第２ゲート電極３と平面視で重なる領域に位置する第２半導体層１３をなす酸化物膜８ａも半導体特性を維持する。
そして平面視で第１ゲート電極２と重なる領域の酸化物膜８ａは画素ＴＦＴ３０ｆのソースコンタクト層９、ドレインコンタクト層１０として機能し、平面視で第２ゲート電極３と重なる領域の酸化物膜８ａは駆動ＴＦＴ４０ｆの第２半導体層１３として機能する。
なおＵＶ光としては、４５０ｎｍ以下の波長領域に強度ピークを有するものを用いると、酸化物膜８ａを効率よく導電体化できるので好ましい。なお、本変形例３では低圧水銀灯を照射したが、これに限られることなく、例えば紫外線レーザー光を用いることも可能である。
次に、基板１の上に、ＣＶＤ法を用いてａ－Ｓｉ膜を１００ｎｍの厚さで成膜する。その後、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ａ－Ｓｉ膜をエッチングによりパターニングする。ここではＳＦ６ガスとＨＣｌガスを含むガスによるドライエッチングを用いた。その後、フォトレジストパターンを除去することで、図４２に示されるように、画素ＴＦＴ３０ｆにおいて、ゲート絶縁層５上のソースコンタクト層９およびドレインコンタクト層１０が離間する離間部分Ｗ１から、ソースコンタクト層９、ドレインコンタクト層１０、第１ソース電極１７上の一部、および第１ドレイン電極１８上の一部にわたってａ－Ｓｉ膜６からなる第１半導体層７が形成される。
第１半導体層７は、ソースコンタクト層９を通して第１ソース電極１７と電気的に接続される。また第１半導体層７は、ドレインコンタクト層１０を通して第１ドレイン電極１８と電気的に接続され、さらに第１ドレイン電極１８を通して画素電極１６と電気的に接続されている。そして、ソースコンタクト層９とドレインコンタクト層１０との離間部分Ｗ１および第１ソース電極１７と第１ドレイン電極１８との離間部分Ｗ３とが、第１半導体層７の第１チャネル領域ＣＬ１となる。一方で、駆動ＴＦＴ４０ｆの第２半導体層１３は、第２導電膜Ｍ２により覆われており、上記のａ－Ｓｉ膜６と直接接する機会はない。第２半導体層１３をなす半導体特性を有する酸化物膜８ａは、ａ－Ｓｉ膜６に含まれる水素化アモルファスシリコンにより還元されて導体化することがない。
次に、基板１上に、保護絶縁層２１の材料である第２絶縁膜が形成される。本実施の形態２の変形例３では、ＣＶＤ法を用いて、ＳｉＯ膜を１００ｎｍ、ＳｉＮ膜を２００ｎｍの厚さでこの順に積層して成膜することで、保護絶縁層２１を形成した。
その後、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、保護絶縁層２１のＳｉＯ膜とＳｉＮ膜、およびゲート絶縁層５のＳｉＮ膜を順次エッチングすることによりパターニングする。ここではＳＦ６にＯ２を加えたガスを用いたドライエッチングを用いた。
その後、フォトレジストパターンを除去することで、図４３に示されるように、画素ＴＦＴ３０ｆの画素領域ＰＸにおいて、保護絶縁層２１およびゲート絶縁層５に、共通電極４の表面の一部が露出するように共通電極部コンタクトホール２２が形成される。共通電極部コンタクトホール２２は、平面視で共通電極４と重なるとともに画素電極１６とは重ならない領域に配置される。
さらに、駆動ＴＦＴ４０ｆにおいて、保護絶縁層２１に、第２導電膜Ｍ２の表面の一部が露出するように第１コンタクトホール２３、第２コンタクトホール２４および第３コンタクトホール２８が形成される。第３コンタクトホール２８は、平面視で第２ゲート電極３と重なる領域に配置される。
次に、保護絶縁層２１の上に対向電極２５等の材料となる第３導電膜を形成する。本実施の形態２の変形例３では、まず第３導電膜として実施の形態２と同様に光透過性の酸化物導電膜であるＩＴＯ膜を成膜する。
その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第３導電膜であるＩＴＯ膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。続けてＣｕからなる第２導電膜Ｍ２の一部領域を過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液によるウエットエッチングを用いてパターニングする。その後、フォトレジストパターンを除去することで、図３４に示されるように、画素ＴＦＴ３０ｆにおいて透光性の対向電極２５が形成される。対向電極２５は、平面視で保護絶縁層２１の上の画素領域ＰＸに画素電極１６と重なるように形成される。また対向電極２５は、共通電極部コンタクトホール２２を通して共通電極４に接続されている。
対向電極２５にはスリット開口部ＳＬが設けられている。この構造により、画素電極１６と対向電極２５との間に信号電圧が印加されると、対向電極２５の上方に基板面に対して概略水平方向の電界が発生する。なお、スリット開口部ＳＬの代わりに、櫛歯状の開口部を設けるようにしてもよい。
さらに図３４に示されるように、駆動ＴＦＴ４０ｆにおいて第３ソース電極２６および第３ドレイン電極２７が形成される。第３ソース電極２６は第１コンタクトホール２３を通して第２ソース電極１９に接続され、第３ドレイン電極２７は第２コンタクトホール２４を通して第２ドレイン電極２０に接続されている。また、第３コンタクトホール２８では、ＩＴＯからなる第３導電膜およびＣｕからなる第２導電膜Ｍ２が除去されて、酸化物膜８ａからなる第２半導体層１３上に離間部分Ｗ２を有する第２チャネル領域ＣＬ２が形成され、駆動ＴＦＴ４０ｆが形成される。
液晶表示パネルの組み立ては、まず、図１４および図１５に示したＴＦＴ基板の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタおよび配向膜等を備えた対向基板（図示せず）を、ＴＦＴ基板と対向して貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横電界液晶駆動のＦＦＳ方式の液晶表示パネルが作製される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。
（効果）
以上のように、本実施の形態２の変形例３によれば、上記の実施の形態２と同じ効果に加えて、ａ－Ｓｉ膜６を半導体層とする画素ＴＦＴ３０ｆ（第１ＴＦＴ）と、酸化物膜８ａを半導体層とする駆動回路用の駆動ＴＦＴ４０ｆ（第２ＴＦＴ）との両方が、ひとつの基板１上に形成されたＦＦＳ仕様のＴＦＴ基板１００を、実施の形態２よりもさらに少ない５回の写真製版工程で作製することができる。そのため、生産性をより向上させることができる。
本実施の形態２の変形例３におけるＴＦＴ基板の製造方法において、ソースコンタクト層９を形成する工程と、ドレインコンタクト層１０を形成する工程と、第２半導体層１３を形成する工程と、画素電極１６を形成する工程とは、ゲート絶縁層５を形成する工程の後に、基板１上に半導体特性を有する酸化物からなる酸化物膜８ａと第２導電膜とを順に積層して形成する工程と、ソースコンタクト層９と、ドレインコンタクト層１０と、第２半導体層１３と、画素電極１６とが形成されるように酸化物膜８ａと第２導電膜とを一括してパターニングする工程と、を含む。第１ソース電極１７を形成する工程と、第１ドレイン電極１８を形成する工程とは、酸化物膜８ａと第２導電膜とを一括してパターニングする工程の後に、第１ソース電極１７と、第１ドレイン電極１８とが形成されるよう第２導電膜を一括してパターニングする工程、を含む。第１半導体層７を形成する工程は、第１ソース電極１７を形成する工程と第１ドレイン電極１８を形成する工程との後に、第２半導体層１３が第２導電膜により覆われた状態で基板１上にアモルファスシリコンからなるアモルファスシリコン膜６を形成する工程と、第１半導体層７が形成されるようにアモルファスシリコン膜６をパターニングする工程と、を含む。第２ソース電極１９を形成する工程と、第２ドレイン電極２０を形成する工程とは、第１半導体層７を形成する工程の後に、第２ソース電極１９と、第２ドレイン電極２０とが形成されるよう第２導電膜を一括してパターニングする工程と、を含む。
このような構成により、ＢＣＥ工程のオーミックコンタクト層除去工程が不要となって、ａ－Ｓｉ膜６からなる半導体チャネル部の形状ならびに特性を均一性よく形成することができる。そのため、画素ＴＦＴ３０ｆの特性の均一性を向上させることができる。
本実施の形態２の変形例３におけるＴＦＴ基板の製造方法において、第１ゲート電極２を形成する工程と、第２ゲート電極３を形成する工程とは、基板１の表面に遮光性を有する第１導電膜を形成する工程と、第１ゲート電極２と第２ゲート電極３とが形成されるよう第１導電膜を一括してパターニングする工程と、を含む。画素電極１６を形成する工程は、第１ソース電極１７を形成する工程と第１ドレイン電極１８を形成する工程との後に、基板１の裏面から紫外線を含む光を照射する工程をさらに含む。
このような構成により、基板１を透過したＵＶ光が照射される領域に導電特性を有する酸化物膜８ｂからなる画素電極１６、第１ソース電極下層配線１１、第２ソース電極下層配線１４および第２ドレイン電極下層配線１５を形成できる。さらに、ＵＶ光が遮光される領域に半導体特性を有する酸化物膜８ａからなるソースコンタクト層９、ドレインコンタクト層１０および第２半導体層１３を形成できる。すなわち、製造工程が簡略化される。
また、本変形例３のＴＦＴ基板は、実施の形態１のＴＦＴ基板１００の製造工程よりも、少ない写真製版工程で作製することができる。
なお、実施の形態１および２ならびにこれらの変形例では、酸化物膜８ａとして、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯ膜を例示して説明したが、これらに限られることはない。例えば他にもＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆ（ハフニウム）ＺｎＯ系、ＩｎＺｒ（ジルコニウム）ＺｎＯ系、ＩｎＭｇ（マグネシウム）ＺｎＯ系、ＩｎＹ（イットリウム）ＺｎＯ系、ＺｎＳｎＯ系のような、少なくとも１種類以上の金属酸化物を含む酸化物半導体膜を酸化物膜８ａとして用いることができる。これらの酸化物半導体材料もＩｎＧａＺｎＯ膜と同じく、一般的に１×１０１２個／ｃｍ３以上１×１０１９個／ｃｍ３以下の電子キャリア密度を有するｎ型の半導体特性を示す。またスパッタリング法を用いて例えばＡｒガスとＯ２ガスの混合比率を変えることによって電子キャリア密度の大小を制御することができる。さらにＵＶ光の照射によって比抵抗を低減させ、導電特性を有する酸化物膜８ｂに変化させることができるため、本発明の実施の形態におけるＩｎＧａＺｎＯ系酸化物膜と同様の効果を得ることができる。
すなわち、各実施の形態およびそれらの各実施例におけるＴＦＴ基板が含む半導体特性を有する酸化物膜８ａは、少なくとも１種類以上の金属酸化物を含む。画素電極１６は、ソースコンタクト層９とドレインコンタクト層１０と第２半導体層１３とを共通してなす半導体特性を有する酸化物膜８ａに含まれる１種類以上の金属酸化物を含む。このような構成により、画素電極１６とソースコンタクト層９とドレインコンタクト層１０とを同じプロセスで製造することができ、製造工程の簡略化と低コスト化が可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 基板、２ 第１ゲート電極、３ 第２ゲート電極、５ ゲート絶縁層、６ ａ－Ｓｉ膜、７ 第１半導体層、８ａ 酸化物膜、８ｂ 酸化物膜、９ ソースコンタクト層、１０ ドレインコンタクト層、１３ 第２半導体層、１６ 画素電極、１７ 第１ソース電極、１８ 第１ドレイン電極、１９ 第２ソース電極、２０ 第２ドレイン電極、２１ 保護絶縁層、２３ 第１コンタクトホール、２４ 第２コンタクトホール、２５ 対向電極、２６ 第３ソース電極、２７ 第３ドレイン電極、２８ 第３コンタクトホール、３０ 画素ＴＦＴ、４０ 駆動ＴＦＴ、１００ ＴＦＴ基板、１０１ ＴＦＴ基板、１５０ 表示領域、１６０ 額縁領域、Ｗ１ 離間部分、Ｗ２ 離間部分、Ｗ３ 離間部分。

Claims (4)

  1. 基板上に、表示領域と、前記表示領域の周辺に設けられた額縁領域と、を有し、
    前記表示領域に配置された第１ゲート電極と、
    前記額縁領域に配置され、前記第１ゲート電極と同一組成の第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極とを覆うゲート絶縁層と、
    前記第１ゲート電極に平面視で重なり、かつ、前記ゲート絶縁層上に配置されたアモルファスシリコン層と、
    一部が前記アモルファスシリコン層に接して配置され、半導体特性を有する酸化物からなる第１コンタクト層と、
    前記第１コンタクト層とは離間して配置され、かつ、一部が前記アモルファスシリコン層に接して配置され、前記第１コンタクト層と同一組成の第２コンタクト層と、
    前記第１コンタクト層に接続する第１電極と、
    前記第２コンタクト層に接続し、前記第１電極と同一組成の第２電極と、
    前記第２ゲート電極に平面視で重なり、かつ、前記ゲート絶縁層上に配置され、前記第１コンタクト層と同一組成の酸化物半導体層と、
    一部が前記酸化物半導体層に接して配置され、前記第１電極と同一組成の第３電極と、
    前記第３電極と離間して配置され、かつ、一部が前記酸化物半導体層に接して配置され、前記第１電極と同一組成の第４電極と、
    前記表示領域内で、かつ前記第１ゲート電極が形成されていない領域に配置された電極と、を備え、
    前記電極は、前記第２電極に接続し、前記第１コンタクト層と同一組成である、表示装置。
  2. 前記第１コンタクト層は、少なくとも１種類以上の金属酸化物を含む、請求項１に記載の表示装置。
  3. 前記電極は、前記第２コンタクト層から延在され、連続一体化されたパターンを有する、請求項１または請求項２に記載の表示装置。
  4. 前記電極を覆って配置された絶縁層と、
    前記電極に平面視で重なり、かつ、前記絶縁層上に配置された対向電極と、をさらに備える、請求項１から請求項３のいずれか一項に記載の表示装置。
JP2021104136A 2017-07-05 2021-06-23 表示装置 Active JP7245871B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021104136A JP7245871B2 (ja) 2017-07-05 2021-06-23 表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017131663A JP6903503B2 (ja) 2017-07-05 2017-07-05 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
JP2021104136A JP7245871B2 (ja) 2017-07-05 2021-06-23 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017131663A Division JP6903503B2 (ja) 2017-07-05 2017-07-05 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2021157195A JP2021157195A (ja) 2021-10-07
JP7245871B2 true JP7245871B2 (ja) 2023-03-24

Family

ID=64903829

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017131663A Active JP6903503B2 (ja) 2017-07-05 2017-07-05 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
JP2021104136A Active JP7245871B2 (ja) 2017-07-05 2021-06-23 表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017131663A Active JP6903503B2 (ja) 2017-07-05 2017-07-05 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法

Country Status (2)

Country Link
US (1) US10665616B2 (ja)
JP (2) JP6903503B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106663394B (zh) * 2014-07-23 2019-10-22 索尼公司 显示装置、制造显示装置的方法以及电子设备
JP2018160556A (ja) * 2017-03-23 2018-10-11 三菱電機株式会社 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN113692553B (zh) * 2020-03-17 2023-10-20 京东方科技集团股份有限公司 阵列基板及显示装置
US11881162B2 (en) * 2020-07-06 2024-01-23 Google Llc Image modification for under-display sensor
CN115691314A (zh) * 2021-07-29 2023-02-03 群创光电股份有限公司 电子装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015098225A1 (ja) 2013-12-26 2015-07-02 旭硝子株式会社 半導体装置および半導体装置の製造方法
US20160087022A1 (en) 2014-09-24 2016-03-24 Apple Inc. Silicon and Semiconducting Oxide Thin-Film Transistor Displays
JP2016066100A (ja) 2009-09-04 2016-04-28 株式会社半導体エネルギー研究所 半導体装置
JP2016111368A (ja) 2014-12-08 2016-06-20 株式会社半導体エネルギー研究所 トランジスタ
JP2016531321A (ja) 2013-08-27 2016-10-06 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板及びその製造方法並びに表示装置
JP2017050545A (ja) 2011-03-09 2017-03-09 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563196A (ja) 1991-09-04 1993-03-12 Hitachi Ltd 薄膜半導体装置及びその製造方法並び液晶表示装置
JP3208658B2 (ja) 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
JP3394433B2 (ja) 1997-10-16 2003-04-07 株式会社日立製作所 アクティブマトリクス液晶表示装置
US6449026B1 (en) 1999-06-25 2002-09-10 Hyundai Display Technology Inc. Fringe field switching liquid crystal display and method for manufacturing the same
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
CN102751295B (zh) 2009-07-18 2015-07-15 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016066100A (ja) 2009-09-04 2016-04-28 株式会社半導体エネルギー研究所 半導体装置
JP2017050545A (ja) 2011-03-09 2017-03-09 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
JP2016531321A (ja) 2013-08-27 2016-10-06 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板及びその製造方法並びに表示装置
WO2015098225A1 (ja) 2013-12-26 2015-07-02 旭硝子株式会社 半導体装置および半導体装置の製造方法
US20160087022A1 (en) 2014-09-24 2016-03-24 Apple Inc. Silicon and Semiconducting Oxide Thin-Film Transistor Displays
JP2016111368A (ja) 2014-12-08 2016-06-20 株式会社半導体エネルギー研究所 トランジスタ

Also Published As

Publication number Publication date
JP6903503B2 (ja) 2021-07-14
US10665616B2 (en) 2020-05-26
JP2019016659A (ja) 2019-01-31
JP2021157195A (ja) 2021-10-07
US20190013333A1 (en) 2019-01-10

Similar Documents

Publication Publication Date Title
JP7245871B2 (ja) 表示装置
US10120247B2 (en) Manufacturing method for TFT substrate and TFT substrate manufactured by the manufacturing method thereof
US8465995B2 (en) Array substrate for fringe field switching mode liquid crystal display and method of manufacturing the same
US9059296B2 (en) Oxide thin film transistor and method of fabricating the same
US9461077B2 (en) Active matrix substrate and method for manufacturing the same
US10050059B2 (en) Thin film transistor substrate and method for manufacturing the same
RU2697012C2 (ru) Матричная подложка и устройство отображения
US9190564B2 (en) Array substrate and method for fabricating the same
JP2018160556A (ja) 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
JP6867832B2 (ja) アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法
US9876039B2 (en) Thin-film transistor substrate, thin-film transistor substrate manufacturing method, and liquid crystal display
JP2019169660A (ja) 薄膜トランジスタ基板、表示装置、および、薄膜トランジスタ基板の製造方法
US20190172848A1 (en) Thin-film transistor substrate
US10409128B2 (en) Thin film transistor substrate, method of manufacturing the same, and display device
US9653608B2 (en) Array substrate and manufacturing method thereof, display device and thin film transistor
JP6584157B2 (ja) 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
US20200192168A1 (en) Thin film transistor substrate, display apparatus, and liquid crystal display
JP6651050B2 (ja) 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法
KR102218945B1 (ko) 박막 트랜지스터 기판의 제조 방법
JP2020031107A (ja) 薄膜トランジスタ、薄膜トランジスタ基板及びその製造方法
JP2019062041A (ja) 薄膜トランジスタ基板およびその製造方法
US8664703B2 (en) Display device having a shield

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210623

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20211115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230313

R150 Certificate of patent or registration of utility model

Ref document number: 7245871

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150