JP2016531321A - アレイ基板及びその製造方法並びに表示装置 - Google Patents
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Abstract
Description
本実施例はアレイ基板を提供する。図1及び図2に示すように、該アレイ基板は、ベース基板10、ゲートライン20、データライン60、前記ベース基板上にアレイ状に配列する薄膜トランジスタ1、画素電極33及びパッシベーション層71を備える。ゲートライン20及びデータライン60は、互いに交差して画素ユニットを画定した。薄膜トランジスタ1及び画素電極33は、画素ユニットに設けられる。前記薄膜トランジスタ1は、ゲート電極21、活性層31、ソース電極61及びドレイン電極32を備え、前記画素電極33、前記活性層31及び前記ドレイン電極32は、同一層に設けられて一体に成形される。
本実施例は、アレイ基板の製造方法をさらに提供する。該アレイ基板は、ベース基板、ゲートライン、データライン、ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、薄膜トランジスタは、ゲート電極、活性層、ソース電極及びドレイン電極を備える。図3に示すように、該製造方法は以下のステップを備える。
本実施例はアレイ基板を提供する。該アレイ基板上に設けられる薄膜トランジスタは、ボトムゲート型薄膜トランジスタであってもトップゲート型薄膜トランジスタであってもよい。アレイ基板上に設けられる薄膜トランジスタのタイプが異なる場合、アレイ基板の構造及びその製造方法も異なる。
まず、例えば、スパッタや熱蒸着等の方法により、ベース基板10上に、1層のゲート金属膜を形成する。ゲート金属膜を形成する前に、ベース基板10上に1層のバッファー層を形成してもよい。
次に、ゲート金属膜上に、1層のフォトレジストを塗布し、ゲートライン20及びゲート電極21を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン20及びゲート電極21を含むパターンを形成する。
例えば、プラズマ化学気相成長法(PECVD)等の方法によって、ゲートライン20及びゲート電極21のパターン上に第1の絶縁層22を形成してもよい。
まず、例えば、スパッタ等の方法によって、第1の絶縁層22上に1層の金属酸化物半導体を形成する。
次に、金属酸化物半導体上に1層のフォトレジストを塗布し、次いで、活性層31、ドレイン電極32及び画素電極33を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後にフォトレジストを剥離し、同一層に設けられる、活性層31、ドレイン電極32及び画素電極33を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、活性層31、ドレイン電極32及び画素電極33上に、1層のデータ金属膜を形成する。
次に、データ金属膜上に1層のフォトレジストを塗布し、次いで、データライン60及びソース電極61を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後にフォトレジストを剥離し、データライン60及びソース電極61を形成し、ソース電極61を活性層31に直接に接続する。
パッシベーション層71の材料が窒化ケイ素、酸化ケイ素等の材料である場合、PECVD等の方法によって、データライン60及びソース電極61のパターン上に1層のパッシベーション層71を形成してもよい。パッシベーション層71の材料が有機樹脂である場合、有機樹脂をデータライン60及びソース電極61上に直接に塗布し、パッシベーション層71を形成してもよい。
本実施例は、図6及び図7に示すように、トップゲート型薄膜トランジスタのアレイ基板を提供する。該トップゲート型薄膜トランジスタのアレイ基板は、ベース基板10上にある活性層31、ドレイン電極32及び画素電極33と、活性層31、ドレイン電極32及び画素電極33上にある第1の絶縁層22と、第1の絶縁層22上にあるゲートライン20及びゲート電極21と、ゲートライン20及びゲート電極21上にある第2の絶縁層41と、第2の絶縁層41上にあるデータライン60及びソース電極61と、データライン60及びソース電極61上にあるパッシベーション層71と、を備え、第1の絶縁層22及び第2の絶縁層41に、活性層31に対応するビアホール51が設けられ、薄膜トランジスタのソース電極61がビアホール51を介して活性層31に接続される。更に具体的に、該アレイ基板の構造は、以下のとおりである。
まず、例えば、スパッタ等の方法によって、ベース基板10上に1層の金属酸化物半導体を直接に形成する。金属酸化物半導体を形成する前に、1層のバッファー層を形成してもよい。
次に、金属酸化物半導体上に1層のフォトレジストを塗布し、次いで、活性層31、ドレイン電極32及び画素電極33を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、同一層に設けられる、活性層31、ドレイン電極32及び画素電極33を含むパターンを形成する。
例えば、PECVD等の方法によって活性層31、ドレイン電極32及び画素電極33のパターン上に第1の絶縁層22を形成する。
まず、例えば、スパッタ、熱蒸着等の方法によって、第1の絶縁層22上に、1層のゲート金属膜を形成する。
次に、ゲート金属膜上に1層のフォトレジストを塗布し、ゲートライン20及びゲート電極21を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン20及びゲート電極21を含むパターンを形成する。
例えば、PECVD等の方法によってゲートライン20及びゲート電極21上に第2の絶縁層41を形成する。
第2の絶縁層41上に1層のフォトレジストを塗布し、ビアホールのパターンを含むマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、活性層31に対応するビアホール51を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、第2の絶縁層41上に1層のデータ金属膜を形成する。
次に、データ金属膜上に1層のフォトレジストを塗布し、次いで、データライン60及びソース電極61を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、データライン60及びソース電極61を形成し、ソース電極61をビアホール51を介して活性層31に接続する。
パッシベーション層71の材料が窒化ケイ素、酸化ケイ素等である場合、PECVD等の方法によって、データライン60及びソース電極61上に1層のパッシベーション層71を形成してもよい。パッシベーション層71の材料が有機樹脂である場合、有機樹脂をデータライン60及びソース電極61上に直接に塗布し、パッシベーション層71を形成してもよい。
本実施例は、アレイ基板をさらに提供する。該アレイ基板はAD−SDS(Advanced Super Dimension Switch)型アレイ基板である。該AD−SDS型アレイ基板もボトムゲート型薄膜トランジスタのアレイ基板やトップゲート型薄膜トランジスタのアレイ基板に分ける。
まず、例えば、スパッタや熱蒸着等の方法によってベース基板10上に1層のゲート金属膜を形成する。ゲート金属膜を形成する前に、ベース基板10上に1層のバッファー層を形成してもよい。
次に、ゲート金属膜上に1層のフォトレジストを塗布し、ゲートライン20及びゲート電極21を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、ゲートライン20及びゲート電極21を含むパターンを形成する。
例えば、PECVD等の方法によって、ゲートライン20及びゲート電極21のパターン上に、第1の絶縁層22を形成する。
まず、例えば、スパッタ等の方法によって、第1の絶縁層22上に、1層の金属酸化物半導体を形成する。
次に、金属酸化物半導体上に1層のフォトレジストを塗布し、次いで、活性層31、ドレイン電極32及び画素電極33を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、同一層に設けられる、活性層31、ドレイン電極32及び画素電極33を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、活性層31、ドレイン電極32及び画素電極33上に、1層のデータ金属膜を形成する。
次に、データ金属膜上に1層のフォトレジストを塗布し、次いで、データライン60及びソース電極61を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、データライン60及びソース電極61を形成し、ソース電極61を活性層31と直接に接続させる。
例えば、パッシベーション層71の材料が窒化ケイ素、酸化ケイ素等の材料である場合、PECVD等の方法によって、データライン60及びソース電極61のパターン上に、1層のパッシベーション層71を形成してもよい。パッシベーション層71の材料が有機樹脂である場合、例えば、有機樹脂をデータライン60及びソース電極61上に直接に塗布し、パッシベーション層71を形成してもよい。
まず、例えば、スパッタ又は熱蒸着等の方法によって、パッシベーション層71上に1層の共通電極層を形成する。
次に、共通電極層上に1層のフォトレジストを塗布し、次いで、共通電極81のパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離して、共通電極81を形成する。
共通電極81上に1層のフォトレジストを塗布し、スリットのパターンを含むマスクで遮蔽し、露光、現像及びエッチングし、最後に、フォトレジストを剥離し、共通電極81上にスリットを形成する。
本実施例は、図13及び図14に示すように、トップゲート型薄膜トランジスタのAD−SDS型アレイ基板をさらに提供する。具体的に、トップゲート型薄膜トランジスタのAD−SDS型アレイ基板は、ベース基板10と、ベース基板10上にあり、同一層に設けられる活性層31、ドレイン電極32及び画素電極33と、活性層31、ドレイン電極32及び画素電極33上にある第1の絶縁層22と、第1の絶縁層22上にあるゲートライン20及びゲート電極21と、ゲートライン20及びゲート電極21上にある第2の絶縁層41と、第1の絶縁層22及び第2の絶縁層41上にあるデータライン60及びソース電極61と、データライン60及びソース電極61上にあるパッシベーション層71と、パッシベーション層71上にある共通電極81と、を備える。
まず、例えば、スパッタ等の方法によって、ベース基板10上に、1層の金属酸化物半導体を直接形成する。金属酸化物半導体を形成する前に、1層のバッファー層を形成してもよい。
次に、金属酸化物半導体上に1層のフォトレジストを塗布し、次いで、活性層31、ドレイン電極32及び画素電極33を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングし、最後に、フォトレジストを剥離し、同一層に設けられる、活性層31、ドレイン電極32及び画素電極33を含むパターンを形成する。
例えば、PECVD等の方法によって活性層31、ドレイン電極32及び画素電極33上に第1の絶縁層22を形成する。
まず、例えば、スパッタや熱蒸着等の方法によって第1の絶縁層22上に1層のゲート金属膜を形成する。
次に、ゲート金属膜上に1層のフォトレジストを塗布し、ゲートライン20及びゲート電極21を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン20及びゲート電極21を含むパターンを形成する。
例えば、PECVD等の方法によってゲートライン20及びゲート電極21上に、第2の絶縁層41を形成する。
第2の絶縁層41上に、1層のフォトレジストを塗布し、ビアホールのパターンを含むマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ビアホール51を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、第2の絶縁層41上に1層のデータ金属膜を形成する。
次に、データ金属膜上に1層のフォトレジストを塗布し、次いで、データライン60及びソース電極61を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、データライン60及びソース電極61を形成し、ソース電極61をビアホール51を介して活性層31に接続する。
例えば、パッシベーション層71の材料が窒化ケイ素、酸化ケイ素等の材料である場合、PECVD等の方法によって、データライン60及びソース電極61のパターン上に1層のパッシベーション層71を形成してもよい。パッシベーション層71材料が有機樹脂である場合、有機樹脂をデータライン60及びソース電極61上に直接に塗布して、パッシベーション層71を形成してもよい。
まず、例えば、スパッタ又は熱蒸着等の方法によって、パッシベーション層71上に、1層の共通電極層を形成する。
次に、共通電極層上に、1層のフォトレジストを塗布し、次いで、共通電極81のパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、共通電極81を形成する。
共通電極81上に1層のフォトレジストを塗布し、スリットのパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、共通電極81上にスリットを形成する。
10 ベース基板
20 ゲートライン
21 ゲート電極
22 第1の絶縁層
31 活性層
32 ドレイン電極
33 画素電極
41 第2の絶縁層
51 ビアホール
60 データライン
61 ソース電極
71 パッシベーション層
72 開口
81 共通電極
Claims (17)
- ベース基板、ゲートライン、データライン、並びに前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタがゲート電極、活性層、ソース電極及びドレイン電極を備えるアレイ基板であって、
前記画素電極、前記活性層及び前記ドレイン電極は、同一層に設けられて一体に成形されることを特徴とするアレイ基板。 - 前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記ゲートライン及び前記ゲート電極と、前記ゲートライン及び前記ゲート電極上にある第1の絶縁層と、前記第1の絶縁層上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層とを備え、前記薄膜トランジスタのソース電極が前記活性層に接続されることを特徴とする請求項1に記載のアレイ基板。
- 前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある第1の絶縁層と、前記第1の絶縁層上にある前記ゲートライン及びゲート電極と、前記ゲートライン及び前記ゲート電極上にある第2の絶縁層と、前記第2の絶縁層上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層と、を備え、前記第1の絶縁層及び前記第2の絶縁層に、前記活性層に対応するビアホールが設けられ、前記薄膜トランジスタのソース電極が前記ビアホールを介して前記活性層に接続されることを特徴とする請求項1に記載のアレイ基板。
- 前記パッシベーション層は、前記画素電極に対応する開口をさらに備えることを特徴とする請求項2に記載のアレイ基板。
- 前記第1の絶縁層、前記第2の絶縁層及び前記パッシベーション層は、前記画素電極に対応する開口をさらに備えることを特徴とする請求項3に記載のアレイ基板。
- 前記パッシベーション層上にある共通電極をさらに備えることを特徴とする請求項2又は3に記載のアレイ基板。
- 前記共通電極上に、スリットが設けられることを特徴とする請求項6に記載のアレイ基板。
- 前記活性層、前記ドレイン電極及び前記画素電極の材料は、金属酸化物半導体材料であり、前記活性層、前記ドレイン電極及び前記画素電極の厚みは20〜1000Åであることを特徴とする請求項1〜3のいずれか1項に記載のアレイ基板。
- 請求項1〜8のいずれか1項に記載のアレイ基板を備えることを特徴とするディスプレイ。
- アレイ基板の製造方法であって、該アレイ基板は、ベース基板、ゲートライン、データライン、前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタはゲート電極、活性層、ソース電極及びドレイン電極を備え、該製造方法は、
前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、
前記画素電極、前記活性層及び前記ドレイン電極を同一層に設けて一体に成形する工程と、
を備えることを特徴とするアレイ基板の製造方法。 - 前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、
該製造方法は、
前記ベース基板上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、
前記ゲートライン及び前記ゲート電極のパターン上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記活性層、前記ドレイン電極及び前記画素電極のパターンを形成する工程と、
前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、前記データライン、及び前記活性層に接続されるソース電極を含むパターンを形成する工程と、
前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、
をさらに備えることを特徴とする請求項10に記載のアレイ基板の製造方法。 - 前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、
該製造方法は、
ベース基板上に前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、
前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、
前記ゲートライン及び前記ゲート電極のパターン上に、第2の絶縁層を形成し、前記第1の絶縁層及び前記第2の絶縁層に、前記活性層に対応するビアホールを形成する工程と、
前記第2の絶縁層上に、前記データライン、及び前記ビアホールを介して前記活性層に接続される前記ソース電極を含むパターンを形成する工程と、
前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、
をさらに備えることを特徴とする請求項10に記載のアレイ基板の製造方法。 - 前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えることを特徴とする請求項11に記載のアレイ基板の製造方法。
- 前記第1の絶縁層、前記第2の絶縁層及び前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えることを特徴とする請求項12に記載のアレイ基板の製造方法。
- 前記パッシベーション層上に共通電極のパターンを形成する工程をさらに備えることを特徴とする請求項11又は12に記載のアレイ基板の製造方法。
- 前記共通電極上にスリットを形成する工程をさらに備えることを特徴とする請求項15に記載のアレイ基板の製造方法。
- 前記活性層、前記ドレイン電極及び前記画素電極は、金属酸化物半導体材料で形成され、前記活性層、前記ドレイン電極及び前記画素電極の厚みは20〜1000Åであることを特徴とする請求項10〜12のいずれか1項に記載のアレイ基板の製造方法。
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