JP7372832B2 - 液晶表示装置およびその製造方法 - Google Patents
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Description
本発明は、液晶表示装置およびその製造方法に関する。
現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える液晶表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下では「ＴＦＴ」と呼ぶ）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、液晶表示装置の画素に対応するアクティブマトリクス基板の領域も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献２）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
液晶表示装置において、液晶パネルの狭額縁化やドライバＩＣの搭載点数の削減などを目的として、ゲートドライバやＳＳＤ（Source Shared driving）回路がアクティブマトリクス基板に一体的に（モノリシックに）形成されることがある。アクティブマトリクス基板にモノリシックに形成されたゲートドライバは、ＧＤＭ回路と呼ばれることもある。ＧＤＭ回路やＳＳＤ回路がモノリシックに形成されたアクティブマトリクス基板では、ＴＦＴは大きな容量（バスライン容量）を充電する必要があるので、ＴＦＴはトップゲート構造であることが好ましいといえる。また、狭額縁化のために省スペース化が可能な点からも、トップゲート構造が好ましいといえる。
トップゲート構造のＴＦＴにおいて、半導体層への光の照射によるリーク電流の発生を防止するために、半導体層のチャネル領域の下方に遮光層を設ける構成が知られている。特許文献２には、このような遮光層を設けた構成が開示されている。
また、最近では、タブレットやノートＰＣ、スマートフォンに用いられる中小型の液晶表示装置の表示モードとして、Fringe Field Switching（ＦＦＳ）モードが多く採用されている。
ＦＦＳモードの液晶表示装置では、水平配向型の液晶層を挟持する一対の基板の一方に、フリンジ電界を生成するための一対の電極が設けられる。この一対の電極は、例えば、複数のスリットが形成された画素電極と、絶縁層を介して画素電極の下に配置された共通電極である。あるいは、一対の電極は、複数のスリットが形成された共通電極と、絶縁層を介して共通電極の下に配置された画素電極である。画素電極と共通電極との間に電圧を印加すると、フリンジ電界が生成され、このフリンジ電界の配向規制力により、液晶分子の配向方向が変化する。
このように、ＦＦＳモードの液晶表示装置では、フリンジ電界を用いて液晶分子の配向状態が制御される。ＦＦＳモードでは、液晶分子が表示面に平行な面内で回転するので、高い視野角特性が得られる。
ＦＦＳモードで表示を行う液晶表示装置の画素ＴＦＴとして、トップゲート構造の酸化物半導体ＴＦＴを用いると、アクティブマトリクス基板の製造工程が多くなり、製造コストが増大するという問題がある。これは、ＦＦＳモードでは、絶縁層を介して上下に配置された２層の透明電極（画素電極および共通電極）が必要であること、および、トップゲート構造の酸化物半導体ＴＦＴでは、遮光層、酸化物半導体層、ゲート配線、ソース配線等の多層構造が必要であることに起因している。
本発明は、上記問題に鑑みてなされたものであり、その目的は、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたＦＦＳモードの液晶表示装置の製造工程を少なくして製造コストを低減することにある。
本明細書は、以下の項目に記載の液晶表示装置および液晶表示装置の製造方法を開示している。
［項目１］
アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
複数の行および複数の列を含むマトリクス状に配列された複数の画素を有する液晶表示装置であって、
前記アクティブマトリクス基板は、
主面を有する第１基板と、
前記第１基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極と、
を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、
前記複数のソース配線は、前記第１基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、液晶表示装置。
アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
複数の行および複数の列を含むマトリクス状に配列された複数の画素を有する液晶表示装置であって、
前記アクティブマトリクス基板は、
主面を有する第１基板と、
前記第１基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極と、
を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、
前記複数のソース配線は、前記第１基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、液晶表示装置。
［項目２］
前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している項目１に記載の液晶表示装置。
前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している項目１に記載の液晶表示装置。
［項目３］
前記第１基板の前記主面の法線方向から見たとき、
前記酸化物半導体層は、対応するソース配線の前記コンタクトホール内に位置する領域のうちの略半分に重なっている、項目２に記載の液晶表示装置。
前記第１基板の前記主面の法線方向から見たとき、
前記酸化物半導体層は、対応するソース配線の前記コンタクトホール内に位置する領域のうちの略半分に重なっている、項目２に記載の液晶表示装置。
［項目４］
前記複数の画素は、複数のカラー表示画素を構成しており、
前記複数のカラー表示画素のそれぞれは、列方向に配列され互いに異なる色を呈する３個以上の画素を有する、項目１から３のいずれかに記載の液晶表示装置。
前記複数の画素は、複数のカラー表示画素を構成しており、
前記複数のカラー表示画素のそれぞれは、列方向に配列され互いに異なる色を呈する３個以上の画素を有する、項目１から３のいずれかに記載の液晶表示装置。
［項目５］
前記アクティブマトリクス基板は、前記複数のゲート配線を駆動するゲート配線駆動回路をさらに有し、
前記ゲート配線駆動回路は、前記第１基板上にモノリシックに形成されている、項目４に記載の液晶表示装置。
前記アクティブマトリクス基板は、前記複数のゲート配線を駆動するゲート配線駆動回路をさらに有し、
前記ゲート配線駆動回路は、前記第１基板上にモノリシックに形成されている、項目４に記載の液晶表示装置。
［項目６］
前記アクティブマトリクス基板は、前記共通電極と前記第１基板との間に有機絶縁層を有していない、項目１から５のいずれかに記載の液晶表示装置。
前記アクティブマトリクス基板は、前記共通電極と前記第１基板との間に有機絶縁層を有していない、項目１から５のいずれかに記載の液晶表示装置。
［項目７］
前記対向基板は、
第２基板と、
前記第２基板上に設けられた複数の柱状スペーサと、
を有し、
前記アクティブマトリクス基板は、
有機絶縁材料から形成され前記共通電極よりも上層に位置する複数の凸部であって、前記第１基板の前記主面の法線方向から見たときにそれぞれが前記複数の柱状スペーサのそれぞれに重なる複数の凸部をさらに有する、項目１から６のいずれかに記載の液晶表示装置。
前記対向基板は、
第２基板と、
前記第２基板上に設けられた複数の柱状スペーサと、
を有し、
前記アクティブマトリクス基板は、
有機絶縁材料から形成され前記共通電極よりも上層に位置する複数の凸部であって、前記第１基板の前記主面の法線方向から見たときにそれぞれが前記複数の柱状スペーサのそれぞれに重なる複数の凸部をさらに有する、項目１から６のいずれかに記載の液晶表示装置。
［項目８］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から７のいずれかに記載の液晶表示装置。
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から７のいずれかに記載の液晶表示装置。
［項目９］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目８に記載の液晶表示装置。
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目８に記載の液晶表示装置。
［項目１０］
項目１から９のいずれかに記載の液晶表示装置の製造方法であって、
（Ａ）前記アクティブマトリクス基板を用意する工程と、
（Ｂ）前記対向基板を用意する工程と、
を包含し、
前記工程（Ａ）は、
（ａ）前記第１基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層および前記複数のソース配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって前記共通電極を形成する工程と、
を包含し、
（ｆ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程をさらに包含し、
前記工程（ｅ）において、前記透明導電膜をパターニングすることによって、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、液晶表示装置の製造方法。
項目１から９のいずれかに記載の液晶表示装置の製造方法であって、
（Ａ）前記アクティブマトリクス基板を用意する工程と、
（Ｂ）前記対向基板を用意する工程と、
を包含し、
前記工程（Ａ）は、
（ａ）前記第１基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層および前記複数のソース配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって前記共通電極を形成する工程と、
を包含し、
（ｆ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程をさらに包含し、
前記工程（ｅ）において、前記透明導電膜をパターニングすることによって、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、液晶表示装置の製造方法。
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたＦＦＳモードの液晶表示装置の製造工程を少なくして製造コストを低減することができる。
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。以下で参照する図面において、実質的に同じ機能を有する構成要素を共通の参照符号で示し、その説明を省略することがある。また、説明のわかりやすさのために、以下で参照する図面において、構成を簡略化または模式化して示したり、一部の構成要素を省略したりしている。各図に示された構成要素間の寸法比は、必ずしも実際の寸法比を示すものではない。
（実施形態１）
図１、図２Ａおよび図２Ｂを参照しながら、本実施形態における液晶表示装置１００を説明する。図１は、液晶表示装置１００の画素配列を示す図である。図２Ａおよび図２Ｂは、それぞれ液晶表示装置１００を模式的に示す平面図および断面図である。図２Ｂは、図２Ａ中の２Ｂ－２Ｂ’線に沿った断面を示している。
図１、図２Ａおよび図２Ｂを参照しながら、本実施形態における液晶表示装置１００を説明する。図１は、液晶表示装置１００の画素配列を示す図である。図２Ａおよび図２Ｂは、それぞれ液晶表示装置１００を模式的に示す平面図および断面図である。図２Ｂは、図２Ａ中の２Ｂ－２Ｂ’線に沿った断面を示している。
液晶表示装置１００は、図１に示すように、複数の行および複数の列を含むマトリクス状に配列された複数の画素を有する。複数の画素は、赤を表示する赤画素Ｒ、緑を表示する緑画素Ｇおよび青を表示する青画素Ｂを含んでいる。複数の画素は、複数のカラー表示画素ＣＰを構成している。複数のカラー表示画素ＣＰのそれぞれは、互いに異なる色を呈する３個の画素、つまり、赤画素Ｒ、緑画素Ｇおよび青画素Ｂから構成されている。各カラー表示画素ＣＰ内で、赤画素Ｒ、緑画素Ｇおよび青画素Ｂは、行方向に配列されている。図１に示した画素配列は、「縦ストライプ配列」と呼ばれることがある。
液晶表示装置１００は、図２Ｂに示すように、アクティブマトリクス基板１と、アクティブマトリクス基板１に対向するように配置された対向基板２と、アクティブマトリクス基板１と対向基板２との間に設けられた液晶層３とを備える。ここでは図示しないが、液晶表示装置１００は、典型的には、アクティブマトリクス基板１の背面側（観察者とは反対側）に配置されたバックライト（照明装置）をさらに備える。
アクティブマトリクス基板１は、図２Ａおよび図２Ｂに示すように、主面１０ａを有する第１基板１０と、複数の画素のそれぞれに対応して設けられた画素ＴＦＴ１１と、行方向に延びる複数のゲート配線ＧＬと、列方向に延びる複数のソース配線ＳＬとを有する。さらに、アクティブマトリクス基板１は、複数の遮光層１４と、下部絶縁層１５と、画素電極ＰＥと、層間絶縁層１６と、共通電極ＣＥとを有する。
第１基板１０は、透明で絶縁性を有する。第１基板１０は、例えばガラス基板またはプラスチック基板である。
複数の遮光層１４は、第１基板１０の主面１０ａ上に設けられている。複数の遮光層１４のそれぞれは、後述するように、各画素ＴＦＴ１１に対応して配置されている。遮光層１４は、遮光性を有する導電材料（例えば金属材料）から形成されている。
下部絶縁層１５は、複数の遮光層１４を覆うように設けられている。下部絶縁層１５としては、例えば、酸化珪素（ＳｉＯ２）層または窒化珪素（ＳｉＮｘ）層を用いることができる。また、下部絶縁層１５は、積層構造を有していてもよく、例えば、窒化珪素層を下層、酸化珪素層を上層として含んでもよい。
画素ＴＦＴ１１は、下部絶縁層１５上に設けられた酸化物半導体層１２と、酸化物半導体層１２上に設けられたゲート絶縁層１３と、ゲート絶縁層１３を介して酸化物半導体層１２に対向するように設けられたゲート電極ＧＥとを有する。このように、画素ＴＦＴ１１は、トップゲート構造を有する酸化物半導体ＴＦＴである。本実施形態における画素ＴＦＴ１１は、後に詳述するように、金属材料から形成されたソース電極およびドレイン電極を有していない。
酸化物半導体層１２は、チャネル領域１２ｃと、チャネル領域１２ｃよりも比抵抗の低い第１低抵抗領域（ソース領域）１２ｓおよび第２低抵抗領域（ドレイン領域）１２ｄとを含む。チャネル領域１２ｃは、第１基板１０の主面１０ａの法線方向（以下では「基板面法線方向」と呼ぶ）から見たとき、ゲート電極ＧＥに重なっている。第１低抵抗領域１２ｓおよび第２低抵抗領域１２ｄは、チャネル領域１２ｃの両側に位置している。各画素に対応して配置された遮光層１４は、基板面法線方向から見たときに少なくともチャネル領域１２ｃに重なっている。
ゲート絶縁層１３としては、下部絶縁層１５の具体例として例示した絶縁層を用いることができる。ゲート絶縁層１３として（ゲート絶縁層１３が積層構造を有する場合には、その最下層として）、酸化珪素層などの酸化物層を用いると、チャネル領域１２ｃに生じた酸素欠損を酸化物層によって低減できる。
複数のゲート配線ＧＬは、ゲート電極ＧＥと同じ導電膜（ゲートメタル膜）から形成されている。図示している例では、ゲート電極ＧＥは、複数のゲート配線ＧＬのいずれかと一体に形成されており、各ゲート配線ＧＬの、酸化物半導体層１２に重なる部分がゲート電極ＧＥとして機能する。以下では、ゲートメタル膜から形成されたすべての導電層を一括してゲートメタル層と呼ぶことがある。つまり、ゲート電極ＧＥおよびゲート配線ＧＬは、ゲートメタル層に含まれているといえる。また、図示している例では、ゲート絶縁層１３は、基板面法線方向から見たときにゲートメタル層に重なる領域にのみ形成されている。つまり、ゲート絶縁層１３のエッジは、ゲートメタル層のエッジと整合している。
画素電極ＰＥは、複数の画素のそれぞれに設けられている。画素電極ＰＥは、画素ＴＦＴ１１に電気的に接続されている。
層間絶縁層１６は、酸化物半導体層１２、ゲート電極ＧＥおよび複数のゲート配線ＧＬを覆うように設けられている。層間絶縁層１６としては、下部絶縁層１５の具体例として例示した絶縁層を用いることができ、例えば窒化珪素層を用いることができる。
共通電極ＣＥは、層間絶縁層１６上に設けられている。共通電極ＣＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。共通電極ＣＥには、画素ごとに少なくとも１つのスリットｓが形成されている。図１には、共通電極ＣＥが画素ごとに３つのスリットｓを有する例を示しているが、スリットｓの個数や形状は、図示している例に限定されない。
複数のソース配線ＳＬは、第１基板１０の主面１０ａと下部絶縁層１５との間に位置している。複数のソース配線ＳＬと、複数の遮光層１４とは、同じ導電膜（ソースメタル膜）から形成されている。以下では、ソースメタル膜から形成されたすべての導電層を一括してソースメタル層と呼ぶことがある。つまり、複数のソース配線ＳＬおよび複数の遮光層１４は、ソースメタル層に含まれているといえる。
画素電極ＰＥは、酸化物半導体層１２と同じ酸化物膜から形成されている。画素電極ＰＥは、具体的には、酸化物半導体膜の一部を低抵抗化することによって形成されており、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
アクティブマトリクス基板１は、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７をさらに有する。接続電極１７は、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する。本実施形態では、接続電極１７は、層間絶縁層１６および下部絶縁層１５に形成されたコンタクトホールＣＨ内において、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続している。
基板面法線方向から見たとき、酸化物半導体層１２は、対応するソース配線ＳＬのコンタクトホールＣＨ内に位置する領域のうちの略半分に重なっている。
アクティブマトリクス基板１の最表面には、液晶層３に接するように第１配向膜（不図示）が設けられている。第１配向膜は、水平配向膜であり、電圧無印加状態において液晶分子をその表面に略平行に配向させる。
アクティブマトリクス基板１は、共通電極ＣＥと第１基板１０との間に有機絶縁層を有していない。
対向基板（カラーフィルタ基板）２は、第２基板２０と、第２基板２０に支持されたカラーフィルタおよびブラックマトリクス（いずれも不図示）とを有する。
第２基板２０は、透明で絶縁性を有する。第２基板２０は、例えばガラス基板またはプラスチック基板である。
対向基板２の最表面には、液晶層３に接するように第２配向膜（不図示）が設けられている。第２配向膜は、水平配向膜であり、電圧無印加状態において液晶分子をその表面に略平行に配向させる。
また、ここでは図示していないが、液晶表示装置１００は、少なくとも液晶層３を介して互いに対向する一対の偏光板を有する。例えば、一対の偏光板の一方がアクティブマトリクス基板１の背面側に配置され、他方が対向基板２の前面側に配置される。
続いて、液晶表示装置１００の製造方法を説明する。液晶表示装置１００の製造方法は、アクティブマトリクス基板１を用意する工程と、対向基板２を用意する工程とを包含する。
以下、図３、図４Ａ～図４Ｄおよび図５Ａ～図５Ｄを参照しながら、アクティブマトリクス基板１を用意する工程、つまり、アクティブマトリクス基板１の製造方法を説明する。図３は、アクティブマトリクス基板１の製造方法の一例を示すフローチャートである。図４Ａ～図４Ｄおよび図５Ａ～図５Ｄは、アクティブマトリクス基板１の製造方法の一例を示す工程断面図である。
・ＳＴＥＰ１：遮光層１４およびソース配線ＳＬの形成
図４Ａに示すように、第１基板１０の主面１０ａ上に遮光層１４およびソース配線ＳＬを形成する。具体的には、まず、第１基板１０の主面１０ａ上にソースメタル膜（第１導電膜）を例えばスパッタリング法により堆積し、その後ソースメタル膜をパターニングすることによって、遮光層１４およびソース配線ＳＬを形成することができる。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図４Ａに示すように、第１基板１０の主面１０ａ上に遮光層１４およびソース配線ＳＬを形成する。具体的には、まず、第１基板１０の主面１０ａ上にソースメタル膜（第１導電膜）を例えばスパッタリング法により堆積し、その後ソースメタル膜をパターニングすることによって、遮光層１４およびソース配線ＳＬを形成することができる。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
第１基板１０としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
ソースメタル膜としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ソースメタル膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、ソースメタル膜として、Ｔｉ膜（厚さ：１５ｎｍ以上７０ｎｍ以下）を下層、Ｃｕ膜（厚さ：２００ｎｍ以上４００ｎｍ以下）を上層とする積層膜を用いる。
・ＳＴＥＰ２：下部絶縁層１５および酸化物半導体膜１２’の形成
図４Ｂに示すように、遮光層１４およびソース配線ＳＬを覆うように第１絶縁膜を堆積することによって、下部絶縁層１５を形成する。
図４Ｂに示すように、遮光層１４およびソース配線ＳＬを覆うように第１絶縁膜を堆積することによって、下部絶縁層１５を形成する。
下部絶縁層１５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層１５は、積層構造を有していてもよい。ここでは、下部絶縁層１５として、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：５０ｎｍ以上６００ｎｍ以下）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０ｎｍ以上６００ｎｍ以下）を上層とする積層膜を形成する。下部絶縁層１５として（下部絶縁層１５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層１２のチャネル領域１２ｃに生じた酸素欠損を酸化物膜によって低減できるので、チャネル領域１２ｃの低抵抗化を抑制できる。
次に、図４Ｃに示すように、下部絶縁層１５上に酸化物半導体膜１２’を堆積し、その後酸化物半導体膜１２’をパターニングする。酸化物半導体膜１２’のパターニングは、フォトリソ工程（レジストのパターニング）、酸化物半導体膜１２’のエッチングおよびレジストの剥離を順次行うことによって実行される。酸化物半導体膜１２’は、例えば、スパッタリング法を用いて形成された厚さ１５ｎｍ以上２００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜である。
・ＳＴＥＰ３：ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬの形成
図４Ｄに示すように、酸化物半導体膜１２’を覆うように第２絶縁膜およびゲートメタル膜（第２導電膜）をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図４Ｄに示すように、酸化物半導体膜１２’を覆うように第２絶縁膜およびゲートメタル膜（第２導電膜）をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
第２絶縁膜として、下部絶縁層１５と同様の絶縁膜（下部絶縁層１５として例示した絶縁膜）を用いることができる。第２絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層１２のチャネル領域１２ｃに生じた酸素欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。ここでは、第２絶縁膜として、厚さ８０ｎｍ以上２５０ｎｍ以下の酸化珪素（ＳｉＯ２）膜をＣＶＤ法により形成する。
ゲートメタル膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ゲートメタル膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、ゲートメタル膜として、Ｔｉ膜（厚さ：１５ｎｍ以上７０ｎｍ以下）を下層、Ｃｕ膜（厚さ：２００ｎｍ以上４００ｎｍ以下）を上層とする積層膜をスパッタリング法により形成する。
・ＳＴＥＰ４：酸化物半導体膜１２’の低抵抗化
図５Ａに示すように、酸化物半導体膜１２’の一部を低抵抗化（導体化）させて、第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥとする。低抵抗化処理として、ここでは、プラズマ処理を行う。これにより、酸化物半導体膜１２’のうち、基板面法線方向から見たときにゲート電極ＧＥおよびゲート絶縁層１３に重なっていない領域は、ゲート電極ＧＥおよびゲート絶縁層１３に重なっている領域（チャネル領域１２ｃ）よりも比抵抗が低くなる（例えばシート抵抗が２００Ω／□以下となる）。
図５Ａに示すように、酸化物半導体膜１２’の一部を低抵抗化（導体化）させて、第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥとする。低抵抗化処理として、ここでは、プラズマ処理を行う。これにより、酸化物半導体膜１２’のうち、基板面法線方向から見たときにゲート電極ＧＥおよびゲート絶縁層１３に重なっていない領域は、ゲート電極ＧＥおよびゲート絶縁層１３に重なっている領域（チャネル領域１２ｃ）よりも比抵抗が低くなる（例えばシート抵抗が２００Ω／□以下となる）。
プラズマ処理では、例えば、酸化物半導体膜１２’のうちゲート電極ＧＥで覆われていない部分が、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）に晒される。これにより、酸化物半導体膜１２’のうち露出した部分の表面近傍で比抵抗が低下する。なお、低抵抗化処理の方法および条件などは、例えば特開２００８－４０３４３号公報に記載されている。参考のために、特開２００８－４０３４３号公報の開示内容の全てを本明細書に援用する。
・ＳＴＥＰ５：層間絶縁層１６およびコンタクトホールＣＨの形成
図５Ｂに示すように、酸化物半導体層１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように層間絶縁層（第３絶縁膜）１６を堆積して形成する。層間絶縁層１６として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層または積層させて形成することができる。無機絶縁層の厚さは例えば１００ｎｍ以上７００ｎｍ以下である。層間絶縁層１６を窒化珪素膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、層間絶縁層１６と接する領域（第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥ）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１６として、ＳｉＮｘ層（厚さ：５００ｎｍ）をＣＶＤ法で形成する。
図５Ｂに示すように、酸化物半導体層１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように層間絶縁層（第３絶縁膜）１６を堆積して形成する。層間絶縁層１６として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層または積層させて形成することができる。無機絶縁層の厚さは例えば１００ｎｍ以上７００ｎｍ以下である。層間絶縁層１６を窒化珪素膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、層間絶縁層１６と接する領域（第１低抵抗領域１２ｓ、第２低抵抗領域１２ｄおよび画素電極ＰＥ）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１６として、ＳｉＮｘ層（厚さ：５００ｎｍ）をＣＶＤ法で形成する。
その後、図５Ｃに示すように、層間絶縁層１６および下部絶縁層１５に、酸化物半導体層１２の第１低抵抗領域１２ｓの一部を露出させるコンタクトホールＣＨを形成する。コンタクトホールＣＨの形成は、フォトリソ工程（レジストのパターニング）、層間絶縁層１６のエッチング、下部絶縁層１５のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ６：共通電極ＣＥおよび接続電極１７の形成
図５Ｄに示すように、層間絶縁層１６上に透明導電膜を堆積し、その後透明導電膜をパターニングすることによって共通電極ＣＥを形成する。このとき、透明導電膜のパターニングにより、コンタクトホールＣＨ内において複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する接続電極１７が、共通電極ＣＥとともに形成される。透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される
透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、透明導電膜として、厚さ２０ｎｍ以上３００ｎｍ以下のインジウム－亜鉛酸化物膜をスパッタリング法により形成する。
図５Ｄに示すように、層間絶縁層１６上に透明導電膜を堆積し、その後透明導電膜をパターニングすることによって共通電極ＣＥを形成する。このとき、透明導電膜のパターニングにより、コンタクトホールＣＨ内において複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する接続電極１７が、共通電極ＣＥとともに形成される。透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される
透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、透明導電膜として、厚さ２０ｎｍ以上３００ｎｍ以下のインジウム－亜鉛酸化物膜をスパッタリング法により形成する。
その後、共通電極ＣＥおよび層間絶縁層１６を覆うように、第１配向膜が形成される。このようにして、アクティブマトリクス基板１が製造される。
アクティブマトリクス基板１を用意するのとは別途に、対向基板２を用意する。その後、アクティブマトリクス基板１と対向基板２との貼り合わせや、液晶層３の形成等を行うことによって、液晶表示装置１００が得られる。対向基板２の製造や液晶層３の形成は、公知の種々の手法により行うことができるので、ここではその説明を省略する。
本実施形態における液晶表示装置１００では、アクティブマトリクス基板１が上述した構成を有することにより、製造工程を少なくして製造コストを低減することができる。以下、この理由を、図６および図７に示す比較例の液晶表示装置９００と比較して説明する。
図６は、液晶表示装置９００を示す平面図である。図７は、液晶表示装置９００を示す断面図であり、図６中の７Ａ－７Ａ’線に沿った断面を示している。
液晶表示装置９００は、図７に示すように、アクティブマトリクス基板９０１と、アクティブマトリクス基板９０１に対向するように配置された対向基板９０２と、アクティブマトリクス基板９０１と対向基板９０２との間に設けられた液晶層９０３とを備える。また、液晶表示装置９００は、マトリクス状に配列された複数の画素を有する。
アクティブマトリクス基板９０１は、図６および図７に示すように、主面９１０ａを有する第１基板９１０、複数の画素のそれぞれに対応して設けられた画素ＴＦＴ９１１、行方向に延びる複数のゲート配線ＧＬ、および、列方向に延びる複数のソース配線ＳＬを有する。さらに、アクティブマトリクス基板９０１は、複数の遮光層９１４、下部絶縁層９１５、第１層間絶縁層９１６Ａ、第２層間絶縁層９１６Ｂ、有機絶縁層９１８、画素電極ＰＥ、第３層間絶縁層９１６Ｃおよび共通電極ＣＥを有する。
複数の遮光層９１４は、第１基板９１０の主面９１０ａ上に設けられている。複数の遮光層９１４のそれぞれは、各画素ＴＦＴ９１１に対応して配置されている。下部絶縁層９１５は、複数の遮光層９１４を覆うように設けられている。
画素ＴＦＴ９１１は、下部絶縁層９１５上に設けられた酸化物半導体層９１２と、酸化物半導体層９１２上に設けられたゲート絶縁層９１３と、ゲート絶縁層９１３を介して酸化物半導体層９１２に対向するように設けられたゲート電極ＧＥとを有する。また、画素ＴＦＴ９１１は、ソース配線ＳＬに電気的に接続されたソース電極ＳＥと、画素電極ＰＥに電気的に接続されたドレイン電極ＤＥとをさらに有する。
酸化物半導体層９１２は、チャネル領域９１２ｃと、チャネル領域９１２ｃの両側に位置するソース領域９１２ｓおよびドレイン領域９１２ｄとを含む。チャネル領域９１２ｃは、第１基板９１０の主面９１０ａの法線方向（基板面法線方向）から見たとき、ゲート電極ＧＥに重なっている。各画素に対応して配置された遮光層９１４は、基板面法線方向から見たときに少なくともチャネル領域９１２ｃに重なっている。
複数のゲート配線ＧＬは、ゲート電極ＧＥと同じ導電膜（ゲートメタル膜）から形成されている。より具体的には、ゲート電極ＧＥは、複数のゲート配線ＧＬのいずれかと一体に形成されており、各ゲート配線ＧＬの、酸化物半導体層１２に重なる部分がゲート電極ＧＥとして機能する。
第１層間絶縁層９１６Ａは、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように設けられている。複数のソース配線ＳＬは、第１層間絶縁層９１６Ａ上に設けられている。
ソース電極ＳＥは、酸化物半導体層９１２のソース領域９１２ｓに電気的に接続されている。より具体的には、ソース電極ＳＥは、第１層間絶縁層９１６Ａに形成されたソースコンタクトホールＣＨ１においてソース領域９１２ｓに接続されている。ソース電極ＳＥは、複数の複数のソース配線ＳＬのいずれかと一体に形成されており、各ソース配線ＳＬの、酸化物半導体層９１２に重なる部分がソース電極ＳＥとして機能する。
ドレイン電極ＤＥは、酸化物半導体層９１２のドレイン領域９１２ｄに電気的に接続されている。より具体的には、ドレイン電極ＤＥは、第１層間絶縁層９１６Ａに形成されたドレインコンタクトホールＣＨ２においてドレイン領域９１２ｄに接続されている。
第２層間絶縁層９１６Ｂは、画素ＴＦＴ９１１を覆うように設けられている。有機絶縁層９１８は、第２層間絶縁層９１６Ｂ上に設けられている。
画素電極ＰＥは、有機絶縁層９１８上に設けられている。画素電極ＰＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。画素電極ＰＥは、画素ＴＦＴ９１１のドレイン電極ＤＥに電気的に接続されている。より具体的には、画素電極ＰＥは、有機絶縁層９１８および第２層間絶縁層９１６Ｂに形成された画素コンタクトホールＣＨ３内において、ドレイン電極ＤＥに接続されている。
第３層間絶縁層９１６Ｃは、画素電極ＰＥを覆うように設けられている。
共通電極ＣＥは、第３層間絶縁層９１６Ｃ上に設けられている。共通電極ＣＥは、透明導電材料（例えばＩＴＯまたはＩＺＯ）から形成されている。共通電極ＣＥには、画素ごとに少なくとも１つのスリットｓが形成されている。
アクティブマトリクス基板９０１の最表面には、液晶層９０３に接するように第１配向膜（不図示）が設けられている。第１配向膜は、水平配向膜であり、電圧無印加状態において液晶分子をその表面に略平行に配向させる。
対向基板９０２は、第２基板９２０と、第２基板９２０に支持されたカラーフィルタおよびブラックマトリクス（いずれも不図示）とを有する。
対向基板９０２の最表面には、液晶層９０３に接するように第２配向膜（不図示）が設けられている。第２配向膜は、水平配向膜であり、電圧無印加状態において液晶分子をその表面に略平行に配向させる。
続いて、図８、図９Ａ～図９Ｄ、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｃおよび図１２Ａ～図１２Ｃを参照しながら、液晶表示装置９００のアクティブマトリクス基板９０１の製造方法を説明する。図８は、アクティブマトリクス基板９０１の製造方法を示すフローチャートである。図９Ａ～図９Ｄ、図１０Ａ～図１０Ｄ、図１１Ａ～図１１Ｃおよび図１２Ａ～図１２Ｃは、アクティブマトリクス基板９０１の製造方法を示す工程断面図である。
・ＳＴＥＰ１：遮光層９１４の形成
図９Ａに示すように、第１基板９１０の主面９１０ａ上に遮光層９１４を形成する。具体的には、まず、第１基板９１０の主面９１０ａ上に遮光膜をスパッタリング法により堆積し、その後遮光膜をパターニングすることによって、遮光層９１４を形成することができる。遮光膜のパターニングは、フォトリソ工程（レジストのパターニング）、遮光膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図９Ａに示すように、第１基板９１０の主面９１０ａ上に遮光層９１４を形成する。具体的には、まず、第１基板９１０の主面９１０ａ上に遮光膜をスパッタリング法により堆積し、その後遮光膜をパターニングすることによって、遮光層９１４を形成することができる。遮光膜のパターニングは、フォトリソ工程（レジストのパターニング）、遮光膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ２：下部絶縁層９１５および酸化物半導体膜９１２’の形成
図９Ｂに示すように、遮光層９１４を覆うように第１絶縁膜を堆積することによって、下部絶縁層９１５を形成する。
図９Ｂに示すように、遮光層９１４を覆うように第１絶縁膜を堆積することによって、下部絶縁層９１５を形成する。
次に、図９Ｃに示すように、下部絶縁層９１５上に酸化物半導体膜９１２’を堆積し、その後酸化物半導体膜９１２’をパターニングする。酸化物半導体膜９１２’のパターニングは、フォトリソ工程（レジストのパターニング）、酸化物半導体膜９１２’のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ３：ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬの形成
図９Ｄに示すように、酸化物半導体膜９１２’を覆うように第２絶縁膜およびゲートメタル膜をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図９Ｄに示すように、酸化物半導体膜９１２’を覆うように第２絶縁膜およびゲートメタル膜をこの順で堆積し、その後ゲートメタル膜および第２絶縁膜をパターニングすることによって、ゲート絶縁層９１３、ゲート電極ＧＥおよびゲート配線ＧＬを形成する。ゲートメタル膜および第２絶縁膜のパターニングは、フォトリソ工程（レジストのパターニング）、ゲートメタル膜のエッチング、第２絶縁膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ４：酸化物半導体膜９１２’の低抵抗化
図１０Ａに示すように、酸化物半導体膜９１２’の一部をプラズマ処理により低抵抗化（導体化）させて、ソース領域９１２ｓおよびドレイン領域９１２ｄとする。
図１０Ａに示すように、酸化物半導体膜９１２’の一部をプラズマ処理により低抵抗化（導体化）させて、ソース領域９１２ｓおよびドレイン領域９１２ｄとする。
・ＳＴＥＰ５：第１層間絶縁層９１６Ａ、ソースコンタクトホールＣＨ１およびドレインコンタクトホールＣＨ２の形成
図１０Ｂに示すように、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように第１層間絶縁層（第３絶縁膜）９１６Ａを堆積して形成する。
図１０Ｂに示すように、酸化物半導体層９１２、ゲート電極ＧＥおよびゲート配線ＧＬを覆うように第１層間絶縁層（第３絶縁膜）９１６Ａを堆積して形成する。
その後、図１０Ｃに示すように、第１層間絶縁層９１６Ａに、酸化物半導体層９１２のソース領域９１２ｓの一部およびドレイン領域９１２ｄの一部を露出させるソースコンタクトホールＣＨ１およびドレインコンタクトホールＣＨ２を形成する。ソースコンタクトホールＣＨ１およびドレインコンタクトホールＣＨ２の形成は、フォトリソ工程（レジストのパターニング）、第１層間絶縁層９１６Ａのエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ６：ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬの形成
図１０Ｄに示すように、第１層間絶縁層９１６Ａ上に、ソースメタル膜を堆積し、その後ソースメタル膜をパターニングすることによって、ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬを形成する。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１０Ｄに示すように、第１層間絶縁層９１６Ａ上に、ソースメタル膜を堆積し、その後ソースメタル膜をパターニングすることによって、ソース電極ＳＥ、ドレイン電極ＤＥおよびソース配線ＳＬを形成する。ソースメタル膜のパターニングは、フォトリソ工程（レジストのパターニング）、ソースメタル膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ７：第２層間絶縁層９１６Ｂ、有機絶縁層９１８および画素コンタクトホールＣＨ３の形成
図１１Ａに示すように、画素ＴＦＴ９１１を覆うように第２層間絶縁層（第４絶縁膜）９１６Ｂを堆積して形成する。
図１１Ａに示すように、画素ＴＦＴ９１１を覆うように第２層間絶縁層（第４絶縁膜）９１６Ｂを堆積して形成する。
次に、図１１Ｂに示すように、第２層間絶縁層９１６Ｂ上に有機絶縁層（第５絶縁膜）９１８を堆積（塗布）して形成する。
その後、図１１Ｃに示すように、有機絶縁層９１８および第２層間絶縁層９１６Ｂに、ドレイン電極ＤＥの一部を露出させる画素コンタクトホールＣＨ３を形成する。画素コンタクトホールＣＨ３の形成は、ハーフトーンマスクを利用した有機絶縁層９１８のパターニング、有機絶縁層９１８のアッシング、第２層間絶縁層９１６Ｂのエッチングおよびレジストの剥離を順次行うことによって実行される。図８に示した例では、第２層間絶縁層９１６Ｂのエッチングとレジストの剥離との間に、下部絶縁層９１５のエッチングが行われる。
・ＳＴＥＰ８：画素電極ＰＥの形成
図１２Ａに示すように、有機絶縁層９１８上に第１透明導電膜を堆積し、その後第１透明導電膜をパターニングすることによって画素電極ＰＥを形成する。第１透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第１透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１２Ａに示すように、有機絶縁層９１８上に第１透明導電膜を堆積し、その後第１透明導電膜をパターニングすることによって画素電極ＰＥを形成する。第１透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第１透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ９：第３層間絶縁層９１６Ｃの形成
図１２Ｂに示すように、画素電極ＰＥを覆うように第３層間絶縁層（第６絶縁膜）９１６Ｃを堆積し、その後第３層間絶縁層９１６Ｃをパターニングする。第３層間絶縁層９１６Ｃのパターニングは、フォトリソ工程（レジストのパターニング）、第３層間絶縁層９１６Ｃのエッチングおよびレジストの剥離を順次行うことによって実行される。
図１２Ｂに示すように、画素電極ＰＥを覆うように第３層間絶縁層（第６絶縁膜）９１６Ｃを堆積し、その後第３層間絶縁層９１６Ｃをパターニングする。第３層間絶縁層９１６Ｃのパターニングは、フォトリソ工程（レジストのパターニング）、第３層間絶縁層９１６Ｃのエッチングおよびレジストの剥離を順次行うことによって実行される。
・ＳＴＥＰ１０：共通電極ＣＥの形成
図１２Ｃに示すように、第３層間絶縁層９１６Ｃ上に第２透明導電膜を堆積し、その後第２透明導電膜をパターニングすることによって共通電極ＣＥを形成する。第２透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第２透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
図１２Ｃに示すように、第３層間絶縁層９１６Ｃ上に第２透明導電膜を堆積し、その後第２透明導電膜をパターニングすることによって共通電極ＣＥを形成する。第２透明導電膜のパターニングは、フォトリソ工程（レジストのパターニング）、第２透明導電膜のエッチングおよびレジストの剥離を順次行うことによって実行される。
その後、共通電極ＣＥを覆うように、第１配向膜が形成される。このようにして、アクティブマトリクス基板９０１が製造される。
上述したように、比較例の液晶表示装置９００では、アクティブマトリクス基板９０１の製造工程が多く、製造コストが増大してしまう。これは、ＦＦＳモードの液晶表示装置９００では、絶縁層（第３層間絶縁層９１６Ｃ）を介して上下に配置された２層の透明電極（画素電極ＰＥおよび共通電極ＣＥ）が必要であること、および、トップゲート構造の酸化物半導体ＴＦＴ９１１では、遮光層９１４、酸化物半導体層９１２、ゲート配線ＧＬ、ソース配線ＳＬ等の多層構造が必要であることに起因している。また、多層構造であることにより、平面デザインが複雑となって高い開口率を得ることが困難となる。
これに対し、本実施形態の液晶表示装置１００は、下記［Ａ］、［Ｂ］および［Ｃ］の構成を有している。
［Ａ］複数のソース配線ＳＬが、第１基板１０の主面１０ａと下部絶縁層１５との間に位置し、複数の遮光層１４と同じ導電膜から形成されている。
［Ｂ］画素電極ＰＥが、酸化物半導体層１２と同じ酸化物膜から形成され、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
［Ｃ］アクティブマトリクス基板１が、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７であって、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する接続電極１７を有する。
［Ａ］複数のソース配線ＳＬが、第１基板１０の主面１０ａと下部絶縁層１５との間に位置し、複数の遮光層１４と同じ導電膜から形成されている。
［Ｂ］画素電極ＰＥが、酸化物半導体層１２と同じ酸化物膜から形成され、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。
［Ｃ］アクティブマトリクス基板１が、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７であって、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する接続電極１７を有する。
このことにより、図３などを参照しながら説明したことからわかるように、アクティブマトリクス基板１の製造工程を少なくして、製造コストを低減することができる。例えば、比較例の液晶表示装置９００のアクティブマトリクス基板９０１を製造する際には、９枚のフォトマスクを必要とするのに対し、図３に示した例では、必要とするフォトマスクの枚数を５枚まで少なくすることができる。このように、フォトマスクの枚数を大幅に削減することができるので、製造コストを低減することができる。また、層数が少ない（つまり製造フローが短い）ことによって歩留りを高くすることができるので、そのことによっても製造コストを低減することができる。
また、構成［Ｂ］により、画素コンタクトホール（画素ＴＦＴのドレイン電極と画素電極とを接続するためのコンタクトホール）が不要となるので、開口率を向上させることができる。図１３Ａおよび図１３Ｂは、比較例の液晶表示装置９００および本実施形態の液晶表示装置１００について、アクティブマトリクス基板９０１および１の構成要素のうちの遮光性を有する層（金属材料から形成された層）のみを示している。
図１３Ｂと図１３Ｂとの比較からわかるように、液晶表示装置１００では、画素コンタクトホールが存在せず、ドレイン電極が不要であるので、比較例の液晶表示装置９００よりも、画素内で遮光性を有する層が占める面積の割合（「メタル占有率」と呼ぶ）が小さくなる。そのため、開口率を向上させることができる。行方向のピッチが２５μｍで、列方向のピッチが７５μｍの画素について、比較例の液晶表示装置９００および本実施形態の液晶表示装置１００のメタル占有率を計算したところ、比較例の液晶表示装置９００ではメタル占有率が２６．７％であったのに対し、本実施形態の液晶表示装置１００ではメタル占有率が２１．２％であった。このように、本実施形態の液晶表示装置１００では、メタル占有率を小さくできるので、開口率が向上する。
さらに、本実施形態の液晶表示装置１００では、基板面法線方向から見たとき、酸化物半導体層１２が、ソース配線ＳＬのコンタクトホールＣＨ内に位置する領域のうちの略半分（具体的にはソース配線ＳＬのコンタクトホールＣＨ内に位置する領域のうちの４０％以上６０％以下）に重なっている。これにより、接続電極１７により接続が行われる領域（接続部）の面積を小さくして開口率のいっそうの向上を図ることができる。
なお、図１および図２には、酸化物半導体層１２がコンタクトホールＣＨ内でソース配線ＳＬの右半分に重なり、左半分に重ならない例を示しているが、コンタクトホールＣＨ内における酸化物半導体層１２とソース配線ＳＬとの位置関係は、この例に限定されない。例えば、酸化物半導体層１２は、コンタクトホールＣＨ内で図１４Ａおよび図１４Ｂに示すようにソース配線ＳＬに重なっていてもよい。図１４Ａおよび図１４Ｂに示す例では、酸化物半導体層１２は、基板面法線方向から見たとき、コンタクトホールＣＨのエッジ全周の近傍でソース配線ＳＬに重なり、コンタクトホールＣＨの中心近傍ではソース配線ＳＬに重なっていない。
（実施形態２）
図１５、図１６Ａおよび図１６Ｂを参照しながら、本実施形態における液晶表示装置２００を説明する。図１５は、液晶表示装置２００の画素配列を示す図である。図１６Ａおよび図１６Ｂは、それぞれ液晶表示装置２００を模式的に示す平面図および断面図である。図１６Ｂは、図１６Ａ中の１６Ｂ－１６Ｂ’線に沿った断面を示している。
図１５、図１６Ａおよび図１６Ｂを参照しながら、本実施形態における液晶表示装置２００を説明する。図１５は、液晶表示装置２００の画素配列を示す図である。図１６Ａおよび図１６Ｂは、それぞれ液晶表示装置２００を模式的に示す平面図および断面図である。図１６Ｂは、図１６Ａ中の１６Ｂ－１６Ｂ’線に沿った断面を示している。
液晶表示装置２００は、図１５に示すように、複数の行および複数の列を含むマトリクス状に配列された複数の画素を有する。複数の画素は、赤画素Ｒ、緑画素Ｇおよび青画素Ｂを含んでいる。複数の画素は、複数のカラー表示画素ＣＰを構成している。複数のカラー表示画素ＣＰのそれぞれは、互いに異なる色を呈する３個の画素、つまり、赤画素Ｒ、緑画素Ｇおよび青画素Ｂから構成されている。各カラー表示画素ＣＰ内で、赤画素Ｒ、緑画素Ｇおよび青画素Ｂは、列方向に配列されている。図１５に示した画素配列は、「横ストライプ配列」と呼ばれることがある。
図１６Ａおよび図１６Ｂに示すように、本実施形態の液晶表示装置２００は、実施形態１の液晶表示装置１００と同様に、既に説明した構成［Ａ］、［Ｂ］および［Ｃ］を有する。つまり、複数のソース配線ＳＬが、第１基板１０の主面１０ａと下部絶縁層１５との間に位置し、複数の遮光層１４と同じ導電膜から形成されている。また、画素電極ＰＥが、酸化物半導体層１２と同じ酸化物膜から形成され、酸化物半導体層１２の第２低抵抗領域１２ｄと連続している。さらに、アクティブマトリクス基板１が、共通電極ＣＥと同じ透明導電膜から形成された接続電極１７であって、複数のソース配線ＳＬのいずれかと酸化物半導体層１２の第１低抵抗領域１２ｓとを接続する接続電極１７を有する。
そのため、実施形態１の液晶表示装置１００について説明したように、アクティブマトリクス基板１の製造工程を少なくして、製造コストを低減することができ、また、開口率を向上させることができる。本実施形態の液晶表示装置２００は、実施形態１の液晶表示装置１００と同様の製造方法により製造され得る。
また、本実施形態の液晶表示装置２００では、横ストライプ配列が採用されている。そのため、行方向に延びるゲート配線ＧＬの本数は、実施形態１の液晶表示装置１００におけるゲート配線ＧＬの本数の３倍となり、列方向に延びるソース配線ＳＬの本数は、実施形態１の液晶表示装置１００におけるソース配線ＳＬの本数の１／３となる。このことにより、アクティブマトリクス基板１にゲート配線駆動回路としてＧＤＭ回路が設けられる場合には、製造コストのいっそうの低減を図ることができる。以下、この点を図１７Ａおよび図１７Ｂを参照しながら説明する。
図１７Ａに示す液晶表示装置１００および図１７Ｂに示す液晶表示装置２００のそれぞれは、表示領域ＤＲと、周辺領域ＦＲとを含む。表示領域ＤＲは、複数の画素によって規定される領域である。周辺領域ＦＲは、表示領域ＤＲを囲んでおり、「額縁領域」と呼ばれることもある。
周辺領域ＦＲには、図１７Ａおよび図１７Ｂに示すように、複数のゲート配線ＧＬを駆動するゲート配線駆動回路４１と、複数のソース配線ＳＬを駆動するソース配線駆動回路４２とが配置されている。ゲート配線駆動回路４１は、アクティブマトリクス基板１の第１基板１０上にモノリシックに形成されている。つまり、ゲート配線駆動回路４１は、ＧＤＭ回路である。ソース配線駆動回路４２は、アクティブマトリクス基板１に実装されている。
既に説明したように、液晶表示装置２００では、横ストライプ配列が採用されているので、ソース配線ＳＬの本数を、液晶表示装置１００のソース配線ＳＬの本数の１／３にすることができる。そのため、液晶表示装置２００では、ソース配線駆動回路４２の実装点数を、液晶表示装置１００に比べて１／３に削減することができる。その結果、製造コストのさらなる低減を図ることができる。
なお、本実施形態の液晶表示装置２００では、ゲート配線ＧＬの本数が３倍となるので、画素への書き込み時間が約１／３となる。しかしながら、画素ＴＦＴ１１が、電流供給能力の高いトップゲート構造であるので、比較的短い時間で画素への書き込みを好適に行うことができる。
また、本実施形態の液晶表示装置２００では、周辺領域ＦＲにおいてソース配線駆動回路４２が占める面積を小さくすることができるので、液晶表示装置２００の外形の自由度が高くなる。例えば、図１８に示すように、周辺領域ＦＲにノッチＮＰやコーナカットＣＣを設ける（つまり周辺領域ＦＲを部分的に切り欠く）ことが容易になる。なお、ノッチＮＰおよびコーナカットＣＣの個数や形状は、ここで例示したものに限定されない。
（実施形態３）
図１９Ａおよび図１９Ｂを参照しながら、本実施形態における液晶表示装置３００を説明する。図１９Ａおよび図１９Ｂは、それぞれ液晶表示装置３００を模式的に示す平面図および断面図である。図１９Ｂは、図１９Ａ中の１９Ｂ－１９Ｂ’線に沿った断面を示している。
図１９Ａおよび図１９Ｂを参照しながら、本実施形態における液晶表示装置３００を説明する。図１９Ａおよび図１９Ｂは、それぞれ液晶表示装置３００を模式的に示す平面図および断面図である。図１９Ｂは、図１９Ａ中の１９Ｂ－１９Ｂ’線に沿った断面を示している。
本実施形態の液晶表示装置３００は、アクティブマトリクス基板１が有機絶縁材料から形成された複数の凸部１９を有している点において、実施形態１の液晶表示装置１００と異なっている。以下、より具体的に説明を行う。
液晶表示装置３００の対向基板２は、図１９Ａおよび図１９Ｂに示すように、第２基板２０と、第２基板２０上に設けられた複数の柱状スペーサ２１とを有する。図１９Ｂに示す例では、対向基板２は、さらに、ブラックマトリクス２２と、カラーフィルタ層２３と、平坦化層２４とを有する。
ブラックマトリクス２２は、遮光性を有する材料から形成されている。図１９Ａには、ブラックマトリクス２２の開口部２２ａ（遮光性の材料が除去されている領域）の輪郭が二点鎖線で示されている。以下では、画素のうち、ブラックマトリクス２２の開口部２２ａによって規定される領域を「画素開口部」とも呼ぶ。
カラーフィルタ層２３は、典型的には、赤カラーフィルタ、青カラーフィルタおよび緑カラーフィルタを含む。
平坦化層２４は、ブラックマトリクス２２およびカラーフィルタ層２３を覆うように形成されている。平坦化層２４は、例えば樹脂材料から形成されている。
複数の柱状スペーサ２１は、平坦化層２４上に設けられている。柱状スペーサ２１は、例えば、感光性樹脂材料から形成されている。
液晶表示装置３００のアクティブマトリクス基板１は、有機絶縁材料から形成された複数の凸部１９を有する。複数の凸部１９は、共通電極ＣＥ上に設けられており、共通電極ＣＥよりも上層に位置している。基板面法線方向から見たとき、複数の凸部１９のそれぞれは、複数の柱状スペーサ２１のそれぞれに重なっている。そのため、各凸部１９は、柱状スペーサ２１に対する台座として機能する。
柱状スペーサ２１は、画素開口部に重ならないように配置されている。そのため、凸部１９も、画素開口部に重ならないように配置されている。
図１９Ｂには、アクティブマトリクス基板１の最表面に形成された第１配向膜ＡＦ１および対向基板２の最表面に形成された第２配向膜ＡＦ２が図示されている。
凸部１９を形成する工程は、層間絶縁層１６およびコンタクトホールＣＨを形成する工程（図３に示したＳＴＥＰ５）の後、共通電極ＣＥおよび接続電極１７を形成する工程（図３に示したＳＴＥＰ６）の前に行われる。凸部１９の形成は、共通電極ＣＥ上および層間絶縁層１６上に有機絶縁膜を堆積（塗布）した後、有機絶縁膜をパターニングすることにより実行される。
本実施形態の液晶表示装置３００では、アクティブマトリクス基板１が上述したような凸部１９を有していることにより、柱状スペーサ２１が第１配向膜ＡＦ１を擦ることによる表示品位の低下を抑制することができる。以下、この点を、図２０Ａおよび図２０Ｂを参照しながら説明する。
図２０Ａは、比較例の液晶表示装置９００の断面構造を示しており、対向基板９０２が有する柱状スペーサ９２１を図示している。なお、図２０Ａでは、わかりやすさのために一部の構成要素の図示を省略している。具体的には、アクティブマトリクス基板９０１の構成要素のうち、第１基板９１０、有機絶縁層９１８および第１配向膜ＡＦ１を図示するとともに、対向基板９０２の構成要素のうち、第２基板９２０および柱状スペーサ９２１を図示している。
図２０Ａに示す比較例の液晶表示装置９００においては、対向基板９０２に外部からの応力が加えられると、柱状スペーサ９２１が第１配向膜ＡＦ１に当接した状態で水平方向に移動し、第１配向膜ＡＦ１を擦ったり傷つけたりすることがあり、配向不良の原因となる。配向不良が画素開口部において発生すると、表示品位が低下してしまう。また、表示品位の低下を防止するために、配向不良が発生し得る領域をブラックマトリクス等で遮光した場合には、開口率が大きく損なわれる。
これに対し、図２０Ｂに示す本実施形態の液晶表示装置３００においては、対向基板２に外部からの応力が加えられた場合、柱状スペーサ２１が第１配向膜ＡＦ１の凸部１９上に位置する部分を擦ったり傷つけたりすることはあり得るものの、第１配向膜ＡＦ１の画素開口部内に位置する部分を擦ったり傷つけたりする可能性は低い。第１配向膜ＡＦ１のうち、画素開口部内に位置する部分は、凸部１９上に位置する部分よりも低いからである。そのため、柱状スペーサ２１に起因する表示品位の低下を抑制することができる。また、表示品位の低下を防止するために本来画素開口部であるべき部分を遮光する必要がないので、開口率の点でも有利である。
凸部１９の高さは、特に限定されないが、第１配向膜ＡＦ１の画素開口部内に位置する部分が擦られたり傷つけられたりすることをより確実に防止する観点からは、１．２μｍ以上であることが好ましい。
なお、図１９Ａには、凸部１９の形状（基板面法線方向から見たときの形状）が、略八角形である構成を例示しているが、凸部１９の形状は、図示した例に限定されない。
また、実施形態２の液晶表示装置２００のように、横ストライプ配列が採用されている場合にも、柱状スペーサに重なるような凸部をアクティブマトリクス基板１側に設けることにより、同様の効果を得ることができる。
上述したように、本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたＦＦＳモードの液晶表示装置の製造工程を少なくして製造コストを低減することができる。
なお、図１および図１５には、カラー表示画素ＣＰが互いに異なる色を呈する３個の画素から構成される例を示したが、カラー表示画素ＣＰが互いに異なる色を呈する４個以上の画素から構成されてもよい。例えば、１つのカラー表示画素ＣＰを構成する複数の画素が、赤画素Ｒ、緑画素Ｇおよび青画素Ｂに加え、黄を表示する黄画素を含んでもよい。
［酸化物半導体について］
酸化物半導体層１２に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層１２に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層１２は、２層以上の積層構造を有していてもよい。酸化物半導体層１２が積層構造を有する場合には、酸化物半導体層１２は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１２が上層と下層とを含む２層構造を有する場合、下層に含まれる酸化物半導体のエネルギーギャップは、上層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、上層の酸化物半導体のエネルギーギャップが下層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層１２は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１２は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層１２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１２は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態によると、トップゲート構造の酸化物半導体ＴＦＴを画素ＴＦＴとして備えたＦＦＳモードの液晶表示装置の製造工程を少なくして製造コストを低減することができる。
１ アクティブマトリクス基板
２ 対向基板
３ 液晶層
１０ 第１基板
１０ａ 第１基板の主面
１１ 画素ＴＦＴ
１２ 酸化物半導体層
１２ｃ チャネル領域
１２ｓ 第１低抵抗領域
１２ｄ 第２低抵抗領域
１３ ゲート絶縁層
１４ 遮光層
１５ 下部絶縁層
１６ 層間絶縁層
１７ 接続電極
１９ 凸部
２０ 第２基板
２１ 柱状スペーサ
２２ ブラックマトリクス
２２ａ ブラックマトリクスの開口部
２３ カラーフィルタ層
２４ 平坦化層
４１ ゲート配線駆動回路
４２ ソース配線駆動回路
１００、２００、３００ 液晶表示装置
Ｒ 赤画素
Ｇ 緑画素
Ｂ 青画素
ＣＰ カラー表示画素
ＧＬ ゲート配線
ＳＬ ソース配線
ＰＥ 画素電極
ＣＥ 共通電極
ｓ 共通電極のスリット
ＧＥ ゲート電極
ＣＨ コンタクトホール
ＤＲ 表示領域
ＦＲ 周辺領域
ＮＰ ノッチ
ＣＣ コーナカット
ＡＦ１ 第１配向膜
ＡＦ２ 第２配向膜
２ 対向基板
３ 液晶層
１０ 第１基板
１０ａ 第１基板の主面
１１ 画素ＴＦＴ
１２ 酸化物半導体層
１２ｃ チャネル領域
１２ｓ 第１低抵抗領域
１２ｄ 第２低抵抗領域
１３ ゲート絶縁層
１４ 遮光層
１５ 下部絶縁層
１６ 層間絶縁層
１７ 接続電極
１９ 凸部
２０ 第２基板
２１ 柱状スペーサ
２２ ブラックマトリクス
２２ａ ブラックマトリクスの開口部
２３ カラーフィルタ層
２４ 平坦化層
４１ ゲート配線駆動回路
４２ ソース配線駆動回路
１００、２００、３００ 液晶表示装置
Ｒ 赤画素
Ｇ 緑画素
Ｂ 青画素
ＣＰ カラー表示画素
ＧＬ ゲート配線
ＳＬ ソース配線
ＰＥ 画素電極
ＣＥ 共通電極
ｓ 共通電極のスリット
ＧＥ ゲート電極
ＣＨ コンタクトホール
ＤＲ 表示領域
ＦＲ 周辺領域
ＮＰ ノッチ
ＣＣ コーナカット
ＡＦ１ 第１配向膜
ＡＦ２ 第２配向膜
Claims (10)
- アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備え、
複数の行および複数の列を含むマトリクス状に配列された複数の画素を有する液晶表示装置であって、
前記アクティブマトリクス基板は、
主面を有する第１基板と、
前記第１基板の前記主面上に設けられた複数の遮光層と、
前記複数の遮光層を覆うように設けられた下部絶縁層と、
前記複数の画素のそれぞれに対応して設けられた画素ＴＦＴであって、前記下部絶縁層上に設けられた酸化物半導体層、前記酸化物半導体層上に設けられたゲート絶縁層、および、前記ゲート絶縁層を介して前記酸化物半導体層に対向するように設けられたゲート電極を有する画素ＴＦＴと、
行方向に延びる複数のゲート配線であって、前記ゲート電極と同じ導電膜から形成された複数のゲート配線と、
列方向に延びる複数のソース配線と、
前記複数の画素のそれぞれに設けられ、前記画素ＴＦＴに電気的に接続された画素電極と、
前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように設けられた層間絶縁層と、
前記層間絶縁層上に設けられた共通電極と、
を有し、
前記酸化物半導体層は、チャネル領域と、前記チャネル領域の両側に位置し前記チャネル領域よりも比抵抗の低い第１低抵抗領域および第２低抵抗領域とを含み、
前記複数のソース配線は、前記第１基板の前記主面と前記下部絶縁層との間に位置し、前記複数の遮光層と同じ導電膜から形成されており、
前記画素電極は、前記酸化物半導体層と同じ酸化物膜から形成され、前記酸化物半導体層の前記第２低抵抗領域と連続しており、
前記アクティブマトリクス基板は、前記共通電極と同じ透明導電膜から形成された接続電極であって、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続する接続電極をさらに有する、液晶表示装置であって、
前記第１基板の前記主面上において前記複数のソース配線と前記複数の遮光層とが同じ導電膜から形成され、
前記下部絶縁層上に前記酸化物半導体層と前記画素電極とが同じ酸化物膜から形成され、
前記層間絶縁層上に前記共通電極と前記接続電極とが同じ透明導電膜から形成されている、
液晶表示装置。 - 前記接続電極は、前記層間絶縁層および前記下部絶縁層に形成されたコンタクトホール内において、前記複数のソース配線のいずれかと前記酸化物半導体層の前記第１低抵抗領域とを接続している請求項１に記載の液晶表示装置。
- 前記第１基板の前記主面の法線方向から見たとき、
前記酸化物半導体層は、対応するソース配線の前記コンタクトホール内に位置する領域のうちの略半分に重なっている、請求項２に記載の液晶表示装置。 - 前記複数の画素は、複数のカラー表示画素を構成しており、
前記複数のカラー表示画素のそれぞれは、列方向に配列され互いに異なる色を呈する３個以上の画素を有する、請求項１から３のいずれかに記載の液晶表示装置。 - 前記アクティブマトリクス基板は、前記複数のゲート配線を駆動するゲート配線駆動回路をさらに有し、
前記ゲート配線駆動回路は、前記第１基板上にモノリシックに形成されている、請求項４に記載の液晶表示装置。 - 前記アクティブマトリクス基板は、前記共通電極と前記第１基板との間に有機絶縁層を有していない、請求項１から５のいずれかに記載の液晶表示装置。
- 前記対向基板は、
第２基板と、
前記第２基板上に設けられた複数の柱状スペーサと、
を有し、
前記アクティブマトリクス基板は、
有機絶縁材料から形成され前記共通電極よりも上層に位置する複数の凸部であって、前記第１基板の前記主面の法線方向から見たときにそれぞれが前記複数の柱状スペーサのそれぞれに重なる複数の凸部をさらに有する、請求項１から６のいずれかに記載の液晶表示装置。 - 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から７のいずれかに記載の液晶表示装置。
- 前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項８に記載の液晶表示装置。
- 請求項１から９のいずれかに記載の液晶表示装置の製造方法であって、
（Ａ）前記アクティブマトリクス基板を用意する工程と、
（Ｂ）前記対向基板を用意する工程と、
を包含し、
前記工程（Ａ）は、
（ａ）前記第１基板の前記主面上に第１導電膜を堆積し、その後前記第１導電膜をパターニングすることによって前記複数の遮光層および前記複数のソース配線を形成する工程と、
（ｂ）前記複数の遮光層および前記複数のソース配線を覆うように前記下部絶縁層を形成し、次に、前記下部絶縁層上に酸化物半導体膜を堆積し、その後前記酸化物半導体膜をパターニングする工程と、
（ｃ）前記酸化物半導体膜を覆うように絶縁膜および第２導電膜をこの順で堆積し、その後前記絶縁膜および前記第２導電膜をパターニングすることによって、前記ゲート絶縁層、前記ゲート電極および前記複数のゲート配線を形成する工程と、
（ｄ）前記酸化物半導体層、前記ゲート電極および前記複数のゲート配線を覆うように前記層間絶縁層を形成する工程と、
（ｅ）前記層間絶縁層上に透明導電膜を堆積し、その後前記透明導電膜をパターニングすることによって前記共通電極を形成する工程と、
を包含し、
（ｆ）前記酸化物半導体膜の一部を低抵抗化させて、前記第１低抵抗領域、前記第２低抵抗領域および前記画素電極とする工程をさらに包含し、
前記工程（ｅ）において、前記透明導電膜をパターニングすることによって、前記複数のソース配線のいずれかと前記第１低抵抗領域とを接続する接続電極を、前記共通電極とともに形成する、液晶表示装置の製造方法。
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