WO2018180723A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

Info

Publication number
WO2018180723A1
WO2018180723A1 PCT/JP2018/010862 JP2018010862W WO2018180723A1 WO 2018180723 A1 WO2018180723 A1 WO 2018180723A1 JP 2018010862 W JP2018010862 W JP 2018010862W WO 2018180723 A1 WO2018180723 A1 WO 2018180723A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
oxide semiconductor
semiconductor layer
insulating layer
gate electrode
Prior art date
Application number
PCT/JP2018/010862
Other languages
English (en)
French (fr)
Inventor
輝幸 上田
北川　英樹
徹 大東
今井　元
鈴木　正彦
節治 西宮
菊池　哲郎
俊克 伊藤
健吾 原
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201880021738.2A priority Critical patent/CN110521003B/zh
Priority to US16/496,969 priority patent/US11038001B2/en
Publication of WO2018180723A1 publication Critical patent/WO2018180723A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate including an oxide semiconductor TFT.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the active matrix substrate generally has a display area and a peripheral area.
  • the display area includes a plurality of pixels (pixel areas) arranged in a matrix and is also called an active area.
  • the peripheral area is located around the display area and is also called a frame area.
  • a TFT formed for each pixel and a gate bus line, a source bus line, and a pixel electrode electrically connected to the gate electrode, the source electrode, and the drain electrode of the TFT, respectively, are provided.
  • a driving circuit for driving the gate bus line (scanning wiring) and the source bus line (signal wiring) is arranged.
  • a gate driver for supplying a gate signal (scanning signal) to the gate bus line and a source driver for supplying a source signal (display signal) to the source bus line are arranged.
  • Driving circuits such as a gate driver and a source driver may be mounted as a semiconductor chip (COG (Chip On Glass) mounting), or may be formed monolithically (integrally) on an active matrix substrate.
  • a drive circuit formed monolithically is referred to as a “driver monolithic circuit”.
  • a driver monolithic circuit is usually configured using TFTs.
  • a TFT arranged as a switching element in each pixel in the display area is referred to as a “pixel TFT”, and a TFT constituting a peripheral circuit such as a drive circuit is referred to as a “circuit TFT”.
  • Patent Document 1 Many oxide semiconductor TFTs have a bottom gate structure (for example, Patent Document 1), but may have a top gate structure.
  • Patent Document 2 discloses an oxide semiconductor TFT having a top gate structure in which a gate electrode is disposed above an oxide semiconductor layer (on the side opposite to the substrate) via a gate insulating film.
  • Patent Document 2 proposes patterning a gate insulating film (self-alignment process) using a gate electrode as a mask.
  • the present invention has been made in view of the above problems, and an object thereof is to provide an active matrix substrate including an oxide semiconductor TFT capable of reducing off-leakage current.
  • An active matrix substrate is an active matrix substrate including a substrate and an oxide semiconductor TFT supported on the substrate, and the oxide semiconductor TFT is an oxide semiconductor layer.
  • An oxide semiconductor layer including a channel region and a source contact region and a drain contact region respectively disposed on both sides of the channel region, and a gate insulating layer disposed over a portion of the oxide semiconductor layer
  • a metal layer disposed on the alloy layer, wherein the metal layer is formed of a first metal element M, and the alloy layer is formed of the first metal element M.
  • the first metal element M is Cu, Mo, or
  • the alloy may be an alloy mainly composed of the first metal element M.
  • the alloy includes the first metal element M and the second metal element X, the first metal element M is Cu, and the second metal element X is Mg, Al, Ca, Mo, Mn, or Zr. May be.
  • the thickness of the gate insulating layer may be 90 nm or more and 200 nm or less.
  • At least the first part and the second part in the oxide semiconductor layer may include the first metal element M at a concentration of more than 0 atomic% and not more than 0.5 atomic% with respect to the oxide semiconductor.
  • the active matrix substrate includes a lower gate electrode disposed between the oxide semiconductor layer and the substrate, and a lower insulating layer disposed between the lower gate electrode and the oxide semiconductor layer. And when viewed from the normal direction of the substrate, the channel region of the oxide semiconductor layer overlaps at least one of the upper gate electrode and the lower gate electrode, and from the normal direction of the substrate. When viewed, the oxide semiconductor layer has an offset region located between the channel region and the source contact region or the drain contact region, and the offset region is at least one of the second portions. Part.
  • a part of the second portion of the oxide semiconductor layer overlaps the lower gate electrode.
  • An active matrix substrate is an active matrix substrate including a substrate, an oxide semiconductor TFT and a crystalline silicon semiconductor TFT supported on the substrate, and a plurality of the matrixes arranged in a matrix.
  • a display region defined by the pixel region, and a peripheral region positioned around the display region, each of the plurality of pixel regions including the oxide semiconductor TFT, and the peripheral region is the crystalline silicon
  • the crystalline silicon semiconductor TFT is a crystalline silicon semiconductor layer, and includes a first channel region, a first source contact region and a first source contact region disposed on both sides of the first channel region, respectively.
  • a first gate electrode disposed via an insulating layer; a first source electrode in contact with a first source contact region in front of the crystalline silicon semiconductor layer; and the first drain contact region of the crystalline silicon semiconductor layer;
  • the oxide semiconductor TFT is an oxide semiconductor layer, and includes a second channel region, a second source contact region and a second source contact region disposed on both sides of the second channel region, respectively.
  • An oxide semiconductor layer including a two-drain contact region; a second gate electrode disposed on a part of the oxide semiconductor layer with a second gate insulating layer interposed therebetween; and the second of the oxide semiconductor layer A second source electrode in contact with the source contact region, and a second drain electrode in contact with the second drain contact region of the oxide semiconductor layer,
  • the crystalline silicon semiconductor layer includes a third portion overlapping with the first gate electrode when viewed from the normal direction of the substrate, the third portion and the first source contact region or the first drain contact region.
  • the first gate insulating layer covers at least the third portion and the fourth portion of the crystalline silicon semiconductor layer, and the oxide semiconductor layer includes the fourth portion.
  • the second gate insulating layer covers the first portion and does not cover the second portion, and the second gate electrode is in contact with the second gate insulating layer; and alloy
  • the metal layer is formed of a first metal element M, and the alloy layer is made of an alloy containing the first metal element M.
  • the first metal element M is Cu, Mo, or Cr.
  • the alloy may be an alloy mainly composed of the first metal element M.
  • the first gate electrode may have the same stacked structure as the second gate electrode.
  • the oxide semiconductor layer may include an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include a crystalline part.
  • the oxide semiconductor layer may have a stacked structure.
  • An active matrix substrate manufacturing method is an active matrix substrate manufacturing method including an oxide semiconductor TFT, the step of forming an oxide semiconductor layer on the substrate, and the oxide semiconductor layer Forming a gate insulating layer so as to cover the surface, and forming an alloy film containing the first metal element M on the gate insulating layer so as to be in contact with the upper surface of the gate insulating layer, and then on the alloy film Forming a gate conductive film including the alloy film and the metal film by forming a metal film formed of the first metal element M; and a resist on a part of the gate conductive film. Forming a layer, and patterning the conductive film for the gate using the resist layer as a mask to form an upper gate electrode, and the resist layer and the upper gate.
  • the alloy film may be an alloy film mainly composed of the first metal element M.
  • the oxide semiconductor layer may include an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer may include a crystalline part.
  • the oxide semiconductor layer may have a stacked structure.
  • an active matrix substrate including an oxide semiconductor TFT that can further reduce off-leakage current can be provided.
  • FIG. (A) And (b) is sectional drawing and the top view which illustrate the oxide semiconductor TFT201 of Embodiment 1, respectively.
  • FIG. (A) And (b) is sectional drawing which shows a part of oxide semiconductor TFT201 of Embodiment 1, and the conventional oxide semiconductor TFT900, respectively.
  • 6 is a cross-sectional view illustrating another oxide semiconductor TFT 202 according to Embodiment 1.
  • FIG. (A) And (b) is sectional drawing which shows further another oxide semiconductor TFT203,204 in Embodiment 1, respectively.
  • (A) And (b) is sectional drawing and the top view which show further another oxide semiconductor TFT205 in Embodiment 1, respectively.
  • (A)-(d) is process sectional drawing for demonstrating the manufacturing method of the oxide semiconductor TFT in Embodiment 1, respectively.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing an active matrix substrate 100, with circuit TFTs provided in the peripheral region FR on the left side and pixel TFTs provided in the display region DR on the right side.
  • 1 is a plan view schematically showing an active matrix substrate 100, and shows one pixel region P.
  • FIG. It is sectional drawing which shows the active matrix substrate 900 of a comparative example.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 100.
  • FIG. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 100.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 200 according to an embodiment of the present invention.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. 1 is a cross-sectional view schematically showing an active matrix substrate 300 according to an embodiment of the present invention.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • FIGS. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 300.
  • FIG. 2 is a plan view illustrating peripheral circuits included in the active matrix substrates 100, 200, and 300.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 300 according to an embodiment of the present invention.
  • FIGS. 5A to 5D
  • the conventional oxide semiconductor TFT having a top gate structure disclosed in Patent Document 2 has a problem that off-leakage current is increased. For this reason, it may be difficult to use an oxide semiconductor TFT having a top gate structure as a pixel TFT, for example.
  • the source electrode and the drain electrode are in contact with part of the oxide semiconductor layer (referred to as “source contact region” and “drain contact region”), respectively.
  • a gate electrode also referred to as an upper gate electrode or a top gate
  • the gate insulating film is formed in a self-aligned manner using the upper gate electrode as a mask.
  • the gate electrode and the gate insulating film are not covered between the source contact region and the drain contact region in the oxide semiconductor layer. There is a part. It is inferred that this part is reduced in resistance in the manufacturing process, and as a result, off-leakage current increases.
  • first portion a portion of the oxide semiconductor layer that overlaps with the upper gate electrode
  • second portion A portion not covered with the upper gate electrode and the gate insulating film.
  • the oxide semiconductor TFT having the above structure in order to reduce the off-leakage current, it is required to suppress the lower resistance of the second portion of the oxide semiconductor layer.
  • the present inventor noticed that the electrical resistance of the oxide semiconductor is increased when a metal such as Cu is mixed in the oxide semiconductor, and oxidized using the metal such as Cu contained in the upper gate electrode. It was found that the resistance of the physical semiconductor layer can be reduced.
  • the metal included in the gate electrode is intentionally mixed into the oxide semiconductor layer, thereby increasing the resistance of the first portion of the oxide semiconductor layer and / or reducing the second portion of the oxide semiconductor layer. Resistance can be suppressed. As a result, off-leakage current can be reduced and desired TFT characteristics can be realized.
  • the active matrix substrate according to the embodiment of the present invention is widely used in various display devices, electronic devices, and the like.
  • this invention is not limited to the following embodiment.
  • the active matrix substrate of Embodiment 1 includes a substrate and at least one oxide semiconductor TFT supported by the substrate.
  • the oxide semiconductor TFT is disposed in each pixel of the active matrix substrate and can be used as the pixel TFT.
  • An oxide semiconductor TFT may be used as the pixel TFT and the circuit TFT constituting the drive circuit.
  • the oxide semiconductor TFT of this embodiment may be a single-gate TFT having only a top gate.
  • FIGS. 1A and 1B are a cross-sectional view and a plan view illustrating the oxide semiconductor TFT 201 of Embodiment 1, respectively.
  • FIG. 1A shows a cross section taken along line II shown in FIG.
  • the oxide semiconductor TFT 201 includes a substrate 101, a lower gate electrode (bottom gate) 103 supported by the substrate 101, a lower insulating layer 105 covering the lower gate electrode 103, and an oxide semiconductor disposed on the lower insulating layer 105.
  • An upper gate electrode (top gate) 112 is provided over the oxide semiconductor layer 107 with an upper insulating layer (also referred to as a gate insulating layer) 109 interposed therebetween.
  • the source electrode 113 is disposed so as to be in contact with a part (source contact region) 107s of the oxide semiconductor layer 107, and the drain electrode 114 is provided so as to be in contact with another part (drain contact region) 107d of the oxide semiconductor layer 107. Is arranged.
  • the lower gate electrode 103 is disposed so as to face the oxide semiconductor layer 107 with the lower insulating layer 105 interposed therebetween.
  • the upper gate electrode 112 is disposed so as to face the oxide semiconductor layer 107 with the upper insulating layer 109 interposed therebetween. Therefore, the lower insulating layer 105 and the upper insulating layer 109 each function as a gate insulating layer (sometimes referred to as a lower gate insulating layer or an upper gate insulating layer).
  • the upper insulating layer 109 is formed only in a region of the oxide semiconductor layer 107 that overlaps with the upper gate electrode 112.
  • the upper insulating layer 109 may have an island shape.
  • the upper gate electrode 112 and the upper insulating layer 109 may be patterned using, for example, the same mask. In this case, when viewed from the normal direction of the substrate 101, the periphery of the upper gate electrode 112 and the periphery of the upper insulating layer 109 may be aligned.
  • the oxide semiconductor layer 107 When viewed from the normal direction of the substrate 101, the oxide semiconductor layer 107 is positioned between the first portion p1 that overlaps the upper gate electrode 112 and the first portion p1 and the source contact region 107s or the drain contact region 107d. And a second portion p2.
  • the upper insulating layer 109 is disposed between the first portion p1 and the upper gate electrode 112, and does not cover the second portion p2.
  • the upper gate electrode 112 has a laminated structure including an alloy layer 112L and a metal layer 112U disposed on the alloy layer 112L.
  • the alloy layer 112L is in contact with the upper surface of the upper insulating layer 109.
  • the metal layer 112U is formed from the first metal element M.
  • the first metal element M is a metal that lowers the carriers of the oxide semiconductor when mixed in the oxide semiconductor layer 107, and is, for example, Cu, Mo, or Cr.
  • the alloy layer 112L includes at least a first metal element M and a second metal element X.
  • the second metal element X may be, for example, Mg, Al, Ca, Mo, Mn, W, Zr, or the like.
  • the alloy may be a binary alloy or a multi-component alloy composed of three or more components.
  • the alloy may contain, for example, 10 wt% or more and 80 wt% or less of the second metal element X.
  • the adhesion with the upper insulating layer (here, silicon oxide) 109 can be sufficiently enhanced. If it is 80 weight% or less, an electrical resistance can be restrained low.
  • the alloy layer 112L may be formed of an alloy mainly composed of the first metal element M.
  • the alloy mainly composed of the first metal element M may include, for example, more than 50 wt% of the first metal element M and may include 10 wt% or more and less than 50 wt% of the second metal element X.
  • the first metal element M is contained by 60% by weight or more, more preferably 70% by weight or more.
  • the metal layer 112U may be a Cu layer
  • the alloy layer 112L may be a Cu alloy layer made of a Cu alloy. Examples of the Cu alloy include Cu-30% Mg, Cu-30% Al, and Cu-30% Ca.
  • the oxide semiconductor layer 107, the upper insulating layer 109, and the upper gate electrode 112 are covered with an interlayer insulating layer 111.
  • openings (contact holes) CHs and CHd reaching the source contact region 107s and the drain contact region 107d of the oxide semiconductor layer 107 are formed.
  • the source electrode 113 is disposed on the interlayer insulating layer 111 and in the source opening CHs, and is in contact with the source contact region 107s in the source opening CHs.
  • the drain electrode 114 is disposed on the interlayer insulating layer 111 and in the drain opening CHd, and is in contact with the drain contact region 107d in the drain opening CHd. When viewed from the normal direction of the substrate 101, it is preferable that each of the source electrode 113 and the drain electrode 114 does not overlap the upper gate electrode 112.
  • a channel is formed in a region rc that overlaps at least one of the lower gate electrode 103 and the upper gate electrode 112 in the oxide semiconductor layer 107.
  • This region rc is referred to as a “channel region”.
  • the region rf located between the channel region rc and the source contact region 107s or the drain contact region 107d is referred to as an “offset region”.
  • the channel region rc includes a first portion p1 that overlaps with the upper gate electrode 112.
  • the channel region rc may include at least a part of the second portion p2.
  • a part of the second portion p2 overlaps the lower gate electrode 103 and is included in the channel region rc.
  • the other part of the second part p2 does not overlap the lower gate electrode 103 or the upper gate electrode 112 and is included in the offset region rf.
  • the 1st part p1 is the channel area
  • the 2nd part p2 is the offset area
  • the first metal element M included in the upper gate electrode 112 is used to increase the resistance of the first portion p1 of the oxide semiconductor layer 107 and reduce the resistance of the second portion p2. Can be suppressed. More specific description will be given below.
  • FIGS. 2A and 2B are cross-sectional views showing a part of the oxide semiconductor TFT 201 and a reference oxide semiconductor TFT 900, respectively.
  • the alloy layer 112L is disposed so as to be in contact with the upper insulating layer 109, whereby the upper insulating layer 109 (for example, a silicon oxide layer) and the upper gate electrode 112 are adhered to each other.
  • the first metal element M of the metal layer 112U can be mixed into the first portion p1 of the oxide semiconductor layer 107 beyond the interface between the alloy layer 112L and the upper insulating layer 109.
  • the electrical resistance of the first portion p1 can be increased.
  • the first metal element M such as Cu is intentionally diffused into the first portion p1 to increase the resistance of the first portion p1.
  • the first metal element M of the metal layer 112U is converted into a barrier metal film. It is difficult to be mixed into the oxide semiconductor layer 107 due to bm.
  • the barrier metal film is not disposed between the metal layer 112U and the upper insulating layer 109, the first metal element M can be moved to the oxide semiconductor layer 107 more easily.
  • the amount of the first metal element M mixed into the first portion p1 can be controlled by the thickness of the upper insulating layer 109, for example.
  • the thickness of the upper insulating layer 109 may be, for example, 90 ⁇ m or more and 200 ⁇ m or less. If it is 200 ⁇ m or less, the first metal element M can be easily diffused from the upper gate electrode 112 through the upper insulating layer 109 to the oxide semiconductor layer 107. Therefore, the resistance of the first portion p1 is increased, and the off-leakage current is further increased. It can be effectively reduced.
  • the first portion p1 may include the first metal element M at a concentration of more than 0 atomic percent and 0.5 atomic percent or less with respect to the oxide semiconductor. Thereby, desired TFT characteristics can be realized.
  • the photoresist stripping solution for removing the mask is exposed from the upper insulating layer 109 in the oxide semiconductor layer 107 (second portion). Contact). At this time, the first metal element M dissolved in the peeling solution is mixed into the exposed portion of the oxide semiconductor layer 107. As a result, the resistance reduction of the second portion p2 is suppressed. Even in the case where such a manufacturing process is not used, if the upper gate electrode 112 has the above structure, the first portion p1 of the oxide semiconductor layer 107 can be increased in resistance. The effect of reducing is obtained.
  • the electrical resistance may decrease in the order of the first portion p1, the second portion p2, the source contact region 107s, and the drain contact region 107d.
  • the second portion p2 may have a higher electrical resistance than the first portion p1.
  • the concentration of the first metal element M in the second portion p2 is not particularly limited, but may be, for example, a concentration of more than 0 atomic percent and 0.5 atomic percent or less with respect to the oxide semiconductor.
  • the width of the lower gate electrode 103 in the channel length direction may be larger than the width of the upper gate electrode 112 in the channel length direction. Accordingly, part of the second portion p2 of the oxide semiconductor layer 107 can function as the channel region rc. In other words, the length of the offset region rf in the channel length direction can be made smaller than the length of the second portion p2 in the oxide semiconductor layer 107 in the channel length direction. Therefore, off-leakage current can be reduced while ensuring a high on-current.
  • the length of the second portion p2 in the channel length direction may be, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • the thickness is 4 ⁇ m or more, the upper gate electrode 112, the source electrode 113, and the drain electrode 114 can be electrically separated more reliably, and the overlapping capacitance of these electrodes can be reduced (or eliminated). Furthermore, the off-leakage current can be effectively reduced.
  • the thickness is 10 ⁇ m or less, an increase in the size of the oxide semiconductor TFT 201 can be suppressed.
  • the length x of the second portion p2 may be 1 ⁇ 4 or more and 1 ⁇ 2 or less of the channel length L of the oxide semiconductor TFT 201.
  • the upper insulating layer 109 is formed only on the first portion p1 of the oxide semiconductor layer 107. However, the upper insulating layer 109 covers the first portion p1 and the second portion p2. If you do not cover.
  • the upper gate electrode 112 may be located inside the periphery of the upper insulating layer 109 when viewed from the normal direction of the substrate 101. In this case, the portion of the oxide semiconductor layer 107 that is located between the first portion p1 and the source and drain contact regions 107s and 107d and is exposed from the upper insulating layer 109 is the second portion p2.
  • the first metal element M can be mixed into the second portion p2 using a resist stripping solution.
  • the concentration of the first metal element M in the second portion p2 and the first portion p1 is the portion located between the second portion p2 and the first portion p1 (covered by the upper insulating layer 109, but the upper gate electrode The portion not covered by 112) is higher than the concentration of the first metal element M in pi.
  • the lower gate electrode 103 may be disposed so as to overlap the entire second portion p2 and the first portion p1 when viewed from the normal direction of the substrate 101. .
  • the channel region rc includes the second portion p2 and the first portion p1.
  • the offset region rf is not formed.
  • the entire lower gate electrode 103 is disposed so as to overlap the upper gate electrode 112 when viewed from the normal direction of the substrate 101, the first portion p1 is a channel.
  • the second portion p2 becomes an offset region.
  • the oxide semiconductor TFT 201 has a double gate structure, but the oxide semiconductor TFT 201 may have a single gate structure having only the upper gate electrode 112. In that case, a light-shielding film that shields the channel region of the oxide semiconductor layer 107 may be provided instead of the lower gate electrode 103 on the substrate 101 side of the lower insulating layer 105. Alternatively, as illustrated in FIGS. 4A and 4B, the conductive film may not be formed on the substrate 101 side of the oxide semiconductor layer 107.
  • the upper gate electrode 112 has a two-layer structure, but the upper gate electrode 112 only needs to include the alloy layer 112L and the metal layer 112U, and may have a stacked structure of three or more layers. . However, it is preferable that a barrier metal layer such as a Ti film is not included on the substrate 101 side of the metal layer 112U.
  • a lower gate electrode 103 is formed on a substrate 101. Specifically, after depositing a first conductive film on the substrate 101, the first conductive film is patterned to obtain the lower gate electrode 103.
  • the material of the first conductive film is, for example, a MoW alloy.
  • the thickness of the lower gate electrode 103 is, for example, not less than 50 nm and not more than 500 nm.
  • a lower insulating layer 105 is formed so as to cover the lower gate electrode 103.
  • the lower insulating layer 105 may be, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiNxOy) layer, or the like.
  • the thickness of the lower insulating layer 105 is, for example, not less than 150 nm and not more than 500 nm.
  • the oxide semiconductor layer 107 is formed on the lower insulating layer 105.
  • the oxide semiconductor layer 107 can be formed by depositing an oxide semiconductor film over the lower insulating layer 105 and then patterning the oxide semiconductor film.
  • the thickness of the oxide semiconductor layer 107 is, for example, not less than 10 nm and not more than 150 nm.
  • an insulating film 109 ′ serving as an upper insulating layer is formed so as to cover the oxide semiconductor layer 107.
  • the insulating film 109 ' is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the insulating film 109 ′ is, for example, not less than 90 nm and not more than 200 nm.
  • a second conductive film (thickness: 60 nm or more and 700 nm or less) 112 'serving as an upper gate electrode is deposited on the insulating film 109'.
  • the alloy film 112L ′ containing the first metal element M and the second metal element X and the metal film 112U ′ made of the first metal element M are deposited in this order.
  • the metal film 112U ' may be, for example, a Cu film, a Mo film, or a Cr film.
  • the alloy film 112L ′ is, for example, a Cu alloy film such as Cu—Mg, Cu—Al, Cu—Ca, Cu—Mo, or Cu—Mn. Also good.
  • the second metal element X that forms an alloy with Cu include W, Zr, and the like in addition to the above-described Mg, Al, Ca, Mo, and Mn.
  • the upper gate electrode 112 is formed by patterning the second conductive film 112 '. Specifically, first, a resist layer R to be an etching mask is formed on a part of the second conductive film 112 ′ by a photolithography process. Next, the second conductive film 112 ′ is patterned by wet etching using the resist layer R as a mask. Thereby, the upper gate electrode 112 having a laminated structure including the alloy layer 112L and the metal layer 112U is obtained.
  • the thickness of the alloy layer 112L is, for example, not less than 30 nm and not more than 200 nm. Thereby, adhesion with the gate insulating layer 109 can be secured while suppressing an increase in electrical resistance.
  • the thickness of the metal layer 112U is, for example, not less than 30 nm and not more than 500 nm.
  • the metal layer 112U may be thicker than the alloy layer 112L.
  • the insulating film 109 ′ is patterned by dry etching to obtain the upper insulating layer 109.
  • the oxide semiconductor layer 107 portions other than the portion (first portion) p1 overlapping with the upper gate electrode 112 through the upper insulating layer 109 are exposed.
  • the resist layer R is removed using a resist stripping solution.
  • the resist stripping solution comes into contact with a portion (exposed portion) 107r of the oxide semiconductor layer 107 that is not covered with the upper insulating layer 109 and the upper gate electrode 112, thereby the first metal dissolved in the resist stripping solution.
  • a part of the element M is mixed into the exposed portion 107r of the oxide semiconductor layer 107. Accordingly, the resistance of the exposed portion 107r of the oxide semiconductor layer 107 can be reduced.
  • the type of the resist stripping solution is not particularly limited.
  • a stripping solution (N405) containing alkanolamine, glycols and water as main components can be suitably used.
  • the upper insulating layer 109 may be patterned using the upper gate electrode 112 as a mask.
  • the first metal element M cannot be mixed into the oxide semiconductor layer 107 using the removal process of the resist layer R.
  • the resist layer R is removed after the upper insulating layer 109 is patterned, so that the resist stripping solution containing the first metal element M and the oxide semiconductor layer 107 are brought into contact with each other. It is possible to make it.
  • an interlayer insulating layer 111 is formed so as to cover the oxide semiconductor layer 107, the upper insulating layer 109, and the upper gate electrode 112.
  • the interlayer insulating layer 111 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the interlayer insulating layer 111 may have a stacked structure in which these layers are stacked.
  • the thickness of the interlayer insulating layer 111 is, for example, not less than 150 nm and not more than 500 nm.
  • the interlayer insulating layer 111 may have a laminated structure in which, for example, a silicon oxide layer is a lower layer and a silicon nitride layer is an upper layer. If the lower layer in contact with the oxide semiconductor layer 107 is an oxygen-donating layer such as a silicon oxide layer, the resistance of the second portion p2 of the oxide semiconductor layer 107 can be suppressed from being lowered by the interlayer insulating layer 111.
  • the source opening CHs and the drain opening CHd are formed in the interlayer insulating layer 111 so that a part of the oxide semiconductor layer 107 is exposed.
  • the source electrode 113 and the drain electrode 114 are formed on the interlayer insulating layer 111 and in the source opening CHs and the drain opening CHd.
  • the source electrode 113 and the drain electrode 114 may be formed by depositing a third conductive film for source / drain on the interlayer insulating layer 111 and then patterning the third conductive film.
  • a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can do.
  • the thickness of the source electrode 113 and the drain electrode 114 is, for example, not less than 100 nm and not more than 500 nm.
  • the regions in contact with the source electrode 113 and the drain electrode 114 are reduced in resistance by being in contact with these electrodes.
  • the active matrix substrate of the present embodiment includes a crystalline silicon semiconductor TFT (referred to as “second TFT”) having a crystalline silicon semiconductor layer as an active layer, and the oxide semiconductor TFT described in Embodiment 1 (“second TFT”). On the same substrate.
  • second TFT crystalline silicon semiconductor TFT
  • second TFT oxide semiconductor TFT
  • FIG. 7 is a plan view schematically showing the active matrix substrate 100.
  • the active matrix substrate 100 has a display area DR and a peripheral area FR.
  • the display area DR is defined by a plurality of pixel areas P.
  • the plurality of pixel regions P are arranged in a matrix including a plurality of rows and a plurality of columns.
  • the display area DR is sometimes called an “active area”.
  • the peripheral area FR is located around the display area DR.
  • the peripheral area FR may be referred to as a “frame area”.
  • a peripheral circuit (not shown) is provided in the peripheral region FR.
  • FIGS. 8 and 9 are a cross-sectional view and a plan view, respectively, schematically showing the active matrix substrate 100.
  • the circuit TFT provided in the peripheral region FR is shown on the left side
  • the pixel TFT provided in the display region DR is shown on the right side.
  • FIG. 9 shows one pixel region P.
  • FIGS. 8 and 9 illustrate an active matrix substrate 100 used in a liquid crystal display device in FFS (Fringe Field Switching) mode.
  • FFS Ringe Field Switching
  • the active matrix substrate 100 includes a substrate 1, and a first TFT 10 and a second TFT 20 supported on the substrate 1.
  • the first TFT 10 is disposed in the peripheral region FR.
  • the second TFT 20 is disposed in the display area DR.
  • the first TFT 10 includes a crystalline silicon semiconductor layer 11 as an active layer. That is, the first TFT 10 is a crystalline silicon TFT.
  • the first TFT 10 is a circuit TFT constituting a peripheral circuit.
  • the first TFT 10 includes a first gate insulating layer GI1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11 described above.
  • the crystalline silicon semiconductor layer 11 is a polycrystalline silicon layer (for example, a low-temperature polysilicon (LTPS) layer).
  • LTPS low-temperature polysilicon
  • a base coat layer (underlayer) 2 is provided on the substrate 1, and the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • the first insulating layer IL1 including the first gate insulating layer GI1 is formed on the base coat layer 2 and the crystalline silicon semiconductor layer 11, and a part of the first insulating layer IL1 (crystalline A portion covering the silicon semiconductor layer 11) functions as the first gate insulating layer GI1.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a second insulating layer (interlayer insulating layer) IL2 including a portion covering the first gate electrode 12 is provided on the first insulating layer IL1.
  • the second insulating layer IL2 is a single layer having no stacked structure.
  • a third insulating layer (protective layer) IL3 is provided on the second insulating layer IL2.
  • the first source electrode 13 and the first drain electrode 14 are provided on the third insulating layer IL3.
  • the first source electrode 13 and the first drain electrode 14 are formed in a first contact hole CH1 formed in the first insulating layer IL1 (first gate insulating layer GI1), the second insulating layer IL2, and the third insulating layer IL3.
  • the second contact hole CH2 is connected to a part of the crystalline silicon semiconductor layer 11 (first source contact region, first drain contact region).
  • the crystalline silicon semiconductor layer 11 When viewed from the normal direction of the substrate 1, the crystalline silicon semiconductor layer 11 has a third portion that overlaps the first gate electrode 12 and a space between the third portion and the first source contact region or the first drain contact region. And a fourth portion located.
  • the first gate insulating layer GI1 covers at least the third portion and the fourth portion of the crystalline silicon semiconductor layer 11.
  • the second TFT 20 includes an oxide semiconductor layer 21 as an active layer. That is, the second TFT 20 is an oxide semiconductor TFT. Further, the second TFT 20 is a pixel TFT disposed in each of the plurality of pixel regions P.
  • the second TFT 20 includes a second gate insulating layer GI2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21 described above.
  • the oxide semiconductor layer 21 includes, for example, an In—Ga—Zn—O based semiconductor.
  • the oxide semiconductor layer 21 is provided over the second insulating layer IL2.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second gate electrode 22 has the same stacked structure as the upper gate electrode 112 described above with reference to FIG.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the third insulating layer IL3 includes a portion that covers the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 It is provided on the insulating layer IL3.
  • the second source electrode 23 and the second drain electrode 24 are connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the third insulating layer IL3, respectively. When viewed from the normal direction of the substrate 101, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • a fourth insulating layer (protective layer) IL4 is provided on the third insulating layer IL3 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24. ing.
  • the oxide semiconductor layer 21 is positioned between the first portion overlapping the second gate electrode 22 and the first portion and the second source contact region or the second drain contact region when viewed from the normal direction of the substrate 1. And a second part.
  • the second gate insulating layer GI2 covers the first portion and does not cover the second portion.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the active matrix substrate 100 includes a gate bus line (scanning wiring) GL, a source bus line (signal wiring) SL, a pixel electrode 30, and a common electrode 31.
  • the gate bus line GL extends in the row direction and is electrically connected to the second gate electrode 22 of the second TFT 20. In the illustrated example, a portion of the gate bus line GL that overlaps the oxide semiconductor layer 21 functions as the second gate electrode 22.
  • the source bus line SL extends in the column direction and is electrically connected to the second source electrode 23 of the second TFT 20.
  • the second source electrode 23 is extended from the source bus line SL.
  • the common electrode 31 is provided in common to the plurality of pixel regions P, and a common potential is applied to the entire display region DR.
  • the planarizing layer 7 is provided on the fourth insulating layer IL4, and the common electrode 31 is provided on the planarizing layer 7.
  • the planarizing layer 7 is formed from an organic insulating material (for example, a photosensitive resin material).
  • the pixel electrode 30 is provided in each of the plurality of pixel regions P, and is electrically connected to the second drain electrode 24 of the second TFT 20.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the fourth insulating layer IL4, the planarization layer 7, and the dielectric layer 8.
  • the pixel electrode 30 has at least one (three in the example shown in FIG. 9) slits 30a.
  • the active matrix substrate 100 further includes a first light shielding layer 9a and a second light shielding layer 9b.
  • the first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11.
  • the first light shielding layer 9 a overlaps the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate 101.
  • the second light shielding layer 9 b is provided below the oxide semiconductor layer 21.
  • the second light shielding layer 9 b overlaps the oxide semiconductor layer 21 when viewed from the normal direction of the substrate 101.
  • the first light shielding layer 9 a and the second light shielding layer 9 b are covered with the base coat layer 2.
  • FIG. 10 is a sectional view showing an active matrix substrate 900 of a comparative example.
  • the active matrix substrate 900 of the comparative example includes a substrate 901, and a first TFT 910 and a second TFT 920 supported by the substrate 901, as shown in FIG.
  • the first TFT 910 is disposed in the peripheral region FR.
  • the second TFT 920 is disposed in the display area DR.
  • the first TFT 910 has a top gate structure and the second TFT 920 has a bottom gate structure.
  • the first TFT 910 is a crystalline silicon TFT including a crystalline silicon semiconductor layer 911 as an active layer, and is a circuit TFT.
  • the first TFT 910 includes a first gate insulating layer GI1 ', a first gate electrode 912, a first source electrode 913, and a first drain electrode 914 in addition to the crystalline silicon semiconductor layer 911 described above.
  • the crystalline silicon semiconductor layer 911 is provided on the base coat layer 902 formed on the substrate 901.
  • a light shielding layer 909 is provided below the crystalline silicon semiconductor layer 911 so as to overlap the crystalline silicon semiconductor layer 911.
  • the first gate insulating layer GI ⁇ b> 1 ′ is provided on the crystalline silicon semiconductor layer 911. More specifically, a first insulating layer IL1 ′ including a first gate insulating layer GI1 ′ is formed over the base coat layer 902 and the crystalline silicon semiconductor layer 911, and one of the first insulating layers IL1 ′. The portion (the portion covering the crystalline silicon semiconductor layer 911) functions as the first gate insulating layer GI1 ′.
  • the first gate electrode 912 is provided on the first gate insulating layer GI1 'so as to face the crystalline silicon semiconductor layer 911 with the first gate insulating layer GI1' interposed therebetween.
  • the first source electrode 913 and the first drain electrode 914 are electrically connected to the crystalline silicon semiconductor layer 911.
  • a second insulating layer IL2 ′ including a portion covering the first gate electrode 912 is provided on the first insulating layer IL1 ′.
  • the first source electrode 913 and the first drain electrode 914 are provided with a second insulating layer. It is provided on the layer IL2 ′.
  • the first source electrode 913 and the first drain electrode 914 are formed of crystalline silicon in the first contact hole CH1 ′ and the second contact hole CH2 ′ formed in the first insulating layer IL1 ′ and the second insulating layer Il2 ′, respectively.
  • the semiconductor layer 911 is connected.
  • the second TFT 920 is an oxide semiconductor TFT including an oxide semiconductor layer 921 as an active layer, and is a pixel TFT.
  • the second TFT 920 includes a second gate insulating layer GI ⁇ b> 2 ′, a second gate electrode 922, a second source electrode 923, and a second drain electrode 924 in addition to the oxide semiconductor layer 921 described above.
  • the second gate electrode 922 is provided on the first insulating layer IL1 '.
  • the second gate electrode 922 is covered with a second insulating layer IL2 '.
  • a portion of the second insulating layer IL2 'that covers the second gate electrode 922 functions as the second gate insulating layer GI2'.
  • the oxide semiconductor layer 921 is provided on the second gate insulating layer GI2 ', and faces the second gate electrode 922 with the second gate insulating layer GI2' interposed therebetween.
  • the second source electrode 923 and the second drain electrode 924 are provided so as to be in contact with the upper surface of the oxide semiconductor layer 921.
  • a third insulating layer IL3 ′ is provided on the second insulating layer IL2 ′ so as to cover the first source electrode 913, the first drain electrode 914, the second source electrode 923, and the second drain electrode 924. .
  • a planarization layer 907 is provided over the third insulating layer IL3 ', and a common electrode 931 is provided over the planarization layer 907.
  • a dielectric layer 908 is provided so as to cover the common electrode 931, and a pixel electrode 930 is provided on the dielectric layer 908.
  • the pixel electrode 930 is connected to the second drain electrode 924 in the pixel contact hole CHP ′ formed in the third insulating layer IL3 ′, the planarization layer 907, and the dielectric layer 908.
  • the first TFT 910 that is a circuit TFT has a top gate structure
  • the second TFT 920 that is a pixel TFT has a bottom gate structure.
  • the current drivability is reduced because the thickness d of the second gate insulating layer GI2 'is large in order to ensure the breakdown voltage between the source and the gate.
  • the on-current Ion of the second TFT 920 can be increased, that is, the current driving capability can be increased.
  • the first TFT 910 which is a circuit TFT is a crystalline silicon TFT and has a low withstand voltage, when a high high-level potential Vgh is supplied as the gate voltage Vg, a leakage current increases or reliability decreases. There is a risk of
  • the second TFT 920 having the bottom gate structure in consideration of alignment accuracy and the like, a region where the second drain electrode 924 and the second gate electrode 922 overlap when viewed from the substrate normal direction (dotted line in FIG. 10). Is designed so that there is an area OR) surrounded by. For this reason, the gate-drain capacitance Cgd is relatively large, and the variation of the gate-drain capacitance Cgd also becomes large. For this reason, the in-plane distribution of flicker becomes large, and the display quality deteriorates.
  • the active matrix substrate 900 of the comparative example if the current driving capability of the pixel TFT (second TFT 920) is to be improved, the reliability and display quality of the circuit TFT (first TFT 910) are degraded.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure. That is, not only the first TFT 10 that is a circuit TFT but also the second TFT 20 that is a pixel TFT has a top gate structure.
  • the second TFT 20 has a top gate structure, there is no region in which the second gate electrode 22 and the second source electrode 23 overlap with each other only through the second gate insulating layer GI2. Therefore, the thickness of the second gate insulating layer GI2 is reduced. Can be small. Therefore, the current driving capability of the second TFT 20 can be increased. Moreover, since it is not necessary to arrange the second gate electrode 22 and the second drain electrode 24 so as to overlap each other, the gate-drain parasitic capacitance Cgd can be reduced. For this reason, the in-plane distribution of flicker can be greatly reduced, and a reduction in display quality can be suppressed.
  • the second light shielding layer 9b When the second light shielding layer 9b is made of a conductive material, the second light shielding layer 9b may be electrically connected to the second gate electrode 22. As a result, the gate voltage applied to the second gate electrode 22 is also applied to the second light shielding layer 9b, so that the second light shielding layer 9b functions as a further gate electrode (back gate electrode) of the second TFT 20. Can do. Therefore, the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • the oxide semiconductor layer 21 preferably does not have a stacked structure (is a single layer).
  • 11 to 15 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • a first light shielding layer 9a and a second light shielding layer 9b are formed on a substrate 1.
  • the first light shielding layer 9a and the second light shielding layer 9b can be formed by depositing a light shielding film on the substrate 1 and then patterning the light shielding film.
  • the material of the light shielding film is, for example, a MoW alloy.
  • the thickness of the first light shielding layer 9a and the second light shielding layer 9b is, for example, not less than 50 nm and not more than 500 nm.
  • the base coat layer 2 is formed so as to cover the substrate 1, the first light shielding layer 9a, and the second light shielding layer 9b.
  • the base coat layer 2 has a laminated structure including, for example, a silicon nitride (SiNx) layer as a lower layer and a silicon oxide (SiOx) layer as an upper layer, but is not limited to this.
  • a crystalline silicon semiconductor layer 11 (here, a polycrystalline silicon layer) is formed on the base coat layer 2. Specifically, first, an amorphous silicon (a-Si) film is deposited on the base coat layer 2, and then the amorphous silicon film is crystallized to form a polycrystalline silicon film.
  • the amorphous silicon film can be deposited by, for example, a plasma CVD method or a sputtering method. Crystallization of the amorphous silicon film can be performed, for example, by irradiation with excimer laser light.
  • the island-shaped crystalline silicon semiconductor layer 11 can be formed by patterning the polycrystalline silicon film.
  • the thickness of the crystalline silicon semiconductor layer 11 is, for example, not less than 30 nm and not more than 100 nm.
  • the first insulating layer IL1 including the first gate insulating layer GI1 is formed so as to cover the base coat layer 2 and the crystalline silicon semiconductor layer 11.
  • the first insulating layer IL1 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the first insulating layer IL1 is, for example, not less than 50 nm and not more than 200 nm.
  • the first gate electrode 12 is formed on the first insulating layer IL1 so as to face the crystalline silicon semiconductor layer 11 with the first insulating layer IL1 interposed therebetween.
  • the first gate electrode 12 can be formed by depositing a gate conductive film on the first insulating layer IL1 and then patterning the gate conductive film.
  • a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used.
  • Mo molybdenum
  • tungsten (W) aluminum
  • Al copper
  • Cu titanium
  • Ti tantalum
  • the first gate electrode 12 may have a stacked structure including a plurality of layers formed from different conductive materials.
  • the thickness of the first gate electrode 12 is, for example, not less than 50 nm and not more than 500 nm.
  • an impurity is implanted into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask, thereby forming a source region and a drain region.
  • a region where no impurity is implanted becomes a channel region (active region).
  • a second insulating layer IL2 is formed so as to cover the first insulating layer IL1 and the first gate electrode 12.
  • the second insulating layer IL2 is, for example, a silicon oxide layer (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the thickness of the second insulating layer IL2 is, for example, not less than 150 nm and not more than 500 nm.
  • the oxide semiconductor layer 21 is formed on the second insulating layer IL2.
  • the oxide semiconductor layer 21 can be formed by patterning the oxide semiconductor film after depositing the oxide semiconductor film over the second insulating layer IL2.
  • the thickness of the oxide semiconductor layer 21 is, for example, not less than 10 nm and not more than 150 nm.
  • the second gate insulating layer GI ⁇ b> 2 and the second gate electrode 22 are formed on the oxide semiconductor layer 21. Specifically, first, after depositing an insulating film so as to cover the oxide semiconductor layer 21, a conductive film for gate is deposited thereon. Next, the second gate electrode 22 is formed by patterning the gate conductive film using a resist mask. Thereafter, by using the same resist mask as that of the second gate electrode 22, a portion of the gate insulating film that is not covered with the second gate electrode 22 is removed, whereby the second gate insulating layer GI2 can be formed.
  • the second gate insulating layer GI2 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the second gate insulating layer GI2 is, for example, not less than 90 nm and not more than 200 nm.
  • the material of the gate conductive film (laminated film) to be the second gate electrode 22 may be the same as the material of the second conductive film 112 ′ described above.
  • the thickness of the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • a third insulating layer IL3 is formed so as to cover the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22.
  • the third insulating layer IL3 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the third insulating layer IL3 may have a stacked structure in which these layers are stacked.
  • the thickness of the third insulating layer IL3 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 is formed so that a part (the source region and the drain region) of the crystalline silicon semiconductor layer 11 is exposed to the first insulating layer IL1, the second insulating layer IL2, and the third insulating layer IL3. Then, a second contact hole CH2 is formed. In addition, the third contact hole CH3 and the fourth contact hole CH4 are formed in the third insulating layer IL3 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the third insulating layer IL3. Specifically, after the source / drain conductive film is deposited on the third insulating layer IL3, the source / drain conductive film is patterned to thereby form the first source electrode 13, the first drain electrode 14, and the second conductive film. A source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • the fourth insulating layer IL4 covering the third insulating layer IL3, the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • the fourth insulating layer IL4 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the fourth insulating layer IL4 is, for example, not less than 100 nm and not more than 500 nm.
  • the planarizing layer 7 is formed on the fourth insulating layer IL4.
  • the planarization layer 7 is formed from, for example, a photosensitive resin material.
  • the thickness of the planarization layer 7 is not less than 1.5 ⁇ m and not more than 3.0 ⁇ m, for example.
  • An opening 7 a is formed in a region of the planarizing layer 7 that will later become the pixel contact hole CHP.
  • the common electrode 31 is formed on the planarization layer 7.
  • the common electrode 31 can be formed by depositing a transparent conductive film on the planarizing layer 7 and then patterning the transparent conductive film.
  • a transparent conductive film for example, ITO can be used.
  • the thickness of the common electrode 31 is, for example, not less than 40 nm and not more than 150 nm.
  • the dielectric layer 8 is formed so as to cover the planarization layer 7 and the common electrode 31.
  • the dielectric layer 8 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the dielectric layer 8 is, for example, not less than 100 nm and not more than 400 nm.
  • the pixel contact hole CHP is formed by forming an opening in the dielectric layer 8 and the fourth insulating layer IL4 in a region to be the pixel contact hole CHP.
  • the pixel electrode 30 is formed on the dielectric layer 8.
  • the pixel electrode 30 can be formed by depositing a transparent conductive film on the dielectric layer 8 and then patterning the transparent conductive film.
  • a transparent conductive film for example, ITO can be used.
  • the thickness of the pixel electrode 30 is, for example, not less than 40 nm and not more than 150 nm. In this way, the active matrix substrate 100 can be obtained.
  • FIG. 16 is a cross-sectional view schematically showing the active matrix substrate 200.
  • the active matrix substrate 200 in this embodiment is different from the active matrix substrate 100 in Embodiment 2 in the number of stacked insulating layers.
  • the active matrix substrate 100 according to the second embodiment includes five insulating layers between the base coat layer 2 and the planarization layer 7, specifically, a first insulating layer IL1 (including the first gate insulating layer GI1).
  • the second insulating layer IL2, the second gate insulating layer GI2, the third insulating layer IL3, and the fourth insulating layer IL4 are stacked.
  • the active matrix substrate 200 of the present embodiment has four insulating layers between the base coat layer 2 and the planarizing layer 7, specifically, the first insulating layer IL1 ( A first gate insulating layer GI1), a second gate insulating layer GI2, a second insulating layer IL2, and a third insulating layer IL3 are stacked.
  • the first insulating layer IL1 A first gate insulating layer GI1
  • a second gate insulating layer GI2 a second insulating layer IL2
  • a third insulating layer IL3 are stacked.
  • the active matrix substrate 200 includes a first TFT 10 that is a circuit TFT disposed in the peripheral region FR and a second TFT 20 that is a pixel TFT disposed in the display region DR.
  • the first TFT 10 is a crystalline silicon TFT including the crystalline silicon semiconductor layer 11 as an active layer.
  • the first TFT 10 includes a first gate insulating layer GI 1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11.
  • the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • a first insulating layer IL1 including the first gate insulating layer GI1 is formed on the base coat layer 2 and the crystalline silicon semiconductor layer 11, and a part of the first insulating layer IL1 (the crystalline silicon semiconductor layer 11 is formed). The portion to be covered functions as the first gate insulating layer GI1.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a second insulating layer IL2 including a portion covering the first gate electrode 12 is provided on the first insulating layer IL1.
  • the first source electrode 13 and the first drain electrode 14 are provided on the second insulating layer IL2.
  • the first source electrode 13 and the first drain electrode 14 are formed in the first contact hole CH1 and the second contact hole CH2 formed in the first insulating layer IL1 (first gate insulating layer GI1) and the second insulating layer IL2. Each is connected to the crystalline silicon semiconductor layer 11.
  • the second TFT 20 is an oxide semiconductor TFT including an oxide semiconductor layer 21 as an active layer.
  • the second TFT 20 includes a second gate insulating layer GI 2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21.
  • the oxide semiconductor layer 21 is provided on the first insulating layer IL1.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second gate electrode 22 has a stacked structure similar to that of the upper gate electrode 112 described above with reference to FIG.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the second insulating layer IL2 includes a portion that covers the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 Provided on the insulating layer IL2.
  • the second source electrode 23 and the second drain electrode 24 are respectively connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the second insulating layer IL2. When viewed from the normal direction of the substrate 101, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • the third insulating layer IL3 is provided on the second insulating layer IL2 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the planarizing layer 7 is provided on the third insulating layer IL3, and the common electrode 31 is provided on the planarizing layer 7.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the third insulating layer IL3, the planarizing layer 7, and the dielectric layer 8.
  • a first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11 so as to overlap the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate 101.
  • a second light shielding layer 9 b is provided below the oxide semiconductor layer 21 so as to overlap the oxide semiconductor layer 21 when viewed from the normal direction of the substrate 101.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure, the reliability of the circuit TFT (first TFT 10) is the same as that of the active matrix substrate 100 of the second embodiment. Therefore, it is possible to improve the current driving capability of the pixel TFT (second TFT 20) without causing deterioration in performance and display quality.
  • the active matrix substrate 200 of the present embodiment has a smaller number of insulating layers than the active matrix substrate 100 of the second embodiment, the number of manufacturing steps can be reduced, and the manufacturing cost can be reduced. Can do.
  • the second light shielding layer 9b is the second light shielding layer 9b. It may be electrically connected to the gate electrode 22.
  • the second light shielding layer 9b can function as a further gate electrode (back gate electrode) of the second TFT 20, so that the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • 17 and 18 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIG. 17 and 18 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • a first light shielding layer 9a, a second light shielding layer 9b, a base coat layer 2, a crystalline silicon semiconductor layer 11, a first insulating layer IL1 (first gate) are formed on a substrate 1.
  • Insulating layer GI1) and first gate electrode 12 are sequentially formed. These steps can be performed in the same manner as the steps described with reference to FIGS. 11A to 12A for the active matrix substrate 100 of the second embodiment.
  • impurities are implanted into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask, thereby forming a source region and a drain region.
  • a region where no impurity is implanted becomes a channel region (active region).
  • the oxide semiconductor layer 21 is formed on the first insulating layer IL1. Specifically, after depositing an oxide semiconductor film over the first insulating layer IL1, the oxide semiconductor layer 21 can be formed by patterning the oxide semiconductor film.
  • the thickness of the oxide semiconductor layer 21 is, for example, not less than 10 nm and not more than 15 nm.
  • the second gate insulating layer GI ⁇ b> 2 and the second gate electrode 22 are formed on the oxide semiconductor layer 21. Specifically, first, after depositing an insulating film so as to cover the oxide semiconductor layer 21, a conductive film for gate is deposited thereon. Next, the second gate electrode 22 is formed by patterning the gate conductive film using a resist mask. Thereafter, by using the same resist mask as that of the second gate electrode 22, the second gate insulating layer GI2 can be formed by removing a portion of the insulating film that is not covered with the second gate electrode 22.
  • the second gate insulating layer GI2 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the second gate insulating layer GI2 is, for example, not less than 90 nm and not more than 200 nm.
  • the material of the gate conductive film (laminated film) to be the second gate electrode 22 may be the same as the material of the second conductive film 112 ′ described above.
  • the thickness of the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • the second insulating layer IL2 is formed so as to cover the first gate electrode 12, the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22.
  • the second insulating layer IL2 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the second insulating layer IL2 may have a stacked structure in which these layers are stacked.
  • the thickness of the second insulating layer IL2 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 and the second contact hole CH2 are formed in the first insulating layer IL1 and the second insulating layer IL2 so that a part of the crystalline silicon semiconductor layer 11 (source region and drain region) is exposed.
  • the third contact hole CH3 and the fourth contact hole CH4 are formed in the second insulating layer IL2 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the second insulating layer IL2.
  • a source / drain conductive film is deposited on the second insulating layer IL2, and then the source / drain conductive film is patterned, whereby the first source electrode 13, the first drain electrode 14, the second A source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • IL3 is formed.
  • the third insulating layer IL3 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the third insulating layer IL3 is, for example, not less than 100 nm and not more than 500 nm.
  • the planarization layer 7, the common electrode 31, the dielectric layer 8, and the pixel electrode 30 are sequentially formed on the third insulating layer IL3. These steps can be performed in the same manner as the steps described with reference to FIGS. 14A to 15B for the active matrix substrate 100 of the second embodiment. Thus, the active matrix substrate 200 can be obtained.
  • the oxide semiconductor film is patterned before the formation of the second gate insulating layer GI2 and the second gate electrode 22, but as shown in FIG.
  • the second gate insulating layer GI2 and the second gate electrode 22 may be patterned after the formation.
  • an oxide semiconductor film 21 ' is deposited on the first insulating layer IL1.
  • the second gate insulating layer GI2 and the second gate electrode 22 are formed on the oxide semiconductor film 21 '.
  • the oxide semiconductor layer 21 is formed by patterning the oxide semiconductor film 21 '.
  • the oxide semiconductor film 21 ′ when the oxide semiconductor film 21 ′ is patterned after the formation of the second gate insulating layer GI2 and the second gate electrode 22, the second gate insulating layer GI2 and When the insulating film to be formed is etched, the oxide semiconductor film 21 ′ functions as an etch stopper, and the first insulating layer IL1 can be prevented from being over-etched.
  • FIG. 20 is a cross-sectional view schematically showing the active matrix substrate 300.
  • the active matrix substrate 300 in the present embodiment is different from the active matrix substrates 100 and 200 in the second and third embodiments in the number of stacked insulating layers.
  • the active matrix substrate 300 of the present embodiment includes a first gate insulating layer GI1, a second gate insulating layer GI2, a first insulating layer IL1, and a first insulating layer between the base coat layer 2 and the planarizing layer 7.
  • Two insulating layers IL2 are provided.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed of the same insulating film, the number of insulating layers stacked between the base coat layer 2 and the planarizing layer 7 is three.
  • the first gate electrode 12 and the second gate electrode 22 are formed from the same conductive film (that is, simultaneously by patterning the same conductive film).
  • the active matrix substrate 300 includes a first TFT 10 that is a circuit TFT disposed in the peripheral region FR and a second TFT 20 that is a pixel TFT disposed in the display region DR.
  • the first TFT 10 is a crystalline silicon TFT including the crystalline silicon semiconductor layer 11 as an active layer.
  • the first TFT 10 includes a first gate insulating layer GI 1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11.
  • the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a first insulating layer IL1 including a portion covering the first gate insulating layer GI1 and the first gate electrode 12 is provided, and the first source electrode 13 and the first drain electrode 14 Provided on the insulating layer IL1.
  • the first source electrode 13 and the first drain electrode 14 are formed on the crystalline silicon semiconductor layer 11 in the first contact hole CH1 and the second contact hole CH2 formed in the first insulating layer IL1 and the first gate insulating layer GI1, respectively. It is connected.
  • the second TFT 20 is an oxide semiconductor TFT including an oxide semiconductor layer 21 as an active layer.
  • the second TFT 20 includes a second gate insulating layer GI 2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21.
  • the oxide semiconductor layer 21 is provided on the base coat layer 2.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second gate electrode 22 has the same stacked structure as the upper gate electrode 112 described above with reference to FIG.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the first insulating layer IL1 includes a portion covering the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 include the first Provided on the insulating layer IL1.
  • the second source electrode 23 and the second drain electrode 24 are connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the first insulating layer IL1, respectively. When viewed from the normal direction of the substrate 101, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • a second insulating layer IL2 is provided on the first insulating layer IL1 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the planarizing layer 7 is provided on the second insulating layer IL2, and the common electrode 31 is provided on the planarizing layer 7.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the second insulating layer IL2, the planarizing layer 7, and the dielectric layer 8.
  • a first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11 so as to overlap the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate 101.
  • a second light shielding layer 9 b is provided below the oxide semiconductor layer 21 so as to overlap the oxide semiconductor layer 21 when viewed from the normal direction of the substrate 101.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure, so that circuit TFTs (first TFTs) are formed as in the active matrix substrates 100 and 200 of the second and third embodiments.
  • the current driving capability of the pixel TFT (second TFT 20) can be improved without causing a reduction in reliability and display quality of the 1TFT 10).
  • the active matrix substrate 300 of the present embodiment has a smaller number of stacked insulating layers than the active matrix substrate 200 of the third embodiment, the number of manufacturing steps can be further reduced, and the manufacturing cost can be further increased. Reduction can be achieved.
  • the second light shielding layer 9b is the second light shielding layer 9b. It may be electrically connected to the gate electrode 22.
  • the second light shielding layer 9b can function as a further gate electrode (back gate electrode) of the second TFT 20, so that the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • 21 to 23 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • a first light shielding layer 9a, a second light shielding layer 9b, a base coat layer 2 and a crystalline silicon semiconductor layer 11 are sequentially formed on a substrate 1. These steps can be performed in the same manner as the steps described with reference to FIGS. 11A to 11C for the active matrix substrate 100 of the second embodiment.
  • the oxide semiconductor layer 21 is formed on the base coat layer 2.
  • the oxide semiconductor layer 21 can be formed by depositing an oxide semiconductor film over the base coat layer 2 and then patterning the oxide semiconductor film.
  • the thickness of the oxide semiconductor layer 21 is, for example, not less than 10 nm and not more than 150 nm.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed so as to cover the base coat layer 2, the crystalline silicon semiconductor layer 11, and the oxide semiconductor layer 21.
  • a film GI ′ is formed.
  • the insulating film GI ′ is, for example, a silicon oxide (SiOx) film.
  • the thickness of the insulating film GI ′ is, for example, 90 nm or more and 200 nm.
  • the first gate electrode 12 is formed on the insulating film GI ′ so as to face the crystalline silicon semiconductor layer 11 with the insulating film GI ′ interposed therebetween, and the oxide semiconductor A second gate electrode 22 is formed so as to face the layer 21 via the insulating film GI ′.
  • the gate conductive film is patterned using the first resist mask to form the first gate electrode 12 and the second gate electrode 22. can do.
  • the material of the gate conductive film (laminated film) may be the same as the material of the second conductive film 112 ′ described above.
  • the thickness of the first gate electrode 12 and the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • a source region and a drain region are formed by implanting impurities into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask.
  • a region where no impurity is implanted becomes a channel region (active region).
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed by patterning the insulating film GI '.
  • a second resist mask for forming the first gate insulating layer GI1 is further provided, and the first gate insulating layer GI1 is patterned using the second resist mask.
  • the patterning of the second gate insulating layer GI2 is performed using the gate electrode 22 as a mask.
  • a first insulating layer IL1 is formed so as to cover the first gate electrode 12, the second gate electrode 22, the oxide semiconductor layer 21, and the like.
  • the first insulating layer IL1 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the first insulating layer IL1 may have a stacked structure in which these layers are stacked.
  • the thickness of the first insulating layer IL1 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 and the second contact hole CH2 are formed in the first insulating layer IL1 and the first gate insulating layer GI1 so that a part of the crystalline silicon semiconductor layer 11 (source region and drain region) is exposed.
  • the third contact hole CH3 and the fourth contact hole CH4 are formed in the first insulating layer IL1 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the first insulating layer IL1.
  • a source / drain conductive film is deposited on the first insulating layer IL1, and then the source / drain conductive film is patterned, whereby the first source electrode 13, the first drain electrode 14, and the second conductive film are patterned.
  • a source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • IL2 is formed.
  • the second insulating layer IL2 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the second insulating layer IL2 is, for example, not less than 100 nm and not more than 500 nm.
  • the planarization layer 7, the common electrode 31, the dielectric layer 8, and the pixel electrode 30 are sequentially formed on the second insulating layer IL2. These steps can be performed in the same manner as the steps described with reference to FIGS. 14A to 15B for the active matrix substrate 100 of the second embodiment. In this way, the active matrix substrate 300 can be obtained.
  • the active matrix substrates of Embodiments 2 to 4 can be suitably applied not only to a liquid crystal display device but also to a bottom emission type organic EL (electroluminescence) display device.
  • the oxide semiconductor included in the oxide semiconductor layers 107 and 21 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 21 preferably does not have a stacked structure (is a single layer).
  • the oxide semiconductor layer 21 has 2 It may have a laminated structure of more than one layer.
  • the oxide semiconductor layer 21 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or a plurality of crystalline materials having different crystal structures.
  • An oxide semiconductor layer may be included, and a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layers 107 and 21 may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layers 107 and 21 include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 21 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 107 and 21 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 21 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O Semiconductor, Cd—Ge—O semiconductor, Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor.
  • a Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included. Note that, regardless of the type of oxide semiconductor, the resistance of the oxide semiconductor is increased by the mixing of metal elements such as Cu, Mo, and Cr.
  • Peripheral circuit An example of a peripheral circuit provided in the peripheral region FR will be described with reference to FIG.
  • a gate driver circuit 61, an inspection circuit 62, and a source switching (SSD) circuit 63 are provided in the peripheral region FR.
  • a gate bus line (not shown) is connected to a terminal of the gate driver circuit.
  • the source bus line SL is connected to the terminal of the driver IC 64 of the source driver via the SSD circuit 63.
  • the SSD circuit 63 distributes video data from one video signal line connected to each terminal of the driver IC 64 to a plurality of (here, three) source bus lines SL.
  • the first TFT 10 included in the active matrix substrates 100, 200, and 300 according to the embodiment of the present invention may constitute the gate driver circuit 61, the inspection circuit 62, and / or the source switching (SSD) circuit 63.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for a display device, for example, a liquid crystal display device or an organic EL display device.
  • the liquid crystal display device may include an active matrix substrate according to an embodiment of the present invention, a counter substrate disposed to face the active matrix substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • an active matrix substrate for an FFS mode liquid crystal display device has been described as an example, but the active matrix substrate according to the embodiment of the present invention can be used for liquid crystal display devices in various display modes.
  • the active matrix substrate according to the embodiment of the present invention can be used in a liquid crystal display device in a horizontal electric field mode (for example, IPS mode) other than FFS and a liquid crystal display device in a vertical electric field mode (for example, TN mode or vertical alignment mode).
  • the organic EL display device may include an active matrix substrate according to an embodiment of the present invention, an organic layer provided on the pixel electrode, and a common electrode provided on the organic layer.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for various display devices including a liquid crystal display device.

Abstract

アクティブマトリクス基板の酸化物半導体ＴＦＴ（２０１）は、酸化物半導体層（１０７）と、酸化物半導体層の一部上に、ゲート絶縁層を介して配置された上部ゲート電極（１１２）と、ソース電極（１１３）およびドレイン電極（１１４）とを有し、酸化物半導体層（１０７）は、基板の法線方向から見たとき、上部ゲート電極と重なる第１部分（ｐ１）と、第１部分とソースコンタクト領域またはドレインコンタクト領域との間に位置する第２部分（ｐ２）とを含み、ゲート絶縁層は、第２部分を覆っておらず、上部ゲート電極（１１２）は、ゲート絶縁層と接する合金層（１１２Ｌ）と、合金層上に配置された金属層（１１２Ｕ）とを含む積層構造を有し、金属層は、第１金属元素Ｍから形成され、合金層は、第１金属元素Ｍを含む合金から形成され、第１金属元素Ｍは、Ｃｕ、ＭｏまたはＣｒである。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　アクティブマトリクス基板は、一般に、表示領域と、周辺領域とを有している。表示領域は、マトリクス状に配列された複数の画素（画素領域）を含んでおり、アクティブ領域とも呼ばれる。周辺領域は、表示領域の周辺に位置しており、額縁領域とも呼ばれる。
　表示領域には、画素ごとに形成されたＴＦＴと、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲートバスライン、ソースバスラインおよび画素電極とが設けられている。
　周辺領域には、ゲートバスライン（走査配線）およびソースバスライン（信号配線）を駆動するための駆動回路が配置される。具体的には、ゲートバスラインにゲート信号（走査信号）を供給するゲートドライバや、ソースバスラインにソース信号（表示信号）を供給するためのソースドライバが配置される。ゲートドライバ、ソースドライバなどの駆動回路は、半導体チップとして搭載される（ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）実装）こともあるし、アクティブマトリクス基板にモノリシック（一体的）に形成されることもある。モノリシックに形成された駆動回路を「ドライバモノリシック回路」と呼ぶ。ドライバモノリシック回路は、通常、ＴＦＴを用いて構成される。
　本願明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」と呼び、駆動回路などの周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
　酸化物半導体ＴＦＴの多くは、ボトムゲート構造を有しているが（例えば特許文献１）、トップゲート構造を有する場合もある。例えば特許文献２は、酸化物半導体層の上方（基板と反対側）に、ゲート絶縁膜を介してゲート電極が配置されたトップゲート構造の酸化物半導体ＴＦＴを開示している。特許文献２では、ゲート電極をマスクとして、ゲート絶縁膜のパターニングを行う（自己整合プロセス）ことが提案されている。
特開２０１０－３９１０号公報 特開２０１５－１０９３１５号公報
　しかしながら、本発明者が検討したところ、例えば特許文献２に開示されたようなトップゲート構造を有する酸化物半導体ＴＦＴでは、ＴＦＴのオフ時にソース・ドレイン間を流れる電流（オフリーク電流）が大きくなり、安定した特性が得られない可能性があることを見出した。詳細は後述する。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、オフリーク電流を低減可能な酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することにある。
　本発明による一実施形態のアクティブマトリクス基板は、基板と、前記基板に支持された酸化物半導体ＴＦＴとを備えたアクティブマトリクス基板であって、前記酸化物半導体ＴＦＴは、酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ配置されたソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層の一部上に、ゲート絶縁層を介して配置された上部ゲート電極と、前記酸化物半導体層の前記ソースコンタクト領域と接するソース電極、および、前記酸化物半導体層の前記ドレインコンタクト領域と接するドレイン電極とを有し、前記酸化物半導体層は、前記基板の法線方向から見たとき、前記上部ゲート電極と重なる第１部分と、前記第１部分と前記ソースコンタクト領域または前記ドレインコンタクト領域との間に位置する第２部分とを含み、前記ゲート絶縁層は、前記第２部分を覆っておらず、前記上部ゲート電極は、前記ゲート絶縁層と接する合金層と、前記合金層上に配置された金属層とを含む積層構造を有しており、前記金属層は、第１金属元素Ｍから形成されており、前記合金層は、前記第１金属元素Ｍを含む合金から形成されており、前記第１金属元素Ｍは、Ｃｕ、ＭｏまたはＣｒである。
　前記合金は、前記第１金属元素Ｍを主体とする合金であってもよい。
　前記合金は、前記第１金属元素Ｍおよび第２金属元素Ｘを含み、前記第１金属元素ＭはＣｕであり、前記第２金属元素ＸはＭｇ、Ａｌ、Ｃａ、Ｍｏ、ＭｎまたはＺｒであってもよい。
　前記ゲート絶縁層の厚さは９０ｎｍ以上２００ｎｍ以下であってもよい。
　前記酸化物半導体層における少なくとも前記第１部分および前記第２部分は、酸化物半導体に対して０原子％超０．５原子％以下の濃度で、前記第１金属元素Ｍを含んでもよい。
　ある実施形態において、上記アクティブマトリクス基板は、前記酸化物半導体層と前記基板との間に配置された下部ゲート電極と、前記下部ゲート電極と前記酸化物半導体層との間に配置された下部絶縁層とをさらに備え、前記基板の法線方向から見たとき、前記酸化物半導体層の前記チャネル領域は、前記上部ゲート電極および前記下部ゲート電極の少なくとも一方と重なり、前記基板の法線方向から見たとき、前記酸化物半導体層は、前記チャネル領域と前記ソースコンタクト領域または前記ドレインコンタクト領域との間に位置するオフセット領域を有しており、前記オフセット領域は、前記第２部分の少なくとも一部を含む。
　ある実施形態において、前記基板の法線方向から見たとき、前記酸化物半導体層の前記第２部分の一部は、前記下部ゲート電極と重なっている。
　本発明の他の実施形態のアクティブマトリクス基板は、基板と、前記基板に支持された酸化物半導体ＴＦＴおよび結晶質シリコン半導体ＴＦＴとを備えたアクティブマトリクス基板であって、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、前記複数の画素領域のそれぞれは前記酸化物半導体ＴＦＴを含み、前記周辺領域は前記結晶質シリコン半導体ＴＦＴを含んでおり、前記結晶質シリコン半導体ＴＦＴは、結晶質シリコン半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側にそれぞれ配置された第１ソースコンタクト領域および第１ドレインコンタクト領域とを含む結晶質シリコン半導体層と、前記結晶質シリコン半導体層上に第１ゲート絶縁層を介して配置された第１ゲート電極と、前記結晶質シリコン半導体層の前第１ソースコンタクト領域と接する第１ソース電極、および、前記結晶質シリコン半導体層の前記第１ドレインコンタクト領域と接する第１ドレイン電極とを有し、前記酸化物半導体ＴＦＴは、酸化物半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側にそれぞれ配置された第２ソースコンタクト領域および第２ドレインコンタクト領域とを含む酸化物半導体層と、前記酸化物半導体層の一部上に、第２ゲート絶縁層を介して配置された第２ゲート電極と、前記酸化物半導体層の前記第２ソースコンタクト領域と接する第２ソース電極、および、前記酸化物半導体層の前記第２ドレインコンタクト領域と接する第２ドレイン電極とを有し、前記結晶質シリコン半導体層は、前記基板の法線方向から見たとき、前記第１ゲート電極と重なる第３部分と、前記第３部分と前記第１ソースコンタクト領域または前記第１ドレインコンタクト領域との間に位置する第４部分とを含み、前記第１ゲート絶縁層は、前記結晶質シリコン半導体層の少なくとも前記第３部分および前記第４部分を覆っており、前記酸化物半導体層は、前記基板の法線方向から見たとき、前記第２ゲート電極と重なる第１部分と、前記第１部分と前記第２ソースコンタクト領域または前記第２ドレインコンタクト領域との間に位置する第２部分とを含み、前記第２ゲート絶縁層は、前記第１部分を覆い、かつ、前記第２部分を覆っておらず、前記第２ゲート電極は、前記第２ゲート絶縁層と接する合金層と、前記合金層上に配置された金属層とを含む積層構造を有しており、前記金属層は、第１金属元素Ｍから形成されており、前記合金層は、前記第１金属元素Ｍを含む合金から形成されており、前記第１金属元素Ｍは、Ｃｕ、ＭｏまたはＣｒである。
　前記合金は、前記第１金属元素Ｍを主体とする合金であってもよい。
　前記第１ゲート電極は、前記第２ゲート電極と同じ積層構造を有していてもよい。
　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでもよい。
　前記酸化物半導体層は結晶質部分を含んでもよい。
　前記酸化物半導体層は積層構造を有していてもよい。
　本発明の一実施形態のアクティブマトリクス基板の製造方法は、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、基板上に酸化物半導体層を形成する工程と、前記酸化物半導体層を覆うようにゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、前記ゲート絶縁層の上面と接するように、第１金属元素Ｍを含む合金膜を形成し、次いで、前記合金膜上に、前記第１金属元素Ｍから形成された金属膜を形成することによって、前記合金膜および前記金属膜を含むゲート用導電膜を形成する工程と、前記ゲート用導電膜の一部上にレジスト層を形成し、前記レジスト層をマスクとして前記ゲート用導電膜のパターニングを行うことによって、上部ゲート電極を形成する工程と、前記レジスト層および前記上部ゲート電極をマスクとして前記ゲート絶縁層のエッチングを行うことにより、前記酸化物半導体層の一部を露出させる工程と、レジスト剥離液を用いて前記レジスト層を前記上部ゲート電極から剥離するとともに、前記レジスト剥離液を前記酸化物半導体層の露出した部分と接触させる工程であって、これによって、前記レジスト剥離液に溶解した前記第１金属元素Ｍを前記酸化物半導体層に混入させる、工程と、前記酸化物半導体層、前記ゲート絶縁層および前記上部ゲート電極を覆う層間絶縁層を形成する工程とを包含する。
　前記合金膜は、前記第１金属元素Ｍを主体とする合金膜であってもよい。
　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含んでもよい。
　前記酸化物半導体層は結晶質部分を含んでもよい。
　前記酸化物半導体層は積層構造を有していてもよい。
　本発明の実施形態によると、オフリーク電流をさらに低減可能な酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供できる。
（ａ）および（ｂ）は、それぞれ、実施形態１の酸化物半導体ＴＦＴ２０１を例示する断面図および平面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１の酸化物半導体ＴＦＴ２０１および従来の酸化物半導体ＴＦＴ９００の一部を示す断面図である 実施形態１における他の酸化物半導体ＴＦＴ２０２を示す断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１におけるさらに他の酸化物半導体ＴＦＴ２０３、２０４を示す断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１におけるさらに他の酸化物半導体ＴＦＴ２０５を示す断面図および平面図である。 （ａ）～（ｄ）は、それぞれ、実施形態１における酸化物半導体ＴＦＴの製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、実施形態１における酸化物半導体ＴＦＴの製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す平面図である。 アクティブマトリクス基板１００を模式的に示す断面図であり、左側には周辺領域ＦＲに設けられた回路ＴＦＴを示し、右側には表示領域ＤＲに設けられた画素ＴＦＴを示している。 アクティブマトリクス基板１００を模式的に示す平面図であり、１つの画素領域Ｐを示している。 比較例のアクティブマトリクス基板９００を示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板３００を模式的に示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 アクティブマトリクス基板１００、２００、および３００が備える周辺回路を例示する平面図である。
　前述したように、例えば特許文献２に開示されたトップゲート構造を有する従来の酸化物半導体ＴＦＴでは、オフリーク電流が大きくなるという問題があった。このため、トップゲート構造を有する酸化物半導体ＴＦＴを、例えば画素ＴＦＴとして用いることが困難な場合があった。
　オフリーク電流が大きくなる要因を本発明者が検討したところ、以下のような知見を得た。特許文献２に開示されたＴＦＴ構造では、ソース電極およびドレイン電極は、それぞれ、酸化物半導体層の一部（「ソースコンタクト領域」および「ドレインコンタクト領域」と称する）と接している。ソースコンタクト領域とドレインコンタクト領域との間において、酸化物半導体層上には、ゲート絶縁膜を介してゲート電極（上部ゲート電極またはトップゲートともいう）が配置されている。特許文献２では、ゲート絶縁膜は、上部ゲート電極をマスクとして自己整合的に形成されている。このような構造では、ソース／ドレインーゲート間の導通を避けるために、酸化物半導体層のうちソースコンタクト領域とドレインコンタクト領域との間に、ゲート電極にもゲート絶縁膜にも覆われていない部分が存在する。この部分が、製造プロセスにおいて低抵抗化されてしまい、その結果、オフリーク電流が大きくなると推察される。
　なお、トップゲートおよびボトムゲートの両方を有するダブルゲート構造を有する場合でも、同様の問題が生じ得ると考えられる。
　本明細書では、基板の法線方向から見たとき、酸化物半導体層のうち上部ゲート電極と重なる部分を「第１部分」、第１部分とソースコンタクト領域またはドレインコンタクト領域との間に位置し、上部ゲート電極およびゲート絶縁膜に覆われていない部分を「第２部分」と呼ぶ。
　上記のような構造を有する酸化物半導体ＴＦＴにおいて、オフリーク電流を低減するためには、酸化物半導体層の第２部分の低抵抗化を抑えることが求められる。
　これに対し、本発明者は、酸化物半導体にＣｕなどの金属が混入すると、酸化物半導体の電気抵抗が高くなることに着目し、上部ゲート電極に含まれるＣｕなどの金属を利用して酸化物半導体層の低抵抗化を抑制できることを見出した。本発明の一実施形態によると、ゲート電極に含まれる金属を酸化物半導体層に故意に混入させることで、酸化物半導体層の第１部分を高抵抗化し、および／または、第２部分の低抵抗化を抑制できる。この結果、オフリーク電流を低減でき、所望のＴＦＴ特性を実現し得る。
　以下、図面を参照しながら本発明の実施形態を説明する。本発明の実施形態によるアクティブマトリクス基板は、各種表示装置、電子機器などに広く用いられる。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　実施形態１のアクティブマトリクス基板は、基板と、基板に支持された少なくとも１つの酸化物半導体ＴＦＴを含む。酸化物半導体ＴＦＴは、例えば、アクティブマトリクス基板の各画素に配置され、画素ＴＦＴとして用いられ得る。画素ＴＦＴ、および、駆動回路などを構成する回路ＴＦＴとして、酸化物半導体ＴＦＴを用いてもよい。
　以下では、ボトムゲートおよびトップゲートの両方を有するダブルゲート構造のＴＦＴを例に説明する。なお、後述するように、本実施形態の酸化物半導体ＴＦＴは、トップゲートのみを有するシングルゲート構造のＴＦＴであってもよい。
　図１（ａ）および（ｂ）は、それぞれ、実施形態１の酸化物半導体ＴＦＴ２０１を例示する断面図および平面図である。図１（ａ）は、図１（ｂ）に示すＩ－Ｉ線に沿った断面を示している。
　酸化物半導体ＴＦＴ２０１は、基板１０１と、基板１０１に支持された下部ゲート電極（ボトムゲート）１０３と、下部ゲート電極１０３を覆う下部絶縁層１０５と、下部絶縁層１０５上に配置された酸化物半導体層１０７とを有する。酸化物半導体層１０７上には、上部絶縁層（ゲート絶縁層ともいう）１０９を介して上部ゲート電極（トップゲート）１１２が配置されている。また、酸化物半導体層１０７の一部（ソースコンタクト領域）１０７ｓと接するようにソース電極１１３が配置され、酸化物半導体層１０７の他の一部（ドレインコンタクト領域）１０７ｄと接するようにドレイン電極１１４が配置されている。
　下部ゲート電極１０３は、下部絶縁層１０５を介して酸化物半導体層１０７と対向するように配置されている。また、上部ゲート電極１１２は、上部絶縁層１０９を介して酸化物半導体層１０７に対向するように配置されている。従って、下部絶縁層１０５および上部絶縁層１０９は、それぞれ、ゲート絶縁層（下部ゲート絶縁層、上部ゲート絶縁層と呼ぶことがある）として機能する。
　この例では、上部絶縁層１０９は、酸化物半導体層１０７のうち上部ゲート電極１１２に重なる領域にのみ形成されている。上部絶縁層１０９は島状であってもよい。上部ゲート電極１１２および上部絶縁層１０９は、例えば、同一のマスクを用いてパターニングされていてもよい。この場合、基板１０１の法線方向から見たとき、上部ゲート電極１１２の周縁および上部絶縁層１０９の周縁は整合していてもよい。
　基板１０１の法線方向から見たとき、酸化物半導体層１０７は、上部ゲート電極１１２と重なる第１部分ｐ１と、第１部分ｐ１とソースコンタクト領域１０７ｓまたはドレインコンタクト領域１０７ｄとの間に位置する第２部分ｐ２とを有している。上部絶縁層１０９は、第１部分ｐ１と上部ゲート電極１１２との間に配置され、かつ、第２部分ｐ２を覆っていない。
　上部ゲート電極１１２は、合金層１１２Ｌと、合金層１１２Ｌ上に配置された金属層１１２Ｕとを含む積層構造を有している。合金層１１２Ｌは、上部絶縁層１０９の上面と接している。
　金属層１１２Ｕは、第１金属元素Ｍから形成されている。第１金属元素Ｍは、酸化物半導体層１０７に混入すると、酸化物半導体のキャリアを低下させる金属であり、例えばＣｕ、ＭｏまたはＣｒである。
　合金層１１２Ｌは、少なくとも第１金属元素Ｍと第２金属元素Ｘとを含む。第２金属元素Ｘは、例えばＭｇ、Ａｌ、Ｃａ、Ｍｏ、Ｍｎ、Ｗ、Ｚｒなどであってもよい。上記合金は、二元系合金でもよいし、3つ以上の成分からなる多元系合金でもよい。上記合金は、第２金属元素Xを例えば１０重量％以上８０重量％以下含んでいてもよい。第２金属元素Ｘが１０重量％以上であれば、上部絶縁層（ここでは酸化シリコン）１０９との密着性を十分高めることができる。８０重量％以下であれば、電気抵抗を低く抑えることができる。
　合金層１１２Ｌは、第１金属元素Ｍを主体とする合金から形成されていてもよい。第１金属元素Ｍを主体とする合金は、例えば、第１金属元素Ｍを５０重量％超含み、第２金属元素Ｘを１０重量％以上５０重量％未満含んでもよい。好ましくは、第１金属元素Ｍを６０重量％以上、さらに好ましくは７０％重量以上含む。一例として、金属層１１２ＵはＣｕ層であり、合金層１１２ＬはＣｕ合金からなるＣｕ合金層であってもよい。Ｃｕ合金として、例えばＣｕ－３０％Ｍｇ、Ｃｕ－３０％Aｌ、Ｃｕ－３０％Ｃaなどが挙げられる。
　酸化物半導体層１０７、上部絶縁層１０９および上部ゲート電極１１２は、層間絶縁層１１１で覆われている。層間絶縁層１１１には、酸化物半導体層１０７のソースコンタクト領域１０７ｓおよびドレインコンタクト領域１０７ｄにそれぞれ達する開口部（コンタクトホール）ＣＨｓ、ＣＨｄが形成されている。ソース電極１１３は、層間絶縁層１１１上およびソース開口部ＣＨｓ内に配置され、ソース開口部ＣＨｓ内でソースコンタクト領域１０７ｓと接している。ドレイン電極１１４は、層間絶縁層１１１上およびドレイン開口部ＣＨｄ内に配置され、ドレイン開口部ＣＨｄ内でドレインコンタクト領域１０７ｄと接している。基板１０１の法線方向から見たとき、ソース電極１１３およびドレイン電極１１４のそれぞれと、上部ゲート電極１１２とは重なっていないことが好ましい。
　酸化物半導体ＴＦＴ２０１では、酸化物半導体層１０７のうち下部ゲート電極１０３および上部ゲート電極１１２の少なくとも一方と重なる領域ｒｃにチャネルが形成される。この領域ｒｃを「チャネル領域」と称する。また、チャネル領域ｒｃとソースコンタクト領域１０７ｓまたはドレインコンタクト領域１０７ｄとの間に位置する領域ｒｆを「オフセット領域」と称する。チャネル領域ｒｃは、上部ゲート電極１１２と重なる第１部分ｐ１を含む。チャネル領域ｒｃは第２部分ｐ２の少なくとも一部を含んでいてもよい。この例では、基板１０１の法線方向から見たとき、第２部分ｐ２の一部分は下部ゲート電極１０３と重なっており、チャネル領域ｒｃに含まれる。第２部分ｐ２の他の部分は、下部ゲート電極１０３とも上部ゲート電極１１２とも重ならっておらず、オフセット領域ｒｆに含まれる。なお、トップゲート構造を有する場合（下部ゲート電極１０３を有しない場合）、第１部分ｐ１はチャネル領域ｒｃであり、第２部分ｐ２はオフセット領域ｒｆである。
　本実施形態によると、上部ゲート電極１１２に含まれる第１金属元素Ｍを利用して、酸化物半導体層１０７の第１部分ｐ１の高抵抗化を図るとともに、第２部分ｐ２の低抵抗化を抑制できる。以下、より具体的に説明する。
　図２（ａ）および（ｂ）は、それぞれ、酸化物半導体ＴＦＴ２０１および参考例の酸化物半導体ＴＦＴ９００の一部を示す断面図である。
　本実施形態では、図２（ａ）に示すように、上部絶縁層１０９と接するように合金層１１２Ｌを配置することで、上部絶縁層１０９（例えば酸化シリコン層）と上部ゲート電極１１２との密着性を向上できるとともに、金属層１１２Ｕの第１金属元素Ｍを合金層１１２Ｌと上部絶縁層１０９との界面を超えて酸化物半導体層１０７の第１部分ｐ１に混入させることが可能となる。この結果、第１部分ｐ１の電気抵抗を高めることができる。このように、本実施形態では、Ｃｕなどの第１金属元素Ｍを故意に第１部分ｐ１へ拡散させて、第１部分ｐ１の高抵抗化を図る。
　なお、図２（ｂ）に示すように、金属層１１２Ｕの酸化物半導体層１０７側に、Ｔｉ膜などのバリア金属膜ｂｍを配置すると、金属層１１２Ｕの第１金属元素Ｍは、バリア金属膜ｂｍで妨げられて酸化物半導体層１０７に混入し難い。本実施形態では、金属層１１２Ｕと上部絶縁層１０９との間にバリア金属膜を配置しないので、第１金属元素Ｍをより容易に酸化物半導体層１０７まで移動させることができる。
　第１部分ｐ１への第１金属元素Ｍの混入量は、例えば、上部絶縁層１０９の厚さによって制御され得る。上部絶縁層１０９の厚さは、例えば９０μｍ以上２００μｍ以下であってもよい。２００μｍ以下であれば、上部ゲート電極１１２から上部絶縁層１０９を介して酸化物半導体層１０７まで第１金属元素Ｍを拡散させ易くなるので、第１部分ｐ１の抵抗を高めて、オフリーク電流をより効果的に低減できる。一方、９０μｍ以上であれば、第１金属元素Ｍが過度に酸化物半導体層１０７に混入することによるオン特性の劣化を抑制できる。第１部分ｐ１は、例えば、酸化物半導体に対して０原子％超0．5原子％以下の濃度で第１金属元素Ｍを含んでもよい。これにより、所望のＴＦＴ特性を実現し得る。
　さらに、後述する製造プロセスによると、上部ゲート電極１１２のパターニング工程において、マスクを除去するためのフォトレジストの剥離液が、酸化物半導体層１０７のうち上部絶縁層１０９から露出した部分（第２部分を含む）と接触する。このとき、剥離液中に溶解した第１金属元素Ｍが、酸化物半導体層１０７の露出部分に混入する。この結果、第２部分ｐ２の低抵抗化が抑制される。なお、このような製造プロセスを用いない場合でも、上部ゲート電極１１２が上記構造を有していれば、酸化物半導体層１０７の第１部分ｐ１を高抵抗化させることができるので、オフリーク電流を低減する効果が得られる。
　酸化物半導体層１０７において、第１部分ｐ１、第２部分ｐ２、ソースコンタクト領域１０７ｓおよびドレインコンタクト領域１０７ｄの順で電気抵抗が低くなってもよい。あるいは、上部絶縁層１０９の厚さによっては第２部分ｐ２の方が第１部分ｐ１よりも高い電気抵抗を有する場合もある。第２部分ｐ２における第１金属元素Ｍの濃度は特に限定しないが、例えば、酸化物半導体に対して０原子％超０．５原子％以下の濃度であってもよい。
　下部ゲート電極１０３のチャネル長方向の幅は、上部ゲート電極１１２のチャネル長方向の幅よりも大きくてもよい。これにより、酸化物半導体層１０７の第２部分ｐ２の一部を、チャネル領域ｒｃとして機能させることができる。言い換えると、酸化物半導体層１０７における第２部分ｐ２のチャネル長方向の長さよりも、オフセット領域ｒｆのチャネル長方向の長さを小さくできる。従って、高いオン電流を確保しつつ、オフリーク電流を低減できる。
　第２部分ｐ２のチャネル長方向の長さは、例えば４μｍ以上１０μｍ以下であってもよい。４μｍ以上であれば、上部ゲート電極１１２とソース電極１１３、ドレイン電極１１４とをより確実に電気的に分離でき、また、これらの電極の重なり容量を低減（またはなくす）ことが可能である。さらに、オフリーク電流を効果的に低減できる。一方、１０μｍ以下であれば、酸化物半導体ＴＦＴ２０１のサイズの増大を抑制できる。第２部分ｐ２の長さｘは、酸化物半導体ＴＦＴ２０１のチャネル長Ｌの１／４以上１／２以下であってもよい。
　酸化物半導体ＴＦＴ２０１では、上部絶縁層１０９は、酸化物半導体層１０７の第１部分ｐ１上のみに形成されているが、上部絶縁層１０９は、第１部分ｐ１を覆い、かつ、第２部分ｐ２を覆っていなければよい。例えば図３Ａに例示するように、基板１０１の法線方向から見たとき、上部ゲート電極１１２は、上部絶縁層１０９の周縁の内部に位置していてもよい。この場合には、第１部分ｐ１とソースおよびドレインコンタクト領域１０７ｓ、１０７ｄとの間に位置し、かつ、酸化物半導体層１０７のうち上部絶縁層１０９から露出した部分が第２部分ｐ２となる。第２部分ｐ２は上部絶縁層１０９から露出しているので、レジスト剥離液を利用して第２部分ｐ２に第１金属元素Ｍを混入できる。この場合、第２部分ｐ２および第１部分ｐ１における第１金属元素Ｍの濃度は、第２部分ｐ２および第１部分ｐ１の間に位置する部分（上部絶縁層１０９で覆われるが、上部ゲート電極１１２で覆われていない部分）ｐｉにおける第１金属元素Ｍの濃度よりも高くなる。
　また、図３Ｂ（ａ）に例示するように、基板１０１の法線方向から見たとき、第２部分ｐ２および第１部分ｐ１の全体と重なるように下部ゲート電極１０３が配置されていてもよい。その場合、チャネル領域ｒｃは第２部分ｐ２および第１部分ｐ１を含む。また、オフセット領域ｒｆは形成されない。さらに、図３Ｂ（ｂ）に示すように、基板１０１の法線方向から見たとき、下部ゲート電極１０３の全体が上部ゲート電極１１２と重なるように配置されていれば、第１部分ｐ１はチャネル領域となり、第２部分ｐ２はオフセット領域となる。
　上記酸化物半導体ＴＦＴ２０１はダブルゲート構造を有するが、酸化物半導体ＴＦＴ２０１は、上部ゲート電極１１２のみを有するシングルゲート構造を有していてもよい。その場合、下部絶縁層１０５の基板１０１側に、下部ゲート電極１０３の代わりに、酸化物半導体層１０７のチャネル領域を遮光する遮光膜を設けてもよい。あるいは、図４（ａ）および（ｂ）に示すように、酸化物半導体層１０７の基板１０１側に導電膜が形成されていなくてもよい。
　本実施形態では、上部ゲート電極１１２は２層構造を有するが、上部ゲート電極１１２は、合金層１１２Ｌおよび金属層１１２Ｕを含んでいればよく、３層以上の積層構造を有していてもよい。ただし、金属層１１２Ｕの基板１０１側に、Ｔｉ膜などのバリア金属層を含んでいないことが好ましい。
　＜酸化物半導体ＴＦＴ２０１の製造方法＞
　続いて、酸化物半導体ＴＦＴ２０１の製造方法の例を説明する。図５および図６は、酸化物半導体ＴＦＴ２０１の製造方法を説明するための工程断面図である。
　まず、図５（ａ）に示すように、基板１０１上に、下部ゲート電極１０３を形成する。具体的には、基板１０１上に第１導電膜を堆積した後、第１導電膜をパターニングすることによって、下部ゲート電極１０３を得る。第１導電膜の材料は、例えばＭｏＷ合金である。下部ゲート電極１０３の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。次いで、下部ゲート電極１０３を覆うように、下部絶縁層１０５を形成する。下部絶縁層１０５は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＮｘＯｙ）層などであってもよい。下部絶縁層１０５の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。
　続いて、図５（ｂ）に示すように、下部絶縁層１０５上に、酸化物半導体層１０７を形成する。具体的には、下部絶縁層１０５に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層１０７を形成することができる。酸化物半導体層１０７の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　次いで、酸化物半導体層１０７を覆うように、上部絶縁層となる絶縁膜１０９’を形成する。絶縁膜１０９’は、例えば酸化シリコン（ＳｉＯｘ）層である。絶縁膜１０９’の厚さは、例えば９０ｎｍ以上２００ｎｍ以下である。
　続いて、図５（ｃ）に示すように、絶縁膜１０９’上に、上部ゲート電極となる第２導電膜（厚さ：６０ｎｍ以上７００ｎｍ以下）１１２’を堆積する。ここでは、第１金属元素Ｍおよび第２金属元素Ｘを含む合金膜１１２Ｌ’、および、第１金属元素Ｍからなる金属膜１１２Ｕ’をこの順で堆積する。金属膜１１２Ｕ’は、例えばＣｕ膜、Ｍｏ膜またはＣｒ膜であってもよい。金属膜１１２Ｕ’がＣｕ膜の場合、合金膜１１２Ｌ’は、例えば、Ｃｕ－Ｍｇ系、Ｃｕ－Ａｌ系、Ｃｕ－Ｃａ系、Ｃｕ－Ｍｏ系、Ｃｕ－Ｍｎ系などのＣｕ合金膜であってもよい。Ｃｕと合金を形成する第２金属元素Ｘとして、上述したＭｇ、Ａｌ、Ｃａ、Ｍｏ、Ｍｎの他、Ｗ、Ｚｒ等も挙げられる。
　次に、図５（ｄ）に示すように、第２導電膜１１２’をパターニングすることによって上部ゲート電極１１２を形成する。具体的には、まず、フォトリソ工程により、第２導電膜１１２’の一部上に、エッチングマスクとなるレジスト層Ｒを形成する。次いで、レジスト層Ｒをマスクとして、ウェットエッチングを用いて第２導電膜１１２’のパターニングを行う。これにより、合金層１１２Ｌおよび金属層１１２Ｕを含む積層構造を有する上部ゲート電極１１２を得る。
　合金層１１２Ｌの厚さは、例えば３０ｎｍ以上２００ｎｍ以下である。これにより、電気抵抗の増大を抑制しつつ、ゲート絶縁層１０９との密着性を確保できる。また、金属層１１２Ｕの厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。金属層１１２Ｕは、合金層１１２Ｌよりも厚くてもよい。
　この後、レジスト層Ｒをマスクとして、ドライエッチングを用いて絶縁膜１０９’のパターニングを行い、上部絶縁層１０９を得る。酸化物半導体層１０７のうち上部絶縁層１０９を介して上部ゲート電極１１２と重なる部分（第１部分）ｐ１以外は露出する。
　続いて、図６（ａ）に示すように、レジスト剥離液を用いて、レジスト層Ｒを除去する。このとき、レジスト剥離液は、酸化物半導体層１０７のうち上部絶縁層１０９および上部ゲート電極１１２で覆われていない部分（露出部分）１０７ｒと接触することで、レジスト剥離液に溶解した第１金属元素Ｍの一部が酸化物半導体層１０７の露出部分１０７ｒに混入する。これにより、酸化物半導体層１０７の露出部分１０７ｒの低抵抗化を抑制できる。レジスト剥離液の種類は特に限定しないが、例えばアルカノールアミン、グライコール類および水を主成分として含む剥離液（Ｎ４０５）が好適に用いられ得る。
　なお、酸化物半導体層１０７を保護する目的で、レジスト層Ｒを除去した後で、上部ゲート電極１１２をマスクとして上部絶縁層１０９のパターニングを行ってもよい。しかしながら、その場合には、レジスト層Ｒの除去工程を利用して第１金属元素Ｍを酸化物半導体層１０７に混入させることができない。これに対し、本実施形態の製造方法では、上部絶縁層１０９をパターニングした後で、レジスト層Ｒの除去を行うので、第１金属元素Ｍを含むレジスト剥離液と酸化物半導体層１０７とを接触させることが可能である。
　次に、図６（ｂ）に示すように、酸化物半導体層１０７、上部絶縁層１０９および上部ゲート電極１１２を覆うように層間絶縁層１１１を形成する。層間絶縁層１１１は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、層間絶縁層１１１は、これらの層が積層された積層構造を有していてもよい。層間絶縁層１１１の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。
　層間絶縁層１１１は、例えば酸化シリコン層を下層とし、窒化シリコン層を上層とする積層構造を有していてもよい。酸化物半導体層１０７と接する下層が酸化シリコン層などの酸素供与性の層であれば、酸化物半導体層１０７の第２部分ｐ２が層間絶縁層１１１によって低抵抗化されることを抑制できる。
　この後、層間絶縁層１１１に、酸化物半導体層１０７の一部が露出するようにソース開口部ＣＨｓおよびドレイン開口部ＣＨｄを形成する。
　続いて、図６（ｃ）に示すように、層間絶縁層１１１上およびソース開口部ＣＨｓおよびドレイン開口部ＣＨｄ内に、ソース電極１１３およびドレイン電極１１４を形成する。ソース電極１１３およびドレイン電極１１４は、層間絶縁層１１１上にソース・ドレイン用の第３導電膜を堆積した後、第３導電膜をパターニングすることによって形成され得る。第３導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ソース電極１１３およびドレイン電極１１４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。酸化物半導体層１０７の露出部分１０７ｒ（図６（ａ））のうちソース電極１１３、ドレイン電極１１４と接する領域は、これらの電極と接することで低抵抗化され、ソースコンタクト領域１０７ｓ、ドレインコンタクト領域１０７ｄとなる。このようにして、酸化物半導体ＴＦＴ２０１が製造される。
　（実施形態２）
　以下、図面を参照しながら本発明の実施形態２のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、結晶質シリコン半導体層を活性層とする結晶質シリコン半導体ＴＦＴ（「第２ＴＦＴ」と呼ぶ）と、実施形態１で説明した酸化物半導体ＴＦＴ（「第２ＴＦＴ」と呼ぶ）とを同一基板上に備える。
　図７は、アクティブマトリクス基板１００を模式的に示す平面図である。
　図７に示すように、アクティブマトリクス基板１００は、表示領域ＤＲと、周辺領域ＦＲとを有する。表示領域ＤＲは、複数の画素領域Ｐによって規定される。複数の画素領域Ｐは、複数の行および複数の列を含むマトリクス状に配列されている。表示領域ＤＲは、「アクティブ領域」と呼ばれることもある。周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、「額縁領域」と呼ばれることもある。周辺領域ＦＲには、周辺回路（不図示）が設けられている。
　図８および図９も参照しながら、アクティブマトリクス基板１００のより具体的な構成を説明する。図８および図９は、それぞれアクティブマトリクス基板１００を模式的に示す断面図および平面図である。図８中、左側には周辺領域ＦＲに設けられた回路ＴＦＴが示されており、右側には表示領域ＤＲに設けられた画素ＴＦＴが示されている。図９には、１つの画素領域Ｐが示されている。図８および図９には、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に用いられるアクティブマトリクス基板１００を例示している。
　アクティブマトリクス基板１００は、図８および図９に示すように、基板１と、基板１に支持された第１ＴＦＴ１０および第２ＴＦＴ２０とを備える。第１ＴＦＴ１０は、周辺領域ＦＲ内に配置されている。第２ＴＦＴ２０は、表示領域ＤＲ内に配置されている。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む。つまり、第１ＴＦＴ１０は、結晶質シリコンＴＦＴである。また、第１ＴＦＴ１０は、周辺回路を構成する回路ＴＦＴである。第１ＴＦＴ１０は、上述した結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、本実施形態では、多結晶シリコン層（例えば低温ポリシリコン（ＬＴＰＳ）層）である。図示している例では、基板１上にベースコート層（下地層）２が設けられており、結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。
　第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。本実施形態では、第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１が、ベースコート層２および結晶質シリコン半導体層１１上に形成されており、第１の絶縁層ＩＬ１の一部（結晶質シリコン半導体層１１を覆う部分）が第１ゲート絶縁層ＧＩ１として機能する。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１の絶縁層ＩＬ１上に、第１ゲート電極１２を覆う部分を含む第２の絶縁層（層間絶縁層）ＩＬ２が設けられている。第２の絶縁層ＩＬ２は、積層構造を有しない単一の層である。また、第２の絶縁層ＩＬ２上に、第３の絶縁層（保護層）ＩＬ３が設けられている。第１ソース電極１３および第１ドレイン電極１４は、第３の絶縁層ＩＬ３上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１）、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１の一部（第１ソースコンタクト領域、第１ドレインコンタクト領域）に接続されている。
　結晶質シリコン半導体層１１は、基板１の法線方向から見たとき、第１ゲート電極１２と重なる第３部分と、第３部分と第１ソースコンタクト領域または第１ドレインコンタクト領域との間に位置する第４部分とを含む。第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１の少なくとも第３部分および第４部分を覆っている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む。つまり、第２ＴＦＴ２０は、酸化物半導体ＴＦＴである。また、第２ＴＦＴ２０は、複数の画素領域Ｐのそれぞれに配置された画素ＴＦＴである。第２ＴＦＴ２０は、上述した酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。酸化物半導体層２１は、第２の絶縁層ＩＬ２上に設けられている。
　第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。図示していないが、第２ゲート電極２２は、図１を参照しながら前述した上部ゲート電極１１２と同様の積層構造を有している。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第３の絶縁層ＩＬ３は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第３の絶縁層ＩＬ３上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第３の絶縁層ＩＬ３に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板１０１の法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第３の絶縁層ＩＬ３上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第４の絶縁層（保護層）ＩＬ４が設けられている。
　酸化物半導体層２１は、基板１の法線方向から見たとき、第２ゲート電極２２と重なる第１部分と、第１部分と第２ソースコンタクト領域または第２ドレインコンタクト領域との間に位置する第２部分とを含む。第２ゲート絶縁層ＧＩ２は、第１部分を覆い、かつ、第２部分を覆っていない。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　また、アクティブマトリクス基板１００は、ゲートバスライン（走査配線）ＧＬ、ソースバスライン（信号配線）ＳＬ、画素電極３０および共通電極３１を備える。
　ゲートバスラインＧＬは、行方向に延びており、第２ＴＦＴ２０の第２ゲート電極２２に電気的に接続されている。図示している例では、ゲートバスラインＧＬのうち、酸化物半導体層２１に重なる部分が第２ゲート電極２２として機能する。
　ソースバスラインＳＬは、列方向に延びており、第２ＴＦＴ２０の第２ソース電極２３に電気的に接続されている。図示している例では、ソースバスラインＳＬから第２ソース電極２３が延設されている。
　共通電極３１は、複数の画素領域Ｐに共通に設けられており、表示領域ＤＲ全体で共通の電位を与えられる。本実施形態では、第４の絶縁層ＩＬ４上に平坦化層７が設けられており、共通電極３１は、平坦化層７上に設けられている。平坦化層７は、有機絶縁材料（例えば感光性樹脂材料）から形成されている。
　画素電極３０は、複数の画素領域Ｐのそれぞれに設けられており、第２ＴＦＴ２０の第２ドレイン電極２４に電気的に接続されている。本実施形態では、共通電極３１を覆うように誘電体層８が設けられており、画素電極３０は誘電体層８上に設けられている。画素電極３０は、第４の絶縁層ＩＬ４、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。画素電極３０は、少なくとも１つ（図９に示す例では３つ）のスリット３０ａを有する。
　アクティブマトリクス基板１００は、さらに、第１遮光層９ａおよび第２遮光層９ｂを備える。第１遮光層９ａは、結晶質シリコン半導体層１１の下方に設けられている。第１遮光層９ａは、基板１０１の法線方向から見たときに結晶質シリコン半導体層１１に重なる。第２遮光層９ｂは、酸化物半導体層２１の下方に設けられている。第２遮光層９ｂは、基板１０１の法線方向から見たときに酸化物半導体層２１に重なる。第１遮光層９ａおよび第２遮光層９ｂは、ベースコート層２によって覆われている。
　本実施形態のアクティブマトリクス基板１００は、上述した構成を有していることにより、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。以下、その理由を、比較例のアクティブマトリクス基板と比較しながら説明する。図１０は、比較例のアクティブマトリクス基板９００を示す断面図である。
　比較例のアクティブマトリクス基板９００は、図１０に示すように、基板９０１と、基板９０１に支持された第１ＴＦＴ９１０および第２ＴＦＴ９２０とを備える。第１ＴＦＴ９１０は、周辺領域ＦＲ内に配置されている。第２ＴＦＴ９２０は、表示領域ＤＲ内に配置されている。
　比較例のアクティブマトリクス基板９００では、以下に説明するように、第１ＴＦＴ９１０はトップゲート構造を有し、第２ＴＦＴ９２０はボトムゲート構造を有する。
　第１ＴＦＴ９１０は、活性層として結晶質シリコン半導体層９１１を含む結晶質シリコンＴＦＴであり、回路ＴＦＴである。第１ＴＦＴ９１０は、上述した結晶質シリコン半導体層９１１に加え、第１ゲート絶縁層ＧＩ１’、第１ゲート電極９１２、第１ソース電極９１３および第１ドレイン電極９１４を有する。
　結晶質シリコン半導体層９１１は、基板９０１上に形成されたベースコート層９０２上に設けられている。結晶質シリコン半導体層９１１の下方には、結晶質シリコン半導体層９１１に重なるように遮光層９０９が設けられている。第１ゲート絶縁層ＧＩ１’は、結晶質シリコン半導体層９１１上に設けられている。より具体的には、第１ゲート絶縁層ＧＩ１’を含む第１の絶縁層ＩＬ１’が、ベースコート層９０２および結晶質シリコン半導体層９１１上に形成されており、第１の絶縁層ＩＬ１’の一部（結晶質シリコン半導体層９１１を覆う部分）が第１ゲート絶縁層ＧＩ１’として機能する。
　第１ゲート電極９１２は、第１ゲート絶縁層ＧＩ１’上に、第１ゲート絶縁層ＧＩ１’を介して結晶質シリコン半導体層９１１に対向するように設けられている。第１ソース電極９１３および第１ドレイン電極９１４は、結晶質シリコン半導体層９１１に電気的に接続されている。第１の絶縁層ＩＬ１’上に、第１ゲート電極９１２を覆う部分を含む第２の絶縁層ＩＬ２’が設けられており、第１ソース電極９１３および第１ドレイン電極９１４は、第２の絶縁層ＩＬ２’上に設けられている。第１ソース電極９１３および第１ドレイン電極９１４は、第１の絶縁層ＩＬ１’および第２の絶縁層Ｉｌ２’に形成された第１コンタクトホールＣＨ１’および第２コンタクトホールＣＨ２’においてそれぞれ結晶質シリコン半導体層９１１に接続されている。
　第２ＴＦＴ９２０は、活性層として酸化物半導体層９２１を含む酸化物半導体ＴＦＴであり、画素ＴＦＴである。第２ＴＦＴ９２０は、上述した酸化物半導体層９２１に加え、第２ゲート絶縁層ＧＩ２’、第２ゲート電極９２２、第２ソース電極９２３および第２ドレイン電極９２４を有する。
　第２ゲート電極９２２は、第１の絶縁層ＩＬ１’上に設けられている。第２ゲート電極９２２は、第２の絶縁層ＩＬ２’によって覆われている。第２の絶縁層ＩＬ２’のうち、第２ゲート電極９２２を覆う部分が、第２ゲート絶縁層ＧＩ２’として機能する。
　酸化物半導体層９２１は、第２ゲート絶縁層ＧＩ２’上に設けられており、第２ゲート絶縁層ＧＩ２’を介して第２ゲート電極９２２に対向する。第２ソース電極９２３および第２ドレイン電極９２４は、それぞれ酸化物半導体層９２１の上面に接触するように設けられている。
　第２の絶縁層ＩＬ２’上に、第１ソース電極９１３、第１ドレイン電極９１４、第２ソース電極９２３および第２ドレイン電極９２４を覆うように、第３の絶縁層ＩＬ３’が設けられている。
　第３の絶縁層ＩＬ３’上に、平坦化層９０７が設けられており、平坦化層９０７上に共通電極９３１が設けられている。共通電極９３１を覆うように、誘電体層９０８が設けられており、誘電体層９０８上に画素電極９３０が設けられている。画素電極９３０は、第３の絶縁層ＩＬ３’、平坦化層９０７および誘電体層９０８に形成された画素コンタクトホールＣＨＰ’において第２ドレイン電極９２４に接続されている。
　上述したように、比較例のアクティブマトリクス基板９００では、回路ＴＦＴである第１ＴＦＴ９１０がトップゲート構造を有し、画素ＴＦＴである第２ＴＦＴ９２０がボトムゲート構造を有する。ボトムゲート構造を有する第２ＴＦＴ９２０では、ソース－ゲート間の耐圧を確保するために、第２ゲート絶縁層ＧＩ２’の厚さｄが大きいので、電流駆動力が低下してしまう。
　ゲート電圧Ｖｇを高くする（つまりゲート信号のハイレベル電位Ｖｇｈを高くする）ことにより、第２ＴＦＴ９２０のオン電流Ｉｏｎを大きくする、つまり、電流駆動力を高くすることができる。しかしながら、回路ＴＦＴである第１ＴＦＴ９１０は、結晶質シリコンＴＦＴであり、その耐圧が低いので、高いハイレベル電位Ｖｇｈがゲート電圧Ｖｇとして供給されると、リーク電流が大きくなったり、信頼性が低下したりするおそれがある。
　また、ボトムゲート構造を有する第２ＴＦＴ９２０では、位置合わせ精度等を考慮して、基板法線方向から見たときに第２ドレイン電極９２４と第２ゲート電極９２２とが重なる領域（図１０中の点線で囲まれた領域ＯＲ）が存在するように設計が行われる。そのため、ゲート－ドレイン間容量Ｃｇｄが比較的大きく、ゲート－ドレイン間容量Ｃｇｄのばらつきも大きくなる。そのため、フリッカの面内分布が大きくなり、表示品位の低下が発生してしまう。
　上述したように、比較例のアクティブマトリクス基板９００では、画素ＴＦＴ（第２ＴＦＴ９２０）の電流駆動力を向上させようとすると、回路ＴＦＴ（第１ＴＦＴ９１０）の信頼性や表示品位が低下してしまう。
　これに対し、本実施形態のアクティブマトリクス基板１００では、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有する。つまり、回路ＴＦＴである第１ＴＦＴ１０だけでなく、画素ＴＦＴである第２ＴＦＴ２０もトップゲート構造を有する。
　第２ＴＦＴ２０がトップゲート構造であると、第２ゲート電極２２と第２ソース電極２３とが第２ゲート絶縁層ＧＩ２のみを介して重なる領域が存在しないので、第２ゲート絶縁層ＧＩ２の厚さを小さくすることができる。そのため、第２ＴＦＴ２０の電流駆動力を高くすることができる。また、第２ゲート電極２２と第２ドレイン電極２４とを重なるように配置する必要がないので、ゲート―ドレイン間寄生容量Ｃｇｄを小さくすることができる。そのため、フリッカの面内分布を大幅に小さくすることができ、表示品位の低下を抑制できる。
　なお、第２遮光層９ｂが導電材料から形成されている場合、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２ゲート電極２２に印加されるゲート電圧が、第２遮光層９ｂにも印加されるので、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができる。そのため、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。第２遮光層９ｂが第２ゲート電極２２に電気的に接続されている場合、酸化物半導体層２１は、積層構造を有していない（単層である）ことが好ましい。
　続いて、アクティブマトリクス基板１００の製造方法の例を説明する。図１１～図１５は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
　まず、図１１（ａ）に示すように、基板１上に、第１遮光層９ａおよび第２遮光層９ｂを形成する。具体的には、基板１上に遮光膜を堆積した後、遮光膜をパターニングすることによって、第１遮光層９ａおよび第２遮光層９ｂを形成することができる。遮光膜の材料は、例えばＭｏＷ合金である。第１遮光層９ａおよび第２遮光層９ｂの厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
　次に、図１１（ｂ）に示すように、基板１、第１遮光層９ａおよび第２遮光層９ｂを覆うようにベースコート層２を形成する。ベースコート層２は、例えば、窒化シリコン（ＳｉＮｘ）層を下層、酸化シリコン（ＳｉＯｘ）層を上層として含む積層構造を有するが、勿論これに限定されるものではない。
　続いて、図１１（ｃ）に示すように、ベースコート層２上に、結晶質シリコン半導体層１１（ここでは多結晶シリコン層）を形成する。具体的には、まず、ベースコート層２上に、アモルファスシリコン（ａ－Ｓｉ）膜を堆積し、次に、アモルファスシリコン膜を結晶化させることにより、多結晶シリコン膜を形成する。アモルファスシリコン膜の堆積は、例えば、プラズマＣＶＤ法やスパッタ法などにより行うことができる。アモルファスシリコン膜の結晶化は、例えば、エキシマレーザ光の照射により行うことができる。続いて、多結晶シリコン膜をパターニングすることによって、島状の結晶質シリコン半導体層１１を形成することができる。結晶質シリコン半導体層１１の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。
　その後、図１１（ｄ）に示すように、ベースコート層２および結晶質シリコン半導体層１１を覆うように、第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１を形成する。第１の絶縁層ＩＬ１は、例えば酸化シリコン（ＳｉＯｘ）層である。第１の絶縁層ＩＬ１の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
　次に、図１２（ａ）に示すように、第１の絶縁層ＩＬ１上に、結晶質シリコン半導体層１１に第１の絶縁層ＩＬ１を介して対向するように、第１ゲート電極１２を形成する。具体的には、第１の絶縁層ＩＬ１上にゲート用導電膜を堆積した後、ゲート用導電膜をパターニングすることによって、第１ゲート電極１２を形成することができる。ゲート用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、第１ゲート電極１２は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。第１ゲート電極１２の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
　続いて、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　その後、図１２（ｂ）に示すように、第１の絶縁層ＩＬ１および第１ゲート電極１２を覆うように第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば、酸化シリコン層（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。第２の絶縁層ＩＬ２の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。
　次に、図１２（ｃ）に示すように、第２の絶縁層ＩＬ２上に、酸化物半導体層２１を形成する。具体的には、第２の絶縁層ＩＬ２上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体層２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　続いて、図１２（ｄ）に示すように、酸化物半導体層２１上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。具体的には、まず、酸化物半導体層２１を覆うように絶縁膜を堆積した後、その上にゲート用導電膜を堆積する。次に、レジストマスクを用いてゲート用導電膜をパターニングすることによって第２ゲート電極２２を形成する。その後、第２ゲート電極２２と同じレジストマスクを用いて、ゲート絶縁膜の、第２ゲート電極２２に覆われていない部分を除去することによって、第２ゲート絶縁層ＧＩ２を形成することができる。第２ゲート絶縁層ＧＩ２は、例えば酸化シリコン（ＳｉＯｘ）層である。第２ゲート絶縁層ＧＩ２の厚さは、例えば９０ｎｍ以上２００ｎｍである。第２ゲート電極２２となるゲート用導電膜（積層膜）の材料は、前述した第２導電膜１１２’の材料と同じであってもよい。第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。この後、レジストマスクを剥離液で除去する。このとき、前述の実施形態と同様に、酸化物半導体層２１のうち第２ゲート絶縁層ＧＩ２で覆われていない部分に、剥離液に含まれる第１金属元素Ｍが混入する。
　次に、図１３（ａ）に示すように、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆うように第３の絶縁層ＩＬ３を形成する。第３の絶縁層ＩＬ３は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第３の絶縁層ＩＬ３は、これらの層が積層された積層構造を有していてもよい。第３の絶縁層ＩＬ３の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第３の絶縁層ＩＬ３に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　続いて、図１３（ｂ）に示すように、第３の絶縁層ＩＬ３上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第３の絶縁層ＩＬ３上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　その後、図１３（ｃ）に示すように、第３の絶縁層ＩＬ３、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第４の絶縁層ＩＬ４を形成する。第４の絶縁層ＩＬ４は、例えば窒化シリコン（ＳｉＮｘ）層である。第４の絶縁層ＩＬ４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　次に、図１４（ａ）に示すように、第４の絶縁層ＩＬ４上に、平坦化層７を形成する。平坦化層７は、例えば感光性樹脂材料から形成される。平坦化層７の厚さは、例えば１．５μｍ以上３．０μｍ以下である。平坦化層７の、後に画素コンタクトホールＣＨＰとなる領域には、開口部７ａが形成されている。
　続いて、図１４（ｂ）に示すように、平坦化層７上に、共通電極３１を形成する。具体的には、平坦化層７上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、共通電極３１を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。共通電極３１の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。
　次に、図１５（ａ）に示すように、平坦化層７および共通電極３１を覆うように誘電体層８を形成する。誘電体層８は、例えば窒化シリコン（ＳｉＮｘ）層である。誘電体層８の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。続いて、誘電体層８および第４の絶縁層ＩＬ４の、画素コンタクトホールＣＨＰとなる領域に開口部を形成することによって、画素コンタクトホールＣＨＰを形成する。
　その後、図１５（ｂ）に示すように、誘電体層８上に、画素電極３０を形成する。具体的には、誘電体層８上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、画素電極３０を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。画素電極３０の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。このようにして、アクティブマトリクス基板１００を得ることができる。
　（実施形態３）
　図１６を参照しながら、本実施形態におけるアクティブマトリクス基板２００を説明する。図１６は、アクティブマトリクス基板２００を模式的に示す断面図である。
　本実施形態におけるアクティブマトリクス基板２００は、絶縁層の積層数が、実施形態２におけるアクティブマトリクス基板１００と異なっている。実施形態２のアクティブマトリクス基板１００は、ベースコート層２と平坦化層７との間に、５層の絶縁層、具体的には、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１を含む）、第２の絶縁層ＩＬ２、第２ゲート絶縁層ＧＩ２、第３の絶縁層ＩＬ３および第４の絶縁層ＩＬ４が積層されている。これに対し、本実施形態のアクティブマトリクス基板２００は、後述するように、ベースコート層２と平坦化層７との間に、４層の絶縁層、具体的には、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１を含む）、第２ゲート絶縁層ＧＩ２、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３が積層されている。
　アクティブマトリクス基板２００は、図１６に示すように、周辺領域ＦＲ内に配置された回路ＴＦＴである第１ＴＦＴ１０と、表示領域ＤＲ内に配置された画素ＴＦＴである第２ＴＦＴ２０とを備える。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む結晶質シリコンＴＦＴである。第１ＴＦＴ１０は、結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１が、ベースコート層２および結晶質シリコン半導体層１１上に形成されており、第１の絶縁層ＩＬ１の一部（結晶質シリコン半導体層１１を覆う部分）が第１ゲート絶縁層ＧＩ１として機能する。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１の絶縁層ＩＬ１上に、第１ゲート電極１２を覆う部分を含む第２の絶縁層ＩＬ２が設けられている。第１ソース電極１３および第１ドレイン電極１４は、第２の絶縁層ＩＬ２上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１）および第２の絶縁層ＩＬ２に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む酸化物半導体ＴＦＴである。第２ＴＦＴ２０は、酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、第１の絶縁層ＩＬ１上に設けられている。第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。第２ゲート電極２２は、図１を参照しながら前述した上部ゲート電極１１２と同様の積層構造を有する。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第２の絶縁層ＩＬ２は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第２の絶縁層ＩＬ２上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第２の絶縁層ＩＬ２に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板１０１の法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第２の絶縁層ＩＬ２上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第３の絶縁層ＩＬ３が設けられている。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　第３の絶縁層ＩＬ３上に平坦化層７が設けられており、平坦化層７上に共通電極３１が設けられている。共通電極３１を覆うように誘電体層８が設けられており、誘電体層８上に画素電極３０が設けられている。画素電極３０は、第３の絶縁層ＩＬ３、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。
　結晶質シリコン半導体層１１の下方に、基板１０１の法線方向から見たときに結晶質シリコン半導体層１１に重なるように第１遮光層９ａが設けられている。また、酸化物半導体層２１の下方に、基板１０１の法線方向から見たときに酸化物半導体層２１に重なるように第２遮光層９ｂが設けられている。
　本実施形態のアクティブマトリクス基板２００においても、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有していることにより、実施形態２のアクティブマトリクス基板１００と同様に、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。
　また、本実施形態のアクティブマトリクス基板２００は、実施形態２のアクティブマトリクス基板１００よりも絶縁層の積層数が少ないので、製造時の工程数を削減することができ、製造コストの低減を図ることができる。
　なお、実施形態２のアクティブマトリクス基板１００と同様に、本実施形態のアクティブマトリクス基板２００においても、第２遮光層９ｂが導電材料から形成されている場合には、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができるので、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。
　続いて、アクティブマトリクス基板２００の製造方法の例を説明する。図１７および図１８は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。
　まず、図１７（ａ）に示すように、基板１上に、第１遮光層９ａ、第２遮光層９ｂ、ベースコート層２、結晶質シリコン半導体層１１、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１を含む）および第１ゲート電極１２を順次形成する。これらの工程は、実施形態２のアクティブマトリクス基板１００について、図１１（ａ）～図１２（ａ）を参照しながら説明した工程と同様にして行うことができる。その後、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　次に、図１７（ｂ）に示すように、第１の絶縁層ＩＬ１上に、酸化物半導体層２１を形成する。具体的には、第１の絶縁層ＩＬ１上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体層２１の厚さは、例えば１０ｎｍ以上１５ｎｍ以下である。
　続いて、図１７（ｃ）に示すように、酸化物半導体層２１上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。具体的には、まず、酸化物半導体層２１を覆うように絶縁膜を堆積した後、その上にゲート用導電膜を堆積する。次に、レジストマスクを用いてゲート用導電膜をパターニングすることによって第２ゲート電極２２を形成する。その後、第２ゲート電極２２と同じレジストマスクを用いて、絶縁膜の、第２ゲート電極２２に覆われていない部分を除去することによって、第２ゲート絶縁層ＧＩ２を形成することができる。第２ゲート絶縁層ＧＩ２は、例えば酸化シリコン（ＳｉＯｘ）層である。第２ゲート絶縁層ＧＩ２の厚さは、例えば９０ｎｍ以上２００ｎｍである。第２ゲート電極２２となるゲート用導電膜（積層膜）の材料は、前述した第２導電膜１１２’の材料と同じであってもよい。第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。この後、レジストマスクを剥離液で除去する。このとき、前述の実施形態と同様に、酸化物半導体層２１のうち第２ゲート絶縁層ＧＩ２で覆われていない部分に、剥離液に含まれる第１金属元素Ｍが混入する。
　その後、図１７（ｄ）に示すように、第１ゲート電極１２、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆うように第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第２の絶縁層ＩＬ２は、これらの層が積層された積層構造を有していてもよい。第２の絶縁層ＩＬ２の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１および第２の絶縁層ＩＬ２に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第２の絶縁層ＩＬ２に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　次に、図１８（ａ）に示すように、第２の絶縁層ＩＬ２上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第２の絶縁層ＩＬ２上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図１８（ｂ）に示すように、第２の絶縁層ＩＬ２、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第３の絶縁層ＩＬ３を形成する。第３の絶縁層ＩＬ３は、例えば窒化シリコン（ＳｉＮｘ）層である。第３の絶縁層ＩＬ３の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　その後、図１８（ｃ）に示すように、第３の絶縁層ＩＬ３上に、平坦化層７、共通電極３１、誘電体層８および画素電極３０を順次形成する。これらの工程は、実施形態２のアクティブマトリクス基板１００について、図１４（ａ）～図１５（ｂ）を参照しながら説明した工程と同様にして行うことができる。このようにして、アクティブマトリクス基板２００を得ることができる。
　なお、上記の説明では、酸化物半導体膜が、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成前にパターニングされる例を示したが、図１９に示すように、酸化物半導体膜が、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成後にパターニングされてもよい。
　具体的には、まず、図１９（ａ）に示すように、第１の絶縁層ＩＬ１上に、酸化物半導体膜２１’を堆積する。次に、図１９（ｂ）に示すように、酸化物半導体膜２１’上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。その後、図１９（ｃ）に示すように、酸化物半導体膜２１’をパターニングすることによって、酸化物半導体層２１を形成する。
　図１９（ａ）から（ｃ）を参照しながら説明したように、酸化物半導体膜２１’を第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成後にパターニングすると、第２ゲート絶縁層ＧＩ２となる絶縁膜をエッチングする際に、酸化物半導体膜２１’がエッチストッパとして機能し、第１の絶縁層ＩＬ１がオーバーエッチングされることを防止できる。
　（実施形態４）
　図２０を参照しながら、本実施形態におけるアクティブマトリクス基板３００を説明する。図２０は、アクティブマトリクス基板３００を模式的に示す断面図である。
　本実施形態におけるアクティブマトリクス基板３００は、絶縁層の積層数が、実施形態２および３におけるアクティブマトリクス基板１００および２００と異なっている。本実施形態のアクティブマトリクス基板３００は、後述するように、ベースコート層２と平坦化層７との間に、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、第１の絶縁層ＩＬ１および第２の絶縁層ＩＬ２を備える。ただし、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２は、同一の絶縁膜から形成されているので、ベースコート層２と平坦化層７との間における絶縁層の積層数は、３である。また、本実施形態では、第１ゲート電極１２および第２ゲート電極２２は、同一の導電膜から（つまり同一の導電膜をパターニングすることによって同時に）形成されている。
　アクティブマトリクス基板３００は、図２０に示すように、周辺領域ＦＲ内に配置された回路ＴＦＴである第１ＴＦＴ１０と、表示領域ＤＲ内に配置された画素ＴＦＴである第２ＴＦＴ２０とを備える。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む結晶質シリコンＴＦＴである。第１ＴＦＴ１０は、結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１ゲート絶縁層ＧＩ１および第１ゲート電極１２を覆う部分を含む第１の絶縁層ＩＬ１が設けられており、第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１および第１ゲート絶縁層ＧＩ１に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む酸化物半導体ＴＦＴである。第２ＴＦＴ２０は、酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、ベースコート層２上に設けられている。第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。図示していないが、第２ゲート電極２２は、図１を参照しながら前述した上部ゲート電極１１２と同様の積層構造を有している。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第１の絶縁層ＩＬ１は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第１の絶縁層ＩＬ１上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第１の絶縁層ＩＬ１に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板１０１の法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第１の絶縁層ＩＬ１上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第２の絶縁層ＩＬ２が設けられている。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　第２の絶縁層ＩＬ２上に平坦化層７が設けられており、平坦化層７上に共通電極３１が設けられている。共通電極３１を覆うように誘電体層８が設けられており、誘電体層８上に画素電極３０が設けられている。画素電極３０は、第２の絶縁層ＩＬ２、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。
　結晶質シリコン半導体層１１の下方に、基板１０１の法線方向から見たときに結晶質シリコン半導体層１１に重なるように第１遮光層９ａが設けられている。また、酸化物半導体層２１の下方に、基板１０１の法線方向から見たときに酸化物半導体層２１に重なるように第２遮光層９ｂが設けられている。
　本実施形態のアクティブマトリクス基板３００においても、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有していることにより、実施形態２および３のアクティブマトリクス基板１００および２００と同様に、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。
　また、本実施形態のアクティブマトリクス基板３００は、絶縁層の積層数が実施形態３のアクティブマトリクス基板２００よりもさらに少ないので、製造時の工程数をいっそう削減することができ、製造コストのいっそうの低減を図ることができる。
　なお、実施形態２のアクティブマトリクス基板１００と同様に、本実施形態のアクティブマトリクス基板３００においても、第２遮光層９ｂが導電材料から形成されている場合には、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができるので、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。
　続いて、アクティブマトリクス基板３００の製造方法の例を説明する。図２１～図２３は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。
　まず、図２１（ａ）に示すように、基板１上に、第１遮光層９ａ、第２遮光層９ｂ、ベースコート層２および結晶質シリコン半導体層１１を順次形成する。これらの工程は、実施形態２のアクティブマトリクス基板１００について、図１１（ａ）～図１１（ｃ）を参照しながら説明した工程と同様にして行うことができる。
　次に、図２１（ｂ）に示すように、ベースコート層２上に、酸化物半導体層２１を形成する。具体的には、ベースコート層２上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体層２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　続いて、図２１（ｃ）に示すように、ベースコート層２、結晶質シリコン半導体層１１および酸化物半導体層２１を覆うように、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２となる絶縁膜ＧＩ’を形成する。絶縁膜ＧＩ’は、例えば酸化シリコン（ＳｉＯｘ）膜である。絶縁膜ＧＩ’の厚さは、例えば９０ｎｍ以上２００ｎｍである。
　その後、図２１（ｄ）に示すように、絶縁膜ＧＩ’上に、結晶質シリコン半導体層１１に絶縁膜ＧＩ’を介して対向するように第１ゲート電極１２を形成するとともに、酸化物半導体層２１に絶縁膜ＧＩ’を介して対向するように第２ゲート電極２２を形成する。具体的には、絶縁膜ＧＩ’上にゲート用導電膜を堆積した後、第１レジストマスクを用いてゲート用導電膜をパターニングすることによって、第１ゲート電極１２および第２ゲート電極２２を形成することができる。ゲート用導電膜の（積層膜）材料は、前述した第２導電膜１１２’の材料と同じであってもよい。第１ゲート電極１２および第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。
　次に、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　続いて、図２２（ａ）に示すように、絶縁膜ＧＩ’をパターニングすることによって、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２を形成する。ここでは、第１ゲート絶縁層ＧＩ１を形成するための第２レジストマスクをさらに設けて、第２レジストマスクを用いて第１ゲート絶縁層ＧＩ１のパターニングを行う。第２ゲート絶縁層ＧＩ２のパターニングは、ゲート電極２２をマスクとして行う。
　その後、図２２（ｂ）に示すように、第１ゲート電極１２、第２ゲート電極２２、酸化物半導体層２１などを覆うように、第１の絶縁層ＩＬ１を形成する。第１の絶縁層ＩＬ１は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第１の絶縁層ＩＬ１は、これらの層が積層された積層構造を有していてもよい。第１の絶縁層ＩＬ１の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１および第１ゲート絶縁層ＧＩ１に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第１の絶縁層ＩＬ１に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　次に、図２２（ｃ）に示すように、第１の絶縁層ＩＬ１上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第１の絶縁層ＩＬ１上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図２３（ａ）に示すように、第１の絶縁層ＩＬ１、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば窒化シリコン（ＳｉＮｘ）層である。第２の絶縁層ＩＬ２の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　その後、図２３（ｂ）に示すように、第２の絶縁層ＩＬ２上に、平坦化層７、共通電極３１、誘電体層８および画素電極３０を順次形成する。これらの工程は、実施形態２のアクティブマトリクス基板１００について、図１４（ａ）～図１５（ｂ）を参照しながら説明した工程と同様にして行うことができる。このようにして、アクティブマトリクス基板３００を得ることができる。
　なお、実施形態２～４のアクティブマトリクス基板は、液晶表示装置に限らず、ボトムエミッション型の有機ＥＬ（エレクトロルミネッセンス）表示装置にも好適に適用され得る。
　（酸化物半導体について）
　酸化物半導体層１０７、２１に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　既に説明したように、第２遮光層９ｂを、第２ＴＦＴ２０のバックゲート電極として機能させる場合には、酸化物半導体層２１は、積層構造を有してない（単層である）ことが好ましい。
　第２遮光層９ｂを、第２ＴＦＴ２０のバックゲート電極として機能させない（つまり第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていない）場合には、酸化物半導体層２１は、２層以上の積層構造を有していてもよい。酸化物半導体層２１が積層構造を有する場合、酸化物半導体層２１は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層２１が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１０７、２１は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層１０７、２１は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層２１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１０７、２１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。なお、酸化物半導体の種類にかかわらず、Ｃｕ、Ｍｏ、Ｃｒなどの金属元素の混入により、酸化物半導体は高抵抗化される。
　（周辺回路）
　図２４を参照しながら、周辺領域ＦＲに設けられる周辺回路の例を説明する。
　図２４に示す例では、周辺領域ＦＲには、ゲートドライバ回路６１、検査回路６２およびソース切替（ＳＳＤ）回路６３が設けられている。不図示のゲートバスラインは、ゲートドライバ回路の端子に接続されている。ソースバスラインＳＬは、ＳＳＤ回路６３を介して、ソースドライバのドライバＩＣ６４の端子に接続されている。ＳＳＤ回路６３は、ドライバＩＣ６４の各端子に接続されたビデオ信号線１本から、複数本（ここでは３本）のソースバスラインＳＬへ、ビデオデータを振り分ける。
　本発明の実施形態によるアクティブマトリクス基板１００、２００、３００が備える第１ＴＦＴ１０は、ゲートドライバ回路６１、検査回路６２および／またはソース切替（ＳＳＤ）回路６３を構成し得る。
　（表示装置）
　本発明の実施形態によるアクティブマトリクス基板は、表示装置に好適に用いられ、例えば、液晶表示装置や有機ＥＬ表示装置に好適に用いられる。液晶表示装置は、本発明の実施形態によるアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。なお、これまでは、ＦＦＳモードの液晶表示装置用のアクティブマトリクス基板を例に説明を行ったが、本発明の実施形態によるアクティブマトリクス基板は、種々の表示モードの液晶表示装置に用いられ得る。本発明の実施形態によるアクティブマトリクス基板は、ＦＦＳ以外の横電界モード（例えばＩＰＳモード）の液晶表示装置や縦電界モード（例えば、ＴＮモードや垂直配向モード）の液晶表示装置にも用いられ得る。また、有機ＥＬ表示装置は、本発明の実施形態によるアクティブマトリクス基板と、画素電極上に設けられた有機層と、有機層上に設けられた共通電極とを備え得る。
　本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置をはじめとする種々の表示装置に好適に用いられる。
１０１　　　　　　　　：基板
１０３　　　　　　　　：下部ゲート電極
１０５　　　　　　　　：下部絶縁層
１０７　　　　　　　　：酸化物半導体層
１０７ｓ　　　　　　　：ソースコンタクト領域
１０７ｄ　　　　　　　：ドレインコンタクト領域
１０７ｒ　　　　　　　：露出部分
１０９　　　　　　　　：上部絶縁層
１１１　　　　　　　　：層間絶縁層
１１２　　　　　　　　：上部ゲート電極
１１２Ｌ　　　　　　　：合金層
１１２Ｕ　　　　　　　：金属層
１１３　　　　　　　　：ソース電極
１１４　　　　　　　　：ドレイン電極
２０１、２０２、２０３、２０４、２０５　　　　：酸化物半導体ＴＦＴ
ＣＨｄ　　　　　　　　：ドレイン開口部
ＣＨｓ　　　　　　　　：ソース開口部
Ｒ　　　　　　　　　　：レジスト層
ｂｍ　　　　　　　　　：バリア金属膜
ｐ１　　　　　　　　　：酸化物半導体層の第１部分
ｐ２　　　　　　　　　：酸化物半導体層の第２部分
ｒｃ　　　　　　　　　：チャネル領域
ｒｆ　　　　　　　　　：オフセット領域
１　　基板
２　　ベースコート層
６　　カラーフィルタ層
７　　平坦化層
８　　誘電体層
９ａ　　第１遮光層
９ｂ　　第２遮光層
１０　　第１ＴＦＴ
１１　　結晶質シリコン半導体層
１２　　第１ゲート電極
１３　　第１ソース電極
１４　　第１ドレイン電極
２０　　第２ＴＦＴ
２１　　酸化物半導体層
２２　　第２ゲート電極
２３　　第２ソース電極
２４　　第２ドレイン電極
３０　　画素電極
３０ａ　　スリット
３１　　共通電極
６１　　ゲートドライバ回路
６２　　検査回路
６３　　ソース切替回路
６４　　ドライバＩＣ
１００、２００、３００　　アクティブマトリクス基板
ＣＨ１　　第１コンタクトホール
ＣＨ２　　第２コンタクトホール
ＣＨ３　　第３コンタクトホール
ＣＨ４　　第４コンタクトホール
ＣＨＰ　　画素コンタクトホール
ＧＩ１　　第１ゲート絶縁層
ＧＩ２　　第２ゲート絶縁層
ＩＬ１　　第１の絶縁層
ＩＬ２　　第２の絶縁層
ＩＬ３　　第３の絶縁層
ＩＬ４　　第４の絶縁層
ＧＬ　　ゲートバスライン
ＧＬ１　　第１ゲートバスライン
ＧＬ２　　第２ゲートバスライン
ＳＬ　　ソースバスライン
ＤＲ　　表示領域
ＦＲ　　周辺領域
Ｐ　　画素領域

Claims (16)

  1. 　基板と、前記基板に支持された酸化物半導体ＴＦＴとを備えたアクティブマトリクス基板であって、
    　前記酸化物半導体ＴＦＴは、
    　　酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ配置されたソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
    　　前記酸化物半導体層の一部上に、ゲート絶縁層を介して配置された上部ゲート電極と、
    　　前記酸化物半導体層の前記ソースコンタクト領域と接するソース電極、および、前記酸化物半導体層の前記ドレインコンタクト領域と接するドレイン電極と
    を有し、
    　前記酸化物半導体層は、前記基板の法線方向から見たとき、前記上部ゲート電極と重なる第１部分と、前記第１部分と前記ソースコンタクト領域または前記ドレインコンタクト領域との間に位置する第２部分とを含み、前記ゲート絶縁層は、前記第２部分を覆っておらず、
    　前記上部ゲート電極は、前記ゲート絶縁層と接する合金層と、前記合金層上に配置された金属層とを含む積層構造を有しており、
    　前記金属層は、第１金属元素Ｍから形成されており、前記合金層は、前記第１金属元素Ｍを含む合金から形成されており、前記第１金属元素Ｍは、Ｃｕ、ＭｏまたはＣｒである、アクティブマトリクス基板。
  2. 　前記合金は、前記第１金属元素Ｍを主体とする合金である、請求項１に記載のアクティブマトリクス基板。
  3. 　前記合金は、前記第１金属元素Ｍおよび第２金属元素Ｘを含み、
    　前記第１金属元素ＭはＣｕであり、前記第２金属元素ＸはＭｇ、Ａｌ、Ｃａ、Ｍｏ、ＭｎまたはＺｒである、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ゲート絶縁層の厚さは９０ｎｍ以上２００ｎｍ以下である、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記酸化物半導体層における少なくとも前記第１部分および前記第２部分は、酸化物半導体に対して０原子％超０．５原子％以下の濃度で、前記第１金属元素Ｍを含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記酸化物半導体層と前記基板との間に配置された下部ゲート電極と、
    　前記下部ゲート電極と前記酸化物半導体層との間に配置された下部絶縁層とをさらに備え、
    　前記基板の法線方向から見たとき、前記酸化物半導体層の前記チャネル領域は、前記上部ゲート電極および前記下部ゲート電極の少なくとも一方と重なり、
    　前記基板の法線方向から見たとき、前記酸化物半導体層は、前記チャネル領域と前記ソースコンタクト領域または前記ドレインコンタクト領域との間に位置するオフセット領域を有しており、前記オフセット領域は、前記第２部分の少なくとも一部を含む、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記基板の法線方向から見たとき、前記酸化物半導体層の前記第２部分の一部は、前記下部ゲート電極と重なっている、請求項６に記載のアクティブマトリクス基板。
  8. 　基板と、前記基板に支持された酸化物半導体ＴＦＴおよび結晶質シリコン半導体ＴＦＴとを備えたアクティブマトリクス基板であって、
    　マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有し、前記複数の画素領域のそれぞれは前記酸化物半導体ＴＦＴを含み、前記周辺領域は前記結晶質シリコン半導体ＴＦＴを含んでおり、
    　前記結晶質シリコン半導体ＴＦＴは、
    　　結晶質シリコン半導体層であって、第１チャネル領域と、前記第１チャネル領域の両側にそれぞれ配置された第１ソースコンタクト領域および第１ドレインコンタクト領域とを含む結晶質シリコン半導体層と、
    　　前記結晶質シリコン半導体層上に第１ゲート絶縁層を介して配置された第１ゲート電極と、
    　　前記結晶質シリコン半導体層の前第１ソースコンタクト領域と接する第１ソース電極、および、前記結晶質シリコン半導体層の前記第１ドレインコンタクト領域と接する第１ドレイン電極と
    を有し、
    　前記酸化物半導体ＴＦＴは、
    　　酸化物半導体層であって、第２チャネル領域と、前記第２チャネル領域の両側にそれぞれ配置された第２ソースコンタクト領域および第２ドレインコンタクト領域とを含む酸化物半導体層と、
    　　前記酸化物半導体層の一部上に、第２ゲート絶縁層を介して配置された第２ゲート電極と、
    　　前記酸化物半導体層の前記第２ソースコンタクト領域と接する第２ソース電極、および、前記酸化物半導体層の前記第２ドレインコンタクト領域と接する第２ドレイン電極とを有し、
    　前記結晶質シリコン半導体層は、前記基板の法線方向から見たとき、前記第１ゲート電極と重なる第３部分と、前記第３部分と前記第１ソースコンタクト領域または前記第１ドレインコンタクト領域との間に位置する第４部分とを含み、前記第１ゲート絶縁層は、前記結晶質シリコン半導体層の少なくとも前記第３部分および前記第４部分を覆っており、
    　前記酸化物半導体層は、前記基板の法線方向から見たとき、前記第２ゲート電極と重なる第１部分と、前記第１部分と前記第２ソースコンタクト領域または前記第２ドレインコンタクト領域との間に位置する第２部分とを含み、前記第２ゲート絶縁層は、前記第１部分を覆い、かつ、前記第２部分を覆っておらず、
    　前記第２ゲート電極は、前記第２ゲート絶縁層と接する合金層と、前記合金層上に配置された金属層とを含む積層構造を有しており、前記金属層は、第１金属元素Ｍから形成されており、前記合金層は、前記第１金属元素Ｍを含む合金から形成されており、前記第１金属元素Ｍは、Ｃｕ、ＭｏまたはＣｒである、アクティブマトリクス基板。
  9. 　前記第１ゲート電極は、前記第２ゲート電極と同じ積層構造を有している、請求項８に記載のアクティブマトリクス基板。
  10. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記酸化物半導体層は結晶質部分を含む、請求項１０に記載のアクティブマトリクス基板。
  12. 　前記酸化物半導体層は積層構造を有する、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、
    　基板上に酸化物半導体層を形成する工程と、
    　前記酸化物半導体層を覆うようにゲート絶縁層を形成する工程と、
    　前記ゲート絶縁層上に、前記ゲート絶縁層の上面と接するように、第１金属元素Ｍを含む合金膜を形成し、次いで、前記合金膜上に、前記第１金属元素Ｍから形成された金属膜を形成することによって、前記合金膜および前記金属膜を含むゲート用導電膜を形成する工程と、
    　前記ゲート用導電膜の一部上にレジスト層を形成し、前記レジスト層をマスクとして前記ゲート用導電膜のパターニングを行うことによって、上部ゲート電極を形成する工程と、
    　前記レジスト層および前記上部ゲート電極をマスクとして前記ゲート絶縁層のエッチングを行うことにより、前記酸化物半導体層の一部を露出させる工程と、
    　レジスト剥離液を用いて前記レジスト層を前記上部ゲート電極から剥離するとともに、前記レジスト剥離液を前記酸化物半導体層の露出した部分と接触させる工程であって、これによって、前記レジスト剥離液に溶解した前記第１金属元素Ｍを前記酸化物半導体層に混入させる、工程と、
    　前記酸化物半導体層、前記ゲート絶縁層および前記上部ゲート電極を覆う層間絶縁層を形成する工程と
    を包含する、アクティブマトリクス基板の製造方法。
  14. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１３に記載のアクティブマトリクス基板の製造方法。
  15. 　前記酸化物半導体層は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板の製造方法。
  16. 　前記酸化物半導体層は積層構造を有する、請求項１３から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
PCT/JP2018/010862 2017-03-27 2018-03-19 アクティブマトリクス基板およびその製造方法 WO2018180723A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201880021738.2A CN110521003B (zh) 2017-03-27 2018-03-19 有源矩阵基板及其制造方法
US16/496,969 US11038001B2 (en) 2017-03-27 2018-03-19 Active matrix substrate and method for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-061592 2017-03-27
JP2017061592 2017-03-27

Publications (1)

Publication Number Publication Date
WO2018180723A1 true WO2018180723A1 (ja) 2018-10-04

Family

ID=63675670

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/010862 WO2018180723A1 (ja) 2017-03-27 2018-03-19 アクティブマトリクス基板およびその製造方法

Country Status (3)

Country Link
US (1) US11038001B2 (ja)
CN (1) CN110521003B (ja)
WO (1) WO2018180723A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020184533A1 (ja) * 2019-03-11 2020-09-17

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
US10950677B2 (en) * 2018-12-05 2021-03-16 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display panel
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN111244110B (zh) * 2020-01-19 2023-04-18 深圳市华星光电半导体显示技术有限公司 一种显示面板以及电子装置
US11631704B2 (en) * 2020-04-21 2023-04-18 Sharp Kabushiki Kaisha Active matrix substrate and display device
JP2021192406A (ja) * 2020-06-05 2021-12-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN115206995A (zh) * 2021-04-09 2022-10-18 株式会社日本显示器 显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015052991A1 (ja) * 2013-10-09 2015-04-16 シャープ株式会社 半導体装置およびその製造方法
JP2015119175A (ja) * 2013-11-15 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP2015144251A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016066739A (ja) * 2014-09-25 2016-04-28 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
JP2016076623A (ja) * 2014-10-07 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP2017054124A (ja) * 2015-09-11 2017-03-16 株式会社半導体エネルギー研究所 表示装置およびその作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
WO2011010544A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015109315A (ja) 2013-12-03 2015-06-11 出光興産株式会社 薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置
JP2016057547A (ja) * 2014-09-11 2016-04-21 シャープ株式会社 Ｍｅｍｓディスプレイおよびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015052991A1 (ja) * 2013-10-09 2015-04-16 シャープ株式会社 半導体装置およびその製造方法
JP2015119175A (ja) * 2013-11-15 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP2015144251A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016066739A (ja) * 2014-09-25 2016-04-28 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
JP2016076623A (ja) * 2014-10-07 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP2017054124A (ja) * 2015-09-11 2017-03-16 株式会社半導体エネルギー研究所 表示装置およびその作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020184533A1 (ja) * 2019-03-11 2020-09-17
WO2020184533A1 (ja) * 2019-03-11 2020-09-17 株式会社ジャパンディスプレイ 表示装置及び半導体装置
JP7370375B2 (ja) 2019-03-11 2023-10-27 株式会社ジャパンディスプレイ 表示装置及び半導体装置

Also Published As

Publication number Publication date
CN110521003A (zh) 2019-11-29
CN110521003B (zh) 2023-06-09
US11038001B2 (en) 2021-06-15
US20200020756A1 (en) 2020-01-16

Similar Documents

Publication Publication Date Title
WO2018180723A1 (ja) アクティブマトリクス基板およびその製造方法
KR101790176B1 (ko) 어레이 기판의 제조방법
US9613990B2 (en) Semiconductor device and method for manufacturing same
WO2017065199A1 (ja) 半導体装置およびその製造方法
US11551629B2 (en) Active matrix substrate, liquid crystal display device, and organic EL display device
US9368523B2 (en) Semiconductor device, method for manufacturing semiconductor device, and display device
US20200089069A1 (en) Active matrix substrate and method for manufacturing the same
US11145679B2 (en) Method for manufacturing active matrix board
US20190296050A1 (en) Active matrix substrate and method for manufacturing same
US20190243194A1 (en) Active matrix substrate and method for manufacturing same
US20230307465A1 (en) Active matrix substrate and method for manufacturing same
US11721704B2 (en) Active matrix substrate
US20210013238A1 (en) Active matrix substrate and method for manufacturing same
US11569324B2 (en) Active matrix substrate and method for manufacturing same
US20150048360A1 (en) Semiconductor device and semiconductor device manufacturing method
US20220181356A1 (en) Active matrix substrate and method for manufacturing same
JP7471075B2 (ja) アクティブマトリクス基板およびその製造方法
US20230178561A1 (en) Active matrix substrate and method for manufacturing same
US11791345B2 (en) Active matrix substrate and method for manufacturing same
JP7461988B2 (ja) アクティブマトリクス基板および表示装置
US11817459B2 (en) Active matrix substrate and manufacturing method thereof
US20230135065A1 (en) Active matrix substrate
US20230075289A1 (en) Active matrix substrate and method for manufacturing same
WO2023090264A1 (ja) アクティブマトリクス基板および液晶表示装置
JP2023081048A (ja) アクティブマトリクス基板、液晶表示装置およびアクティブマトリクス基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18777542

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18777542

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP