JP2015109315A - 薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置 - Google Patents
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Abstract
【課題】寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、安定性や信頼性などに優れた薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置を提供する。【解決手段】薄膜トランジスタ１は、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣに対する、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比が、０．００００１≰（ＳＲＦＣ／ＳＲＢＣ）≰０．１であり、ＳＲＦＣに対する、ソース領域２２の広がり抵抗の平均値ＳＲＳの比が、０．０００１≰（ＳＲＳ／ＳＲＦＣ）≰１であり、ＳＲＦＣに対する、ドレイン領域２４の広がり抵抗の平均値ＳＲＤの比が、０．０００１≰（ＳＲＤ／ＳＲＦＣ）≰１である。【選択図】図１
Description
本発明は、薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置に関する。特に、自己整合型トップゲート構造であり、チャネルとして酸化物半導体層を有した薄膜トランジスタ（ＴＦＴ）などに関する。
電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
特に近年は表示装置のめざましい発展に伴って、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の表示装置のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。
特に近年は表示装置のめざましい発展に伴って、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の表示装置のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。
上記薄膜トランジスタの材料としては、シリコン半導体が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子、集積回路用素子等には、シリコン単結晶が用いられ、液晶駆動用素子等には、大面積化の要求からアモルファスシリコンが用いられている。
ただし、結晶性シリコン系薄膜は、結晶化を図る際に、例えば８００℃以上の高温が必要であり、ガラス基板上や有機物基板上への構成が困難であった。このため、結晶性シリコン系薄膜は、シリコンウェハーや石英等の耐熱性の高い高価な基板上にしか成膜できないばかりか、製造に際して多大なエネルギーと工程数を要する等の短所があった。
また、結晶性シリコン系薄膜を用いたＴＦＴの素子構成はトップゲート型に限定されるため、マスク枚数の削減等のコストダウンが困難であった。
また、結晶性シリコン系薄膜を用いたＴＦＴの素子構成はトップゲート型に限定されるため、マスク枚数の削減等のコストダウンが困難であった。
一方、比較的低温で形成可能な非晶性シリコン半導体（アモルファスシリコン）は、結晶性シリコン系薄膜に比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できないおそれがある。
現在、表示装置を駆動させるスイッチング素子としては、シリコン系半導体膜を用いた素子が主流を占めている。これは、シリコン薄膜の安定性、加工性の良さに加え、スイッチング速度が速い等、種々の性能が良好なためである。そして、このようなシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ）法により製造されている。
従来の薄膜トランジスタ（ＴＦＴ）は、例えばガラス等の基板上にゲ−ト電極、ゲ−ト絶縁層、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体層、ソ−ス及びドレイン電極をこの順に積層した逆スタガ構造を有する。この構造を有するＴＦＴは、イメージセンサーを始め、大面積デバイスの分野において、アクティブマトリスク型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。しかし、フラットパネルディスプレイの高機能化に伴い、薄膜トランジスタのさらなる高速化が求められている。
このような状況下、特許文献１ではシリコン系半導体薄膜よりも安定性が優れる、金属酸化物を用いた酸化物半導体薄膜を開示している。
このような状況下、特許文献１ではシリコン系半導体薄膜よりも安定性が優れる、金属酸化物を用いた酸化物半導体薄膜を開示している。
しかしながら、上記金属酸化物からなる透明半導体薄膜は、特に酸化亜鉛を高温で結晶化してなる透明半導体薄膜は、低い電界効果移動度（１ｃｍ２／Ｖ・ｓｅｃ程度）、低いｏｎ−ｏｆｆ比、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等の欠点を有し、工業的な実用化が困難であった。これら欠点に加えて、金属酸化物からなる透明半導体薄膜は、耐薬品性が劣る、ウェットエッチングが困難、成膜時に高い圧力が必要、７００℃以上の高温処理が必要等の製造プロセスや使用環境にも制限があった。
また、金属酸化物からなる透明半導体膜は、ボトムゲート構成での電解移動度等のＴＦＴ性能が低く、性能を上げるためにトップゲート構成で膜厚を５０ｎｍ以上にする必要があった。
また、金属酸化物からなる透明半導体膜は、ボトムゲート構成での電解移動度等のＴＦＴ性能が低く、性能を上げるためにトップゲート構成で膜厚を５０ｎｍ以上にする必要があった。
特許文献２では、酸化インジウム、酸化ガリウム及び酸化亜鉛からなる非晶質酸化物半導体層、及び酸化インイジウム及び酸化亜鉛からなる非晶質酸化物半導体層を作製し、薄膜トランジスタを駆動させる方法を開示している。
一般に酸化物結晶の電子移動度が金属イオンのｓ軌道の重なりが大きくなるほど大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／Ｖｓの大きな電子移動度を持つ。さらに、酸化物では、酸素と金属イオンとがイオン結合しているために、化学結合の方向性がなく、結合の方向が不均一な非晶質状態でも、結晶状態の移動度に近い電子移動度を有することが可能となる。このことから、シリコン系半導体と異なり金属酸化物は非晶質でも電界効果移動度の高いトランジスタを作ることが可能である。これらの点を利用し酸化インジウム、酸化ガリウム及び酸化亜鉛からなる結晶質・非晶質の金属酸化物を用いた様々な半導体デバイスや、それを用いた回路等が検討されている。
一般に酸化物結晶の電子移動度が金属イオンのｓ軌道の重なりが大きくなるほど大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／Ｖｓの大きな電子移動度を持つ。さらに、酸化物では、酸素と金属イオンとがイオン結合しているために、化学結合の方向性がなく、結合の方向が不均一な非晶質状態でも、結晶状態の移動度に近い電子移動度を有することが可能となる。このことから、シリコン系半導体と異なり金属酸化物は非晶質でも電界効果移動度の高いトランジスタを作ることが可能である。これらの点を利用し酸化インジウム、酸化ガリウム及び酸化亜鉛からなる結晶質・非晶質の金属酸化物を用いた様々な半導体デバイスや、それを用いた回路等が検討されている。
さらに、良好なＴＦＴ特性を得るために、ＴＦＴの構造の改良に関する研究が行なわれており、先行技術としては、例えば下記非特許文献１に記載されたものが挙げられる。この非特許文献１には、製造プロセスによる処理とＴＦＴの改良により、自己整合型トップゲート構造の作製を可能とし、寄生容量低減等の特性の向上を実現する技術が記載されている。
すなわち、下記非特許文献１に記載の技術は、基板上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜後、パターニングを行い、その後、Ｎ２Ｏプラズマ処理を行う。その上にゲート絶縁層およびゲート電極膜を、この順に積層形成後、パターニング処理を行う。その後、ＡｒもしくはＮＨ３プラズマ処理を行い、ゲート絶縁層とゲート電極膜が積層していないＩｎ−Ｇａ−Ｚｎ−Ｏ膜を還元させて低抵抗層（ソース領域及びドレイン領域）を生成する。次に、保護絶縁層を形成後、この保護絶縁層にコンタクトホールを開けて、ソース電極及びドレイン電極用の膜を形成し、適切なパターニング処理を行う。このようにして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を用いた自己整合型トップゲート構造の薄膜トランジスタが製造される。
この従来技術においては、ゲート電極とソース電極及びドレイン電極とが上下方向にオーバーラップする領域（コンデンサとして機能する電極対向領域）がないことから、寄生容量を低減することができ、寄生容量の面内ばらつきが引き起こす輝度ムラや、高速応答性に対する悪影響を低減することができる。
Ｊａｅ ＣｈｕｌＰａｒｋ, ｅｔ ａｌ , ＩＥＤＭ０９―１９１, ８．４ （２００９）
特許文献１、特許文献２、及び非特許文献１では、自己整合型トップゲート構造のＴＦＴの製造において、酸化物半導体成膜後に形成するゲート絶縁層をＣＶＤにより製膜する時に、隣接する酸化物半導体がＳｉＨ４などにより還元される。この還元プロセスによって、酸化物半導体は、容易に導電膜化する。このため、酸化物半導体成膜後に、酸化物半導体は、Ｎ２Ｏプラズマ処理等によって酸化処理が施され、導電膜化を防いでいた。
しかしながら、プラズマ処理を行うことによって、キャリアの伝導パスとなるゲート絶縁層の直下の酸化物半導体層の部分（深さが１０ｎｍ程度の部分）が、過剰に酸化され高抵抗化し、かつプラズマのダメージが残る。これにより、酸化物半導体は、移動度が低下したり、素子特性の面内ばらつきが発生するといった問題があった。
また、酸化物半導体とソース電極又はドレイン電極との間の接触抵抗が大きくなることによる移動度の低下、又は、酸化物半導体のドレイン端への電界集中によるインパクトイオン化若しくは発熱などによる信頼性の悪化といった問題があった。
しかしながら、プラズマ処理を行うことによって、キャリアの伝導パスとなるゲート絶縁層の直下の酸化物半導体層の部分（深さが１０ｎｍ程度の部分）が、過剰に酸化され高抵抗化し、かつプラズマのダメージが残る。これにより、酸化物半導体は、移動度が低下したり、素子特性の面内ばらつきが発生するといった問題があった。
また、酸化物半導体とソース電極又はドレイン電極との間の接触抵抗が大きくなることによる移動度の低下、又は、酸化物半導体のドレイン端への電界集中によるインパクトイオン化若しくは発熱などによる信頼性の悪化といった問題があった。
本発明は、上記事情に鑑み提案されたものであり、寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、安定性や信頼性などに優れた薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置の提供を目的とする。
上記目的を達成するため、本発明の薄膜トランジスタは、
基板上に形成された、ソース領域、チャネル領域及びドレイン領域を有する酸化物半導体層と、
前記チャネル領域上に形成された、水素原子を含むゲート絶縁層と、
前記チャネル領域の上方であって、前記ゲート絶縁層上に形成されたゲート電極と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に形成された、水素原子を含む保護絶縁層と、
前記ソース領域と接続されたソース電極と、
前記ドレイン領域と接続されたドレイン電極と
を備え、
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含み、
前記チャネル領域において、前記基板側の端面から内側に距離５ｎｍまでの領域をバックチャネル領域とし、前記チャネル領域において、前記ゲート絶縁層側の端面から内側に距離５ｎｍまでの領域をフロントチャネル領域としたとき、前記バックチャネル領域の広がり抵抗の平均値ＳＲＢＣに対する、前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣの比（ＳＲＦＣ／ＳＲＢＣ）が、
０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ソース領域の広がり抵抗の平均値ＳＲＳの比（ＳＲＳ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ドレイン領域の広がり抵抗の平均値ＳＲＤの比（ＳＲＤ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１
であり、
前記ゲート絶縁層が、前記ゲート電極によって自己整合されている構成としてある。
基板上に形成された、ソース領域、チャネル領域及びドレイン領域を有する酸化物半導体層と、
前記チャネル領域上に形成された、水素原子を含むゲート絶縁層と、
前記チャネル領域の上方であって、前記ゲート絶縁層上に形成されたゲート電極と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に形成された、水素原子を含む保護絶縁層と、
前記ソース領域と接続されたソース電極と、
前記ドレイン領域と接続されたドレイン電極と
を備え、
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含み、
前記チャネル領域において、前記基板側の端面から内側に距離５ｎｍまでの領域をバックチャネル領域とし、前記チャネル領域において、前記ゲート絶縁層側の端面から内側に距離５ｎｍまでの領域をフロントチャネル領域としたとき、前記バックチャネル領域の広がり抵抗の平均値ＳＲＢＣに対する、前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣの比（ＳＲＦＣ／ＳＲＢＣ）が、
０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ソース領域の広がり抵抗の平均値ＳＲＳの比（ＳＲＳ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ドレイン領域の広がり抵抗の平均値ＳＲＤの比（ＳＲＤ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１
であり、
前記ゲート絶縁層が、前記ゲート電極によって自己整合されている構成としてある。
また、本発明の薄膜トランジスタの製造方法は、
基板に、スパッタリング法によって酸化物半導体層を成膜し、所定の形状に形成する酸化物半導体層の形成工程と、
前記酸化物半導体層に対して、酸素雰囲気中で加熱処理を行う酸化物半導体層の加熱処理工程と、
前記基板及び前記酸化物半導体層の上に、前駆体に水素原子を含むＣＶＤ法によってゲート絶縁層を積層するゲート絶縁層の積層工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極の形成工程と、
前記ゲート電極をマスクとし、前記ゲート絶縁層をパターニングするゲート絶縁層の形成工程と、
前記酸化物半導体層における前記ゲート絶縁層及び前記ゲート電極が形成されていない領域に、プラズマ処理、又は、真空中のアニールを施すプラズマ処理又はアニール工程と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に、前駆体に水素原子を含むＣＶＤ法によって保護絶縁層を成膜する保護絶縁層の成膜工程と、
前記保護絶縁層に、一対のコンタクトホールを形成するコンタクトホールの形成工程と、
前記保護絶縁層、前記コンタクトホールにより露出した前記ソース領域、及び、前記コンタクトホールにより露出した前記ドレイン領域の上に、電極層を成膜し、該電極層をパターニングすることにより、ソース電極及びドレイン電極を形成するソース電極及びドレイン電極の形成工程と
を有する方法としてある。
基板に、スパッタリング法によって酸化物半導体層を成膜し、所定の形状に形成する酸化物半導体層の形成工程と、
前記酸化物半導体層に対して、酸素雰囲気中で加熱処理を行う酸化物半導体層の加熱処理工程と、
前記基板及び前記酸化物半導体層の上に、前駆体に水素原子を含むＣＶＤ法によってゲート絶縁層を積層するゲート絶縁層の積層工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極の形成工程と、
前記ゲート電極をマスクとし、前記ゲート絶縁層をパターニングするゲート絶縁層の形成工程と、
前記酸化物半導体層における前記ゲート絶縁層及び前記ゲート電極が形成されていない領域に、プラズマ処理、又は、真空中のアニールを施すプラズマ処理又はアニール工程と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に、前駆体に水素原子を含むＣＶＤ法によって保護絶縁層を成膜する保護絶縁層の成膜工程と、
前記保護絶縁層に、一対のコンタクトホールを形成するコンタクトホールの形成工程と、
前記保護絶縁層、前記コンタクトホールにより露出した前記ソース領域、及び、前記コンタクトホールにより露出した前記ドレイン領域の上に、電極層を成膜し、該電極層をパターニングすることにより、ソース電極及びドレイン電極を形成するソース電極及びドレイン電極の形成工程と
を有する方法としてある。
また、本発明の表示装置は、上記の電界効果型トランジスタを備える構成としてある。
また、本発明の半導体装置は、上記の電界効果型トランジスタを備える構成としてある。
また、本発明の酸化物半導体層は、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含む酸化物半導体層であって、
活性領域において、電界が付与される側の端面から内側に距離５ｎｍまでの領域を電界付与側領域とし、活性領域において、電界が付与される側の反対側の端面から内側に所定距離までの領域を反電界付与側領域としたとき、前記反電界付与側領域の広がり抵抗の平均値ＳＲＢに対する、前記電界付与側領域の広がり抵抗の平均値ＳＲＦの比（ＳＲＦ／ＳＲＢ）が、
０．００００１≦（ＳＲＦ／ＳＲＢ）≦０．１
である構成としてある。
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含む酸化物半導体層であって、
活性領域において、電界が付与される側の端面から内側に距離５ｎｍまでの領域を電界付与側領域とし、活性領域において、電界が付与される側の反対側の端面から内側に所定距離までの領域を反電界付与側領域としたとき、前記反電界付与側領域の広がり抵抗の平均値ＳＲＢに対する、前記電界付与側領域の広がり抵抗の平均値ＳＲＦの比（ＳＲＦ／ＳＲＢ）が、
０．００００１≦（ＳＲＦ／ＳＲＢ）≦０．１
である構成としてある。
本発明の薄膜トランジスタによれば、寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、安定性や信頼性などを向上させることができる。
また、本発明の薄膜トランジスタの製造方法によれば、上記の薄膜トランジスタを効率よく製造することができる。
また、本発明の表示装置によれば、上記の薄膜トランジスタによって、画像品質や耐久性などを向上させることができる。
また、本発明の半導体デバイスによれば、上記の薄膜トランジスタによって、高速性、安定性、均一性、再現性、耐久性などを向上させることができる。
さらに、本発明の酸化物半導体層によれば、該酸化物半導体層をトランジスタに用いると、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、安定性や信頼性などを向上させることができる。
また、本発明の薄膜トランジスタの製造方法によれば、上記の薄膜トランジスタを効率よく製造することができる。
また、本発明の表示装置によれば、上記の薄膜トランジスタによって、画像品質や耐久性などを向上させることができる。
また、本発明の半導体デバイスによれば、上記の薄膜トランジスタによって、高速性、安定性、均一性、再現性、耐久性などを向上させることができる。
さらに、本発明の酸化物半導体層によれば、該酸化物半導体層をトランジスタに用いると、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、安定性や信頼性などを向上させることができる。
［薄膜トランジスタ及びその製造方法の一実施形態］
以下では、本発明である薄膜トランジスタ及びその製造方法の実施の形態について図面を用いて詳細に説明する。
ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下では、本発明である薄膜トランジスタ及びその製造方法の実施の形態について図面を用いて詳細に説明する。
ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図１は、本発明の一実施形態にかかる薄膜トランジスタの概略図であり、（ａ）は断面図を示しており、（ｂ）は要部の拡大断面図を示している。
図１において、本実施形態の薄膜トランジスタ１は、基板２１、酸化物半導体層３０、ゲート絶縁層２５、ゲート電極２６、保護絶縁層２７、ソース電極２８及びドレイン電極２９などを備えている。
この薄膜トランジスタ１は、自己整合型トップゲート構造を有している。すなわち、ゲート電極２６は、酸化物半導体層３０の上方に形成されており、また、後述するように、ゲート絶縁層２５が、ゲート電極２６によって自己整合されている。
まず、薄膜トランジスタ１の製造方法について説明する。
図１において、本実施形態の薄膜トランジスタ１は、基板２１、酸化物半導体層３０、ゲート絶縁層２５、ゲート電極２６、保護絶縁層２７、ソース電極２８及びドレイン電極２９などを備えている。
この薄膜トランジスタ１は、自己整合型トップゲート構造を有している。すなわち、ゲート電極２６は、酸化物半導体層３０の上方に形成されており、また、後述するように、ゲート絶縁層２５が、ゲート電極２６によって自己整合されている。
まず、薄膜トランジスタ１の製造方法について説明する。
＜薄膜トランジスタの製造方法＞
図２は、本発明の一実施形態にかかる薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図３は、本発明の一実施形態にかかる薄膜トランジスタの製造方法を説明するための概略断面図を示している。
図２は、本発明の一実施形態にかかる薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図３は、本発明の一実施形態にかかる薄膜トランジスタの製造方法を説明するための概略断面図を示している。
（酸化物半導体層の形成工程）
図２において、先ず、絶縁性の基板２１の上面に酸化物半導体層３０を形成する（ステップＳ１）。すなわち、基板２１の上面に酸化物半導体層３０を成膜し、次に、図３（ａ）に示すように酸化物半導体層３０を所定の形状にパターニングする。なお、所定の形状は、通常、ほぼ矩形状であるが、特に限定されるものではない。
図２において、先ず、絶縁性の基板２１の上面に酸化物半導体層３０を形成する（ステップＳ１）。すなわち、基板２１の上面に酸化物半導体層３０を成膜し、次に、図３（ａ）に示すように酸化物半導体層３０を所定の形状にパターニングする。なお、所定の形状は、通常、ほぼ矩形状であるが、特に限定されるものではない。
ここで、好ましくは、酸化物半導体層３０は、厚さが１０ｎｍ以上であることよい。このようにすると、ほぼ均一な厚さを有する酸化物半導体層３０を得ることができる。
なお、上記の数値限定の理由は、酸化物半導体層３０の厚さが１０ｎｍ未満であると、酸化物半導体層３０を成膜する際、膜が島状に形成され、膜中に酸化物半導体層３０が存在しない部分が生じる場合があったり、成膜の面積が大きくなると（たとえば、Ｇ１サイズより大きくなると）、ほぼ均一な厚さを有する薄膜を得ることが困難となる場合があるからである。
なお、上記の数値限定の理由は、酸化物半導体層３０の厚さが１０ｎｍ未満であると、酸化物半導体層３０を成膜する際、膜が島状に形成され、膜中に酸化物半導体層３０が存在しない部分が生じる場合があったり、成膜の面積が大きくなると（たとえば、Ｇ１サイズより大きくなると）、ほぼ均一な厚さを有する薄膜を得ることが困難となる場合があるからである。
また、酸化物半導体層３０は、スパッタリング法によって成膜される。
このスパッタリング方法は、通常、プラズマ活性の低いＤＣスパッタリングであり、ＤＣスパッタリングによれば、大面積に成膜でき、かつ、成膜速度も速いので、生産性などを向上させることができる。
なお、スパッタリング方法は、上記のＤＣスパッタリングに限定されるものではなく、例えば、周波数１０ＭＨｚ以下の高周波スパッタリングやパルススパッタリングなどであってもよい。
また、酸化物半導体層３０の材料については、後述する。
このスパッタリング方法は、通常、プラズマ活性の低いＤＣスパッタリングであり、ＤＣスパッタリングによれば、大面積に成膜でき、かつ、成膜速度も速いので、生産性などを向上させることができる。
なお、スパッタリング方法は、上記のＤＣスパッタリングに限定されるものではなく、例えば、周波数１０ＭＨｚ以下の高周波スパッタリングやパルススパッタリングなどであってもよい。
また、酸化物半導体層３０の材料については、後述する。
また、好ましくは、成膜を行った際の酸化物半導体層３０の比抵抗は、１．０×１０１Ωｃｍ以上１．０×１０１０Ωｃｍ以下であることよい。このようにすると、バックチャネル領域２３２の比抵抗を小さな値（たとえば、たとえば、１．０×１０１Ωｃｍ以上１．０×１０１０Ωｃｍ以下）とすることができ、ＴＦＴ駆動時のＯＦＦ状態のリーク電流を減らし、高いｏｎ−ｏｆｆ比を得ることができる。
なお、上記の数値限定の理由は、成膜を行った際の（すなわち、成膜を行い、次工程に入る前の）比抵抗を１．０×１０１Ωｃｍ以上とすることで、基板２１側の抵抗値を下げることができ、ＴＦＴ駆動時のＯＦＦ状態のリーク電流を減らし、高いｏｎ-ｏｆｆ比を得ることができるからである。また、成膜を行い、次工程に入る前の比抵抗が１．０×１０１０Ωｃｍを超えると、半導体としての特性を発揮することがほぼ困難になるからである。
また、比抵抗とは、膜全体の抵抗値といった意味であり、後述する広がり抵抗の平均値とは、膜中の局所的な領域の抵抗値といった意味である。
なお、上記の数値限定の理由は、成膜を行った際の（すなわち、成膜を行い、次工程に入る前の）比抵抗を１．０×１０１Ωｃｍ以上とすることで、基板２１側の抵抗値を下げることができ、ＴＦＴ駆動時のＯＦＦ状態のリーク電流を減らし、高いｏｎ-ｏｆｆ比を得ることができるからである。また、成膜を行い、次工程に入る前の比抵抗が１．０×１０１０Ωｃｍを超えると、半導体としての特性を発揮することがほぼ困難になるからである。
また、比抵抗とは、膜全体の抵抗値といった意味であり、後述する広がり抵抗の平均値とは、膜中の局所的な領域の抵抗値といった意味である。
また、成膜時の系内雰囲気として、雰囲気ガス（すなわち、ガスの種類）や圧力などが挙げられ、好ましくは、Ｏ２分圧を１×１０−３〜１×１００Ｐａとするとよく、より好ましくは、Ｏ２分圧を５×１０−３〜１×１０−１Ｐａとするとよい。このようにすると、キャリア濃度を効果的に減少させることができる。
なお、成膜を行った際の酸化物半導体層３０の比抵抗が、上記指定の範囲内であればよく、雰囲気ガスや圧力などは、上記に限定されるものではない。
なお、成膜を行った際の酸化物半導体層３０の比抵抗が、上記指定の範囲内であればよく、雰囲気ガスや圧力などは、上記に限定されるものではない。
また、好ましくは、背圧は、通常３×１０−４Ｐａ以下であるとよく、より好ましくは１×１０−４Ｐａ以下であるとよい。このようにすると、雰囲気ガス中の不純物元素の影響によって、基板２１と酸化物半導体層３０との密着性が低下するといった不具合を抑制することができる。
また、スパッタリング時の成膜圧力は、プラズマが安定して放電できる範囲であれば特に限定されないが、好ましくは、０．１〜５．０Ｐａである。
なお、上記の背圧とは、アルゴン、酸素、水等を導入する前の真空度をいい、成膜圧力とは、アルゴン、酸素、水等を導入後のスパッタ開始時の圧力をいう。
また、スパッタリング時の成膜圧力は、プラズマが安定して放電できる範囲であれば特に限定されないが、好ましくは、０．１〜５．０Ｐａである。
なお、上記の背圧とは、アルゴン、酸素、水等を導入する前の真空度をいい、成膜圧力とは、アルゴン、酸素、水等を導入後のスパッタ開始時の圧力をいう。
（酸化物半導体層の加熱処理工程）
次に、酸化物半導体層３０に対して酸素雰囲気中で加熱処理を行う（ステップＳ２）。
ここで、好ましくは、加熱処理を行う環境は、大気中、酸素中、酸素添加窒素ガス雰囲気中、酸素添加希ガス雰囲気中、又は、酸素添加不活性ガス雰囲気中などの酸素雰囲気中であるとよい。この処理を行うことによって、化学結合していない格子間酸素は脱離し、金属と酸素の結合が強化され、後述するプラズマ処理のダメージを受けにくくなる。
なお、加熱処理装置は特に限定されないが、ランプアニール装置（ＬＡ；Ｌａｍｐ Ａｎｎｅａｌｅｒ）、急速熱アニール装置（ＲＴＡ；Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌｅｒ）、又はレーザーアニール装置を用いることができる。
次に、酸化物半導体層３０に対して酸素雰囲気中で加熱処理を行う（ステップＳ２）。
ここで、好ましくは、加熱処理を行う環境は、大気中、酸素中、酸素添加窒素ガス雰囲気中、酸素添加希ガス雰囲気中、又は、酸素添加不活性ガス雰囲気中などの酸素雰囲気中であるとよい。この処理を行うことによって、化学結合していない格子間酸素は脱離し、金属と酸素の結合が強化され、後述するプラズマ処理のダメージを受けにくくなる。
なお、加熱処理装置は特に限定されないが、ランプアニール装置（ＬＡ；Ｌａｍｐ Ａｎｎｅａｌｅｒ）、急速熱アニール装置（ＲＴＡ；Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌｅｒ）、又はレーザーアニール装置を用いることができる。
（ゲート絶縁層の積層工程）
次に、図３（ｂ）に示すように、基板２１及び酸化物半導体層３０の上に、ゲート絶縁層２５０を積層する（ステップＳ３）。ここで、ゲート絶縁層２５０の材料は、特に限定されるものではなく、たとえば、一般に用いられている材料を任意に選択できる。
すなわち、ゲート絶縁層２５０の材料として、例えば、ＳｉＯ２，ＳｉＮｘ，ＳｉＯＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等の化合物が挙げられる。これらのなかでも、好ましくは、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３であるよく、より好ましくは、ＳｉＯ２、ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。
次に、図３（ｂ）に示すように、基板２１及び酸化物半導体層３０の上に、ゲート絶縁層２５０を積層する（ステップＳ３）。ここで、ゲート絶縁層２５０の材料は、特に限定されるものではなく、たとえば、一般に用いられている材料を任意に選択できる。
すなわち、ゲート絶縁層２５０の材料として、例えば、ＳｉＯ２，ＳｉＮｘ，ＳｉＯＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等の化合物が挙げられる。これらのなかでも、好ましくは、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３であるよく、より好ましくは、ＳｉＯ２、ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。
なお、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。
また、ゲート絶縁層２５０は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって積層される。
ここで、好ましくは、ＣＶＤ法において、ゲート絶縁層２５０は、前駆体に水素原子を含むとよい。すなわち、酸化物半導体層３０の上にゲート絶縁層２５０を積層した際の（すなわち、積層を行い、次工程に入る前の）、ゲート絶縁層２５０における平均水素原子濃度を、１０１７ｃｍ−３以上１０２２ｃｍ−３未満とするとよい。このようにすると、ゲート絶縁層２５０内の水素原子が酸化物半導体層３０の表面（上面）から内部へ浸透し、水素原子濃度は、酸化物半導体層３０の膜厚方向に順次減少する。そして、酸化物半導体層３０において、水素原子はドナーとして振る舞うため、広がり抵抗の平均値は、ゲート絶縁層２５０の側から膜厚方向に（すなわち、図３においては、上から下に向かって）、順次上昇する。
そして、後述する０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１を実現することができる。
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって積層される。
ここで、好ましくは、ＣＶＤ法において、ゲート絶縁層２５０は、前駆体に水素原子を含むとよい。すなわち、酸化物半導体層３０の上にゲート絶縁層２５０を積層した際の（すなわち、積層を行い、次工程に入る前の）、ゲート絶縁層２５０における平均水素原子濃度を、１０１７ｃｍ−３以上１０２２ｃｍ−３未満とするとよい。このようにすると、ゲート絶縁層２５０内の水素原子が酸化物半導体層３０の表面（上面）から内部へ浸透し、水素原子濃度は、酸化物半導体層３０の膜厚方向に順次減少する。そして、酸化物半導体層３０において、水素原子はドナーとして振る舞うため、広がり抵抗の平均値は、ゲート絶縁層２５０の側から膜厚方向に（すなわち、図３においては、上から下に向かって）、順次上昇する。
そして、後述する０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１を実現することができる。
（ゲート電極の形成工程）
次に、ゲート絶縁層２５０上にゲート電極層２６０を成膜し（図３（ｃ）参照）、図３（ｄ）に示すように、該ゲート電極層２６０をパターニングすることによりゲート電極２６を形成する（ステップＳ４）。
次に、ゲート絶縁層２５０上にゲート電極層２６０を成膜し（図３（ｃ）参照）、図３（ｄ）に示すように、該ゲート電極層２６０をパターニングすることによりゲート電極２６を形成する（ステップＳ４）。
（ゲート絶縁層の形成工程）
次に、図３（ｄ）に示すように、ゲート電極２６をマスクとし、上記ゲート絶縁層２５０をパターニングし、ゲート絶縁層２５を形成する（ステップＳ５）。すなわち、ゲート絶縁層２５は、ゲート電極２６によって自己整合されており、上方から見たゲート電極２６の外形は、ゲート絶縁層２５の外形とほぼ同じである。
次に、図３（ｄ）に示すように、ゲート電極２６をマスクとし、上記ゲート絶縁層２５０をパターニングし、ゲート絶縁層２５を形成する（ステップＳ５）。すなわち、ゲート絶縁層２５は、ゲート電極２６によって自己整合されており、上方から見たゲート電極２６の外形は、ゲート絶縁層２５の外形とほぼ同じである。
（プラズマ処理又はアニール工程）
次に、酸化物半導体層３０におけるゲート絶縁層２５及びゲート電極２６が形成されていない領域に、Ａｒ又はＮＨ３等を用いたプラズマ処理、あるいは真空中のアニールを施す（ステップＳ６）。
ここで、プラズマ処理やアニールを施すことによって、酸化物半導体層３０においてゲート絶縁層２５及びゲート電極２６が形成されていない領域（すなわち、ソース領域２２及びドレイン領域２４）に、ゲート絶縁層２５内の水素原子が拡散する、あるいは、酸素が脱離して酸素空孔が生成する。これによって、ソース領域２２及びドレイン領域２４は、キャリア濃度が上昇して抵抗値が減少し、導電体として機能することができる。すなわち、後述する０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１、及び、０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１を実現することができる。
次に、酸化物半導体層３０におけるゲート絶縁層２５及びゲート電極２６が形成されていない領域に、Ａｒ又はＮＨ３等を用いたプラズマ処理、あるいは真空中のアニールを施す（ステップＳ６）。
ここで、プラズマ処理やアニールを施すことによって、酸化物半導体層３０においてゲート絶縁層２５及びゲート電極２６が形成されていない領域（すなわち、ソース領域２２及びドレイン領域２４）に、ゲート絶縁層２５内の水素原子が拡散する、あるいは、酸素が脱離して酸素空孔が生成する。これによって、ソース領域２２及びドレイン領域２４は、キャリア濃度が上昇して抵抗値が減少し、導電体として機能することができる。すなわち、後述する０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１、及び、０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１を実現することができる。
ここで、上述したように、ゲート絶縁層２５は、ゲート電極２６によって自己整合されているので、上方から見ると、ゲート電極２６の外形に、ソース領域２２及びドレイン領域２４が接している。すなわち、上記によって得られたコプラナー構造の薄膜トランジスタ１は、ゲート電極２６とソース領域２２とが上下方向にオーバーラップする領域がなく、また、ゲート電極２６とドレイン領域２４とが上下方向にオーバーラップする領域がない。すなわち、コンデンサとして機能する電極対向領域がないことから、寄生容量を低減することができる。したがって、寄生容量の面内ばらつきが引き起こす輝度ムラや、高速応答性に対する悪影響を低減することができる。
なお、コプラナー構造とは、酸化物半導体層３０において、ソース領域２２がチャネル領域２３に隣接し、ドレイン領域２４がチャネル領域２３に隣接している構造といった意味である。
なお、コプラナー構造とは、酸化物半導体層３０において、ソース領域２２がチャネル領域２３に隣接し、ドレイン領域２４がチャネル領域２３に隣接している構造といった意味である。
（保護絶縁層の成膜工程）
次に、図３（ｅ）に示すように、基板２１、ソース領域２２、ドレイン領域２４及びゲート電極２６上に、これらを覆うように、保護絶縁層２７を成膜する（ステップＳ７）。
ここで、好ましくは、保護絶縁層２７は、酸素透過性絶縁膜（酸素透過性を有する絶縁膜）であり、かつ、該酸素透過性絶縁膜が、ソース領域２２及びドレイン領域２４と接しているとよい。
なお、酸素透過性絶縁膜として、例えば、ＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＳｉＮｘ等の酸化物絶縁膜が挙げられる。これらのなかでも、好ましくは、ＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＳｉＮｘであるとよく、より好ましくは、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３であるとよく、特に好ましくはＳｉＯ２，ＳｉＮｘであるとよい。上記の酸素透過性絶縁膜は、プラズマＣＶＤ法又はスパッタリング法を用いて形成する。
次に、図３（ｅ）に示すように、基板２１、ソース領域２２、ドレイン領域２４及びゲート電極２６上に、これらを覆うように、保護絶縁層２７を成膜する（ステップＳ７）。
ここで、好ましくは、保護絶縁層２７は、酸素透過性絶縁膜（酸素透過性を有する絶縁膜）であり、かつ、該酸素透過性絶縁膜が、ソース領域２２及びドレイン領域２４と接しているとよい。
なお、酸素透過性絶縁膜として、例えば、ＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＳｉＮｘ等の酸化物絶縁膜が挙げられる。これらのなかでも、好ましくは、ＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆ２Ｏ３，ＳｉＮｘであるとよく、より好ましくは、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３であるとよく、特に好ましくはＳｉＯ２，ＳｉＮｘであるとよい。上記の酸素透過性絶縁膜は、プラズマＣＶＤ法又はスパッタリング法を用いて形成する。
また、保護絶縁層２７は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって積層されるとよい。
ここで、好ましくは、ＣＶＤ法において、保護絶縁層２７は、前駆体に水素原子を含むとよい。すなわち、ソース領域２２及びドレイン領域２４の上に保護絶縁層２７を積層した際の（すなわち、積層を行い、次工程に入る前の）、保護絶縁層２７における平均水素原子濃度を、１０１７ｃｍ−３以上１０２２ｃｍ−３未満とするとよい。このようにすると、保護絶縁層２７内の水素原子が保護絶縁層２７とソース領域２２とが接触している面から拡散し、ソース領域２２が導電膜化し、より優れた導電性を有するソース領域２２が形成される。また、保護絶縁層２７内の水素原子が保護絶縁層２７とドレイン領域２４とが接触している面から拡散し、ドレイン領域２４が導電膜化し、より優れた導電性を有するドレイン領域２４が形成される。
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって積層されるとよい。
ここで、好ましくは、ＣＶＤ法において、保護絶縁層２７は、前駆体に水素原子を含むとよい。すなわち、ソース領域２２及びドレイン領域２４の上に保護絶縁層２７を積層した際の（すなわち、積層を行い、次工程に入る前の）、保護絶縁層２７における平均水素原子濃度を、１０１７ｃｍ−３以上１０２２ｃｍ−３未満とするとよい。このようにすると、保護絶縁層２７内の水素原子が保護絶縁層２７とソース領域２２とが接触している面から拡散し、ソース領域２２が導電膜化し、より優れた導電性を有するソース領域２２が形成される。また、保護絶縁層２７内の水素原子が保護絶縁層２７とドレイン領域２４とが接触している面から拡散し、ドレイン領域２４が導電膜化し、より優れた導電性を有するドレイン領域２４が形成される。
（コンタクトホールの形成工程）
次に、図３（ｆ）に示すように、選択的にエッチングを行い、保護絶縁層２７に一対のコンタクトホール２７１を形成する（ステップＳ８）。これにより、ソース領域２２の上面の少なくとも一部は、コンタクトホール２７１を介して露出し、また、ドレイン領域２４の上面の少なくとも一部は、コンタクトホール２７１を介して露出する。
次に、図３（ｆ）に示すように、選択的にエッチングを行い、保護絶縁層２７に一対のコンタクトホール２７１を形成する（ステップＳ８）。これにより、ソース領域２２の上面の少なくとも一部は、コンタクトホール２７１を介して露出し、また、ドレイン領域２４の上面の少なくとも一部は、コンタクトホール２７１を介して露出する。
（ソース電極及びドレイン電極の形成工程）
次に、図３（ｇ）に示すように、保護絶縁層２７、露出したソース領域２２及び露出したドレイン領域２４の上に、電極層を成膜し、該電極層をパターニングすることにより、ソース電極２８及びドレイン電極２９を形成する（ステップＳ９）。
ここで、好ましくは、ソース電極２８、ドレイン電極２９及びゲート電極２６は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち１種よりなる単層膜、あるいは、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち少なくとも２種よりなる異なる２層以上の導電層を積層した多層膜であるとよい。たとえば、仕事関数が大きいＡｕなどをソース電極２８及びドレイン電極２９として用いると、チャネル部２３への電子の注入が悪化し、ＴＦＴ駆動時の電流値が低下するが、上記の構成によれば、このような不具合を回避することができる。
さらに、ソース電極２８及びドレイン電極２９は、低抵抗配線への要求が強いため、ＡｌやＣｕ等の良導体をＴｉやＭｏ等の密着性に優れた金属でサンドイッチして使う場合がある。
次に、図３（ｇ）に示すように、保護絶縁層２７、露出したソース領域２２及び露出したドレイン領域２４の上に、電極層を成膜し、該電極層をパターニングすることにより、ソース電極２８及びドレイン電極２９を形成する（ステップＳ９）。
ここで、好ましくは、ソース電極２８、ドレイン電極２９及びゲート電極２６は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち１種よりなる単層膜、あるいは、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち少なくとも２種よりなる異なる２層以上の導電層を積層した多層膜であるとよい。たとえば、仕事関数が大きいＡｕなどをソース電極２８及びドレイン電極２９として用いると、チャネル部２３への電子の注入が悪化し、ＴＦＴ駆動時の電流値が低下するが、上記の構成によれば、このような不具合を回避することができる。
さらに、ソース電極２８及びドレイン電極２９は、低抵抗配線への要求が強いため、ＡｌやＣｕ等の良導体をＴｉやＭｏ等の密着性に優れた金属でサンドイッチして使う場合がある。
なお、ゲート絶縁層２５の形成工程より後ろの工程において、チャネル領域２３の比抵抗を上昇させるようなプロセスを経ることは望ましくない。例えば、ゲート絶縁層２５の形成工程より後ろの工程において、４００℃以上で大気アニールを行うと、急速に酸素がチャネル領域２３に取り込まれ、チャネル領域２３のキャリア濃度が均一に低下して、膜中の広がり抵抗の平均値が均一となる。これにより、移動度の低い好ましくない薄膜トランジスタ１が製造されることとなる。
上述した方法によって、薄膜トランジスタ１は、効率よく製造することができる。
次に、薄膜トランジスタ１について説明する。
次に、薄膜トランジスタ１について説明する。
＜薄膜トランジスタ＞
上述したように、本実施形態の薄膜トランジスタ１は、基板２１、酸化物半導体層３０、ゲート絶縁層２５、ゲート電極２６、保護絶縁層２７、ソース電極２８及びドレイン電極２９などを備えている（図１参照）。
上述したように、本実施形態の薄膜トランジスタ１は、基板２１、酸化物半導体層３０、ゲート絶縁層２５、ゲート電極２６、保護絶縁層２７、ソース電極２８及びドレイン電極２９などを備えている（図１参照）。
（酸化物半導体層）
酸化物半導体層３０は、絶縁性の基板２１上に形成されており、ソース領域２２、チャネル領域２３及びドレイン領域２４を有している。
この酸化物半導体層３０は、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含んでいる。
酸化物半導体層３０は、絶縁性の基板２１上に形成されており、ソース領域２２、チャネル領域２３及びドレイン領域２４を有している。
この酸化物半導体層３０は、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含んでいる。
また、酸化物半導体層３０の材料については、酸化物半導体層３０が、ソース電極２８及びドレイン電極２９を形成する金属よりも酸化還元電位の低い金属元素を、少なくとも１元素含む、単層膜または２種類以上を積層した多層膜であってもよい。
上記の材料を酸化物半導体層３０に用いることで、ソース電極層２８、及びドレイン電極層２９を形成する際に、酸化物半導体層３０側の酸素をソース電極２８、及びドレイン電極２９が取り込み、ソース電極２８とドレイン電極２９に用いた金属を含む酸化物（ＭｘＯｙ）を３ｎｍ程度形成する。また、これにより酸化物半導体３０側は酸素が欠乏し、導電膜化する。さらに、ソース電極より電子がＭｘＯｙをトンネリングし、半導体側へ注入されやすくなり、その結果、ＴＦＴ駆動時のＳ値が低くなる。
上記の材料を酸化物半導体層３０に用いることで、ソース電極層２８、及びドレイン電極層２９を形成する際に、酸化物半導体層３０側の酸素をソース電極２８、及びドレイン電極２９が取り込み、ソース電極２８とドレイン電極２９に用いた金属を含む酸化物（ＭｘＯｙ）を３ｎｍ程度形成する。また、これにより酸化物半導体３０側は酸素が欠乏し、導電膜化する。さらに、ソース電極より電子がＭｘＯｙをトンネリングし、半導体側へ注入されやすくなり、その結果、ＴＦＴ駆動時のＳ値が低くなる。
ここで、好ましくは、酸化物半導体層３０が、Ｉｎ、Ｇａ及びＺｎを含む、単層膜又は多層膜であり、前記単層膜又は前記多層膜のゲート絶縁層側からの第一層が、Ｉｎの原子比Ｉｎ／(Ｉｎ＋Ｇａ＋Ｚｎ)が３５％以上９０％未満であり、かつ、Ｇａの原子比Ｇａ／(Ｉｎ＋Ｇａ＋Ｚｎ)が１０％以上３５％未満であるとよい。
Ｉｎの原子比を０．３５％以上に増やすことによって、フロントチャネル領域２３１において、電子が伝導するＩｎ５ｓ軌道の空間的な重なりが大きくなり、移動度が３０ｃｍ２／Ｖｓを達成することができる。
また、Ｉｎは酸素との結合力が弱いため酸素空孔を作りやすく、キャリア濃度が上昇しやすい。このことから、Ｉｎの原子比を０．３５％以上と増やすことによって、ソース領域２８、及びドレイン領域２９を形成した後の保護絶縁層２７の形成によるキャリア濃度の低下を抑えることができる。
また、Ｉｎの原子比０．９０％以上かつ、酸素との結合力が強いＧａの原子比０．１０％未満とすると、酸素空孔が過剰に生成され、酸化物半導体層３０全体が導電膜化してしまい、ＴＦＴ駆動時にゲートバイアスに対して常に電流が流れるノーマリーオン状態となる。
また、Ｇａの原子比が０．３５％以上となると、前記のＩｎ５ｓ軌道の空間的な重なりが損なわれ、移動度が低下する。
なお、上記の数値限定により、後述する各実施例に示す良好な特性を発現することができる。
Ｉｎの原子比を０．３５％以上に増やすことによって、フロントチャネル領域２３１において、電子が伝導するＩｎ５ｓ軌道の空間的な重なりが大きくなり、移動度が３０ｃｍ２／Ｖｓを達成することができる。
また、Ｉｎは酸素との結合力が弱いため酸素空孔を作りやすく、キャリア濃度が上昇しやすい。このことから、Ｉｎの原子比を０．３５％以上と増やすことによって、ソース領域２８、及びドレイン領域２９を形成した後の保護絶縁層２７の形成によるキャリア濃度の低下を抑えることができる。
また、Ｉｎの原子比０．９０％以上かつ、酸素との結合力が強いＧａの原子比０．１０％未満とすると、酸素空孔が過剰に生成され、酸化物半導体層３０全体が導電膜化してしまい、ＴＦＴ駆動時にゲートバイアスに対して常に電流が流れるノーマリーオン状態となる。
また、Ｇａの原子比が０．３５％以上となると、前記のＩｎ５ｓ軌道の空間的な重なりが損なわれ、移動度が低下する。
なお、上記の数値限定により、後述する各実施例に示す良好な特性を発現することができる。
また、好ましくは、酸化物半導体層３０が、Ｉｎ、Ｓｎ及びＺｎを含む、単層膜又は多層膜であり、前記単層膜又は前記多層膜のゲート絶縁層側からの第一層が、Ｉｎの原子比Ｉｎ／(Ｉｎ＋Ｓｎ＋Ｚｎ)が１０％以上５０％未満であり、より好ましくは０．２０％以上０．４０％未満であり、かつ、Ｓｎの原子比Ｓｎ／(Ｉｎ＋Ｓｎ＋Ｚｎ)が１０％以上５０％未満であり、より好ましくは０．１０以上０．３０未満であるとよい。
ＳｎはＩｎ同様に空間的に広がったｓ軌道を最低非占有準位として持つため、Ｓｎを原子比で０．１０％以上を含有すると高い移動度３０ｃｍ２／Ｖｓを保つことができる。一方でＳｎの原子比が０．３０％以上となると、低級酸化物を形成しキャリアの散乱源となり、移動度が低下する。
なお、上記の数値限定により、後述する各実施例に示す良好な特性を発現することができる。
ＳｎはＩｎ同様に空間的に広がったｓ軌道を最低非占有準位として持つため、Ｓｎを原子比で０．１０％以上を含有すると高い移動度３０ｃｍ２／Ｖｓを保つことができる。一方でＳｎの原子比が０．３０％以上となると、低級酸化物を形成しキャリアの散乱源となり、移動度が低下する。
なお、上記の数値限定により、後述する各実施例に示す良好な特性を発現することができる。
（ゲート絶縁層）
ゲート絶縁層２５は、チャネル領域２３上に形成されており、上述したように、水素原子を含んでいる。
また、ゲート絶縁層２５は、ＳｉＯ２、ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。このようにすると、上述したように、ゲート絶縁層２５０内の水素原子が酸化物半導体層３０の表面（上面）から内部へ浸透し、水素原子濃度は、酸化物半導体層３０の膜厚方向に順次減少する。そして、酸化物半導体層３０において、水素原子はドナーとして振る舞うため、広がり抵抗の平均値は、ゲート絶縁層２５０の側から膜厚方向に（すなわち、図３においては、上から下に向かって）、順次上昇する。
ゲート絶縁層２５は、チャネル領域２３上に形成されており、上述したように、水素原子を含んでいる。
また、ゲート絶縁層２５は、ＳｉＯ２、ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。このようにすると、上述したように、ゲート絶縁層２５０内の水素原子が酸化物半導体層３０の表面（上面）から内部へ浸透し、水素原子濃度は、酸化物半導体層３０の膜厚方向に順次減少する。そして、酸化物半導体層３０において、水素原子はドナーとして振る舞うため、広がり抵抗の平均値は、ゲート絶縁層２５０の側から膜厚方向に（すなわち、図３においては、上から下に向かって）、順次上昇する。
（ゲート電極）
ゲート電極２６は、チャネル領域２３の上方であって、ゲート絶縁層２５上に形成されている。
ゲート電極２６は、チャネル領域２３の上方であって、ゲート絶縁層２５上に形成されている。
（ソース電極及びドレイン電極）
ソース電極２８は、ソース領域２２の上面に接続されており、ドレイン電極２９は、ドレイン領域２４の上面に接続されている。
ここで、好ましくは、ソース電極２８及びドレイン電極２９は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち１種よりなる単層膜、あるいは、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち少なくとも２種よりなる異なる２層以上の導電層を積層した多層膜であるとよい。このようにすると、上述したように、ＴＦＴ駆動時の電流値が低下するといった不具合を回避することができる。
なお、ソース電極２８がソース領域２２の上面に接続され、かつ、ドレイン電極２９がドレイン領域２４の上面に接続されている構造は、トップコンタクト構造と呼ばれる。
ソース電極２８は、ソース領域２２の上面に接続されており、ドレイン電極２９は、ドレイン領域２４の上面に接続されている。
ここで、好ましくは、ソース電極２８及びドレイン電極２９は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち１種よりなる単層膜、あるいは、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち少なくとも２種よりなる異なる２層以上の導電層を積層した多層膜であるとよい。このようにすると、上述したように、ＴＦＴ駆動時の電流値が低下するといった不具合を回避することができる。
なお、ソース電極２８がソース領域２２の上面に接続され、かつ、ドレイン電極２９がドレイン領域２４の上面に接続されている構造は、トップコンタクト構造と呼ばれる。
（保護絶縁層）
保護絶縁層２７は、基板２１、酸化物半導体層３０、ゲート絶縁層２５及びゲート電極２６を覆うように形成されている。
また、保護絶縁層２７は、ＳｉＯ２，ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。このようにすると、上述したように、保護絶縁層２７内の水素原子が保護絶縁層２７とソース領域２２とが接触している面から拡散し、ソース領域２２が導電膜化し、より優れた導電性を有するソース領域２２が形成され、また、保護絶縁層２７内の水素原子が保護絶縁層２７とドレイン領域２４とが接触している面から拡散し、ドレイン領域２４が導電膜化し、より優れた導電性を有するドレイン領域２４が形成される。
保護絶縁層２７は、基板２１、酸化物半導体層３０、ゲート絶縁層２５及びゲート電極２６を覆うように形成されている。
また、保護絶縁層２７は、ＳｉＯ２，ＳｉＮｘ又はＡｌ２Ｏ３であるとよい。このようにすると、上述したように、保護絶縁層２７内の水素原子が保護絶縁層２７とソース領域２２とが接触している面から拡散し、ソース領域２２が導電膜化し、より優れた導電性を有するソース領域２２が形成され、また、保護絶縁層２７内の水素原子が保護絶縁層２７とドレイン領域２４とが接触している面から拡散し、ドレイン領域２４が導電膜化し、より優れた導電性を有するドレイン領域２４が形成される。
（広がり抵抗の平均値）
次に、薄膜トランジスタ１の広がり抵抗の平均値に関する構成について説明する。
薄膜トランジスタ１は、図１（ｂ）に示すように、チャネル領域２３において、基板２１側の端面（下面）から内側（上側）に距離５ｎｍまでの領域をバックチャネル領域２３２とする。また、チャネル領域２３において、ゲート絶縁層２５側の端面（上面）から内側（下側）に距離５ｎｍまでの領域をフロントチャネル領域２３１とする。
ここで、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣに対する、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比（ＳＲＦＣ／ＳＲＢＣ）が、
０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１
である。
さらに好ましくは、０．０００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．０１であるとよい。
上記の（ＳＲＦＣ／ＳＲＢＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度を高くすることができる。
次に、薄膜トランジスタ１の広がり抵抗の平均値に関する構成について説明する。
薄膜トランジスタ１は、図１（ｂ）に示すように、チャネル領域２３において、基板２１側の端面（下面）から内側（上側）に距離５ｎｍまでの領域をバックチャネル領域２３２とする。また、チャネル領域２３において、ゲート絶縁層２５側の端面（上面）から内側（下側）に距離５ｎｍまでの領域をフロントチャネル領域２３１とする。
ここで、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣに対する、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比（ＳＲＦＣ／ＳＲＢＣ）が、
０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１
である。
さらに好ましくは、０．０００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．０１であるとよい。
上記の（ＳＲＦＣ／ＳＲＢＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度を高くすることができる。
また、フロントチャネル領域２３１の下方、すなわち、バックチャネル領域２３２側のチャネル領域２３の部分は、抵抗値が高く導電性に乏しいので、ゲート電界を負に印加した場合、より電子が蓄積されやすいバックチャネル領域２３２側の伝導が抑制され、ｏｆｆ電流の低い薄膜トランジスタが実現される。これらの理由から、本薄膜トランジスタは大きなｏｎ−ｏｆｆ比も同時に有しているといえる。
なお、広がり抵抗の平均値は、広がり抵抗顕微鏡
（ＳＳＲＭ）から求めることができる。
なお、広がり抵抗の平均値は、広がり抵抗顕微鏡
（ＳＳＲＭ）から求めることができる。
また、バックチャネル領域２３２に欠陥が多いと、ゲートバイアスを印加した際のＴＦＴの閾値電圧のシフトである信頼性が悪化する傾向が報告されている。これに対し、上記によって得られた薄膜トランジスタ１においては、バックチャネル側の伝導が抑制されていることから、高い信頼性を得ることができる。
上記構成により、薄膜トランジスタ１は、ＴＦＴ駆動時にキャリアの伝導パスを形成するフロントチャネル領域２３１の抵抗値を下げることで、ＴＦＴのｏｎ動作をしているときに得られる最大電流値が大きくなる。
また、一般的に、抵抗値の低い酸化物半導体は、総じて移動度が大きな傾向を持つため、トランスファー特性から導出されるＴＦＴ移動度も高くなる。
さらに、抵抗値の低い酸化物半導体は、キャリアの散乱源となる欠陥が少ないことが自明であり、バンドギャップ内に形成される局在準位が少ない。一般に、ＴＦＴ駆動時に印可する電圧によって引き起こされる劣化のしにくさの指標である信頼性は、この局在準位が多いと悪化する傾向が知られており、抵抗値の低い酸化物半導体をフロントチャネル領域２３１として形成することで、これを防ぐことができる。
また、一般的に、抵抗値の低い酸化物半導体は、総じて移動度が大きな傾向を持つため、トランスファー特性から導出されるＴＦＴ移動度も高くなる。
さらに、抵抗値の低い酸化物半導体は、キャリアの散乱源となる欠陥が少ないことが自明であり、バンドギャップ内に形成される局在準位が少ない。一般に、ＴＦＴ駆動時に印可する電圧によって引き起こされる劣化のしにくさの指標である信頼性は、この局在準位が多いと悪化する傾向が知られており、抵抗値の低い酸化物半導体をフロントチャネル領域２３１として形成することで、これを防ぐことができる。
また、薄膜トランジスタ１は、ＴＦＴの印可するゲート電圧に対する電流値の変化を表すＳ値や、ゲート電圧印可のスイープ方向のプラスマイナスに対する電流値の差であるヒステリシスにおいても、局在準位が一因であることが自明であることから、これらの値を改善することができる。
さらに、バックチャネル領域２３２の抵抗値を上げることで、ＴＦＴのｏｆｆ状態におけるソース電極２８とドレイン電極２９との間のリーク電流を低減することができ、高いｏｎ-ｏｆｆ比を得ることが可能となる。
さらに、バックチャネル領域２３２の抵抗値を上げることで、ＴＦＴのｏｆｆ状態におけるソース電極２８とドレイン電極２９との間のリーク電流を低減することができ、高いｏｎ-ｏｆｆ比を得ることが可能となる。
また、薄膜トランジスタ１は、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣに対する、ソース領域２２の広がり抵抗の平均値ＳＲＳの比（ＳＲＳ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１
である。
また、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣに対する、ドレイン領域２９の広がり抵抗の平均値ＳＲＤの比（ＳＲＤ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１
である。
より好ましくは、０．００１≦（ＳＲＳ／ＳＲＦＣ）≦１、かつ、０．００１≦（ＳＲＤ／ＳＲＦＣ）≦１であるとよく、さらに好ましくは、０．０１≦（ＳＲＳ／ＳＲＦＣ）≦１、かつ、０．０１≦（ＳＲＤ／ＳＲＦＣ）≦１であるとよい。
０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１
である。
また、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣに対する、ドレイン領域２９の広がり抵抗の平均値ＳＲＤの比（ＳＲＤ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１
である。
より好ましくは、０．００１≦（ＳＲＳ／ＳＲＦＣ）≦１、かつ、０．００１≦（ＳＲＤ／ＳＲＦＣ）≦１であるとよく、さらに好ましくは、０．０１≦（ＳＲＳ／ＳＲＦＣ）≦１、かつ、０．０１≦（ＳＲＤ／ＳＲＦＣ）≦１であるとよい。
このように、（ＳＲＳ／ＳＲＦＣ）を１に近づけることで、ＴＦＴ駆動時のソース領域２２からチャネル領域２３へのキャリアの注入性が良好になり、Ｓ値が改善する。さらには、ソース領域２２又はドレイン領域２４とチャネル領域２３との接触抵抗が低減することで、移動度の低下を防ぐことができる。また、ＴＦＴ駆動時のドレイン端への電界集中によるインパクトイオン化や発熱による信頼性悪化を防ぐことが可能となる。
以上の理由から、薄膜トランジスタ１は、寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、良好な信頼性と光信頼性を有し、かつ、ＴＦＴ特性の面内均一性が高いといった特徴を有することができる。
上記のチャネル領域２３は、図示してないが、上層と下層とからなる２層構造を有していてもよい。また、この構造において、上層の広がり抵抗の平均値は、下層の広がり抵抗の平均値よりも低いとよい。このようにすると、上述した広がり抵抗の平均値に関する条件を、安定的に実現することができる。
ここで、２層構造とは、異なる酸化物半導体材料からなる二つの層を積層した構造をいい、異なる酸化物半導体材料とは、材料中に含まれる金属元素の一つ以上が原子比として５％以上異なるものをいう。
ここで、２層構造とは、異なる酸化物半導体材料からなる二つの層を積層した構造をいい、異なる酸化物半導体材料とは、材料中に含まれる金属元素の一つ以上が原子比として５％以上異なるものをいう。
また、薄膜トランジスタ１の酸化物半導体層３０は、ゲート絶縁層２５側の端面から内側に所定の距離までの領域が、アモルファスであるとよい。なお、上記の所定の距離とは、通常、たとえば、１０ｎｍであり、好ましくは５ｎｍである。
このようにすると、酸化物半導体層３０を形成するときに、膜中に拡散する水素を、所定の距離までの領域にのみ拡散することができ、選択的にキャリア濃度を上昇させることができる。
そして、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比が、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣよりも低い状態を、大面積で均一に形成することができる。
なお、酸化物半導体の結晶性評価は電子顕微鏡によって確認できる。
このようにすると、酸化物半導体層３０を形成するときに、膜中に拡散する水素を、所定の距離までの領域にのみ拡散することができ、選択的にキャリア濃度を上昇させることができる。
そして、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比が、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣよりも低い状態を、大面積で均一に形成することができる。
なお、酸化物半導体の結晶性評価は電子顕微鏡によって確認できる。
さらに、薄膜トランジスタ１は、酸化物半導体層３０において、体積比の９０％以上がアモルファスであるとよい。
このようにすると、結晶粒界のポテンシャルが移動度低下へ影響しなくなり、大面積で均一な移動度を有するＴＦＴ基板を提供することができる。
このようにすると、結晶粒界のポテンシャルが移動度低下へ影響しなくなり、大面積で均一な移動度を有するＴＦＴ基板を提供することができる。
また、薄膜トランジスタ１は、酸化物半導体層３０が、ゲート絶縁層２５側の端面から内側に所定の距離までの領域が多結晶であるとよい。なお、上記の所定の距離とは、通常、たとえば、１０ｎｍであり、好ましくは５ｎｍである。
このようにすると、アモルファス構造の乱れに起因する裾準位を少なくすることができ、移動度を高く、Ｓ値を小さい状態を実現することができる。
このようにすると、アモルファス構造の乱れに起因する裾準位を少なくすることができ、移動度を高く、Ｓ値を小さい状態を実現することができる。
また、薄膜トランジスタ１は、酸化物半導体層３０において、体積比の９０％以上が多結晶であるとよい。
このようにすると、酸素や水素の吸収や脱離が抑えられ、ＴＦＴのバイアスに対する経時劣化である信頼性が改善する。
このようにすると、酸素や水素の吸収や脱離が抑えられ、ＴＦＴのバイアスに対する経時劣化である信頼性が改善する。
さらに、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣが、１０１７ｃｍ−３以上１０２２ｃｍ−３以下であるとよい。
水素は、酸化物半導体層３０中で電子の散乱源になることは無く、ドナーとして働くことから、移動度を低下させることなくキャリア濃度を高めることができる。したがって、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣが上昇し、ＴＦＴとして駆動した際に高移動度が実現する。
また、キャリア濃度が上昇することから酸化物半導体層３０中に存在するトラップ準位が満たされ、ゲートバイアスに対する経時劣化である信頼性劣化が改善される。
なお、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣが、１０１７ｃｍ−３未満とすると、キャリア濃度が低くＴＦＴが駆動しないおそれがある。また、キャリア濃度の上限値は高ければ高いほど良いが、酸化物半導体層３０中に存在できるキャリア濃度の上限は１０２２ｃｍ−３である。
また、酸化物半導体層３０中の平均水素原子濃度は、二次イオン質量分析法（ＳＩＭＳ）によって確認できる。
水素は、酸化物半導体層３０中で電子の散乱源になることは無く、ドナーとして働くことから、移動度を低下させることなくキャリア濃度を高めることができる。したがって、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣが上昇し、ＴＦＴとして駆動した際に高移動度が実現する。
また、キャリア濃度が上昇することから酸化物半導体層３０中に存在するトラップ準位が満たされ、ゲートバイアスに対する経時劣化である信頼性劣化が改善される。
なお、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣが、１０１７ｃｍ−３未満とすると、キャリア濃度が低くＴＦＴが駆動しないおそれがある。また、キャリア濃度の上限値は高ければ高いほど良いが、酸化物半導体層３０中に存在できるキャリア濃度の上限は１０２２ｃｍ−３である。
また、酸化物半導体層３０中の平均水素原子濃度は、二次イオン質量分析法（ＳＩＭＳ）によって確認できる。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣに対する、前記バックチャネル領域の平均水素原子濃度ＨρＢＣの比（ＨρＢＣ／ＨρＦＣ）が、
０．０００１≦（ＨρＢＣ／ＨρＦＣ）≦０．１
であるとよい。
上記の（ＨρＢＣ／ＨρＦＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度が高くすることができる。
また、（ＨρＢＣ／ＨρＦＣ）を０．０００１未満とすると、酸化物半導体層３０全体のキャリア濃度が減少し、ＴＦＴが駆動しない恐れがある。
０．０００１≦（ＨρＢＣ／ＨρＦＣ）≦０．１
であるとよい。
上記の（ＨρＢＣ／ＨρＦＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度が高くすることができる。
また、（ＨρＢＣ／ＨρＦＣ）を０．０００１未満とすると、酸化物半導体層３０全体のキャリア濃度が減少し、ＴＦＴが駆動しない恐れがある。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、ソース領域２２の平均水素原子濃度ＨρＳに対する、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣの比（ＨρＦＣ／ＨρＳ）が、
０．０００１≦（ＨρＦＣ／ＨρＳ）≦１
であり、
ドレイン領域２４の平均水素原子濃度ＨρＤに対する、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣの比（ＨρＦＣ／ＨρＤ）が、
０．０００１≦（ＨρＦＣ／ＨρＤ）≦１
であるとよい。
上記の（ＨρＦＣ／ＨρＳ）が０．０００１未満であると、ソース領域２２とチャネル領域２３との間の障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。また、（ＨρＦＣ／ＨρＤ）が０．０００１未満であると、ドレイン領域２４とチャネル領域２３との間の障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。
なお、ソース領域２２とチャネル領域２３との間の障壁を小さくするためには、（ＨρＦＣ／ＨρＳ）を限りなく１に近づけることが好ましい。また、ドレイン領域２４とチャネル領域２３との間の障壁を小さくするためには、（ＨρＦＣ／ＨρＤ）を限りなく１に近づけることが好ましい。
０．０００１≦（ＨρＦＣ／ＨρＳ）≦１
であり、
ドレイン領域２４の平均水素原子濃度ＨρＤに対する、フロントチャネル領域２３１の平均水素原子濃度ＨρＦＣの比（ＨρＦＣ／ＨρＤ）が、
０．０００１≦（ＨρＦＣ／ＨρＤ）≦１
であるとよい。
上記の（ＨρＦＣ／ＨρＳ）が０．０００１未満であると、ソース領域２２とチャネル領域２３との間の障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。また、（ＨρＦＣ／ＨρＤ）が０．０００１未満であると、ドレイン領域２４とチャネル領域２３との間の障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。
なお、ソース領域２２とチャネル領域２３との間の障壁を小さくするためには、（ＨρＦＣ／ＨρＳ）を限りなく１に近づけることが好ましい。また、ドレイン領域２４とチャネル領域２３との間の障壁を小さくするためには、（ＨρＦＣ／ＨρＤ）を限りなく１に近づけることが好ましい。
さらに、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣが、１０１７ｃｍ−３以上１０２２ｃｍ−３以下であるとよい。
このようにすると、広がり抵抗の平均値が十分に低くなり、ＴＦＴとして駆動した際に高移動度が実現する。また、キャリア濃度が上昇することから酸化物半導体層３０中に存在するトラップ準位が満たされ、ゲートバイアスに対する経時劣化である信頼性劣化が改善される。
なお、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣを１０１７ｃｍ−３未満とすると、ＴＦＴが駆動しないおそれがある。また、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣの上限値は高ければ高いほど良いが、酸化物半導体中に存在できるキャリア濃度の上限は１０２２ｃｍ−３である。
また、酸化物半導体中の平均キャリア濃度は、走査型静電容量顕微鏡法(ＳＣＭ法)によって確認できる。
このようにすると、広がり抵抗の平均値が十分に低くなり、ＴＦＴとして駆動した際に高移動度が実現する。また、キャリア濃度が上昇することから酸化物半導体層３０中に存在するトラップ準位が満たされ、ゲートバイアスに対する経時劣化である信頼性劣化が改善される。
なお、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣを１０１７ｃｍ−３未満とすると、ＴＦＴが駆動しないおそれがある。また、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣの上限値は高ければ高いほど良いが、酸化物半導体中に存在できるキャリア濃度の上限は１０２２ｃｍ−３である。
また、酸化物半導体中の平均キャリア濃度は、走査型静電容量顕微鏡法(ＳＣＭ法)によって確認できる。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣに対する、バックチャネル領域２３２の平均キャリア濃度ＣρＢＣの比（ＣρＢＣ／ＣρＦＣ）が、
０．０００１≦（ＣρＢＣ／ＣρＦＣ）≦０．１
であるとよい。
上記の（ＣρＢＣ／ＣρＦＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度を高くすることができる。
なお、（ＣρＢＣ／ＣρＦＣ）を０．０００１未満とすると、酸化物半導体層３０全体のキャリア濃度が減少し、ＴＦＴが駆動しない恐れがある。
０．０００１≦（ＣρＢＣ／ＣρＦＣ）≦０．１
であるとよい。
上記の（ＣρＢＣ／ＣρＦＣ）を０．１以下とすることで、ＴＦＴ駆動時のキャリアの伝導パスを形成するフロントチャネル領域２３１へのキャリアの蓄積が容易となり、さらにはフロントチャネル領域２３１の抵抗値が低いことから移動度を高くすることができる。
なお、（ＣρＢＣ／ＣρＦＣ）を０．０００１未満とすると、酸化物半導体層３０全体のキャリア濃度が減少し、ＴＦＴが駆動しない恐れがある。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、ソース領域２２の平均キャリア濃度ＣρＳに対する、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣの比（ＣρＦＣ／ＣρＳ）が、
０．０００１≦（ＣρＦＣ／ＣρＳ）≦１
であり、
ドレイン領域２４の平均キャリア濃度ＣρＤに対する、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣの比（ＣρＦＣ／ＣρＤ）が、
０．０００１≦（ＣρＦＣ／ＣρＤ）≦１
であるとよい。
上記の（ＣρＦＣ／ＣρＳ）が０．０００１未満であると、ソース領域２２とチャネル領域２３との間の電子のエネルギー障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。また、（ＣρＦＣ／ＣρＤ）が０．０００１未満であると、ドレイン領域２４とチャネル領域２３との間の電子のエネルギー障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。
なお、ソース領域２２とチャネル領域２３との間の電子のエネルギー障壁を小さくするためには、（ＣρＦＣ／ＣρＳ）を限りなく１に近づけることが好ましい。また、ドレイン領域２４とチャネル領域２３との間の電子のエネルギー障壁を小さくするためには、（ＣρＦＣ／ＣρＤ）を限りなく１に近づけることが好ましい。
また、酸化物半導体中の平均キャリア濃度は、走査型静電容量顕微鏡法(ＳＣＭ法)によって確認できる。
０．０００１≦（ＣρＦＣ／ＣρＳ）≦１
であり、
ドレイン領域２４の平均キャリア濃度ＣρＤに対する、フロントチャネル領域２３１の平均キャリア濃度ＣρＦＣの比（ＣρＦＣ／ＣρＤ）が、
０．０００１≦（ＣρＦＣ／ＣρＤ）≦１
であるとよい。
上記の（ＣρＦＣ／ＣρＳ）が０．０００１未満であると、ソース領域２２とチャネル領域２３との間の電子のエネルギー障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。また、（ＣρＦＣ／ＣρＤ）が０．０００１未満であると、ドレイン領域２４とチャネル領域２３との間の電子のエネルギー障壁が大きくなり、ＴＦＴ駆動時の電子の注入性が悪くＳ値の低下、及び移動度の低下を招くからである。
なお、ソース領域２２とチャネル領域２３との間の電子のエネルギー障壁を小さくするためには、（ＣρＦＣ／ＣρＳ）を限りなく１に近づけることが好ましい。また、ドレイン領域２４とチャネル領域２３との間の電子のエネルギー障壁を小さくするためには、（ＣρＦＣ／ＣρＤ）を限りなく１に近づけることが好ましい。
また、酸化物半導体中の平均キャリア濃度は、走査型静電容量顕微鏡法(ＳＣＭ法)によって確認できる。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１の密度ρＦＣが、バックチャネル領域２３２の密度ρＢＣより低く、
ρＦＣ<ρＢＣ
であるとよい。
このようにすると、ゲート絶縁層２５を作成するときの水素原子の拡散が、フロントチャネル領域２３１を超える領域（フロントチャネル領域２３１の下方の領域）に拡散せず、ゲートバイアスを印加したときの発熱による水素拡散を抑えることができる。これにより、ゲートバイアス印加によるＴＦＴの閾値電圧の経時変化である信頼性を改善することができる。
なお、酸化物半導体の密度は、Ｘ線反射率測定（ＸＲＲ）によって確認できる。
ρＦＣ<ρＢＣ
であるとよい。
このようにすると、ゲート絶縁層２５を作成するときの水素原子の拡散が、フロントチャネル領域２３１を超える領域（フロントチャネル領域２３１の下方の領域）に拡散せず、ゲートバイアスを印加したときの発熱による水素拡散を抑えることができる。これにより、ゲートバイアス印加によるＴＦＴの閾値電圧の経時変化である信頼性を改善することができる。
なお、酸化物半導体の密度は、Ｘ線反射率測定（ＸＲＲ）によって確認できる。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１のバンドギャップが、２．８ｅＶ以上４．２ｅＶ以下であとよく、好ましくは２．８ｅＶ以上４．０ｅＶ以下、より好ましくは２．８ｅＶ以上３．５ｅＶ以下であるとよい。
ここで、後述するコプラナー型の薄膜トランジスタ１ａ（図４参照）においては、ソース電極２８ａ及びドレイン電極２９ａとゲート電極２６ａとの間に保護絶縁層２７ａのみが積層している酸化物半導体領域（オフセット領域とも呼ばれる。）が存在し、これがソース領域とチャネル領域との間の、又はチャネル領域とドレイン領域との間の抵抗成分となり、ＴＦＴ駆動時の移動度が低下する。
ただし、バンドギャップを上記の条件とすることで、ソース電極２８及びドレイン電極２９をパターニングする際、ＵＶ露光によりオフセット領域にキャリアが誘起されて導電膜化し、オフセット領域の抵抗が抑えられる。したがって、ＴＦＴ駆動時の移動度低下を防ぐことができる。
なお、露光時のＵＶ光の波長分布は２．８ｅＶから３．５ｅＶの範囲であることから、バンドギャップが２．８ｅＶから３．５ｅＶの範囲であることが好ましい。
また、酸化物半導体層３０のバンドギャップは分光エリプソメトリーによって確認できる。
ここで、後述するコプラナー型の薄膜トランジスタ１ａ（図４参照）においては、ソース電極２８ａ及びドレイン電極２９ａとゲート電極２６ａとの間に保護絶縁層２７ａのみが積層している酸化物半導体領域（オフセット領域とも呼ばれる。）が存在し、これがソース領域とチャネル領域との間の、又はチャネル領域とドレイン領域との間の抵抗成分となり、ＴＦＴ駆動時の移動度が低下する。
ただし、バンドギャップを上記の条件とすることで、ソース電極２８及びドレイン電極２９をパターニングする際、ＵＶ露光によりオフセット領域にキャリアが誘起されて導電膜化し、オフセット領域の抵抗が抑えられる。したがって、ＴＦＴ駆動時の移動度低下を防ぐことができる。
なお、露光時のＵＶ光の波長分布は２．８ｅＶから３．５ｅＶの範囲であることから、バンドギャップが２．８ｅＶから３．５ｅＶの範囲であることが好ましい。
また、酸化物半導体層３０のバンドギャップは分光エリプソメトリーによって確認できる。
また、薄膜トランジスタ１は、酸化物半導体層３０が１０ｎｍを超える膜厚を有し、フロントチャネル領域２３１のバンドギャップが、より好ましくは、３．３ｅＶ以上４．０ｅＶ以下であるとよい。
このようにすると、ディスプレイ用途のＴＦＴでは、素子間から回り込んだ可視光とゲートバイアス印加による経時劣化（光信頼性）が、ディスプレイの輝度ムラとして課題となっている。そこで、バンドギャップを上記の条件とすることで、１．６ｅＶから３．２６ｅＶに分布する可視光の光を吸収せず、光信頼性が改善する。
なお、酸化物半導体のバンドギャップは分光エリプソメトリーによって確認できる。
このようにすると、ディスプレイ用途のＴＦＴでは、素子間から回り込んだ可視光とゲートバイアス印加による経時劣化（光信頼性）が、ディスプレイの輝度ムラとして課題となっている。そこで、バンドギャップを上記の条件とすることで、１．６ｅＶから３．２６ｅＶに分布する可視光の光を吸収せず、光信頼性が改善する。
なお、酸化物半導体のバンドギャップは分光エリプソメトリーによって確認できる。
ここで、作製したトップゲート型コプラナー構造のＴＦＴのトランスファー特性を評価すると、ＯＮ状態のキャリアの伝導パスは、酸化物半導体薄膜中のゲート絶縁層界面から膜厚方向に５ｎｍ以下の領域である。そして、この領域の広がり抵抗の平均値が低いことによって、得られる最大電流値が大きくなる。また、Ｎ２Ｏプラズマ処理などの処理がフロントチャネル領域２３１に施されておらず、キャリアの散乱源の少ない膜として形成されている。これにより、移動度３０ｃｍ２／Ｖｓ以上の移動度を得ることができる。
このように、薄膜トランジスタ１は、酸化物半導体薄膜３０が、薄膜トランジスタのチャネル層として好適であり、酸素欠陥の少ない酸化物半導体層３０を備えることによって、信頼性を向上させることができる。
また、優れた信頼性とは、例えばＰＢＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｓｔｒｅｓｓ）が０．５Ｖ以下、且つＮＢＩＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）が−１Ｖ以下であることを意味する。
本発明の酸化物半導体を含む電界効果型トランジスタのＳ値は、好ましくは１Ｖ／ｄｅｃａｄｅ以下、さらに好ましくは０．７Ｖ／ｄｅｃａｄｅ以下、特に好ましくは０．５Ｖ／ｄｅｃａｄｅ以下である。
なお、Ｓ値の値が１Ｖ／ｄｅｃａｄｅを超えると、駆動電圧が高くなる等トランジスタが良好なスイッチング特性を示さなくなるおそれがある。
なお、Ｓ値の値が１Ｖ／ｄｅｃａｄｅを超えると、駆動電圧が高くなる等トランジスタが良好なスイッチング特性を示さなくなるおそれがある。
本発明の酸化物半導体を含む電界効果型トランジスタは、移動度と閾値電圧の面内均一性が良いことが好ましい。
４インチΦの基板面内の任意の１０素子を選択した際の、移動度のバラツキΔμは１ｃｍ２／Ｖｓ以下、好ましくは０．５ｃｍ２／Ｖｓ以下である。
移動度のばらつきがΔμは１ｃｍ２／Ｖｓを超えると、電流値が安定せずＥＬディスプレイ用途で駆動素子として使う際に、輝度ムラが発生する。
また、４インチΦの基板面内の任意の１０素子を選択した際の、閾値電圧のバラツキΔＶｔｈは、０．１Ｖ以下、好ましくは０．０８Ｖ以下である。なお、閾値電圧のばらつきが０．１Ｖを超えると、ゲートバイアスに対する電流値が安定せず、ＥＬディスプレイ用途で駆動素子として使う際に、輝度ムラの原因となる。
４インチΦの基板面内の任意の１０素子を選択した際の、移動度のバラツキΔμは１ｃｍ２／Ｖｓ以下、好ましくは０．５ｃｍ２／Ｖｓ以下である。
移動度のばらつきがΔμは１ｃｍ２／Ｖｓを超えると、電流値が安定せずＥＬディスプレイ用途で駆動素子として使う際に、輝度ムラが発生する。
また、４インチΦの基板面内の任意の１０素子を選択した際の、閾値電圧のバラツキΔＶｔｈは、０．１Ｖ以下、好ましくは０．０８Ｖ以下である。なお、閾値電圧のばらつきが０．１Ｖを超えると、ゲートバイアスに対する電流値が安定せず、ＥＬディスプレイ用途で駆動素子として使う際に、輝度ムラの原因となる。
なお、本発明に係る薄膜トランジスタは、上記の薄膜トランジスタ１に限定されるものではなく、たとえば、図４に示すトップゲート型のオフセット構造を有する薄膜トランジスタ１ａであっても良い。なお、薄膜トランジスタ１ａは、トップゲート型、かつ、トップコンタクト型（ソース電極２８ａ及びドレイン電極２９ａが、酸化物半導体層３０ａの上面に接続された構造）である。
ここで、オフセット構造は、図４に示すように、薄膜トランジスタ１ａを上下から見て、ソース電極２８ａおよびドレイン電極２９ａとゲート電極２６ａとの間に電極が存在していない領域（オフセット領域）形成されている構造をいう。
ここで、オフセット構造は、図４に示すように、薄膜トランジスタ１ａを上下から見て、ソース電極２８ａおよびドレイン電極２９ａとゲート電極２６ａとの間に電極が存在していない領域（オフセット領域）形成されている構造をいう。
以上説明したように、本実施形態の薄膜トランジスタ１によれば、寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、安定性や信頼性などを向上させることができる。
また、本実施形態の薄膜トランジスタの製造方法によれば、薄膜トランジスタ１を効率よく製造することができる。
次に、薄膜トランジスタ１の実施例及び比較例について説明する（図５〜１０の表１〜６を参照）。
また、本実施形態の薄膜トランジスタの製造方法によれば、薄膜トランジスタ１を効率よく製造することができる。
次に、薄膜トランジスタ１の実施例及び比較例について説明する（図５〜１０の表１〜６を参照）。
図５の表１に示すように、金属比がＩｎ：Ｓｎ：Ｚｎ=３６．５：１５：４８．５ （原子比）の酸化物のスパッタリングターゲットを用い、スパッタ時の酸素分圧比を５０％として酸化物半導体３０層の成膜を行った。
なお、他の条件は、
・到達圧力：５．０×１０−４（Ｐａ）
・スパッタ圧力：０．５（Ｐａ）
・[Ｏ２]／（[Ｏ２]＋[Ａｒ]）：５０（％）
・[Ａｒ]／（[Ｏ２]＋[Ａｒ]）：５０（％）
・酸素分圧：２．５Ｅ−０１（Ｐａ）
・スパッタ方式：ＤＣ
・膜厚：５０（ｎｍ）
・基板温度：２５（℃）
この際、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
なお、他の条件は、
・到達圧力：５．０×１０−４（Ｐａ）
・スパッタ圧力：０．５（Ｐａ）
・[Ｏ２]／（[Ｏ２]＋[Ａｒ]）：５０（％）
・[Ａｒ]／（[Ｏ２]＋[Ａｒ]）：５０（％）
・酸素分圧：２．５Ｅ−０１（Ｐａ）
・スパッタ方式：ＤＣ
・膜厚：５０（ｎｍ）
・基板温度：２５（℃）
この際、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
また、ソース電極２８及びドレイン電極２９の電極構成は、Ｔｉ／Ａｌ／Ｔｉであり、膜厚は、２０／５０／２０（ｎｍ）であった。
また、ゲート絶縁層２５（ゲート絶縁膜）の材質は、ＳｉＯ２であり、膜厚は、２００（ｎｍ）であった。さらに、ゲート絶縁層２５を形成した直後のゲート絶縁層２５の平均水素原子濃度は、５×１０２０（／ｃｍ３）であり、本発明の薄膜トランジスタを作製する上で、適正な濃度であった。
また、保護絶縁層２７（保護膜）の材質は、ＳｉＯ２であり、膜厚は、２００（ｎｍ）であった。さらに、保護絶縁層２７を形成した直後のゲート絶縁層２５の平均水素原子濃度は、５×１０２０（／ｃｍ３）であり、本発明の薄膜トランジスタを作製する上で、適正な濃度であった。
さらに、ＴＦＴ作製後のアニール（真空中のアニール）を、３００℃にて１時間行った。
また、ゲート絶縁層２５（ゲート絶縁膜）の材質は、ＳｉＯ２であり、膜厚は、２００（ｎｍ）であった。さらに、ゲート絶縁層２５を形成した直後のゲート絶縁層２５の平均水素原子濃度は、５×１０２０（／ｃｍ３）であり、本発明の薄膜トランジスタを作製する上で、適正な濃度であった。
また、保護絶縁層２７（保護膜）の材質は、ＳｉＯ２であり、膜厚は、２００（ｎｍ）であった。さらに、保護絶縁層２７を形成した直後のゲート絶縁層２５の平均水素原子濃度は、５×１０２０（／ｃｍ３）であり、本発明の薄膜トランジスタを作製する上で、適正な濃度であった。
さらに、ＴＦＴ作製後のアニール（真空中のアニール）を、３００℃にて１時間行った。
なお、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表１に示す。
［広がり抵抗の平均値の測定］
薄膜トランジスタ１の酸化物半導体層３０の断面を、水中機械研磨により酸化物半導体層の膜厚が１０倍になるように、斜めに切削して得た。
続いて、その断面に対してＳＳＲＭによって広がり抵抗の平均値の測定を行った。なお、ＡＦＭは日立ハイテクサイエンス（旧ＳIIナノテクノロジー）製の環境制御型プローブ顕微鏡（ＮａｎｏＮａｖｉ／Ｅ−ｓｗｅｅｐ）を用い、探針ＳＩ−ＤＦ４０−ＣＤ、走査速度：０．５Ｈｚ、ステップ２５６×２５６、測定視野３μｍ、サンプルバイアス（−０．５Ｖ）の条件下で、実際の素子サイズにおける、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣと、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣを求めた。
また、同様にして、チャネル領域２３の広がり抵抗の平均値ＳＲＳ、チャネル領域２３の広がり抵抗の平均値ＳＲＤを求め、（ＳＲＦＣ／ＳＲＢＣ）、（ＳＲＳ／ＳＲＦＣ）、（ＳＲＤ／ＳＲＦＣ）を算出した。
結果は、
・（ＳＲＦＣ／ＳＲＢＣ）：０．００１
・（ＳＲＳ／ＳＲＦＣ）：０．１０
・（ＳＲＤ／ＳＲＦＣ）：０．１０
であった。
薄膜トランジスタ１の酸化物半導体層３０の断面を、水中機械研磨により酸化物半導体層の膜厚が１０倍になるように、斜めに切削して得た。
続いて、その断面に対してＳＳＲＭによって広がり抵抗の平均値の測定を行った。なお、ＡＦＭは日立ハイテクサイエンス（旧ＳIIナノテクノロジー）製の環境制御型プローブ顕微鏡（ＮａｎｏＮａｖｉ／Ｅ−ｓｗｅｅｐ）を用い、探針ＳＩ−ＤＦ４０−ＣＤ、走査速度：０．５Ｈｚ、ステップ２５６×２５６、測定視野３μｍ、サンプルバイアス（−０．５Ｖ）の条件下で、実際の素子サイズにおける、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣと、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣを求めた。
また、同様にして、チャネル領域２３の広がり抵抗の平均値ＳＲＳ、チャネル領域２３の広がり抵抗の平均値ＳＲＤを求め、（ＳＲＦＣ／ＳＲＢＣ）、（ＳＲＳ／ＳＲＦＣ）、（ＳＲＤ／ＳＲＦＣ）を算出した。
結果は、
・（ＳＲＦＣ／ＳＲＢＣ）：０．００１
・（ＳＲＳ／ＳＲＦＣ）：０．１０
・（ＳＲＤ／ＳＲＦＣ）：０．１０
であった。
［平均水素原子（Ｈ）濃度の測定］
平均水素原子濃度の測定には、薄膜トランジスタ１の酸化物半導体層３０を用いた。すなわち、アルバックファイ社製四重極型二次イオン質量分析装置
（Ｄ−ＳＩＭＳ）によって、Ｃｓイオン源１ｋＶ、一次イオン電流１００ｎＡ、チャンバー真空度５×１０−１０ ｔｏｒｒの測定条件下で行った。
平均水素原子濃度については、膜中水素濃度が既知のＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いて、強度の比較から定量化を行い、得られた値を平均水素原子濃度とした。
結果は、
・ＨρＦＣ：１×１０１９（／ｃｍ３）
・（ＨρＢＣ／ＨρＦＣ）：０．００３
・（ＨρＦＣ／ＨρＳ）：０．２５
であった。
平均水素原子濃度の測定には、薄膜トランジスタ１の酸化物半導体層３０を用いた。すなわち、アルバックファイ社製四重極型二次イオン質量分析装置
（Ｄ−ＳＩＭＳ）によって、Ｃｓイオン源１ｋＶ、一次イオン電流１００ｎＡ、チャンバー真空度５×１０−１０ ｔｏｒｒの測定条件下で行った。
平均水素原子濃度については、膜中水素濃度が既知のＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いて、強度の比較から定量化を行い、得られた値を平均水素原子濃度とした。
結果は、
・ＨρＦＣ：１×１０１９（／ｃｍ３）
・（ＨρＢＣ／ＨρＦＣ）：０．００３
・（ＨρＦＣ／ＨρＳ）：０．２５
であった。
［平均キャリア濃度の評価］
薄膜トランジスタ１と同じ基板に対し、酸化物半導体層３０の形成まで、及び、ゲート絶縁層２５の形成までの工程を通した。そして、単膜分析エリアの基板をそれぞれ１ｃｍ□にカットし、４隅にＡｕ電極をつけた。次に、Ａｕ電極と銅線に銀ペーストを接着し、ホール効果測定用の素子とした。
平均キャリア濃度の測定は、室温にてホール効果測定装置
ＨＬ−５５００ＰＣ、ＡＣＣＥＮＴを用いてホール効果測定を行い、得られた値を平均キャリア濃度とした。
結果は、
・ＣρＦＣ：５×１０１８（／ｃｍ３）
・（ＣρＢＣ／ＣρＦＣ）：０．０３
・（ＣρＦＣ／ＣρＳ）：０．１
であった。
薄膜トランジスタ１と同じ基板に対し、酸化物半導体層３０の形成まで、及び、ゲート絶縁層２５の形成までの工程を通した。そして、単膜分析エリアの基板をそれぞれ１ｃｍ□にカットし、４隅にＡｕ電極をつけた。次に、Ａｕ電極と銅線に銀ペーストを接着し、ホール効果測定用の素子とした。
平均キャリア濃度の測定は、室温にてホール効果測定装置
ＨＬ−５５００ＰＣ、ＡＣＣＥＮＴを用いてホール効果測定を行い、得られた値を平均キャリア濃度とした。
結果は、
・ＣρＦＣ：５×１０１８（／ｃｍ３）
・（ＣρＢＣ／ＣρＦＣ）：０．０３
・（ＣρＦＣ／ＣρＳ）：０．１
であった。
［膜密度の測定］
薄膜トランジスタ１と同じ基板に対し、酸化物半導体層３０の形成までの工程を通し、該基板を、ＸＲＲ（Ｘ−ｒａｙ
Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用い、以下の条件で反射率の測定を行った。
得られたスペクトルを用いて、膜厚、密度をパラメーターとしてフィッテングにより膜密度を求めた。測定装置は（株）リガク製の全自動水平型多目的Ｘ線回折装置
ＳｍａｒｔＬａｂ、測定条件はＣｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）を用いて、２θ反射率測定、測定範囲２θ＝０°〜８°、サンプリング間隔：０．０１°で測定を行った。
結果は、
・ρＦＣ：６．５３（ｇ／ｃｍ３）
・ρＢＣ：６．５６（ｇ／ｃｍ３）
であった。
薄膜トランジスタ１と同じ基板に対し、酸化物半導体層３０の形成までの工程を通し、該基板を、ＸＲＲ（Ｘ−ｒａｙ
Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用い、以下の条件で反射率の測定を行った。
得られたスペクトルを用いて、膜厚、密度をパラメーターとしてフィッテングにより膜密度を求めた。測定装置は（株）リガク製の全自動水平型多目的Ｘ線回折装置
ＳｍａｒｔＬａｂ、測定条件はＣｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）を用いて、２θ反射率測定、測定範囲２θ＝０°〜８°、サンプリング間隔：０．０１°で測定を行った。
結果は、
・ρＦＣ：６．５３（ｇ／ｃｍ３）
・ρＢＣ：６．５６（ｇ／ｃｍ３）
であった。
［バンドギャップの測定］
薄膜トランジスタ１と同基板に、酸化物半導体層３０の形成までの工程を通し、該基板を１ｃｍ□にカットし、裏面反射が無くなるまで研磨した。室温にて分光エリプソメトリー測定装置Ｍ−２０００Ｄ（ジェー・エー・ウーラム・ジャパン株式会社製）を用いて偏光の入射角度を基板に垂直方向から５０°、６０°、７０°と変化させ、それぞれについて測定波長を１９２．３ｎｍ〜１６８９ｎｍ、測定幅３．４ｎｍで測定を行った。さらに、得られたスペクトルψとΔから、吸収モデルとしてＤｒｕｄｅ ｍｏｄｅｌ、Ｔａｕｃ−Ｌｏｒｅｎｔｚ ｍｏｄｅ、Ｇａｕｓｓｉａｎ ｆｕｎｃｔｉｏｎｅ ｍｏｄｅｌを置き、二乗誤差ＭＳＥ＝１０以下になるまで最適化を行うことで各光のエネルギーに対して吸収係数αを算出した。さらに、光のエネルギー範囲２ｅＶ〜５ｅＶに対し、α２をプロットし直線を延長させたエネルギー軸との交点をバンドギャップとして算出した。
結果は、
・フロントチャネル領域のバンドギャップ：３．４８（ｅＶ）
・バックチャネル領域側のバンドギャップ：３．５０（ｅＶ）
であった。
薄膜トランジスタ１と同基板に、酸化物半導体層３０の形成までの工程を通し、該基板を１ｃｍ□にカットし、裏面反射が無くなるまで研磨した。室温にて分光エリプソメトリー測定装置Ｍ−２０００Ｄ（ジェー・エー・ウーラム・ジャパン株式会社製）を用いて偏光の入射角度を基板に垂直方向から５０°、６０°、７０°と変化させ、それぞれについて測定波長を１９２．３ｎｍ〜１６８９ｎｍ、測定幅３．４ｎｍで測定を行った。さらに、得られたスペクトルψとΔから、吸収モデルとしてＤｒｕｄｅ ｍｏｄｅｌ、Ｔａｕｃ−Ｌｏｒｅｎｔｚ ｍｏｄｅ、Ｇａｕｓｓｉａｎ ｆｕｎｃｔｉｏｎｅ ｍｏｄｅｌを置き、二乗誤差ＭＳＥ＝１０以下になるまで最適化を行うことで各光のエネルギーに対して吸収係数αを算出した。さらに、光のエネルギー範囲２ｅＶ〜５ｅＶに対し、α２をプロットし直線を延長させたエネルギー軸との交点をバンドギャップとして算出した。
結果は、
・フロントチャネル領域のバンドギャップ：３．４８（ｅＶ）
・バックチャネル領域側のバンドギャップ：３．５０（ｅＶ）
であった。
［薄膜トランジスタの特性評価］
コプラナー型の薄膜トランジスタ１を用い、ゲート電圧（Ｖｇ）の変化に伴うドレイン電流（Ｉｄ）の大きさを測定することにより、その伝達特性の評価を行った。
ドレイン電圧は２０Ｖに設定し、ゲート電圧は−１５Ｖから２０Ｖまで変化させた。また、得られた薄膜トランジスタの電界効果移動度とオフ電流（Ｉｏｆｆ）を下記の方法で測定し、信頼性評価を行った。
・電界効果移動度（移動度）（ｃｍ２／Ｖｓ）
飽和領域移動度を導出し、ゲート電圧が−１５Ｖから２０Ｖの範囲での最大値を選択し、電界効果移動度とした。
・Ｉｏｆｆ（オフ電流）（Ａ＠Ｖｇｓ＝−５Ｖ）
ゲート電圧（Ｖｇ）＝−５Ｖのときのドレイン電流（Ｉｄ）をオフ電流（Ｉｏｆｆ）とした。
結果は、
・電界効果移動度（移動度）：３５（ｃｍ２／Ｖｓ）
・Ｓ値：０．４（Ｖ／ｄｅｃａｄｅ）
・オフ電流（ＯＦＦ電流）：<１×１０−１２（Ａ）
であった。
コプラナー型の薄膜トランジスタ１を用い、ゲート電圧（Ｖｇ）の変化に伴うドレイン電流（Ｉｄ）の大きさを測定することにより、その伝達特性の評価を行った。
ドレイン電圧は２０Ｖに設定し、ゲート電圧は−１５Ｖから２０Ｖまで変化させた。また、得られた薄膜トランジスタの電界効果移動度とオフ電流（Ｉｏｆｆ）を下記の方法で測定し、信頼性評価を行った。
・電界効果移動度（移動度）（ｃｍ２／Ｖｓ）
飽和領域移動度を導出し、ゲート電圧が−１５Ｖから２０Ｖの範囲での最大値を選択し、電界効果移動度とした。
・Ｉｏｆｆ（オフ電流）（Ａ＠Ｖｇｓ＝−５Ｖ）
ゲート電圧（Ｖｇ）＝−５Ｖのときのドレイン電流（Ｉｄ）をオフ電流（Ｉｏｆｆ）とした。
結果は、
・電界効果移動度（移動度）：３５（ｃｍ２／Ｖｓ）
・Ｓ値：０．４（Ｖ／ｄｅｃａｄｅ）
・オフ電流（ＯＦＦ電流）：<１×１０−１２（Ａ）
であった。
［信頼性評価］
コプラナー型の薄膜トランジスタ１について、ケースレーの４２００ＳＣＳにセットし、トランジスタの信頼性を評価した。
（１）信頼性 ＰＢＳ
ストレス条件は、空気中、５０℃でゲート電極に＋１５Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
（２）信頼性 ＮＢＩＳ
ストレス条件は、空気中、３６５ｎｍ〜６２０ｎｍの波長を含む白色光を０．１ｍＷとし、５０℃で薄膜トランジスタ１に照射させ、ゲート電極に−１５Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量 （ΔＶｔｈ）を測定した。
結果は、
・ＰＢＳ＠Ｖｇ＝１５Ｖ，１０００ｓｅｃ
（Ｖ）：０．３
・ＮＢＩＳ＠Ｖｇ＝−１５Ｖ，１０００ｓｅｃ （Ｖ）：０．１
であった。
コプラナー型の薄膜トランジスタ１について、ケースレーの４２００ＳＣＳにセットし、トランジスタの信頼性を評価した。
（１）信頼性 ＰＢＳ
ストレス条件は、空気中、５０℃でゲート電極に＋１５Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
（２）信頼性 ＮＢＩＳ
ストレス条件は、空気中、３６５ｎｍ〜６２０ｎｍの波長を含む白色光を０．１ｍＷとし、５０℃で薄膜トランジスタ１に照射させ、ゲート電極に−１５Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量 （ΔＶｔｈ）を測定した。
結果は、
・ＰＢＳ＠Ｖｇ＝１５Ｖ，１０００ｓｅｃ
（Ｖ）：０．３
・ＮＢＩＳ＠Ｖｇ＝−１５Ｖ，１０００ｓｅｃ （Ｖ）：０．１
であった。
［バラツキ性評価］
４インチΦの基板面内の任意の１０素子を選択した際の、移動度のバラツキΔμ、及び、閾値電圧のバラツキΔＶｔｈを測定した。
結果は、
・ΔＶｔｈ：０．０２（Ｖ）
・Δμ：０．３（ｃｍ２／Ｖｓ）
であった。
以上説明したように、実施例１の薄膜トランジスタ１は、良好な特性を有していた。
４インチΦの基板面内の任意の１０素子を選択した際の、移動度のバラツキΔμ、及び、閾値電圧のバラツキΔＶｔｈを測定した。
結果は、
・ΔＶｔｈ：０．０２（Ｖ）
・Δμ：０．３（ｃｍ２／Ｖｓ）
であった。
以上説明したように、実施例１の薄膜トランジスタ１は、良好な特性を有していた。
実施例２について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表１に示す。
なお、以下に記載する実施例及び比較例において、測定方法や評価方法などは、実施例１とほぼ同様に行うものとする。
また、実施例２の薄膜トランジスタ１は、表１に示すように、良好なＴＦＴ特性を有していた。
なお、以下に記載する実施例及び比較例において、測定方法や評価方法などは、実施例１とほぼ同様に行うものとする。
また、実施例２の薄膜トランジスタ１は、表１に示すように、良好なＴＦＴ特性を有していた。
[比較例１]
比較例１について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例１において、酸化物半導体層３０の成膜直後の比抵抗の値は、５．３９Ｅ＋０１（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で、高抵抗化が不十分であった。
結果としては、移動度が実施例１、２と比較して悪く、ＯＦＦ電流が高く、信頼性が悪い薄膜トランジスタとなった。
比較例１について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例１において、酸化物半導体層３０の成膜直後の比抵抗の値は、５．３９Ｅ＋０１（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で、高抵抗化が不十分であった。
結果としては、移動度が実施例１、２と比較して悪く、ＯＦＦ電流が高く、信頼性が悪い薄膜トランジスタとなった。
[比較例２]
比較例２について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例２において、酸化物半導体層３０の成膜直後の比抵抗の値は、３．６０Ｅ＋０８（Ωｃｍ）であり、十分に高い値であったが、酸化物半導体層３０を形成した直後のゲート絶縁膜の平均水素原子濃度が、５×１０１５（／ｃｍ３）と濃度が不十分であった。
結果としては、移動度が実施例１、２と比較して悪く、ＯＦＦ電流が高く、信頼性が悪い薄膜トランジスタとなった。
比較例２について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例２において、酸化物半導体層３０の成膜直後の比抵抗の値は、３．６０Ｅ＋０８（Ωｃｍ）であり、十分に高い値であったが、酸化物半導体層３０を形成した直後のゲート絶縁膜の平均水素原子濃度が、５×１０１５（／ｃｍ３）と濃度が不十分であった。
結果としては、移動度が実施例１、２と比較して悪く、ＯＦＦ電流が高く、信頼性が悪い薄膜トランジスタとなった。
[比較例３]
比較例３について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例３において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
また、酸化物半導体層３０を形成した直後の酸化物半導体層３０の平均水素原子濃度は、５×１０２０（／ｃｍ３）、及び保護膜（保護絶縁層）形成直後の保護絶縁層の平均水素原子濃度は５×１０２０（／ｃｍ３）と本発明の薄膜トランジスタを作製する上で、適正な濃度であった。しかしながら、素子作製後のアニールを実施しなかったため、ゲート絶縁膜、及び保護絶縁層から酸化物半導体膜へ十分に水素が拡散しなかった。
結果としては、酸化物半導体層中のキャリア濃度が低く、薄膜トランジスタとして駆動しなかった。
比較例３について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表２に示す。
比較例３において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
また、酸化物半導体層３０を形成した直後の酸化物半導体層３０の平均水素原子濃度は、５×１０２０（／ｃｍ３）、及び保護膜（保護絶縁層）形成直後の保護絶縁層の平均水素原子濃度は５×１０２０（／ｃｍ３）と本発明の薄膜トランジスタを作製する上で、適正な濃度であった。しかしながら、素子作製後のアニールを実施しなかったため、ゲート絶縁膜、及び保護絶縁層から酸化物半導体膜へ十分に水素が拡散しなかった。
結果としては、酸化物半導体層中のキャリア濃度が低く、薄膜トランジスタとして駆動しなかった。
実施例３について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表３に示す。
また、実施例３においては、さらに、下記の素子構成の評価を行った。
また、実施例３においては、さらに、下記の素子構成の評価を行った。
［素子構成の評価］
薄膜トランジスタ１において、保護絶縁層２７と酸化物半導体層３０との接触面積Ａに対する、ソース電極２８と酸化物半導体層３０との接触面積Ａｓの比（＝Ａｓ／Ａ）を求めた。
なお、１≦Ａｓ／Ａ<１０００であるとよい。
結果は、
・Ａｓ／Ａ：１００
であった。
この実施例３の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
薄膜トランジスタ１において、保護絶縁層２７と酸化物半導体層３０との接触面積Ａに対する、ソース電極２８と酸化物半導体層３０との接触面積Ａｓの比（＝Ａｓ／Ａ）を求めた。
なお、１≦Ａｓ／Ａ<１０００であるとよい。
結果は、
・Ａｓ／Ａ：１００
であった。
この実施例３の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
実施例４について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表３に示す。
結果としては、実施例４の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
結果としては、実施例４の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
実施例５について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表３に示す。
結果としては、実施例５の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
結果としては、実施例５の薄膜トランジスタ１は、表３に示すように、良好なＴＦＴ特性を有していた。
[比較例４]
比較例４について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例４において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、ソース電極２８及びドレイン電極２９を、Ａｕとした。
ソース電極２８及びドレイン電極２９をＡｕとした場合、酸化物半導体層３０に形成されたソース領域２２及びドレイン領域２４との接触抵抗が高く、移動度が低く、ソース電極からの電子の注入性低下によってＳ値が悪い結果となった。
比較例４について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例４において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、ソース電極２８及びドレイン電極２９を、Ａｕとした。
ソース電極２８及びドレイン電極２９をＡｕとした場合、酸化物半導体層３０に形成されたソース領域２２及びドレイン領域２４との接触抵抗が高く、移動度が低く、ソース電極からの電子の注入性低下によってＳ値が悪い結果となった。
[比較例５]
比較例５について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例５において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、素子構成としてソース電極２８と酸化物半導体層３０との接触面積に対する保護絶縁層２７と酸化物半導体層３０の接触面積の比（＝Ａｓ／Ａ）を、０．１とした。
比較例５では、保護絶縁層２７と酸化物半導体層３０の接触面積Ａが大きく、抵抗成分として存在し、移動度の低下やＳ値の劣化を招いた。
比較例５について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例５において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、素子構成としてソース電極２８と酸化物半導体層３０との接触面積に対する保護絶縁層２７と酸化物半導体層３０の接触面積の比（＝Ａｓ／Ａ）を、０．１とした。
比較例５では、保護絶縁層２７と酸化物半導体層３０の接触面積Ａが大きく、抵抗成分として存在し、移動度の低下やＳ値の劣化を招いた。
[比較例６]
比較例６について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例６において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、素子構成としてソース電極２８と酸化物半導体層３０との接触面積に対する保護絶縁層２７と酸化物半導体層３０の接触面積の比（＝Ａｓ／Ａ）を、１０００００とした。
比較例６では、ソース電極２８と酸化物半導体層３０の接触面積Ａが大きく、ソース電極２８の金属による酸化物半導体層３０からの酸素の引き抜き効果が大きく働き、チャネル層（チャネル領域２３）が導電膜化した。
比較例６について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表４に示す。
比較例６において、酸化物半導体層３０の成膜直後の比抵抗の値は、６．２７Ｅ＋０８（Ωｃｍ）であり、本発明の薄膜トランジスタを作製する上で十分に高い値であった。
ただし、素子構成としてソース電極２８と酸化物半導体層３０との接触面積に対する保護絶縁層２７と酸化物半導体層３０の接触面積の比（＝Ａｓ／Ａ）を、１０００００とした。
比較例６では、ソース電極２８と酸化物半導体層３０の接触面積Ａが大きく、ソース電極２８の金属による酸化物半導体層３０からの酸素の引き抜き効果が大きく働き、チャネル層（チャネル領域２３）が導電膜化した。
実施例６について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表５に示す。
また、実施例６においては、さらに、下記の結晶性の測定を行った。
また、実施例６においては、さらに、下記の結晶性の測定を行った。
［結晶性の測定］
薄膜トランジスタ１のチャネル部からイオンミリング法によってサンプルを切り出し、断面ＴＥＭを測定した。測定装置は日立製４００ｋＶ高分解能透過電子顕微鏡、加速電圧４００ｋＶ条件で測定を行い、断面ＴＥＭ像、暗視野像、及び制限視野電子線回折パターンより結晶性を評価した。
結果は、
・アモルファス領域の体積率：１００％
であった。
この実施例６の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
薄膜トランジスタ１のチャネル部からイオンミリング法によってサンプルを切り出し、断面ＴＥＭを測定した。測定装置は日立製４００ｋＶ高分解能透過電子顕微鏡、加速電圧４００ｋＶ条件で測定を行い、断面ＴＥＭ像、暗視野像、及び制限視野電子線回折パターンより結晶性を評価した。
結果は、
・アモルファス領域の体積率：１００％
であった。
この実施例６の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
実施例７について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表５に示す。
結果としては、実施例７の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
結果としては、実施例７の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
実施例８について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表５に示す。
結果としては、実施例８の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
結果としては、実施例８の薄膜トランジスタ１は、表５に示すように、良好なＴＦＴ特性を有していた。
[比較例７]
比較例７について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表６に示す。なお、金属比は、Ｉｎ：Ｓｎ：Ｚｎ=３３．３：３３．３：３３．３ （原子比）の酸化物のスパッタリングターゲットを用いた。すなわち、各金属の原子比をそれぞれ同じとした。
比較例７において、酸化物半導体層３０の成膜直後の比抵抗の値は、１．８１Ｅ＋００（Ωｃｍ）であった。
この比較例７は、Ｉｎの濃度が十分でなく、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣに対する、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比（＝（ＳＲＦＣ／ＳＲＢＣ））が、０．９００となり、すなわち、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣが十分に低くなく、ＴＦＴの移動度が低く、Ｓ値も悪かった。
比較例７について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表６に示す。なお、金属比は、Ｉｎ：Ｓｎ：Ｚｎ=３３．３：３３．３：３３．３ （原子比）の酸化物のスパッタリングターゲットを用いた。すなわち、各金属の原子比をそれぞれ同じとした。
比較例７において、酸化物半導体層３０の成膜直後の比抵抗の値は、１．８１Ｅ＋００（Ωｃｍ）であった。
この比較例７は、Ｉｎの濃度が十分でなく、バックチャネル領域２３２の広がり抵抗の平均値ＳＲＢＣに対する、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣの比（＝（ＳＲＦＣ／ＳＲＢＣ））が、０．９００となり、すなわち、フロントチャネル領域２３１の広がり抵抗の平均値ＳＲＦＣが十分に低くなく、ＴＦＴの移動度が低く、Ｓ値も悪かった。
[比較例８]
比較例８について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表６に示す。
比較例８において、酸化物半導体層３０の成膜直後の比抵抗の値は、３．３９Ｅ−０２（Ωｃｍ）であった。
この比較例８は、酸化物半導体層３０のキャリア濃度が高く、ＴＦＴとして駆動せず導電膜化した。
比較例８について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表６に示す。
比較例８において、酸化物半導体層３０の成膜直後の比抵抗の値は、３．３９Ｅ−０２（Ωｃｍ）であった。
この比較例８は、酸化物半導体層３０のキャリア濃度が高く、ＴＦＴとして駆動せず導電膜化した。
実施例９について、素子製作時の条件、素子作製後の半導体物性、同一の基板上に作製した分析エリアの薄膜の薄膜物性結果、及び、素子製作後のＴＦＴ特性（測定結果）を表６に示す。
なお、実施例９では、酸化物半導体層３０が第１層（上側の層）及び第二層（下側の層）を有しており、第１層の金属比がＩｎ：Ｇａ：Ｚｎ=５０：１０：４０ （原子比）であり、第２層の金属比がＩｎ：Ｇａ：Ｚｎ=３３．３：３３．３：３３．３
（原子比）の酸化物のスパッタリングターゲットを用いて成膜し、表６に示す条件で素子と薄膜の作製を行った。すなわち、第１層におけるＩｎの濃度を高くすることで、相対的に第２層における平均水素原子濃度が高い状態（（ＳＲＦＣ／ＳＲＢＣ）＝０．００００５となる状態）とした。
結果としては、実施例９の薄膜トランジスタ１は、表６に示すように、良好なＴＦＴ特性を有していた。
なお、実施例９では、酸化物半導体層３０が第１層（上側の層）及び第二層（下側の層）を有しており、第１層の金属比がＩｎ：Ｇａ：Ｚｎ=５０：１０：４０ （原子比）であり、第２層の金属比がＩｎ：Ｇａ：Ｚｎ=３３．３：３３．３：３３．３
（原子比）の酸化物のスパッタリングターゲットを用いて成膜し、表６に示す条件で素子と薄膜の作製を行った。すなわち、第１層におけるＩｎの濃度を高くすることで、相対的に第２層における平均水素原子濃度が高い状態（（ＳＲＦＣ／ＳＲＢＣ）＝０．００００５となる状態）とした。
結果としては、実施例９の薄膜トランジスタ１は、表６に示すように、良好なＴＦＴ特性を有していた。
［酸化物半導体層の一実施形態］
また、本発明は、新規な酸化物半導体層の発明としても有効である。
この酸化物半導体層は、図示してないが、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含む酸化物半導体層であって、活性領域において、電界が付与される側の端面から内側に所定距離までの領域を電界付与側領域とし、活性領域において、電界が付与される側の反対側の端面から内側に距離５ｎｍまでの領域を反電界付与側領域としたとき、前記反電界付与側領域の広がり抵抗の平均値ＳＲＢに対する、前記電界付与側領域の広がり抵抗の平均値ＳＲＦの比が、０．００００１≦（ＳＲＦ／ＳＲＢ）≦０．１である構成としてある。
また、本発明は、新規な酸化物半導体層の発明としても有効である。
この酸化物半導体層は、図示してないが、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含む酸化物半導体層であって、活性領域において、電界が付与される側の端面から内側に所定距離までの領域を電界付与側領域とし、活性領域において、電界が付与される側の反対側の端面から内側に距離５ｎｍまでの領域を反電界付与側領域としたとき、前記反電界付与側領域の広がり抵抗の平均値ＳＲＢに対する、前記電界付与側領域の広がり抵抗の平均値ＳＲＦの比が、０．００００１≦（ＳＲＦ／ＳＲＢ）≦０．１である構成としてある。
また、好ましくは、前記活性領域と隣接した、制御される電流用のＩＮ側電極領域及びＯＵＴ側電極領域を有し、前記電界付与側領域の広がり抵抗の平均値ＳＲＦに対する、前記ＩＮ側電極領域の広がり抵抗の平均値ＳＲＩＮの比が、０．０００１≦（ＳＲＩＮ／ＳＲＦ）≦１であり、前記電界付与側領域の広がり抵抗の平均値ＳＲＦに対する、前記ＯＵＴ側電極領域の広がり抵抗の平均値ＳＲＯＵＴの比が、０．０００１≦（ＳＲＯＵＴ／ＳＲＦ）≦１であるとよい。
この酸化物半導体層は、上述した酸化物半導体層３０とほぼ同様の構成を有しており、寄生抵抗を低減しつつ、高い移動度及び高いｏｎ-ｏｆｆ比を有し、Ｓ値が低く、良好な信頼性と光信頼性を有している。
［表示装置の一実施形態］
また、本発明は、表示装置の発明としても有効である。
本実施形態の表示装置は、図示してないが、上述した薄膜トランジスタ１を備えている。
これにより、この表示装置は、画像品質や耐久性になどを向上させることができる。
また、本発明は、表示装置の発明としても有効である。
本実施形態の表示装置は、図示してないが、上述した薄膜トランジスタ１を備えている。
これにより、この表示装置は、画像品質や耐久性になどを向上させることができる。
［半導体装置の一実施形態］
また、本発明は、半導体装置の発明としても有効である。
本実施形態の半導体装置は、図示してないが、上述した薄膜トランジスタ１を備えている。
これにより、この半導体装置は、高速、安定性、均一性、再現性、耐久性などを向上させることができる。
また、本発明は、半導体装置の発明としても有効である。
本実施形態の半導体装置は、図示してないが、上述した薄膜トランジスタ１を備えている。
これにより、この半導体装置は、高速、安定性、均一性、再現性、耐久性などを向上させることができる。
以上、本発明の薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置について、好ましい実施形態などを示して説明したが、本発明に係る薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置は、上述した実施形態などにのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
１、１ａ 薄膜トランジスタ
２１ 基板
２２ ソース領域
２３ チャネル領域
２４ ドレイン領域
２５、２５ａ、２５０ ゲート絶縁層
２６、２６ａ ゲート電極
２７、２７ａ 保護絶縁層
２８、２８ａ ソース電極
２９、２９ａ ドレイン電極
３０、３０ａ 酸化物半導体層
２６０ ゲート電極層
２１ 基板
２２ ソース領域
２３ チャネル領域
２４ ドレイン領域
２５、２５ａ、２５０ ゲート絶縁層
２６、２６ａ ゲート電極
２７、２７ａ 保護絶縁層
２８、２８ａ ソース電極
２９、２９ａ ドレイン電極
３０、３０ａ 酸化物半導体層
２６０ ゲート電極層
Claims (28)
- 基板上に形成された、ソース領域、チャネル領域及びドレイン領域を有する酸化物半導体層と、
前記チャネル領域上に形成された、水素原子を含むゲート絶縁層と、
前記チャネル領域の上方であって、前記ゲート絶縁層上に形成されたゲート電極と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に形成された、水素原子を含む保護絶縁層と、
前記ソース領域と接続されたソース電極と、
前記ドレイン領域と接続されたドレイン電極と
を備え、
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含み、
前記チャネル領域において、前記基板側の端面から内側に距離５ｎｍまでの領域をバックチャネル領域とし、前記チャネル領域において、前記ゲート絶縁層側の端面から内側に距離５ｎｍまでの領域をフロントチャネル領域としたとき、前記バックチャネル領域の広がり抵抗の平均値ＳＲＢＣに対する、前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣの比（ＳＲＦＣ／ＳＲＢＣ）が、
０．００００１≦（ＳＲＦＣ／ＳＲＢＣ）≦０．１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ソース領域の広がり抵抗の平均値ＳＲＳの比（ＳＲＳ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＳ／ＳＲＦＣ）≦１
であり、
前記フロントチャネル領域の広がり抵抗の平均値ＳＲＦＣに対する、前記ドレイン領域の広がり抵抗の平均値ＳＲＤの比（ＳＲＤ／ＳＲＦＣ）が、
０．０００１≦（ＳＲＤ／ＳＲＦＣ）≦１
であり、
前記ゲート絶縁層が、前記ゲート電極によって自己整合されていることを特徴とする薄膜トランジスタ。 - 前記チャネル領域が、上層と下層とからなる２層構造を有し、
前記上層の広がり抵抗の平均値が、前記下層の広がり抵抗の平均値よりも低いことを特徴とする請求項１に記載の薄膜トランジスタ。 - 前記酸化物半導体層が、Ｉｎ、Ｇａ及びＺｎを含む、単層膜又は多層膜であり、前記単層膜又は前記多層膜のゲート絶縁層側からの第一層が、Ｉｎの原子比Ｉｎ／(Ｉｎ＋Ｇａ＋Ｚｎ)が３５％以上９０％未満であり、かつ、Ｇａの原子比Ｇａ／(Ｉｎ＋Ｇａ＋Ｚｎ)が１０％以上３５％未満であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
- 前記酸化物半導体層が、Ｉｎ、Ｓｎ及びＺｎを含む、単層膜又は多層膜であり、前記単層膜又は前記多層膜のゲート絶縁層側からの第一層が、Ｉｎの原子比Ｉｎ／(Ｉｎ＋Ｓｎ＋Ｚｎ)が１０％以上５０％未満であり、かつ、Ｓｎの原子比Ｓｎ／(Ｉｎ＋Ｓｎ＋Ｚｎ)が１０％以上５０％未満であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
- 前記酸化物半導体層は、前記ゲート絶縁層側の端面から内側に所定の距離までの領域がアモルファスであることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタ。
- 前記酸化物半導体層において、体積比の９０％以上がアモルファスであることを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタ。
- 前記酸化物半導体層は、前記ゲート絶縁層側の端面から内側に所定の距離までの領域が多結晶であることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタ。
- 前記酸化物半導体層において、体積比の９０％以上が多結晶であることを特徴とする請求項１乃至４、７のいずれかに記載の薄膜トランジスタ。
- 前記フロントチャネル領域の平均水素原子濃度ＨρＦＣが、１０１７ｃｍ−３以上１０２２ｃｍ−３以下であることを特徴とする請求項１乃至８のいずれかに記載の薄膜トランジスタ。
- 前記フロントチャネル領域の平均水素原子濃度ＨρＦＣに対する、前記バックチャネル領域の平均水素原子濃度ＨρＢＣの比（ＨρＢＣ／ＨρＦＣ）が、
０．０００１≦（ＨρＢＣ／ＨρＦＣ）≦０．１
であることを特徴とする請求項１乃至９のいずれかに記載の薄膜トランジスタ。 - 前記ソース領域の平均水素原子濃度ＨρＳに対する、前記フロントチャネル領域の平均水素原子濃度ＨρＦＣの比（ＨρＦＣ／ＨρＳ）が、
０．０００１≦（ＨρＦＣ／ＨρＳ）≦１
であり、
前記ドレイン領域の平均水素原子濃度ＨρＤに対する、前記フロント領域の平均水素原子濃度ＨρＦＣの比（ＨρＦＣ／ＨρＤ）が、
０．０００１≦（ＨρＦＣ／ＨρＤ）≦１
であることを特徴とする請求項１乃至１０のいずれかに記載の薄膜トランジスタ。 - 前記フロントチャネル領域の平均キャリア濃度ＣρＦＣが、１０１７ｃｍ−３以上１０２２ｃｍ−３以下であることを特徴とする請求項１乃至１１のいずれかに記載の薄膜トランジスタ。
- 前記フロントチャネル領域の平均キャリア濃度ＣρＦＣに対する、前記バックチャネル領域の平均キャリア濃度ＣρＢＣの比（ＣρＢＣ／ＣρＦＣ）が、
０．０００１≦（ＣρＢＣ／ＣρＦＣ）≦０．１
であることを特徴とする請求項１乃至１２のいずれかに記載の薄膜トランジスタ。 - 前記ソース領域の平均キャリア濃度ＣρＳに対する、前記フロントチャネル領域の平均キャリア濃度ＣρＦＣの比（ＣρＦＣ／ＣρＳ）が、
０．０００１≦（ＣρＦＣ／ＣρＳ）≦１
であり、
前記ドレイン領域の平均キャリア濃度ＣρＤに対する、前記フロントチャネル領域の平均キャリア濃度ＣρＦＣの比（ＣρＦＣ／ＣρＤ）が、
０．０００１≦（ＣρＦＣ／ＣρＤ）≦１
であることを特徴とする請求項１乃至１３のいずれかに記載の薄膜トランジスタ。 - 前記フロントチャネル領域の密度ρＦＣが、前記バックチャネル領域の密度ρＢＣより低く、
ρＦＣ<ρＢＣ
であることを特徴とする請求項１乃至１４のいずれかに記載の薄膜トランジスタ。 - 前記フロントチャネル領域のバンドギャップが、２．８ｅＶ以上４．２ｅＶ以下であることを特徴とする請求項１乃至１５のいずれかに記載の薄膜トランジスタ。
- 前記フロントチャネル領域のバンドギャップが、３．３ｅＶ以上４．０ｅＶ以下であることを特徴とする請求項１乃至１６のいずれかに記載の薄膜トランジスタ。
- 前記ソース電極及び前記ドレイン電極は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち１種よりなる単層膜、あるいは、Ａｌ、Ｍｏ、Ｔｉ、Ｃｕのうち少なくとも２種よりなる異なる２層以上の導電層を積層した多層膜であることを特徴とする請求項１乃至１７のいずれかに記載の薄膜トランジスタ。
- 前記ゲート絶縁層と前記保護絶縁層が、ＳｉＯ２、ＳｉＮｘ又はＡｌ２Ｏ３よりなることを特徴とする請求項１乃至１８のいずれかに記載の薄膜トランジスタ。
- 基板に、スパッタリング法によって酸化物半導体層を成膜し、所定の形状に形成する酸化物半導体層の形成工程と、
前記酸化物半導体層に対して、酸素雰囲気中で加熱処理を行う酸化物半導体層の加熱処理工程と、
前記基板及び前記酸化物半導体層の上に、前駆体に水素原子を含むＣＶＤ法によってゲート絶縁層を積層するゲート絶縁層の積層工程と、
前記ゲート絶縁層上にゲート電極を形成するゲート電極の形成工程と、
前記ゲート電極をマスクとし、前記ゲート絶縁層をパターニングするゲート絶縁層の形成工程と、
前記酸化物半導体層における前記ゲート絶縁層及び前記ゲート電極が形成されていない領域に、プラズマ処理、又は、真空中のアニールを施すプラズマ処理又はアニール工程と、
前記基板、前記酸化物半導体層のソース領域及びドレイン領域、並びに、前記ゲート電極層の上に、前駆体に水素原子を含むＣＶＤ法によって保護絶縁層を成膜する保護絶縁層の成膜工程と、
前記保護絶縁層に、一対のコンタクトホールを形成するコンタクトホールの形成工程と、
前記保護絶縁層、前記コンタクトホールにより露出した前記ソース領域、及び、前記コンタクトホールにより露出した前記ドレイン領域の上に、電極層を成膜し、該電極層をパターニングすることにより、ソース電極及びドレイン電極を形成するソース電極及びドレイン電極の形成工程と
を有することを特徴とする薄膜トランジスタの製造方法。 - 前記薄膜トランジスタが、上記請求項１〜１９のいずれか一項に記載された薄膜トランジスタであることを特徴とする請求項２０に記載の薄膜トランジスタの製造方法。
- 前記酸化物半導体層の形成工程において、成膜を行った際の前記酸化物半導体層の比抵抗が、１．０×１０１Ωｃｍ以上１．０×１０１０Ωｃｍ以下であることを特徴とする請求項２０又は２１に記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁層の積層工程において、前記ゲート絶縁層を積層した際の、該ゲート絶縁層における平均水素原子濃度を、１０１７ｃｍ−３以上１０２２ｃｍ−３未満とすることを特徴とする請求項２０乃至２２のいずれかに記載の薄膜トランジスタの製造方法。
- 前記保護絶縁層の成膜工程において、前記保護絶縁層を成膜した際の、該保護絶縁層における平均水素原子濃度を１０１７ｃｍ−３以上１０２２ｃｍ−３未満とすることを特徴とする請求項２０乃至２３のいずれかに記載の薄膜トランジスタの製造方法。
- 上記請求項１〜１９のいずれか一項に記載の電界効果型トランジスタを備えることを特徴とする表示装置。
- 上記請求項１〜１９のいずれか一項に記載の電界効果型トランジスタを備えることを特徴とする半導体装置。
- Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つの元素を含む酸化物半導体層であって、
活性領域において、電界が付与される側の端面から内側に距離５ｎｍまでの領域を電界付与側領域とし、活性領域において、電界が付与される側の反対側の端面から内側に所定距離までの領域を反電界付与側領域としたとき、前記反電界付与側領域の広がり抵抗の平均値ＳＲＢに対する、前記電界付与側領域の広がり抵抗の平均値ＳＲＦの比（ＳＲＦ／ＳＲＢ）が、
０．００００１≦（ＳＲＦ／ＳＲＢ）≦０．１
であることを特徴とする酸化物半導体層。 - 前記活性領域と隣接した、制御される電流用のＩＮ側電極領域及びＯＵＴ側電極領域を有し、
前記電界付与側領域の広がり抵抗の平均値ＳＲＦに対する、前記ＩＮ側電極領域の広がり抵抗の平均値ＳＲＩＮの比（ＳＲＩＮ／ＳＲＦ）が、
０．０００１≦（ＳＲＩＮ／ＳＲＦ）≦１
であり、
前記電界付与側領域の広がり抵抗の平均値ＳＲＦに対する、前記ＯＵＴ側電極領域の広がり抵抗の平均値ＳＲＯＵＴの比（ＳＲＯＵＴ／ＳＲＦ）が、
０．０００１≦（ＳＲＯＵＴ／ＳＲＦ）≦１
であることを特徴とする請求項２７に記載の酸化物半導体層。
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Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015186602A1 (ja) * | 2014-06-03 | 2015-12-10 | シャープ株式会社 | 半導体装置およびその製造方法 |
| WO2017094644A1 (ja) * | 2015-11-30 | 2017-06-08 | シャープ株式会社 | 半導体基板及び表示装置 |
| WO2017111174A1 (ja) * | 2015-12-25 | 2017-06-29 | 出光興産株式会社 | 積層体 |
| WO2017111173A1 (ja) * | 2015-12-25 | 2017-06-29 | 出光興産株式会社 | 積層体 |
| WO2017150351A1 (ja) * | 2016-03-02 | 2017-09-08 | 国立大学法人東京工業大学 | 酸化物半導体化合物、酸化物半導体化合物の層を備える半導体素子、および積層体 |
| JP2017175130A (ja) * | 2016-03-22 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置、該半導体装置を有する表示装置 |
| KR20180034318A (ko) * | 2015-07-30 | 2018-04-04 | 이데미쓰 고산 가부시키가이샤 | 결정질 산화물 반도체 박막, 결정질 산화물 반도체 박막의 제조 방법 및 박막 트랜지스터 |
| JP2019220543A (ja) * | 2018-06-19 | 2019-12-26 | 日立金属株式会社 | 酸化物半導体層、酸化物半導体層形成用スパッタリングターゲット、および薄膜トランジスタ |
| CN111868293A (zh) * | 2018-03-19 | 2020-10-30 | 住友金属矿山株式会社 | 透明氧化物层叠膜、透明氧化物层叠膜的制造方法和透明树脂基板 |
| WO2020226045A1 (ja) * | 2019-05-09 | 2020-11-12 | 国立大学法人 奈良先端科学技術大学院大学 | 薄膜トランジスタ及びその製造方法 |
| CN112071860A (zh) * | 2019-05-24 | 2020-12-11 | 夏普株式会社 | 有源矩阵基板以及其制造方法 |
| US11038001B2 (en) | 2017-03-27 | 2021-06-15 | Sharp Kabushiki Kaisha | Active matrix substrate and method for producing same |
| US11226529B2 (en) | 2019-07-26 | 2022-01-18 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US11296126B2 (en) | 2019-03-29 | 2022-04-05 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method thereof |
| US11393849B2 (en) | 2019-06-06 | 2022-07-19 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11476282B2 (en) | 2019-08-09 | 2022-10-18 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| KR20220141759A (ko) * | 2021-04-13 | 2022-10-20 | 한국전자통신연구원 | 전력반도체 소자 |
| US11502115B2 (en) | 2020-04-21 | 2022-11-15 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11569324B2 (en) | 2020-06-05 | 2023-01-31 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11637132B2 (en) | 2020-02-07 | 2023-04-25 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11688743B2 (en) | 2020-07-06 | 2023-06-27 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11695016B2 (en) | 2020-07-06 | 2023-07-04 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11695020B2 (en) | 2019-12-17 | 2023-07-04 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11791345B2 (en) | 2020-12-24 | 2023-10-17 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US12100711B2 (en) | 2020-12-04 | 2024-09-24 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
-
2013
- 2013-12-03 JP JP2013250529A patent/JP2015109315A/ja active Pending
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015186602A1 (ja) * | 2014-06-03 | 2015-12-10 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US10158027B2 (en) | 2014-06-03 | 2018-12-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
| KR20180034318A (ko) * | 2015-07-30 | 2018-04-04 | 이데미쓰 고산 가부시키가이샤 | 결정질 산화물 반도체 박막, 결정질 산화물 반도체 박막의 제조 방법 및 박막 트랜지스터 |
| KR102530123B1 (ko) | 2015-07-30 | 2023-05-08 | 이데미쓰 고산 가부시키가이샤 | 결정질 산화물 반도체 박막, 결정질 산화물 반도체 박막의 제조 방법 및 박막 트랜지스터 |
| JP2018101793A (ja) * | 2015-07-30 | 2018-06-28 | 出光興産株式会社 | 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ |
| WO2017094644A1 (ja) * | 2015-11-30 | 2017-06-08 | シャープ株式会社 | 半導体基板及び表示装置 |
| US11189737B2 (en) | 2015-12-25 | 2021-11-30 | Idemitsu Kosan Co., Ltd. | Laminated body |
| WO2017111173A1 (ja) * | 2015-12-25 | 2017-06-29 | 出光興産株式会社 | 積層体 |
| CN108475702A (zh) * | 2015-12-25 | 2018-08-31 | 出光兴产株式会社 | 层叠体 |
| JPWO2017111174A1 (ja) * | 2015-12-25 | 2018-10-18 | 出光興産株式会社 | 積層体 |
| JPWO2017111173A1 (ja) * | 2015-12-25 | 2018-10-18 | 出光興産株式会社 | 積層体 |
| TWI795349B (zh) * | 2015-12-25 | 2023-03-11 | 日商出光興產股份有限公司 | 積層體 |
| US10340356B2 (en) | 2015-12-25 | 2019-07-02 | Idemitsu Kosan Co., Ltd. | Laminated article |
| WO2017111174A1 (ja) * | 2015-12-25 | 2017-06-29 | 出光興産株式会社 | 積層体 |
| CN108475702B (zh) * | 2015-12-25 | 2021-11-23 | 出光兴产株式会社 | 层叠体 |
| WO2017150351A1 (ja) * | 2016-03-02 | 2017-09-08 | 国立大学法人東京工業大学 | 酸化物半導体化合物、酸化物半導体化合物の層を備える半導体素子、および積層体 |
| US11075303B2 (en) | 2016-03-02 | 2021-07-27 | Tokyo Institute Of Technology | Oxide semiconductor compound, semiconductor element provided with layer of oxide semiconductor compound, and laminated body |
| JP2017175130A (ja) * | 2016-03-22 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置、該半導体装置を有する表示装置 |
| US12046679B2 (en) | 2016-03-22 | 2024-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11721769B2 (en) | 2016-03-22 | 2023-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10707238B2 (en) | 2016-03-22 | 2020-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11489076B2 (en) | 2016-03-22 | 2022-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11038001B2 (en) | 2017-03-27 | 2021-06-15 | Sharp Kabushiki Kaisha | Active matrix substrate and method for producing same |
| CN111868293A (zh) * | 2018-03-19 | 2020-10-30 | 住友金属矿山株式会社 | 透明氧化物层叠膜、透明氧化物层叠膜的制造方法和透明树脂基板 |
| JP7070130B2 (ja) | 2018-06-19 | 2022-05-18 | 日立金属株式会社 | 酸化物半導体層、酸化物半導体層形成用スパッタリングターゲット、および薄膜トランジスタ |
| JP2019220543A (ja) * | 2018-06-19 | 2019-12-26 | 日立金属株式会社 | 酸化物半導体層、酸化物半導体層形成用スパッタリングターゲット、および薄膜トランジスタ |
| US11296126B2 (en) | 2019-03-29 | 2022-04-05 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method thereof |
| JP7515119B2 (ja) | 2019-05-09 | 2024-07-12 | 国立大学法人 奈良先端科学技術大学院大学 | 薄膜トランジスタ及びその製造方法 |
| WO2020226045A1 (ja) * | 2019-05-09 | 2020-11-12 | 国立大学法人 奈良先端科学技術大学院大学 | 薄膜トランジスタ及びその製造方法 |
| US11215891B2 (en) | 2019-05-24 | 2022-01-04 | Sharp Kabushiki Kaisha | Active matrix substrate and manufacturing method thereof |
| CN112071860A (zh) * | 2019-05-24 | 2020-12-11 | 夏普株式会社 | 有源矩阵基板以及其制造方法 |
| CN112071860B (zh) * | 2019-05-24 | 2023-08-29 | 夏普株式会社 | 有源矩阵基板以及其制造方法 |
| US11393849B2 (en) | 2019-06-06 | 2022-07-19 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11226529B2 (en) | 2019-07-26 | 2022-01-18 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US11476282B2 (en) | 2019-08-09 | 2022-10-18 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11695020B2 (en) | 2019-12-17 | 2023-07-04 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11637132B2 (en) | 2020-02-07 | 2023-04-25 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11502115B2 (en) | 2020-04-21 | 2022-11-15 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11569324B2 (en) | 2020-06-05 | 2023-01-31 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11695016B2 (en) | 2020-07-06 | 2023-07-04 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11688743B2 (en) | 2020-07-06 | 2023-06-27 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US12100711B2 (en) | 2020-12-04 | 2024-09-24 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| US11791345B2 (en) | 2020-12-24 | 2023-10-17 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
| KR102669198B1 (ko) | 2021-04-13 | 2024-05-27 | 한국전자통신연구원 | 전력반도체 소자 |
| KR20220141759A (ko) * | 2021-04-13 | 2022-10-20 | 한국전자통신연구원 | 전력반도체 소자 |
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