WO2017111173A1 - 積層体 - Google Patents

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絵美 川嶋
隆司 関谷
勇輝 霍間
義弘 上岡
重和 笘井
基浩 竹嶋
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出光興産株式会社
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    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes

Definitions

  • the present invention relates to a laminated body, a semiconductor element, a Schottky barrier diode, a junction transistor, an electronic circuit, an electric device, an electronic device, a vehicle, and a power engine.
  • a Schottky barrier diode is a diode having a rectifying action by using a potential barrier formed at a junction surface between a Schottky metal and a semiconductor having a sufficiently high carrier concentration.
  • the work function of a metal is ⁇ m and the work function of an n-type semiconductor is ⁇ s (where the work function of a semiconductor is defined as the difference between a vacuum level and a Fermi level)
  • a potential barrier is formed at the metal-semiconductor interface.
  • the metal side is a positive electrode and the semiconductor side is a negative diode.
  • the potential barrier is lowered, and electrons flow through the barrier and current flows.
  • reverse bias electrons are blocked by the potential barrier and current is blocked.
  • Si is the most common semiconductor used.
  • Si-based Schottky diodes are used for high-speed switching elements, transmission / reception mixers in the several GHz frequency band, frequency conversion elements, and the like. Although generally used for power applications, the band gap is as small as 1.1 eV, and the dielectric breakdown electric field is as small as 0.3 MV / cm. Therefore, it is necessary to increase the thickness of the element in order to achieve a large withstand voltage. There is a drawback that the ON resistance in the forward direction is increased. In addition, the Si-based Schottky barrier diode excellent in high-speed response has insufficient voltage resistance.
  • SiC has a large band gap of 3 eV or more and a dielectric breakdown electric field of 3 MV / cm, which is suitable for power use.
  • ⁇ -Ga 2 O 3 has a wider band gap (4.8 eV to 4.9 eV) and is expected to have a high withstand voltage.
  • there are still problems in manufacturing a high-quality substrate and there are problems in mass productivity and cost. is there.
  • Oxide semiconductors have a wider bandgap than Si and have a high dielectric breakdown electric field, so application to power semiconductors is expected.
  • a Schottky barrier diode using an oxide semiconductor is expected to have high-speed response and good reverse recovery characteristics.
  • Non-Patent Document 1 discloses a Schottky barrier diode using amorphous IGZO as an oxide semiconductor and using a Ti / Pd stacked structure as a Schottky metal electrode. Further, according to the present technology, a good Schottky barrier is formed by oxygen plasma treatment of Pd. However, this technology is a diode that takes out a current in the lateral direction, and it is difficult to take out a large current due to the resistance of the take-out electrode. Further, the electrode located at the lower end of the oxide semiconductor layer serves as a Schottky electrode, and the conduction direction is upside down from a general Schottky barrier diode using Si or SiC.
  • Patent Document 1 discloses a Schottky barrier diode using a Ga 2 O 3 system as an oxide semiconductor layer and sandwiched between an ohmic electrode layer and a Schottky electrode layer.
  • a Ga 2 O 3 -based oxide semiconductor layer is formed on a silicon substrate, for example, the forward ON resistance increases, and when this is incorporated into an electronic circuit in which a Schottky barrier diode is used, The power loss at the time of output becomes larger than the power.
  • Patent Document 2 discloses a technique for realizing a diode having a low reverse saturation current by electrically connecting a gate electrode and a source or drain electrode of an FET using an oxide semiconductor.
  • the element configuration becomes complicated and there is a problem in the yield when it is made into a device.
  • JP 2013-102081 A Japanese Patent Laid-Open No. 2015-84439
  • An object of the present invention is to provide a semiconductor element having a small forward on-resistance, a small reverse leakage current, a small power loss, and a current that can be taken out, and a laminate used therefor.
  • the following laminates and the like are provided.
  • the reduction suppressing layer is one or more selected from the group consisting of Pd, Mo, Pt, Ir, Ru, Au, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh, and Co.
  • the laminate according to 1 or 2 wherein the Schottky electrode layer includes an oxide of one or more metal elements having a work function of 4.4 eV or more. 4).
  • the Schottky electrode layer is made of one or more metals selected from the group consisting of Pd, Mo, Pt, Ir, Ru, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh, and Co. 4.
  • the substrate is a conductive silicon substrate.
  • the metal oxide semiconductor layer includes one or more elements selected from In, Ga, Zn, and Sn. 11.
  • the metal oxide semiconductor layer has a hydrogen atom concentration of 10 17 atoms / cm 3 or more and 10 22 atoms / cm 3 or less.
  • the outer edge of the metal oxide semiconductor layer is the same as the outer edge of the ohmic electrode layer or located inside the outer edge of the ohmic electrode layer, and the ohmic electrode layer is on the entire lower surface of the metal oxide semiconductor layer.
  • the present invention it is possible to provide a semiconductor element that has a low forward on-resistance, a low reverse leakage current, a low power loss, and a current that can be taken out, and a laminate used therefor.
  • One aspect of the laminate of the present invention has a substrate, an ohmic electrode layer, a metal oxide semiconductor layer, a Schottky electrode layer, and a buffer electrode layer in this order, A reduction suppression layer is provided between the Schottky electrode layer and the buffer electrode layer.
  • the Schottky barrier diode can be formed regardless of the substrate and the base material.
  • the ohmic electrode layer and the metal oxide semiconductor layer are preferably in contact with each other, and the metal oxide semiconductor layer and the Schottky electrode layer are preferably in contact with each other.
  • Another embodiment of the laminate of the present invention includes an ohmic electrode layer, a metal oxide semiconductor layer, a Schottky electrode layer, and a buffer electrode layer in this order on a conductive substrate.
  • a reduction suppressing layer is provided between the buffer electrode layers.
  • the one aspect of the laminate of the present invention and the other aspect of the laminate of the present invention are collectively referred to as the laminate of the present invention.
  • the laminate according to the present invention has the above-described configuration, so that the on-resistance in the forward direction can be reduced when used in a semiconductor element. Further, the reverse leakage current can be reduced, and the current can be extracted with little power loss with respect to the input power.
  • Examples of the layer structure of the laminate of the present invention include the following structures.
  • FIG. 1 shows a laminated structure of an embodiment of the laminated body of the present invention.
  • the ohmic electrode layer 20, the metal oxide semiconductor layer 30, the Schottky electrode layer 40, the reduction suppressing layer 50, and the buffer electrode layer 60 are stacked in this order on the substrate 9.
  • the outer edge (end portion) of the metal oxide semiconductor layer 30 may be the same as the outer edge of the ohmic electrode layer 20 or may be positioned inside the outer edge of the ohmic electrode layer 20. The latter case is shown in FIG.
  • the outer edge of the Schottky electrode layer 40 may be the same as the outer edge of the metal oxide semiconductor layer 30 or may be located inside the outer edge of the metal oxide semiconductor layer 30. The latter case is shown in FIG.
  • the p-type oxide semiconductor 70 is embedded in a part of the metal oxide semiconductor layer 30 of the stacked body illustrated in FIG. 3 so as to be in contact with the lower portions of both end portions of the Schottky electrode layer 40. Is.
  • the laminated body shown in FIG. 5 is obtained by providing insulators 80 at both ends of the laminated body shown in FIG. 3 as part of the Schottky electrode layer 40.
  • the p-type oxide semiconductor 90 is periodically embedded in a part of the metal oxide semiconductor layer 30 of the stacked body shown in FIG. 3 so as to be in contact with the lower part of the Schottky electrode layer 40. Is. Each configuration will be described later.
  • FIG. 7 shows a laminated structure of another embodiment of the laminate of the present invention.
  • the ohmic electrode layer 20, the metal oxide semiconductor layer 30, the Schottky electrode layer 40, the reduction suppression layer 50, and the buffer electrode layer 60 are stacked in this order on the conductive substrate 10.
  • the outer edge (end portion) of the metal oxide semiconductor layer 30 may be the same as the outer edge of the ohmic electrode layer 20 or may be positioned inside the outer edge of the ohmic electrode layer 20. The latter case is shown in FIG. In this case, the ohmic electrode layer 20 covers the lower surface of the metal oxide semiconductor layer 30, that is, the entire lower surface of the metal oxide semiconductor layer 30 is in contact with the ohmic electrode layer 20.
  • the outer edge of the Schottky electrode layer 40 may be the same as the outer edge of the metal oxide semiconductor layer 30 or may be located inside the outer edge of the metal oxide semiconductor layer 30. The latter case is shown in FIG. In this case, the metal oxide semiconductor layer 30 is configured to cover the lower surface of the Schottky electrode layer 40.
  • the end of the semiconductor is not in direct contact with the Schottky electrode in order to prevent leakage current.
  • the metal oxide semiconductor has little leakage current at the film end, the end of the metal oxide semiconductor layer is the same as the end of the Schottky electrode layer, or the Schottky electrode is a metal oxide semiconductor layer It becomes possible to set it as the structure which exists inside the edge part.
  • the p-type oxide semiconductor 70 is embedded in a part of the metal oxide semiconductor layer 30 of the stacked body shown in FIG. 9 so as to be in contact with the lower portions of both ends of the Schottky electrode layer 40. Is.
  • the end of the Schottky electrode is not in direct contact with the n-type oxide semiconductor layer, thereby preventing the electric field from concentrating on the end of the semiconductor layer when a reverse bias is applied and realizing high withstand voltage. it can. Therefore, it is possible to realize a characteristic of low power consumption with respect to ON / OFF of forward bias application while having a high insulator pressure at the time of reverse bias application.
  • the laminated body shown in FIG. 11 is obtained by providing insulators 80 at both ends as part of the Schottky electrode layer 40 in the laminated body shown in FIG.
  • the end of the Schottky electrode is not in direct contact with the n-type oxide semiconductor layer, thereby preventing the electric field from concentrating on the end of the semiconductor layer when a reverse bias is applied and realizing high withstand voltage. it can. Therefore, it is possible to realize a characteristic of low power consumption with respect to ON / OFF of forward bias application while having a high insulator pressure at the time of reverse bias application.
  • the p-type oxide semiconductor 90 is periodically embedded in a part of the metal oxide semiconductor layer 30 of the stacked body illustrated in FIG. 9 so as to be in contact with the lower portion of the Schottky electrode layer 40.
  • This structure is a combination of a PiN diode and a Schottky barrier diode, and is called an MPS (Merged PiN and Schottky Barrier) structure.
  • MPS Merged PiN and Schottky Barrier
  • any of the configurations shown in FIGS. 2 and 3 to 6 may be provided at the same time. Any of the configurations shown in FIGS. 8 and 9 to 12 can be provided at the same time.
  • FIG. 13 shows a stacked structure of a stacked body in which the configurations of FIGS. 2 and 3 are provided simultaneously.
  • the outer edge of the substrate 9 is larger than the outer edge of the ohmic electrode layer 20.
  • FIG. 14 shows a stacked structure of a stacked body in which the configurations of FIGS. 8 and 9 are provided simultaneously. Note that the outer edge of the conductive substrate 10 is larger than the outer edge of the ohmic electrode layer 20.
  • the substrate is not particularly limited and a known material can be used, and examples thereof include a conductive substrate, a semiconductor substrate, and an insulating substrate.
  • the conductive substrate examples include a silicon substrate and a metal substrate.
  • a low-resistance silicon substrate having a high impurity doping concentration is preferable, and an n-type low-resistance silicon substrate is more preferable.
  • Conventionally known B, P, Pb, As, etc. can be used as the dopant.
  • the silicon substrate preferably has a low resistance.
  • the volume resistivity ⁇ of the silicon substrate is preferably 100 m ⁇ cm or less, more preferably 10 m ⁇ cm or less, and further preferably 5 m ⁇ cm or less.
  • Examples of the metal of the metal substrate include Cu, Al, Au, Cr, Fe, Ni, and W, and these alloys can also be used.
  • Cu, Al, or an alloy thereof is low resistance, low cost, and excellent thermal conductivity.
  • the laminate of the present invention can provide a Schottky barrier diode that exhibits good diode characteristics even when an inexpensive silicon substrate or metal substrate is used as a conductive substrate.
  • the thickness of the conductive substrate is usually 200 ⁇ m to 2 mm.
  • An electrode layer (back electrode) may be laminated on the back surface of the conductive substrate.
  • the material for the back electrode is not particularly limited, and examples thereof include Ti, Ni, Au, Cu, Al, Cr, Fe, Ni, and W, their laminated structure, and alloys thereof.
  • the material of the semiconductor substrate is not particularly limited as long as the surface smoothness is maintained.
  • a semiconductor substrate a Si substrate, a GaN substrate, a SiC substrate, a GaP substrate, a GaAs substrate, a ZnO substrate, a Ga 2 O 3 substrate, a GaSb substrate, an InP substrate, and an InAs whose carrier concentration is adjusted to 1 ⁇ 10 18 cm ⁇ 3 or less.
  • Examples include a substrate, an InSb substrate, a ZnS substrate, a ZnTe substrate, and a diamond substrate.
  • the semiconductor substrate may be single crystal or polycrystalline. Further, it may be an amorphous substrate or a substrate partially containing amorphous.
  • a substrate in which a semiconductor film is formed using a technique such as CVD (chemical vapor deposition) on a conductor substrate, a semiconductor substrate, or an insulating substrate may be used.
  • the surface roughness of the semiconductor substrate is preferably 150 nm or less, more preferably 50 nm or less, and even more preferably 10 nm or less.
  • the surface roughness is measured by the method described in the examples. When the surface roughness of the substrate is small and the smoothness is high, the smoothness of the metal oxide semiconductor layer is maintained when the ohmic electrode layer and the metal oxide semiconductor layer are laminated, and the reverse leakage current is obtained when the device is used. Is kept low.
  • the thickness of the semiconductor substrate is usually 200 ⁇ m to 2 mm.
  • the thickness is preferably 200 ⁇ m to 1 mm, more preferably 200 ⁇ m to 700 ⁇ m.
  • the insulating substrate is not particularly limited as long as it is an insulating substrate, and a substrate generally used can be arbitrarily selected as long as the effects of the present invention are not lost.
  • a substrate generally used can be arbitrarily selected as long as the effects of the present invention are not lost.
  • an insulating substrate for example, quartz glass, barium borosilicate glass, aluminoborosilicate glass, aluminosilicate glass, etc., alkali-free glass substrate produced by the fusion method or float method, ceramic substrate, and processing temperature of this production process
  • a heat-resistant plastic substrate for example, a polyimide substrate.
  • a dielectric substrate may also be used as the insulating substrate.
  • the dielectric substrate include a lithium niobate substrate, a lithium tantalate substrate, a zinc oxide substrate, a quartz substrate, and a sapphire substrate.
  • an insulating substrate or a dielectric substrate in which an insulating film or a dielectric film is provided on the surface of a metal substrate such as a stainless alloy may be used.
  • an insulating film may be formed over the substrate as a base film.
  • a single layer or a stacked layer such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a silicon nitride oxide film can be formed by a CVD method, a sputtering method, or the like.
  • the surface roughness of the insulating substrate is preferably 150 nm or less, more preferably 50 nm or less, and further preferably 20 nm or less.
  • the surface roughness is measured by the method described in the examples. When the surface roughness of the substrate is smaller and the smoothness is higher, when the contact resistance reducing layer, the reduction suppressing layer, and the Schottky electrode layer are stacked, the smoothness of the Schottky electrode layer is maintained, and the element is The reverse leakage current is kept low.
  • the thickness of the insulating substrate is not particularly limited, but is, for example, 2 ⁇ m to 2 mm, preferably 2 ⁇ m to 1 mm, and more preferably 2 ⁇ m to 700 ⁇ m.
  • a base material having an arbitrary structure, layer structure, circuit, wiring, electrode, or the like made of a plurality of materials may be used on the above-described conductive substrate, semiconductor substrate, or insulating substrate.
  • Examples of materials having an arbitrary structure include composite materials of various metals and insulators such as a metal that forms a back end of line on a large scale integrated circuit (LSI), an interlayer insulating film, and the like.
  • LSI large scale integrated circuit
  • interlayer insulating film and the like.
  • the layer structure is not particularly limited, and is an electrode layer, an insulating layer, a semiconductor layer, a dielectric layer, a protective film layer, a stress buffer layer, a light shielding layer, an electron / hole injection layer, an electron / hole transport layer, a light emitting layer.
  • Known layers such as an electron / hole blocking layer, a crystal growth layer, an adhesion improving layer, a memory layer, a liquid crystal layer, a capacitor layer, and a power storage layer can be used.
  • an insulating layer generally Al, Si, Sc, Ti, V, Cr, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Examples thereof include an oxide insulating film and a nitride film containing one or more metals selected from the group consisting of Sn, Sb, Te, Hf, Ta, W, Re, Os, Ir, Pt, and Au.
  • oxide semiconductor layers, organic semiconductor layers such as pentacene, and the like are widely used regardless of the crystalline state of single crystal, polycrystal, or amorphous.
  • a lithium niobate layer As the dielectric layer, a lithium niobate layer, a lithium tantalate layer, a zinc oxide layer, a quartz substrate layer, a sapphire layer, a BaTiO 3 layer, a Pb (Zr, Ti) O 3 (PZT) layer, (Pb, La) ( Zr, Ti) O 3 (PLZT) layer, Pb (Zr, Ti, Nb) O 3 (PZTN) layer, Pb (Ni, Nb) O 3 —PbTiO 3 (PNN-PT) layer, Pb (Ni, Nb) O 3 —PbZnO 3 (PNN—PZ) layer, Pb (Mg, Nb) O 3 —PbTiO 3 (PMN—PT) layer, SrBi 2 Ta 2 O 9 (SBT) layer, (K, Na) TaO 3 layer, (K, Na) NbO 3 layer, BiFeO 3 layer, Bi (Nd, La
  • the protective film layer As a film of the protective film layer, a film having excellent insulating properties regardless of inorganic materials and organic materials and low permeability of water or the like can be used.
  • Examples of the stress buffer layer include an AlGaN layer.
  • Examples of the light shielding layer include a black matrix layer containing a metal, a metal-organic material, and a color filter layer.
  • Examples of the electron / hole injection layer include an oxide semiconductor layer and an organic semiconductor layer.
  • Examples of the electron / hole transport layer include an oxide semiconductor layer and an organic semiconductor layer.
  • Examples of the light emitting layer include an inorganic semiconductor layer and an organic semiconductor layer.
  • Examples of the electron / hole blocking layer include an oxide semiconductor layer.
  • Examples of the base material include a power generation device, a light emitting device, a sensor, a power conversion device, an arithmetic device, a protection device, an optoelectronic device, a display, a memory, a semiconductor device having a back end of line, and a power storage device.
  • the layer having a layer structure may be a single layer or two or more layers.
  • the material for the ohmic electrode layer is not particularly limited as long as a good ohmic connection with the metal oxide semiconductor layer can be achieved.
  • the substrate and the contact resistance are preferably 10 m ⁇ cm or less.
  • Examples of the material of the ohmic electrode layer include one or more elements selected from the group consisting of Ti, Mo, Ag, In, Al, W, Co, and Ni, and alloys thereof.
  • the thickness of the ohmic electrode layer is not particularly limited, but is usually 2 nm to 1 ⁇ m, preferably 5 to 300 nm. Within this range, there is sufficient adhesion and there is little increase in resistance. Further, the ohmic electrode layer can be composed of a plurality of layers.
  • the ohmic electrode layer can be confirmed by cross-sectional TEM observation or secondary ion mass spectrometry. The same applies to the substrate, the buffer electrode layer, the metal oxide semiconductor layer, the Schottky electrode layer, and the reduction suppression layer.
  • the composition of the metal oxide semiconductor layer is not particularly limited as long as it is a metal oxide semiconductor.
  • An oxide containing one or more elements selected from In, Ga, Zn, and Sn is preferable.
  • an oxide semiconductor (IGZO) of In, Ga, and Zn, an oxide semiconductor of In, Sn, and Zn In and Ga oxide semiconductors, In oxide semiconductors, and the like can be given.
  • IGZO oxide semiconductor
  • There is no limitation on the crystallinity, and any of a layer made of an amorphous oxide semiconductor, a layer made of a polycrystalline oxide semiconductor, a layer made of a single crystal oxide semiconductor, or a mixed layer thereof can be used. .
  • the hydrogen atom concentration in the metal oxide semiconductor layer is preferably 10 17 atoms / cm 3 or more and 10 22 atoms / cm 3 or less. If the amount of hydrogen is larger than this, an oxide In—O network may not be formed, and the bond may become unstable. Hydrogen concentrations preferable to be 10 17 to 10 22 / cm 3, more preferable to be 10 19 to 10 22 / cm 3, further preferably 10 20-10 21 / cm 3. Metal oxide semiconductors can easily form oxygen vacancies, and leakage current may flow through the vacancies. However, by setting the hydrogen atom concentration to 10 20 atoms / cm 3 or more, oxygen vacancies are terminated with hydroxyl groups. Leakage current can be reduced.
  • the hydrogen atom concentration is measured by secondary ion mass spectrometry.
  • the method for adjusting the hydrogen atom concentration is not particularly limited, but can be adjusted by optimizing the atmosphere of the apparatus during film formation, annealing after film formation, and the atmosphere during film formation of the Schottky electrode.
  • the band gap of the metal oxide semiconductor layer is preferably 2.0 eV to 6.0 eV, more preferably 2.5 eV to 5.5 eV, and still more preferably 3.0 eV to 5.0 eV.
  • the band gap is measured by the method described in the examples. By using a metal oxide semiconductor layer having a band gap in this range, an element with low on-resistance can be obtained.
  • the free carrier concentration of each layer constituting the metal oxide semiconductor layer is usually 1 ⁇ 10 13 or more and less than 1 ⁇ 10 18 cm ⁇ 3 .
  • the free carrier concentration is measured by the method described in the examples.
  • the thickness of the metal oxide semiconductor layer is usually 10 nm to 10 ⁇ m, preferably 50 nm to 7 ⁇ m, more preferably 100 nm to 5 ⁇ m.
  • the film thickness can be selected so as to obtain a desired withstand voltage. If it is too thick, the resistance during forward bias may increase.
  • the laminate of the present invention can provide a Schottky barrier diode that exhibits good diode characteristics even when a metal oxide semiconductor layer is formed by a method having excellent productivity such as sputtering.
  • Schottky electrode layer As the metal contained in the Schottky electrode layer, an element having a work function of 3.5 eV or more can be used, and the metal oxide can be used for the Schottky electrode layer.
  • the work function of the metal is preferably 4.0 eV or more, more preferably 4.4 eV or more, and still more preferably 4.6 eV or more.
  • the upper limit of the work function is not particularly specified, but is usually 6.5 eV.
  • the work function can be obtained by photoelectron spectroscopy.
  • the metal of the Schottky electrode layer is selected from Pd, Mo, Pt, Ir, Ru, V, Zr, Mg, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh, and Co.
  • the carrier concentration of the Schottky electrode layer is preferably 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the carrier concentration can be obtained by Hall measurement.
  • the thickness of the Schottky electrode layer is usually 1 nm to 1 ⁇ m, preferably 2 nm to 100 nm, more preferably 5 nm to 100 nm, and further preferably 5 nm to 50 nm. Within this range, the on-resistance during forward bias is excellent. In addition, the flatness of the Schottky interface can be improved and the voltage resistance is excellent.
  • the production method for obtaining the metal oxide of the Schottky electrode is not particularly limited, and examples thereof include a method of performing reactive sputtering of a metal target in an oxygen-containing atmosphere.
  • the reduction suppression layer is a layer that prevents the Schottky electrode layer from being reduced due to the interaction between the buffer electrode layer and the Schottky electrode layer, and the initial Schottky interface is not formed.
  • the metal used for the reduction suppression layer is selected from the group consisting of Pd, Mo, Pt, Ir, Ru, Au, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh, and Co. More than kinds of elements and alloys thereof can be mentioned.
  • the reduction suppressing layer the same element as the metal element constituting the Schottky electrode layer may be used, that is, the metal oxide metal constituting the Schottky electrode layer may be used.
  • examples of the combination of the reduction suppression layer and the Schottky electrode layer include Pd / palladium oxide, Pt / platinum oxide, Ir / iridium oxide, Ru / ruthenium oxide, and the like. It is done.
  • the thickness of the reduction suppressing layer is usually 1 nm to 1 ⁇ m, preferably 2 nm to 500 nm, more preferably 5 nm to 100 nm, and particularly preferably 10 nm to 80 nm. Within this range, since the reduction suppressing effect is excellent, the on-resistance during forward bias can be reduced. In addition, the flatness of the Schottky interface can be improved.
  • the buffer electrode layer is a layer that reduces heat and ultrasonic damage in a wire bonding process such as Al or Cu, which is the next process of forming the Schottky barrier diode.
  • the buffer electrode layer is preferably an electrode having a large linear expansion coefficient.
  • the metal used for the buffer electrode layer examples include one or more elements selected from the group consisting of Pb, In, Mg, Al, Sn, Mn, Ag, Cu, Ni, Cr, and Au, and alloys thereof.
  • the same element as the metal used for the wire is preferable.
  • the buffer electrode layer is also Al or Cu because it can be easily bonded to the wire.
  • the thickness of the buffer electrode layer is usually 200 nm to 50 ⁇ m, preferably 500 nm to 10 ⁇ m. If it is too thin, the effect of alleviating the damage will be low, and the Schottky electrode layer and the semiconductor layer may be damaged. If it is too thick, the on-resistance during forward bias may increase due to its own resistance.
  • the film forming method of each layer is not particularly limited, but the CVD method such as thermal CVD method, CAT-CVD method, photo CVD method, mist CVD method, MO-CVD method, plasma CVD method, atomic level control such as MBE, ALD, etc.
  • CVD method such as thermal CVD method, CAT-CVD method, photo CVD method, mist CVD method, MO-CVD method, plasma CVD method, atomic level control such as MBE, ALD, etc.
  • Conventionally known ceramic processes such as film forming method, ion plating, ion beam sputtering, magnetron sputtering, etc., PVD method, doctor blade method, injection method, extrusion method, hot press method, sol-gel method, aerosol deposition method, etc.
  • a wet method such as a method used, a coating method, a spin coating method, a printing method, a spray method, an electrodeposition method, a plating method, or a micelle electrolysis method can be used
  • the laminate of the present invention includes a power semiconductor element, a (rectifying) diode element, a Schottky barrier diode element, a junction transistor element, an electrostatic discharge (ESD) protection diode, a transient voltage protection (TVS) protection diode, a light emitting diode, and a metal semiconductor electric field.
  • ESD electrostatic discharge
  • TVS transient voltage protection
  • Effect transistor MESFET
  • JFET junction field effect transistor
  • MOSFET metal oxide semiconductor field effect transistor
  • Schottky source / drain MOSFET avalanche multiplication type photoelectric conversion element
  • solid-state image sensor solid-state image sensor
  • solar cell element light It can be used for semiconductor elements such as sensor elements, display elements, and resistance change memories.
  • the semiconductor element can be used for a Schottky barrier diode or a junction transistor.
  • An electronic circuit using the semiconductor element, the Schottky barrier diode, the junction transistor, or the like can be used for an electric device, an electronic device, a vehicle, a power engine, and the like.
  • Example 1 (Production of Schottky barrier diode) A p-doped n-type single crystal Si substrate (thickness: 250 ⁇ m, diameter: 4 inches) having an electrical resistivity of 3 m ⁇ cm is mounted on a sputtering apparatus (Canon Anelva Co., Ltd .: E-200S), and Ti is deposited to a thickness of 150 nm as a back electrode. did. Next, the substrate was turned over and mounted on the sputtering apparatus, and Mo was deposited to a thickness of 150 nm as an ohmic electrode layer under a DC 100 W, Ar atmosphere.
  • a sputtering apparatus Canon Anelva Co., Ltd .: E-200S
  • this substrate was set in a sputtering apparatus (ULVAC Corporation: CS-200) together with an area mask having a diameter of 0.3 mm, and a metal oxide having a metal composition (atomic ratio) shown in Table 1 as a metal oxide semiconductor layer.
  • a semiconductor was deposited to 200 nm.
  • the gas shown in Table 1 was introduced into the sputtering apparatus at the volume ratio shown in Table 1.
  • the substrate was taken out and annealed in an electric furnace at 300 ° C. for 1 hour in air.
  • This substrate was again mounted on a sputtering apparatus (Canon Anelva Co., Ltd .: E-200S) together with an area mask having a diameter of 0.2 mm, and then a Schottky electrode layer, a reduction suppression layer, and a buffer layer were formed as follows. Filmed. As the Schottky electrode layer, 20 nm of palladium oxide was formed. The film forming conditions were DC 50 W, a mixed gas atmosphere of Ar and O 2 and 180 seconds. Table 1 shows the work functions of the metal elements used. The reduction suppressing layer was formed by depositing 50 nm of Pd. The film forming conditions were a DC 50 W, Ar atmosphere. The buffer electrode layer was formed with 1 ⁇ m of Al. The film forming conditions were a DC 50 W, Ar atmosphere. The obtained Schottky barrier diode has a structure in which Ti is stacked on the back surface of the stacked body of FIG.
  • the free carrier concentration of the metal oxide semiconductor layer was measured as follows. It performed to the glass substrate through the metal oxide semiconductor layer film-forming process among said Schottky barrier diode preparation processes. Then, each substrate was cut into 1 cm square, and In electrodes were provided at the four corners to obtain Hall effect measurement elements. The element was subjected to Hall effect measurement at room temperature using a Hall effect measurement device (manufactured by ACCENT: HL-5500PC), and the obtained free carrier amount was normalized with the volume of the metal oxide semiconductor layer to obtain a free carrier concentration. . The free carrier concentration of the metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was measured as follows. It performed to the glass substrate through the Schottky electrode layer film-forming process among said Schottky barrier diode preparation processes. Then, each substrate was cut into 1 cm square, and In electrodes were provided at the four corners to obtain Hall effect measurement elements. The element was subjected to Hall effect measurement at room temperature using a Hall effect measurement device (manufactured by ACCENT: HL-5500PC), and the obtained carrier amount was normalized by the volume of the Schottky electrode to obtain a carrier concentration. The carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 .
  • On resistance (Ron) and leakage current (Ir) were evaluated using Agilent B1500. Measurement was performed by connecting the substrate side to the ground and grounding another probe to the buffer electrode layer side to change the voltage.
  • the band gap of the metal oxide semiconductor layer was evaluated as follows.
  • the substrate was subjected to the metal oxide semiconductor layer deposition step in the above Schottky diode manufacturing step, and the obtained laminate was cut into 1 cm square.
  • a spectroscopic ellipsometry measuring device manufactured by JA Woollam Japan Co., Ltd .: M-2000D
  • the incident angle of polarized light is changed to 50 °, 60 °, 70 ° from the direction perpendicular to the substrate,
  • the measurement was performed at a measurement wavelength of 192.3 nm to 1689 nm and a measurement width of 3.4 nm.
  • the absorption coefficient ⁇ was calculated.
  • the spectrum of the absorption coefficient alpha of the metal oxide semiconductor layer, by plotting the alpha 2 relative to the energy range 2 eV ⁇ 5 eV of light was calculated intersection of the energy axis which is extended linearly as a band gap.
  • the hydrogen atom concentration of the metal oxide semiconductor layer of the obtained Schottky barrier diode was evaluated as follows. The measurement was carried out using a quadrupole secondary ion mass spectrometer (manufactured by ULVAC-PHI, Inc .: D-SIMS) under measurement conditions of a Cs ion source of 1 kV, a primary ion current of 100 nA, and a chamber vacuum degree of 5 ⁇ 10 ⁇ 10 torr.
  • the hydrogen concentration and film thickness are known with respect to the intensity obtained by integrating the secondary ion intensity of H at each depth obtained by the above measurement with the film thickness of the metal oxide semiconductor layer.
  • the strength was normalized to quantify the hydrogen concentration, and the obtained value was defined as the hydrogen atom concentration.
  • Examples 2-4 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that the compositions of the Schottky electrode layer and the reduction suppressing layer were changed as shown in Table 1. The results are shown in Table 1.
  • the free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diodes obtained in Examples 1 to 4 exhibited favorable diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 4 ⁇ 10 ⁇ 8 A / cm 2 or less. .
  • Comparative Example 1 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that no reduction suppression layer was provided. The results are shown in Table 1.
  • the Schottky barrier diode obtained in Comparative Example 1 has an on-resistance Ron of 50 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 0 A / cm 2, which are all higher than those of Examples 1 to 4. showed that.
  • Examples 5-8 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that the compositions of the Schottky electrode layer and the reduction suppressing layer were changed as shown in Table 2. The results are shown in Table 2.
  • the free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diodes obtained in Examples 5 to 8 exhibited good diode characteristics with an on-resistance Ron of less than 10 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 ⁇ 8 A / cm 2 or less. .
  • Examples 9-11 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that the thickness of the Schottky electrode layer was changed as shown in Table 3. The results are shown in Table 3.
  • the free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diodes obtained in Examples 9 and 10 exhibited good diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 3 ⁇ 10 ⁇ 7 A / cm 2 or less. .
  • the Schottky barrier diode obtained in Example 11 had an on-resistance Ron of less than 10 m ⁇ cm 2 and a leakage current Ir of 3 ⁇ 10 ⁇ 7 A / cm 2 , and showed good diode characteristics.
  • Examples 12-14 A Schottky barrier diode was produced and evaluated in the same manner as in Example 1 except that the film formation condition of the ohmic electrode layer was DC 50 W and the composition of the Schottky electrode layer and the reduction suppression layer was changed as shown in Table 4. . The results are shown in Table 4.
  • the free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diode obtained in Example 12 had good diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 9 ⁇ 10 ⁇ 6 .
  • the Schottky barrier diodes obtained in Examples 13 and 14 have an on-resistance Ron of less than 1 m ⁇ cm 2 and leak currents Ir of 1 ⁇ 10 ⁇ 2 A / cm 2 and 1 ⁇ 10 ⁇ 1 A / cm 2 , respectively. There was good diode characteristics.
  • Examples 15-18 A Schottky barrier diode was fabricated in the same manner as in Example 1 except that the substrate was changed to the semiconductor substrate shown in Table 5. On-resistance and leakage current were evaluated by measuring a voltage by changing the voltage by grounding a partial probe with the ohmic electrode exposed to ground and connecting the other probe to the buffer electrode layer. Other evaluation methods were performed in the same manner as in Example 1. The results are shown in Table 5. The free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 . The carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the surface roughness of the substrate was obtained by observing the produced Schottky barrier diode with a cross-sectional TEM (transmission electron microscope) image and EDX (energy dispersive X-ray spectroscopy). Specifically, the area where the constituent elements of each substrate shown in Table 5 were detected by EDX was defined as the substrate, and the interface was defined from the difference in contrast between the substrate and the ohmic electrode layer in the cross-sectional TEM image.
  • the crystallinity of the substrate was evaluated by an electron diffraction image obtained by an electron microscope (manufactured by JEOL: JEM-2800). In the electron beam irradiation area, a diffraction image was obtained from a region having a diameter of 10 nm or more with respect to the substrate cross section. Those in which the spot shape was observed in the diffraction image were judged as single crystals, and those in the ring shape were judged as polycrystalline. The results are shown in Table 5.
  • the Schottky barrier diodes obtained in Examples 15 to 17 showed good diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 ⁇ 9 A / cm 2 or less.
  • the Schottky barrier diode obtained in Example 18 had an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 ⁇ 1 A / cm, and exhibited good diode characteristics.
  • Examples 19-22 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 15 except that the substrate was changed to the insulating substrate shown in Table 6. The results are shown in Table 6.
  • the free carrier concentration of each metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diodes obtained in Examples 19 to 22 exhibited good diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 1 ⁇ 10 ⁇ 7 A / cm 2 or less. .
  • Example 23-26 The metal oxide semiconductor layer was formed in the same manner as in Example 1 except that a metal oxide semiconductor having a metal composition ratio (atomic ratio) shown in Table 7 was used and the gas introduced during film formation was as shown in Table 7. A Schottky barrier diode was fabricated and evaluated. The results are shown in Table 7. The free carrier concentration of the metal oxide semiconductor layer was as shown in Table 7. The carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the Schottky barrier diodes obtained in Examples 23 to 26 exhibited good diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 ⁇ 9 A / cm 2 or less. .
  • Examples 27-30 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that the gas introduced during the formation of the metal oxide semiconductor layer and the ratio thereof were changed as shown in Table 8. The results are shown in Table 8. The free carrier concentration of the metal oxide semiconductor layer was as shown in Table 8. The carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 in all cases.
  • the hydrogen atom concentrations of the metal oxide semiconductor layers of Examples 27 and 28 were 8 ⁇ 10 20 cm ⁇ 3 and 5 ⁇ 10 21 cm ⁇ 3 .
  • the Schottky barrier diodes obtained in Examples 27 and 28 had excellent diode characteristics with an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 1 ⁇ 10 ⁇ 9 A / cm 2 or less.
  • the hydrogen atom concentrations of the metal oxide semiconductor layers of Examples 29 and 30 were 4 ⁇ 10 15 cm ⁇ 3 and 8 ⁇ 10 16 cm ⁇ 3 .
  • the Schottky barrier diodes obtained in Examples 19 and 20 had an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 8 ⁇ 10 ⁇ 1 A / cm 2 and 5 ⁇ 10 ⁇ 2 A / cm 2 . There was good diode characteristics.
  • Example 31 A Schottky barrier diode was fabricated and evaluated in the same manner as in Example 1 except that the composition of the ohmic electrode layer was changed as shown in Table 9. The results are shown in Table 1.
  • the free carrier concentration of the metal oxide semiconductor layer was 5 ⁇ 10 16 cm ⁇ 3 .
  • the carrier concentration of the Schottky electrode layer was 1 ⁇ 10 20 cm ⁇ 3 .
  • the Schottky barrier diode obtained in Example 31 had an on-resistance Ron of less than 1 m ⁇ cm 2 and a leakage current Ir of 2 ⁇ 10 ⁇ 9 A / cm 2 , and exhibited good diode characteristics.
  • the laminate of the present invention can be used for a semiconductor element such as a power semiconductor element, a diode element, and a Schottky barrier diode element, and an electronic circuit using the element is used for an electric device, an electronic device, an electric vehicle, and the like. Can do.
  • a semiconductor element such as a power semiconductor element, a diode element, and a Schottky barrier diode element

Landscapes

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Abstract

基板と、オーミック電極層と、金属酸化物半導体層と、ショットキー電極層と、バッファー電極層とをこの順に有し、前記ショットキー電極層と前記バッファー電極層の間に還元抑制層を有する積層体。

Description

積層体
　本発明は、積層体、半導体素子、ショットキーバリアダイオード、ジャンクショントランジスタ、電子回路、電気機器、電子機器、車両及び動力機関に関する。
　ショットキーバリアダイオードは、キャリア濃度の十分高いショットキー金属と半導体の接合面に形成される電位障壁を利用して整流作用を持たせたダイオードである。例えば、金属の仕事関数をφｍ、ｎ型半導体の仕事関数をφｓ（ここで、半導体の仕事関数は真空準位とフェルミ準位の差として定義する）とした場合、｜φｍ｜＞｜φｓ｜の関係を満たすような金属と半導体を接触させると、金属と半導体のフェルミ準位が一致するように半導体の接触界面付近の電子が金属側に移動し、半導体の接触界面に空乏領域が形成されるとともに、金属－半導体界面に電位障壁が形成される。この場合、金属側が正極、半導体側が負極のダイオードとなる。順方向バイアス時には電位障壁が低くなり、電子が障壁を越えて電流が流れるようになる。逆バイアス時は電位障壁によって電子がブロックされ電流が阻止される。用いる半導体としてはＳｉが最も一般的である。
　Ｓｉ系のショットキーダイオードは、高速スイッチング素子や、数ＧＨｚ周波数帯における送信／受信用ミキサ、周波数変換素子等に利用される。パワー用途にも一般的に用いられるが、バンドギャップが１．１ｅＶと小さく、絶縁破壊電界も０．３ＭＶ／ｃｍと小さいため、大きな耐電圧性を実現するには素子の厚みを大きくする必要があり、順方向のＯＮ抵抗が高くなるという欠点がある。また、高速応答性に優れたＳｉ系ショットキーバリアダイオードは耐電圧性が十分でなかった。
　ＳｉＣを用いたショットキーバリアダイオードも知られており、ＳｉＣはバンドギャップが３ｅＶ以上と大きく、絶縁破壊電界も３ＭＶ／ｃｍと大きいためパワー用に適しており、盛んに適用が検討されている。しかしながら、良質な結晶基板を作製するのは困難であり、またエピタキシャル成長に高熱のプロセスを経るため、量産性、コストに課題がある。
　β－Ｇａ２Ｏ３はさらにバンドギャップが広く（４．８ｅＶ～４．９ｅＶ）、高い耐電圧性が期待されるが、やはり良質な基板の製造に課題があり、量産性とコストに課題がある。
　酸化物半導体はＳｉに比べて広いバンドギャップを有し、絶縁破壊電界が高いため、パワー半導体への応用が期待される。特に酸化物半導体を用いたショットキーバリアダイオードは、高速応答性や良好な逆回復特性が期待される。
　非特許文献１には、酸化物半導体として非晶質ＩＧＺＯを用い、ショットキー金属電極としてＴｉ／Ｐｄ積層構成を用いるショットキーバリアダイオードが開示されている。また、本技術では、Ｐｄを酸素プラズマ処理することで、良好なショットキー障壁が形成されるとしている。しかし、本技術は横方向に電流を取り出すダイオードであり、取り出し電極の抵抗により大電流を取り出すことが困難であった。さらに、酸化物半導体層の下端に位置する電極がショットキー電極の役目を果たしており、一般的なＳｉやＳｉＣを用いたショットキーバリアダイオードとは導通方向の上下が逆となる。従来の電子回路にこのショットキーバリアダイオードを組み込む場合、他の電子材料との適合性に課題があった。また、横方向に電流を取り出す場合においても、本技術では逆方向の漏れ電流が大きく、ショットキーバリアダイオードが用いられている電子回路にこれを組み込んだ場合、入力電力に対して出力時の電力ロスが大きくなる、又は回路自体が誤作動する事が懸念される。
　特許文献１には、酸化物半導体層としてＧａ２Ｏ３系を用い、オーミック電極層とショットキー電極層で挟持したショットキーバリアダイオードが開示されている。しかしながら、Ｇａ２Ｏ３系の酸化物半導体層を、例えばシリコン基板上に製膜すると、順方向ＯＮ抵抗が高くなり、ショットキーバリアダイオードが用いられている電子回路にこれを組み込んだ場合、入力電力に対して出力時の電力ロスが大きくなる。
　特許文献２には、酸化物半導体を用いたＦＥＴのゲート電極とソース又はドレイン電極を電気的に接続することで、逆方向飽和電流の少ないダイオードを実現する技術が開示されている。しかしながら、この方式では、素子構成が複雑になりデバイス化した際の歩留まりに課題がある。
特開２０１３－１０２０８１号公報 特開２０１５－８４４３９号公報
ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ，　Ｖｏｌ．６０，　Ｎｏ．１０，　ＯＣＴＯＢＥＲ　２０１３，　ｐ．３４０７
　本発明の目的は、順方向のオン抵抗が小さく、逆方向のリーク電流が小さく、電力ロスを少なくし電流を取り出すことができる半導体素子、及びそれに用いられる積層体を提供することである。
　本発明によれば、以下の積層体等が提供される。
１．基板と、オーミック電極層と、金属酸化物半導体層と、ショットキー電極層と、バッファー電極層とをこの順に有し、
　前記ショットキー電極層と前記バッファー電極層の間に還元抑制層を有する積層体。
２．前記還元抑制層が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏからなる群から選択される１種類以上の元素を含む１に記載の積層体。
３．前記ショットキー電極層が、仕事関数が４．４ｅＶ以上である１種類以上の金属元素の酸化物を含む１又は２に記載の積層体。
４．前記ショットキー電極層が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏからなる群から選択される１以上の金属の酸化物を含む１～３のいずれかに記載の積層体。
５．前記基板が、導電性基板である１～４のいずれかに記載の積層体。
６．前記基板が、絶縁性基板である１～４のいずれかに記載の積層体。
７．前記基板が、半導体基板である１～４のいずれかに記載の積層体。
８．前記基板と前記オーミック電極層の間に、電極層及び絶縁層からなる群から選択される１以上の層を含む層構造を有する１～４のいずれかに記載の積層体。
９．前記基板が、導電性のシリコン基板である１～４のいずれかに記載の積層体。
１０．前記金属酸化物半導体層が、Ｉｎ、Ｇａ，Ｚｎ及びＳｎから選択される１種類以上の元素を含む１～９のいずれかに記載の積層体。
１１．前記金属酸化物半導体層の水素原子濃度が１０１７個／ｃｍ３以上１０２２個／ｃｍ３以下である１～１０のいずれかに記載の積層体。
１２．前記金属酸化物半導体層の外縁が、前記オーミック電極層の外縁と同一であるか又は前記オーミック電極層の外縁の内側に位置し、前記オーミック電極層が前記金属酸化物半導体層の下面の全面に接する１～１１のいずれかに記載の積層体。
１３．前記ショットキー電極層の外縁が、前記金属酸化物半導体層の外縁と同一であるか又は前記金属酸化物半導体層の外縁の内側に位置する１～１２のいずれかに記載の積層体。
１４．１～１３のいずれかに記載の積層体を用いた半導体素子。
１５．１４に記載の半導体素子を用いたショットキーバリアダイオード。
１６．１４に記載の半導体素子を用いたジャンクショントランジスタ。
１７．１４に記載の半導体素子、１５に記載のショットキーバリアダイオード、又は１６に記載のジャンクショントランジスタを用いた電子回路。
１８．１７に記載の電子回路を用いた電気機器、電子機器、車両、又は動力機関。
　本発明によれば、順方向のオン抵抗が小さく、逆方向のリーク電流が小さく、電力ロスを少なくし電流を取り出すことができる半導体素子、及びそれに用いられる積層体が提供できる。
本発明の積層体の一実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。 本発明の積層体の他の実施形態を模式的に示した断面図である。
［積層体］
　本発明の積層体の一態様は、基板と、オーミック電極層と、金属酸化物半導体層と、ショットキー電極層と、バッファー電極層とをこの順に有し、
　前記ショットキー電極層と前記バッファー電極層の間に還元抑制層を有する。
　本発明の積層体の一態様では、ショットキーバリアダイオードを、基板、基材を選ばず形成できる。
　基板と、オーミック電極層との間に介在する層があってもよい。
　オーミック電極層と、金属酸化物半導体層とは、接することが好ましく、金属酸化物半導体層と、ショットキー電極層とは、接することが好ましい。
　本発明の積層体の他の態様は、導電性基板上に、オーミック電極層と、金属酸化物半導体層と、ショットキー電極層と、バッファー電極層とをこの順に有し、ショットキー電極層とバッファー電極層の間に還元抑制層を有する。
　本発明の積層体の一態様及び本発明の積層体の他の態様を総括して、本発明の積層体という。
　本発明の積層体は、上記の構成を有することによって、半導体素子に用いたときに順方向のオン抵抗を小さくすることができる。また、逆方向のリーク電流を少なくでき、入力電力に対して電力ロスが少なく電流を取り出すことができる。
　本発明の積層体の層構成として以下の構成を挙げることができる。
　基板／／オーミック電極層／金属酸化物半導体層／ショットキー電極層／還元抑制層／バッファー電極層
（「／」は各層が隣接して積層されていることを示す。）
（「／／」は各層が隣接せず、又は隣接して積層されていることを示す。）
　本発明の積層体の一実施形態の積層構造を図１に示す。積層体１において、基板９の上に、オーミック電極層２０、金属酸化物半導体層３０、ショットキー電極層４０、還元抑制層５０、バッファー電極層６０がこの順で積層されている。
　金属酸化物半導体層３０の外縁（端部）は、オーミック電極層２０の外縁と同一であってもよいし、オーミック電極層２０の外縁の内側に位置するようにしてもよい。後者の場合を図２に示す。
　また、ショットキー電極層４０の外縁は、金属酸化物半導体層３０の外縁と同一であってもよいし、金属酸化物半導体層３０の外縁の内側に位置するようにしてもよい。後者の場合を図３に示す。
　図４に示す積層体は、図３に示す積層体の金属酸化物半導体層３０の一部に、ショットキー電極層４０の両端部の下部に接するように、p型酸化物半導体７０を埋め込んだものである。
　また、図５に示す積層体は、図３に示す積層体において、ショットキー電極層４０の一部として、その両端部に絶縁体８０を設けたものである。
　図６に示す積層体は、図３に示す積層体の金属酸化物半導体層３０の一部に、ショットキー電極層４０の下部に接するように、周期的にp型酸化物半導体９０を埋め込んだものである。
　各構成については後述する。
　本発明の積層体の他の実施形態の積層構造を図７に示す。積層体１１において、導電性基板１０の上に、オーミック電極層２０、金属酸化物半導体層３０、ショットキー電極層４０、還元抑制層５０、バッファー電極層６０がこの順で積層されている。
　金属酸化物半導体層３０の外縁（端部）は、オーミック電極層２０の外縁と同一であってもよいし、オーミック電極層２０の外縁の内側に位置するようにしてもよい。後者の場合を図８に示す。この場合、オーミック電極層２０が金属酸化物半導体層３０の下面を覆うような構成、即ち金属酸化物半導体層３０の下面の全面がオーミック電極層２０と接する構成となる。
　また、ショットキー電極層４０の外縁は、金属酸化物半導体層３０の外縁と同一であってもよいし、金属酸化物半導体層３０の外縁の内側に位置するようにしてもよい。後者の場合を図９に示す。この場合、金属酸化物半導体層３０がショットキー電極層４０の下面を覆うような構成となる。
　Ｓｉ等の共有結合性の結晶性半導体においては、漏れ電流を防止するために、半導体の端部がショットキー電極と直接接触しない構造にする必要がある。一方、金属酸化物半導体は膜端部での漏れ電流が少ないため、金属酸化物半導体層の端部がショットキー電極層の端部と同一である構成、又はショットキー電極が金属酸化物半導体層の端部より内側にある構成とすることが可能となる。
　本発明の積層体の積層構造の他の実施形態を図１０～１２に示す。
　図１０に示す積層体は、図９に示す積層体の金属酸化物半導体層３０の一部に、ショットキー電極層４０の両端部の下部に接するように、p型酸化物半導体７０を埋め込んだものである。このようにすることによって、ショットキー電極の端部がn型酸化物半導体層と直接接しないことにより、逆バイアス印加時に半導体層の端部に電界が集中することを防ぎ、高い絶縁耐圧を実現できる。よって、逆バイアス印加時に高い絶縁体圧を持ちながら、順バイアス印加のオンオフに対する消費電力が低い特性を実現することできる。
　また、図１１に示す積層体は、図９に示す積層体において、ショットキー電極層４０の一部として、その両端部に絶縁体８０を設けたものである。このようにすることによって、ショットキー電極の端部がn型酸化物半導体層と直接接しないことにより、逆バイアス印加時に半導体層の端部に電界が集中することを防ぎ、高い絶縁耐圧を実現できる。よって、逆バイアス印加時に高い絶縁体圧を持ちながら、順バイアス印加のオンオフに対する消費電力が低い特性を実現することできる。
　図１２に示す積層体は、図９に示す積層体の金属酸化物半導体層３０の一部に、ショットキー電極層４０の下部に接するように、周期的にp型酸化物半導体９０を埋め込んだものである。当該構造は、ＰｉＮダイオードとショットキーバリアダイオードを組み合わせたものであり、ＭＰＳ（Ｍｅｒｇｅｄ　ＰｉＮ　ａｎｄ　Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ）構造と呼ばれる。ＰＮダイオードの性質により耐電圧が高くなり、ショットキーバリアダイオードの性質により消費電力が低くなるという利点を有する。
　図２と図３～６に示すいずれかの構成を同時に設けることもできる。
　図８と図９～１２に示すいずれかの構成を同時に設けることもできる。
　図２と図３の構成を同時に設けた積層体の積層構造を図１３に示す。なお、基板９の外縁はオーミック電極層２０の外縁よりも大きなものとしている。
　図８と図９の構成を同時に設けた積層体の積層構造を図１４に示す。なお、導電性基板１０の外縁はオーミック電極層２０の外縁よりも大きなものとしている。
　以下、本発明の積層体を構成する各層について説明する。
（基板）
　基板としては、特に限定されず公知の物を使用でき、導電性基板、半導体基板、絶縁性基板等が挙げられる。
　導電性基板としては、シリコン基板又は金属基板が挙げられる。好ましくは不純物ドープ濃度の高い低抵抗のシリコン基板であり、より好ましくはｎ型の低抵抗シリコン基板である。ドーパントとしては従来公知のＢ，Ｐ，Ｐｂ，Ａｓ等を用いることができる。
　シリコン基板は低抵抗のものが好ましい。シリコン基板の体積抵抗率ρは、好ましくは１００ｍΩｃｍ以下であり、より好ましくは１０ｍΩｃｍ以下であり、さらに好ましくは５ｍΩｃｍ以下である。
　金属基板の金属としては、Ｃｕ、Ａｌ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｗ等が挙げられ、これらの合金を用いることもできる。好ましくは、低抵抗で安価であり、かつ熱伝導性に優れるＣｕ、Ａｌ又はこれらの合金である。
　本発明の積層体は、安価なシリコン基板や金属基板を導電性基板として用いても、良好なダイオード特性を発現するショットキーバリアダイオードを提供することができる。
　導電性基板の厚さは、通常２００μｍ～２ｍｍである。
　導電性基板の裏面には電極層（裏面電極）が積層されていてもよい。裏面電極の材料は特に制限は無いが、Ｔｉ、Ｎｉ、Ａｕ、Ｃｕ、Ａｌ、Ｃｒ、Ｆｅ、Ｎｉ、Ｗ等やそれらの積層構造、及び、これらの合金が挙げられる。
　半導体基板は、表面の平滑性が保たれていれば、材料は特に限定されない。
　半導体基板としては、キャリア濃度を１×１０１８ｃｍ－３以下に調整したＳｉ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＡｓ基板、ＺｎＯ基板、Ｇａ２Ｏ３基板、ＧａＳｂ基板、ＩｎＰ基板、ＩｎＡｓ基板、ＩｎＳｂ基板、ＺｎＳ基板、ＺｎＴｅ基板、ダイヤモンド基板等が挙げられる。
　半導体基板は単結晶でも、多結晶でもよい。また、非晶質基板又は非晶質を部分的に含む基板でよい。導電体基板、半導体基板、絶縁性基板の上に、ＣＶＤ（化学気相成長）等の手法を用いて半導体膜を形成した基板を使用してもよい。
　半導体基板の表面ラフネスは、好ましくは１５０ｎｍ以下であり、より好ましくは５０ｎｍ以下であり、さらに好ましくは１０ｎｍ以下である。表面ラフネスは、実施例に記載の方法により測定する。
　基板の表面ラフネスが小さく、平滑性が高い方が、オーミック電極層、金属酸化物半導体層を積層した場合に金属酸化物半導体層の平滑性が保たれ、素子とした場合に逆方向のリーク電流が低く抑えられる。
　半導体基板の厚さは、通常２００μｍ～２ｍｍである。好ましくは、２００μｍ～１ｍｍ、より好ましくは２００μｍ～７００μｍである。２００μｍ～２ｍｍとすることで、素子作製後のダイシング時の加工性に優れ、素子の歩留まりが高くなり生産性が向上しやすくなる。
　絶縁性基板は、絶縁性を有する基板であれば特に制限はなく、本発明の効果を失わない範囲で一般に用いられている基板を任意に選択できる。
　絶縁性基板として、例えば、石英ガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルミノシリケートガラス等の、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板、及び本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板（例えばポリイミド基盤）等が挙げられる。
　また、絶縁性基板として誘電性基板も用いてもよい。
　誘電性基板としては、ニオブ酸リチウム基板、タンタル酸リチウム基板、酸化亜鉛基板、水晶基板、サファイア基板等が挙げられる。
　さらに、ステンレス合金等の金属基板の表面に絶縁膜や誘電膜を設けた、絶縁性基板、誘電性基板を用いてもよい。
　また、基板に下地膜として絶縁膜を形成してもよい。下地膜として、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、又は窒化酸化珪素膜等の単層又は積層を形成できる。
　絶縁性基板の表面ラフネスは、好ましくは１５０ｎｍ以下であり、より好ましくは５０ｎｍ以下であり、さらに好ましくは２０ｎｍ以下である。表面ラフネスは、実施例に記載の方法により測定する。
　基板の表面ラフネスが小さく、平滑性が高い方が、接触抵抗低減層、還元抑制層、及びショットキー電極層を積層した場合に、ショットキー電極層の平滑性が保たれ、素子とした場合に逆方向のリーク電流が低く抑えられる。
　絶縁性基板の厚さは、特に限定されないが、例えば２μｍ～２ｍｍであり、好ましくは２μｍ～１ｍｍであり、より好ましくは２μｍ～７００μｍである。２μｍ～２ｍｍとすることで、素子作製後のダイシング時の加工性に優れ、素子の歩留まりが高くなり生産性が向上しやすくなる。
　上述の導電性基板、半導体基板又は絶縁性基板上に、複数の材料からなる任意の構造、層構造、回路、配線、電極等を有する基材を用いてもよい。
　任意の構造の材料としては、例えば、大規模集積回路（ＬＳＩ）上のバックエンドオブラインを形成する金属、層間絶縁膜等の様々な金属や絶縁物の複合材料が挙げられる。
　層構造の層としては、特に限定されず、電極層、絶縁層、半導体層、誘電体層、保護膜層、応力緩衝層、遮光層、電子/ホール注入層、電子/ホール輸送層、発光層、電子/ホールブロッキング層、結晶成長層、密着性向上層、メモリ層液晶層、キャパシタ層、蓄電層等の公知の層を用いることができる。
　電極層としては、一般にＡｌ層、Ｓｉ層、Ｓｃ層、Ｔｉ層、Ｖ層、Ｃｒ層、Ｎｉ層、Ｃｕ層、Ｚｎ層、Ｇａ層、Ｇｅ層、Ｙ層、Ｚｒ層、Ｎｂ層、Ｍｏ層、Ｔｃ層、Ｒｕ層、Ｒｈ層、Ｐｄ層、Ａｇ層、Ｃｄ層、Ｉｎ層、Ｓｎ層、Ｓｂ層、Ｔｅ層、Ｈｆ層、Ｔａ層、Ｗ層、Ｒｅ層、Ｏｓ層、Ｉｒ層、Ｐｔ層、Ａｕ層、これらの層の金属を１以上含む合金層、及び酸化物電極層等が挙げられる。酸化物半導体やＳｉ等の半導体のキャリア濃度を増加して、電極層に用いることも可能である。
　絶縁層としては、一般にＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ及びＡｕからなる群から選択される１以上の金属を含む酸化物絶縁膜、窒化膜等が挙げられる。
　半導体層としては、Ｓｉ層、ＧａＮ層、ＳｉＣ層、ＧａＰ層、ＧａＡｓ層、ＧａＳｂ層、ＩｎＰ層、ＩｎＡｓ層、ＩｎＳｂ層、ＺｎＳ層、ＺｎＴｅ層、ダイヤモンド層、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ等の酸化物半導体層、ペンタセン等の有機半導体層等、単結晶、多結晶、アモルファスの結晶状態によらず広く挙げられる。
　誘電体層としては、ニオブ酸リチウム層、タンタル酸リチウム層、酸化亜鉛層、水晶基板層、サファイア層、ＢａＴｉＯ３層、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）層、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）層、Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３（ＰＺＴＮ）層、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３－ＰｂＴｉＯ３（ＰＮＮ－ＰＴ）層、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３－ＰｂＺｎＯ３（ＰＮＮ－ＰＺ）層、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３－ＰｂＴｉＯ３（ＰＭＮ－ＰＴ）層、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）層、（Ｋ，Ｎａ）ＴａＯ３層、（Ｋ，Ｎａ）ＮｂＯ３層、ＢｉＦｅＯ３層、Ｂｉ（Ｎｄ，Ｌａ）ＴｉＯｘ層（ｘ＝２．５～３．０）、ＨｆＳｉＯ（Ｎ）層、ＨｆＯ２－Ａｌ２Ｏ３層、Ｌａ２Ｏ３層、Ｌａ２Ｏ３－Ａｌ２Ｏ３層等が挙げられる。
　保護膜層の膜としては、無機物、有機物問わず絶縁性に優れ、水等の透過性が低い膜が挙げられる。保護膜層としては、例えば、ＳｉＯ２層、ＳｉＮｘ層（ｘ＝１．２０～１．３３）、ＳｉＯＮ層、Ａｌ２Ｏ３層等が挙げられる。
　応力緩衝層としては、ＡｌＧａＮ層等が挙げられる。
　遮光層としては、例えば金属、金属－有機物等を含むブラックマトリックス層、カラーフィルタ層が挙げられる。
　電子/ホール注入層としては、酸化物半導体層、有機半導体層等が挙げられる。
　電子/ホール輸送層としては、酸化物半導体層、有機半導体層等が挙げられる。
　発光層としては、無機半導体層、有機半導体層等が挙げられる。
　電子/ホールブロッキング層としては、酸化物半導体層等が挙げられる。
　基材としては、発電デバイス、発光デバイス、センサ、電力変換デバイス、演算デバイス、保護デバイス、オプトエレクトロニクスデバイス、ディスプレイ、メモリ、バックエンドオブラインを有する半導体デバイス、蓄電デバイス等が挙げられる。
　層構造の層は、単層でもよく、２以上の層でもよい。
（オーミック電極層）
　オーミック電極層の材料は、金属酸化物半導体層と良好なオーミック接続ができれば特に限定されない。基板と接触抵抗が１０ｍΩｃｍ以下であるものであると好ましい。
　オーミック電極層の材料としては、Ｔｉ、Ｍｏ、Ａｇ、Ｉｎ、Ａｌ、Ｗ、Ｃｏ及びＮｉからなる群から選択される１種類以上の元素やそれらの合金が挙げられる。好ましくは、低抵抗なシリサイドを形成するＴｉ、Ｍｏ、Ａｇ、Ｉｎ及びＡｌからなる群から選択される１種類以上の元素やそれらの合金である。
　オーミック電極層の厚さは特に限定されないが、通常２ｎｍ～１μｍであり、好ましくは５～３００ｎｍである。この範囲であると十分な密着性を持ち、抵抗の増加が少ない。
　また、オーミック電極層を複数の層で構成することもできる。
　オーミック電極層は断面ＴＥＭ観察や二次イオン質量分析によりにより確認することができる。基板、バッファー電極層、金属酸化物半導体層、ショットキー電極層、還元抑制層も同様である。
（金属酸化物半導体層）
　金属酸化物半導体層の組成は、金属酸化物半導体であれば特に限定されない。Ｉｎ、Ｇａ、Ｚｎ、及びＳｎから選択される１種以上の元素を含む酸化物であると好ましく、例えば、Ｉｎ，Ｇａ及びＺｎの酸化物半導体（ＩＧＺＯ）、Ｉｎ，Ｓｎ及びＺｎの酸化物半導体、Ｉｎ及びＧａの酸化物半導体、Ｉｎの酸化物半導体等が挙げられる。
　また、結晶性についても制限はなく、非晶質酸化物半導体からなる層、多結晶酸化物半導体からなる層、単結晶酸化物半導体からなる層、それらの混在した層のいずれも用いることができる。
　金属酸化物半導体層中の水素原子濃度は、好ましくは１０１７個／ｃｍ３以上１０２２個／ｃｍ３以下である。これより水素量が多くなると、酸化物のＩｎ－Ｏのネットワークが形成されず結合が不安定な状態となるおそれがある。水素原子濃度は１０１７～１０２２個／ｃｍ３であると好ましく、１０１９～１０２２個／ｃｍ３であるとより好ましく、１０２０～１０２１個／ｃｍ３であるとさらに好ましい。
　金属酸化物半導体は酸素欠損を作りやすく、欠損を伝って漏れ電流が流れてしまう場合があるが、水素原子濃度を１０２０個／ｃｍ３以上にすることによって、酸素欠損を水酸基で終端させ、漏れ電流を低減することができる。
　水素原子濃度は、二次イオン質量分析法で測定する。水素原子濃度の調整方法は特に限定されないが、成膜時の装置の雰囲気、成膜後のアニール、及びショットキー電極の成膜時の雰囲気を最適化することで調整することができる。
　金属酸化物半導体層のバンドギャップは、好ましくは２．０ｅＶ～６．０ｅＶ、より好ましくは２．５ｅＶ～５．５ｅＶ、さらに好ましくは３．０ｅＶ～５．０ｅＶである。バンドギャップは実施例に記載の方法によって測定する。当該範囲のバンドギャップを有する金属酸化物半導体層を用いることで、オン抵抗の低い素子を得ることができる。
　金属酸化物半導体層を構成する各層のフリーキャリア濃度は、通常１×１０１３以上１×１０１８ｃｍ－３未満である。フリーキャリア濃度は、実施例に記載の方法により測定する。
　金属酸化物半導体層の厚さは、通常１０ｎｍ～１０μｍであり、好ましくは５０ｎｍ～７μｍであり、より好ましくは１００ｎｍ～５μｍである。膜厚は、所望の耐電圧性が得られるように選定することができる。厚すぎると順方向バイアス時の抵抗が増加するおそれがある。
　本発明の積層体は、金属酸化物半導体層をスパッタ等の生産性に優れた方式で製膜しても、良好なダイオード特性を発現するショットキーバリアダイオードを提供することができる。
（ショットキー電極層）
　ショットキー電極層の含有金属としては、仕事関数が３．５ｅＶ以上の元素を用いることができ、ショットキー電極層にはその金属酸化物を用いることができる。当該金属の仕事関数は好ましくは４．０ｅＶ以上であり、より好ましくは４．４ｅＶ以上であり、さらに好ましくは４．６ｅＶ以上である。仕事関数の上限は、特に指定されないが、通常６．５ｅＶである。
　仕事関数は、光電子分光法によって求めることができる。
　ショットキー電極層の金属としては、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｖ、Ｚｒ、Ｍｇ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ，Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏから選択される１以上の金属の酸化物、又はこれらの金属の合金の酸化物が挙げられる。好ましくはＰｄ酸化物、Ｐｔ酸化物、Ｉｒ酸化物又はＲｕ酸化物である。これらであると、金属酸化物半導体との組み合わせによって高いショットキー障壁を形成することができる。
　ショットキー電極層のキャリア濃度は１×１０１８ｃｍ－３以上であることが好ましい。キャリア濃度は、ホール測定で求めることができる。
　ショットキー電極層の厚さは、通常１ｎｍ～１μｍであり、好ましくは２ｎｍ～１００ｎｍであり、より好ましくは５ｎｍ～１００ｎｍであり、さらに好ましくは５ｎｍ～５０ｎｍである。この範囲であると、順方向バイアス時のオン抵抗に優れる。また、ショットキー界面の平坦性を向上することができ、耐電圧性に優れる。
　ショットキー電極の金属酸化物を得るための製造方法は特に限定されないが、酸素含有雰囲気下において金属ターゲットの反応性スパッタを行う方法等が挙げられる。
（還元抑制層）
　還元抑制層は、バッファー電極層とショットキー電極層の相互作用によりショットキー電極層が還元され、初期のショットキー界面が形成されなくなることを防止する層である。
　還元抑制層に用いる金属としては、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏからなる群から選択される１種類以上の元素やこれらの合金が挙げられる。
　また、還元抑制層として、ショットキー電極層を構成する金属元素と同一の元素を用いてもよく、即ち、ショットキー電極層を構成する金属酸化物の金属を用いてもよい。この場合、還元抑制層とショットキー電極層の組み合わせ（還元抑制層／ショットキー電極層）としては、例えば、Ｐｄ／酸化パラジウム、Ｐｔ／酸化白金、Ｉｒ／酸化イリジウム、Ｒｕ／酸化ルテニウム等が挙げられる。
　還元抑制層の厚さは、通常１ｎｍ～１μｍであり、好ましくは２ｎｍ～５００ｎｍであり、より好ましくは５ｎｍ～１００ｎｍであり、特に好ましくは１０ｎｍ～８０ｎｍである。この範囲であると還元抑制効果に優れるため、順方向バイアス時のオン抵抗を小さくすることができる。また、ショットキー界面の平坦性を向上することができる。
（バッファー電極層）
　バッファー電極層は、ショットキーバリアダイオード形成の次の工程であるＡｌやＣｕ等のワイヤーボンド工程において、熱や超音波のダメージを低減する層である。バッファー電極層は、通常、線膨張係数の大きい電極が好ましい。
　バッファー電極層に用いる金属としては、Ｐｂ、Ｉｎ、Ｍｇ、Ａｌ、Ｓｎ、Ｍｎ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｒ及びＡｕからなる群から選択される１種類以上の元素やそれらの合金が挙げられる。好ましくは、ワイヤーに用いる金属と同一の元素が好ましい。例えば、ワイヤーがＡｌ又はＣｕである場合、バッファー電極層もＡｌ又はＣｕであるとワイヤーと接合しやすく好適である。
　バッファー電極層の厚さは、通常２００ｎｍ～５０μｍであり、好ましくは５００ｎｍ～１０μｍである。薄すぎるとダメージを緩和する効果が低くなり、ショットキー電極層や半導体層にダメージが及んでしまうおそれがある。厚すぎると、自身の抵抗により順方向バイアス時のオン抵抗が増加するおそれがある。
　各層の製膜方法は特に限定されないが、熱ＣＶＤ法、ＣＡＴ－ＣＶＤ法、光ＣＶＤ法、ミストＣＶＤ法、ＭＯ－ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法、ＭＢＥ、ＡＬＤ等の原子レベル制御の製膜方法、イオンプレーティング、イオンビームスパッタリング、マグネトロンスパッタリング等の、ＰＶＤ法、ドクターブレード法、射出法、押出し法、熱間加圧法、ゾルゲル法、エアロゾルデポジション法等、従来公知のセラミックス工程を用いる方法、塗布法、スピンコート法、印刷法、スプレー法、電着法、メッキ法、ミセル電解法等の湿式法等を利用することができる。
［半導体素子］
　本発明の積層体は、パワー半導体素子、（整流）ダイオード素子、ショットキーバリアダイオード素子、ジャンクショントランジスタ素子、静電気放電（ＥＳＤ）保護ダイオード、過渡電圧保護（ＴＶＳ）保護ダイオード、発光ダイオード、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ショットキーソース／ドレインＭＯＳＦＥＴ、アバランシェ増倍型光電変換素子、固体撮像素子、太陽電池素子、光センサ素子、表示素子、抵抗変化メモリ等の半導体素子に用いることができる。特に、電力ロスなく電流を取り出せるため、パワー用途にも適している。半導体素子はショットキーバリアダイオード、ジャンクショントランジスタに用いることができる。上記の半導体素子、ショットキーバリアダイオード、ジャンクショントランジスタ等を用いた電子回路は、電気機器、電子機器、車両、動力機関等に用いることができる。
実施例１
（ショットキーバリアダイオードの作製）
　電気抵抗率３ｍΩｃｍのｐドープｎ型単結晶Ｓｉ基板（厚さ：２５０μｍ、直径：４インチ）をスパッタリング装置（キャノンアネルバ株式会社製：Ｅ－２００Ｓ）に装着し、裏面電極としてＴｉを１５０ｎｍ成膜した。次に、基板を裏返して同スパッタリング装置に装着し、ＤＣ１００Ｗ、Ａｒ雰囲気下で、オーミック電極層としてＭｏを１５０ｎｍ成膜した。次に、この基板を直径０．３ｍｍのエリアマクスとともにスパッタリング装置（株式会社ＵＬＶＡＣ製：ＣＳ－２００）にセットし、金属酸化物半導体層として表１に示す金属組成（原子比）の金属酸化物半導体を２００ｎｍ成膜した。その際、表１に示すガスを表１に示す体積比率でスパッタリング装置内に導入した。この基板を取り出し、電気炉によって空気中３００℃の条件で１時間アニールした。この基板を、再度、直径０．２ｍｍのエリアマクスとともにスパッタリング装置（キャノンアネルバ株式会社製：Ｅ－２００Ｓ）に装着した後、下記のようにショットキー電極層、還元抑制層、及びバッファー層を成膜した。ショットキー電極層は酸化パラジウムを２０ｎｍ成膜した。成膜条件は、ＤＣ５０Ｗ、ＡｒとＯ２の混合ガス雰囲気、１８０秒とした。用いた金属元素の仕事関数を表１に示す。還元抑制層はＰｄを５０ｎｍ成膜した。成膜条件は、ＤＣ５０Ｗ、Ａｒ雰囲気とした。バッファー電極層はＡｌを１μｍ成膜した。成膜条件は、ＤＣ５０Ｗ、Ａｒ雰囲気とした。
　得られたショットキーバリアダイオードは、図１３の積層体の裏面にＴｉが積層された示す構造である。
（金属酸化物半導体層のフリーキャリア濃度の測定）
　金属酸化物半導体層のフリーキャリア濃度は以下のように測定した。
　ガラス基板に対し、上記のショットキーバリアダイオード作製工程のうち金属酸化物半導体層成膜工程までを通して行った。そして、基板をそれぞれ１ｃｍ角にカットし、４隅にＩｎ電極を付けホール効果測定用の素子とした。当該素子について、室温にてホール効果測定装置（ＡＣＣＥＮＴ製：ＨＬ－５５００ＰＣ）を用いてホール効果測定を行い、得られたフリーキャリア量を金属酸化物半導体層の体積で規格化しフリーキャリア濃度とした。
　金属酸化物半導体層のフリーキャリア濃度は５×１０１６ｃｍ－３であった。
（ショットキー電極層のキャリア濃度）
　ショットキー電極層のキャリア濃度は以下のように測定した。
　ガラス基板に対し、上記のショットキーバリアダイオード作製工程のうちショットキー電極層成膜工程までを通して行った。そして、基板をそれぞれ１ｃｍ角にカットし、４隅にＩｎ電極を付けホール効果測定用の素子とした。当該素子について、室温にてホール効果測定装置（ＡＣＣＥＮＴ製：ＨＬ－５５００ＰＣ）を用いてホール効果測定を行い、得られたキャリア量をショットキー電極の体積で規格化しキャリア濃度とした。
　ショットキー電極層のキャリア濃度は１×１０２０ｃｍ－３であった。
　得られたショットキーバリアダイオードについて以下の評価を行った。結果を表１に示す。
（オン抵抗及びリーク電流の評価）
　Ａｇｉｌｅｎｔ社製Ｂ１５００を用いて、オン抵抗（Ｒｏｎ）及びリーク電流（Ｉｒ）を評価した。基板側をグラウンドに接続し、他のプローブをバッファー電極層側に接地して電圧を変化させて測定を行った。オン抵抗はショットキーバリアダイオードに１Ｖ印加した際の±０．２Ｖ間の微分抵抗（Ｒｏｎ＝ΔＶ／ΔＩ）であり、リーク電流は印加電圧が－５Ｖの時の電流密度とした。
（金属酸化物半導体層のバンドギャップの評価）
　以下のようにして金属酸化物半導体層のバンドギャップを評価した。
　基板に、上記のショットキーダイオード作製工程のうち金属酸化物半導体層成膜工程までを行い、得られた積層体を１ｃｍ角にカットした。室温にて、分光エリプソメトリー測定装置（ジェー・エー・ウーラム・ジャパン株式会社製：Ｍ－２０００Ｄ）を用いて偏光の入射角度を基板に垂直方向から５０°、６０°、７０°と変化させ、それぞれについて測定波長を１９２．３ｎｍ～１６８９ｎｍ、測定幅３．４ｎｍとして測定を行った。得られたスペクトルψとΔに対し、各層毎に吸収モデルとしてＤｒｕｄｅ　ｍｏｄｅｌ、Ｔａｕｃ－Ｌｏｒｅｎｔｚ　ｍｏｄｅ、Ｇａｕｓｓｉａｎ　ｆｕｎｃｔｉｏｎｅ　ｍｏｄｅｌを置き、二乗誤差ＭＳＥ＝１０以下になるまで最適化を行うことで、各光のエネルギーに対して吸収係数αを算出した。金属酸化物半導体層の吸収係数αのスペクトルを、光のエネルギー範囲２ｅＶ～５ｅＶに対してα２をプロットし、直線を延長させたエネルギー軸との交点をバンドギャップとして算出した。
（金属酸化物半導体層の水素原子濃度の評価）
　得られたショットキーバリアダイオードの金属酸化物半導体層の水素原子濃度を以下のようにして評価した。
　四重極型二次イオン質量分析装置（アルバックファイ社製：Ｄ－ＳＩＭＳ）によって、Ｃｓイオン源１ｋＶ、一次イオン電流１００ｎＡ、チャンバー真空度５×１０－１０ｔｏｒｒの測定条件下で行った。金属酸化物半導体層の水素原子濃度は、上記測定によって得られた各深さのＨの二次イオン強度を金属酸化物半導体層の膜厚で積分した強度に対し、水素濃度と膜厚が既知のＩｎ－Ｇａ－Ｚｎ－Ｏ薄膜を用いて強度を規格化して水素濃度の定量化を行い、得られた値を水素原子濃度とした。
実施例２～４
　ショットキー電極層及び還元抑制層の組成を表１に示すように変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表１に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例１～４で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが４×１０－８Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。
比較例１
　還元抑制層を設けなかった他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表１に示す。
　比較例１で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが５０ｍΩｃｍ２であり、リーク電流Ｉｒが２×１００Ａ／ｃｍ２であり、実施例１～４と比較していずれも高い値を示した。
Figure JPOXMLDOC01-appb-T000001
実施例５～８
　ショットキー電極層と還元抑制層の組成を表２に記載の通りに変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表２に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例５～８で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１０ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが２×１０－８Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000002
実施例９～１１
　ショットキー電極層の膜厚を表３に記載の通りに変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表３に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例９、１０で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが３×１０－７Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。実施例１１で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１０ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが３×１０－７Ａ／ｃｍ２であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000003
実施例１２～１４
　オーミック電極層の成膜条件をＤＣ５０Ｗとし、ショットキー電極層と還元抑制層の組成を表４に記載の通りに変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表４に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例１２で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが９×１０－６であり、良好なダイオード特性を示した。実施例１３、１４で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、リーク電流Ｉｒはそれぞれ１×１０－２Ａ／ｃｍ２、１×１０－１Ａ／ｃｍ２であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000004
実施例１５～１８
　基板を表５に示す半導体基板に変更した他は、実施例１と同様にしてショットキーバリアダイオードを作製した。
　オン抵抗及びリーク電流の評価はオーミック電極側が露出している部分プローブを接地してグラウンドに接続し、他のプローブをバッファー電極層側に接地して電圧を変化させて測定を行った。その他の評価方法は実施例１と同様に行った。結果を表５に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
（基板の表面ラフネスの測定）
　基板の表面ラフネスは、作製したショットキーバリアダイオードを断面ＴＥＭ（透過電子顕微鏡）像とＥＤＸ（エネルギー分散型Ｘ線分光法）により観察して取得した。具体的に、ＥＤＸにて表５に示す各基板の構成元素が検出されたエリアを基板と定義し、さらに断面ＴＥＭ像において基板とオーミック電極層のコントラストの違いから界面を定義した。膜厚と垂直方向に１０μｍのエリアの断面ＴＥＭ像に対し、基板界面の凹凸に対し算術平均粗さＲａを下記式（１）式から算出して表面ラフネス層の厚みと定義した。結果を表５に示す。
Figure JPOXMLDOC01-appb-M000005
 ｌ：膜厚と垂直方向の観察エリアの長さ（１０μｍ）
ｆ（ｘ）：界面の凹凸を現す関数
（基板の結晶性の評価）
　基板の結晶性は、電子顕微鏡（ＪＥＯＬ社製：ＪＥＭ－２８００）によって得られた電子線回折像により評価した。電子線の照射エリアは基板断面に対し直径１０ｎｍ以上の領域より回折像を取得した。回折像においてスポット形状が観察されたものを単結晶、リング形状に観察されたものを多結晶と判断した。結果を表５に示す。
　実施例１５～１７で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが２×１０－９Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。実施例１８で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが２×１０－１Ａ／ｃｍであり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000006
実施例１９～２２
　基板を表６に示す絶縁性基板に変更した他は実施例１５と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表６に示す。
　金属酸化物半導体層のフリーキャリア濃度は、いずれも５×１０１６ｃｍ－３であった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例１９～２２で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが１×１０－７Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000007
実施例２３～２６
　金属酸化物半導体層の成膜を、表７に示す金属組成比（原子比）の金属酸化物半導体とし、成膜時導入ガスを表７に記載のようにした他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表７に示す。
　金属酸化物半導体層のフリーキャリア濃度は、表７に示す通りであった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例２３～２６で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが２×１０－９Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000008
実施例２７～３０
　金属酸化物半導体層の成膜時導入ガスとその比率を表８に記載の通り変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表８に示す。
　金属酸化物半導体層のフリーキャリア濃度は、表８に示す通りであった。ショットキー電極層のキャリア濃度は、いずれも１×１０２０ｃｍ－３であった。
　実施例２７及び２８の金属酸化物半導体層の水素原子濃度は８×１０２０ｃｍ－３、５×１０２１ｃｍ－３であった。実施例２７、２８で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが１×１０－９Ａ／ｃｍ２以下であり、良好なダイオード特性を示した。
　実施例２９、３０の金属酸化物半導体層の水素原子濃度は４×１０１５ｃｍ－３、８×１０１６ｃｍ－３であった。実施例１９、２０で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが８×１０－１Ａ／ｃｍ２、５×１０－２Ａ／ｃｍ２であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000009
実施例３１
　オーミック電極層の組成を表９に示すように変更した他は実施例１と同様にしてショットキーバリアダイオードを作製し、評価した。結果を表１に示す。
　金属酸化物半導体層のフリーキャリア濃度は５×１０１６ｃｍ－３であった。
ショットキー電極層のキャリア濃度は１×１０２０ｃｍ－３であった。
　実施例３１で得られたショットキーバリアダイオードは、オン抵抗Ｒｏｎが１ｍΩｃｍ２未満であり、かつリーク電流Ｉｒが２×１０－９Ａ／ｃｍ２であり、良好なダイオード特性を示した。
Figure JPOXMLDOC01-appb-T000010
　表１～９から、本発明の積層体を用いた半導体素子（ショットキーバリアダイオード）は、順方向のオン抵抗が極めて小さいことが分かる。また、逆方向のリーク電流も十分に少ないことが分かる。
　本発明の積層体は、パワー半導体素子、ダイオード素子、ショットキーバリアダイオード素子等の半導体素子に用いることができ、この素子を用いた電子回路は、電気機器、電子機器、電動車両等に用いることができる。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。

Claims (18)

  1. 　基板と、オーミック電極層と、金属酸化物半導体層と、ショットキー電極層と、バッファー電極層とをこの順に有し、
    　前記ショットキー電極層と前記バッファー電極層の間に還元抑制層を有する積層体。
  2. 　前記還元抑制層が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏからなる群から選択される１種類以上の元素を含む請求項１に記載の積層体。
  3. 　前記ショットキー電極層が、仕事関数が４．４ｅＶ以上である１種類以上の金属元素の酸化物を含む請求項１又は２に記載の積層体。
  4. 　前記ショットキー電極層が、Ｐｄ、Ｍｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｎｉ、Ｗ、Ｃｒ、Ｒｅ、Ｔｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｆｅ、Ｒｈ及びＣｏからなる群から選択される１以上の金属の酸化物を含む請求項１～３のいずれかに記載の積層体。
  5. 　前記基板が、導電性基板である請求項１～４のいずれかに記載の積層体。
  6. 　前記基板が、絶縁性基板である請求項１～４のいずれかに記載の積層体。
  7. 　前記基板が、半導体基板である請求項１～４のいずれかに記載の積層体。
  8. 　前記基板と前記オーミック電極層の間に、電極層及び絶縁層からなる群から選択される１以上の層を含む層構造を有する請求項１～４のいずれかに記載の積層体。
  9. 　前記基板が、導電性のシリコン基板である請求項１～４のいずれかに記載の積層体。
  10. 　前記金属酸化物半導体層が、Ｉｎ、Ｇａ，Ｚｎ及びＳｎからなる群から選択される１種類以上の元素を含む請求項１～９のいずれかに記載の積層体。
  11. 　前記金属酸化物半導体層の水素原子濃度が１０１７個／ｃｍ３以上１０２２個／ｃｍ３以下である請求項１～１０のいずれかに記載の積層体。
  12. 　前記金属酸化物半導体層の外縁が、前記オーミック電極層の外縁と同一であるか又は前記オーミック電極層の外縁の内側に位置し、前記オーミック電極層が前記金属酸化物半導体層の下面の全面に接する請求項１～１１のいずれかに記載の積層体。
  13. 　前記ショットキー電極層の外縁が、前記金属酸化物半導体層の外縁と同一であるか又は前記金属酸化物半導体層の外縁の内側に位置する請求項１～１２のいずれかに記載の積層体。
  14. 　請求項１～１３のいずれかに記載の積層体を用いた半導体素子。
  15. 　請求項１４に記載の半導体素子を用いたショットキーバリアダイオード。
  16. 　請求項１４に記載の半導体素子を用いたジャンクショントランジスタ。
  17. 　請求項１４に記載の半導体素子、請求項１５に記載のショットキーバリアダイオード、又は請求項１６に記載のジャンクショントランジスタを用いた電子回路。
  18. 　請求項１７に記載の電子回路を用いた電気機器、電子機器、車両、又は動力機関。
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