KR102413244B1 - 구조물, 그 제조 방법, 반도체 소자 및 전자 회로 - Google Patents

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다카시 세키야
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Abstract

금속 산화물 반도체층과, 귀금속 산화물층을 포함하고, 상기 금속 산화물 반도체층 및 상기 귀금속 산화물층은 인접하고, 상기 귀금속 산화물층의 막 두께가 10 ㎚ 초과인 구조물.

Description

구조물, 그 제조 방법, 반도체 소자 및 전자 회로
본 발명은, 구조물, 그 제조 방법, 반도체 소자 및 전자 회로에 관한 것이다.
쇼트키 접합은, 통상적으로, 정류 작용을 나타내는 금속-반도체 계면에서 기인하는 접합을 의미한다. 정류 작용은, 전류를 금속으로부터 반도체, 혹은 반도체로부터 금속으로의 일 방향으로 흘리기 쉬운 작용으로, 본 작용은, 쇼트키 접합에 있어서의 금속-반도체 계면으로부터 반도체측으로 확대되는 공핍층의 변화에서 기인하고 있다. 금속과 반도체는, 일반적으로 공핍층의 확대의 유무로 구분되는 경우가 많기 때문에, 이종 재료의 접촉이고, 공핍층의 확대의 변화가 편측의 재료에서만 관찰된다면, 쇼트키 접합이 발생하고 있는 것으로 일반적으로 해석된다. 여기서, 실용화된 쇼트키 접합을 이용한 디바이스는, 주로 단결정 반도체를 사용한 것에 한정되어 있었다. 또한, 쇼트키 접합에서의 장벽 (쇼트키 배리어) 제어는, 실리콘 등의 기술 확립이 진행된 단결정 반도체를 이용해도, 균일한 것을 생산하는 것이 곤란하였다. 더하여, 그 장벽을 이용한 디바이스 특성의 제어가 곤란하기 때문에, 디바이스를 개발할 때마다 다대한 노력이 필요하였다. 이 때문에, 쇼트키 접합을 이용한 디바이스는, 쇼트키 배리어 다이오드 등에 한정되고, 보다 제어가 용이한 금속-반도체 사이에 SiO2 등의 절연막을 도입한 절연막-반도체 계면을 이용한 전계 효과형의 디바이스가 발전하였다.
한편, 단결정 반도체 이외에는 박막 반도체를 들 수 있고, 아모르퍼스 실리콘, 다결정 실리콘, 금속 산화물 반도체, 유기 박막 반도체가 주목 받고 있다. 여기서, 박막 반도체에 관해서는, 전계 효과 현상을 이용한 박막 트랜지스터 (TFT) 에 대한 다수의 보고가 있기는 하지만, 쇼트키 접합에 대해서는, TFT 에 비하여 보고예가 적고 이해도 부족하다고 할 수 있다. 실리콘계의 박막 반도체에서는 쇼트키 계면에 발생는 피닝 준위가 실용화의 방해가 되었다. 피닝 준위는, 단결정 실리콘에 있어서의 쇼트키 접합에서도 문제가 되고 있고, 상정되는 쇼트키 배리어 높이 (금속의 일 함수와, 반도체의 페르미 준위차 및 반도체 밴드 끝의 에너지 준위에 의해 결정된다) 에 비하여, 배리어 높이를 저감시키게 된다. 유기 반도체에 관해서는, 그 안정성, 프로세스 적응성으로부터 TFT 의 실용화도 제한되어 있어, 쇼트키 디바이스에 대한 응용을 고려하는 것은 곤란하였다. 금속 산화물 반도체에 관해서는, 디스플레이 용도에 대한 TFT 로서 바람직한 반도체로 인식되어 있고, 그 프로세스 적합성, 전기 특성, 안정성을 활용한 추가적인 용도에 대한 전개가 기대되고 있다.
그러나, 금속 산화물 반도체의 쇼트키 접합에 관해서는, 과제가 많아, 실용화에 이르고 있지 않다. 하기에 쇼트키 접합을 사용한 기본적인 소자인 쇼트키 배리어 다이오드의 보고예를 설명한다.
특허문헌 1 에서는, 단결정 ZnO 에 대하여 금속 산화물의 쇼트키 전극을 사용하는 것에 의해, 쇼트키 배리어를 형성할 수 있는 것이 기재되어 있다.
비특허문헌 1 에서는, 아모르퍼스 금속 산화물 반도체인 InGaZnO 박막에 대하여, 쇼트키 전극으로 전자빔 증착한 Pt 를, 기판으로 SiO2, 폴리이미드 및 폴리에틸렌테레프탈레이트를 선택하고, 다이오드 특성을 평가하고 있다.
비특허문헌 2 에서는, Pt, Au, Pd 를 쇼트키 전극으로 하고, 반도체를 InGaZnO 박막으로 하고, 유리 기판 상의 쇼트키 전극의 표면을 UV-오존 처리한 후에 반도체막을 형성하는 것이 기재되어 있다.
비특허문헌 3 에서는, 반응성 스퍼터링에 의해 형성한 10 ㎚ 의 은 산화물을 쇼트키 전극으로서 이용함으로써, 벌크 단결정 ZnO, 헤테로 에피택셜 ZnO 박막 및 아모르퍼스 GaInZnO 박막에 대하여, 쇼트키 장벽을 형성할 수 있는 것이 기재되어 있다.
비특허문헌 4 에서는, SiO2 기판 상에 쇼트키 전극인 Pt 를 형성하고, 상부에 InGaZnO 반도체 박막, 추가로 Al 의 오믹 전극을 적층하고 있다.
특허문헌 2 에서는, Si 기판을 지지 기판 그리고 오믹 접합으로서 이용하고, 다결정, 아모르퍼스를 불문하고, In 을 포함하는 금속 산화물 반도체의 상부에 귀금속 전극을 이용하여, 쇼트키 성능을 얻는 것이 기재되어 있다.
일본 공표특허공보 2010-527512호 국제 공개 제2015/025499호
IEEE Electron Device Letters, 32, 1695, 2011 APPLIED PHYSICS LETTERS, 101, 113505, 2012 Journal of APPLIED PHYSICS, 113, 044511, 2013 Journal of Vacuum Science ＆ Technology A, 34, 04C101, 2016
본 발명의 목적은, 저온 성막 가능하고 프로세스 적응성이 우수하고, 기판을 자유롭게 선택할 수 있고, 저역방향 전류 특성을 갖는 것을 특징으로 하는 쇼트키 배리어가 기능하는 구조물, 그 제조 방법, 반도체 소자 및 전자 회로를 제공하는 것이다.
지금까지, 저온 성막 가능하고 프로세스 적응성이 우수하고, 기판을 자유롭게 선택할 수 있고, 저역방향 전류 특성을 갖는 쇼트키 접합은, 형성하는 것이 곤란하였다.
본 발명자들은, 쇼트키 접합의 제어가 곤란했던 금속 산화물 반도체 박막에 대하여, 예의 연구를 실시한 결과, 저역방향 전류 특성을 특징으로 하는 쇼트키 배리어가 기능하는 쇼트키 접합을 알아내고, 본 발명에 이르렀다.
본 발명에 의하면, 이하의 구조물 등이 제공된다.
1. 금속 산화물 반도체층과,
귀금속 산화물층을 포함하고,
상기 금속 산화물 반도체층 및 상기 귀금속 산화물층은 인접하고,
상기 귀금속 산화물층의 막 두께가 10 ㎚ 초과인 구조물.
2. 공핍 영역을 갖는 1 에 기재된 구조물.
3. 상기 귀금속 산화물층이 다결정 구조를 포함하는 1 또는 2 에 기재된 구조물.
4. 상기 귀금속 산화물층과 인접하여, 상기 금속 산화물 반도체층과 반대의 측에, 추가로 귀금속층을 포함하는 1 ∼ 3 중 어느 하나에 기재된 구조물.
5. 상기 귀금속층과 인접하여, 상기 귀금속 산화물층의 반대의 측에, 추가로, 저저항 비금속층을 포함하는 4 에 기재된 구조물.
6. 상기 귀금속 산화물층의 귀금속 산화물이, 산화팔라듐, 산화루테늄, 산화백금, 산화이리듐, 산화은, 산화레늄, 산화오스뮴, 산화로듐, 산화니켈 및 산화금으로 이루어지는 군에서 선택되는 1 이상인 1 ∼ 5 중 어느 하나에 기재된 구조물.
7. 상기 귀금속 산화물층의 귀금속 산화물이, PdO 구조의 PdO, 루틸 구조의 RuO2, α-PtO2 구조의 PtO2, 루틸 구조의 IrO2, Cu2O 구조의 Ag2O, 스쿠테루다이트 구조의 ReO3, 루틸 구조의 OsO2, 커런덤 구조의 Rh2O3, NiO 구조의 NiO, 및 Au2O3 구조의 Au2O3 으로 이루어지는 군에서 선택되는 1 이상인 1 ∼ 6 중 어느 하나에 기재된 구조물.
8. 상기 귀금속 산화물층의 귀금속 산화물의 평균 결정 입경이, 상기 귀금속 산화물층의 막 두께 이하인 1 ∼ 7 중 어느 하나에 기재된 구조물.
9. 상기 귀금속 산화물층의 계면 거칠기가 5 ㎚ 이하인 1 ∼ 8 중 어느 하나에 기재된 구조물.
10. 상기 금속 산화물 반도체층과 상기 귀금속 산화물층의 쇼트키 계면의 탄소 농도가 2 × 1019 ㎝-3 이하인 1 ∼ 9 중 어느 하나에 기재된 구조물.
11. 상기 귀금속 산화물층의 저항률이 1 × 10-2 Ω·㎝ 이하인 1 ∼ 10 중 어느 하나에 기재된 구조물.
12. 상기 귀금속 산화물층의 귀금속 산화물의 일 함수가 4.8 eV 이상인 1 ∼ 11 중 어느 하나에 기재된 구조물.
13. 상기 금속 산화물 반도체층이, 아모르퍼스 또는 다결정인 1 ∼ 12 중 어느 하나에 기재된 구조물.
14. 상기 금속 산화물 반도체층의 금속 산화물이, In, Sn, Cd, Zn, Ga 및 Ge 로 이루어지는 군에서 선택되는 1 이상의 금속 원소의 산화물인 1 ∼ 13 중 어느 하나에 기재된 구조물.
15. 상기 금속 산화물 반도체층에 있어서의 Ga 또는 In 의 함유율이, 상기 금속 산화물 반도체층의 전체 금속 원소에 대하여, 45 원자％ 이상인 1 ∼ 14 중 어느 하나에 기재된 구조물.
16. 상기 금속 산화물 반도체층이 랜덤 배향인 1 ∼ 15 중 어느 하나에 기재된 구조물.
17. 상기 귀금속 산화물층과, 상기 금속 산화물 반도체층의, 쇼트키 장벽 높이가 0.7 eV 이상인 1 ∼ 16 중 어느 하나에 기재된 구조물.
18. 상기 귀금속 산화물층의, 상기 금속 산화물 반도체층과 반대의 측에, 추가로, 기판을 포함하는 1 ∼ 17 중 어느 하나에 기재된 구조물.
19. 추가로, 오믹 전극층을 갖고, 상기 오믹 전극층과 상기 귀금속 산화물층이 접촉하지 않는 1 ∼ 18 중 어느 하나에 기재된 구조물.
20. 상기 금속 산화물 반도체층이, 1 층 또는 2 층 이상이고, 2 층 이상인 경우에는, 어느 1 층이 귀금속 산화물층에 인접하는 1 ∼ 19 중 어느 하나에 기재된 구조물.
21. 역방향 전압 인가시의 내압이 0.5 MV/㎝ 이상인 1 ∼ 20 중 어느 하나에 기재된 구조물.
22. 0.2 MV/㎝ 의 역바이어스 인가시에 전류 밀도가 1 × 10-6 A/㎠ 이하인 1 ∼ 21 중 어느 하나에 기재된 구조물.
23. 순방향 바이어스 인가시의 다이오드 이상 계수가 1.5 이하인 1 ∼ 22 중 어느 하나에 기재된 구조물.
24. 순방향 바이어스가 5 V 이하이고, 전류 밀도가 1000 A/㎠ 에 이르는 1 ∼ 23 중 어느 하나에 기재된 구조물.
25. 상기 금속 산화물 반도체층을, 수소 또는 물을 도입한 분위기 중에서, 스퍼터링에 의해 성막하여, 1 ∼ 24 중 어느 하나에 기재된 구조물을 얻는, 구조물의 제조 방법.
26. 상기 귀금속 산화물층을, 도입 가스 유량의 50 ％ 이상이 산소인 분위기에서, 스퍼터링에 의해 성막하여, 1 ∼ 24 중 어느 하나에 기재된 구조물을 얻는, 구조물의 제조 방법.
27. 상기 귀금속 산화물층 및 상기 금속 산화물 반도체층을 성막한 후, 220 ∼ 500 ℃ 에서 어닐을 실시하는 25 또는 26 에 기재된 구조물의 제조 방법.
28. 상기 귀금속 산화물층 및 상기 금속 산화물 반도체층을 스퍼터링에 의해 연속으로 성막하거나, 또는 상기 귀금속 산화물층의 성막과, 상기 금속 산화물 반도체층의 성막 사이를, 진공 또는 불활성의 분위기로 하는 25 ∼ 27 중 어느 하나에 기재된 구조물의 제조 방법.
29. 1 ∼ 24 중 어느 하나에 기재된 구조물을 사용한 반도체 소자.
30. 파워 반도체 소자, 다이오드 소자, 쇼트키 배리어 다이오드 소자, 정전기 방전 보호 다이오드, 과도 전압 보호 다이오드, 발광 다이오드, 금속 반도체 전계 효과 트랜지스터, 접합형 전계 효과 트랜지스터, 금속 산화막 반도체 전계 효과 트랜지스터, 쇼트키 소스/드레인 금속 산화막 반도체 전계 효과 트랜지스터, 애벌란시 증배형 광전 변환 소자, 고체 촬상 소자, 태양 전지 소자, 광 센서 소자, 터치 센서 소자, 표시 소자, 또는 저항 변화 메모리인 29 에 기재된 반도체 소자.
31. 29 또는 30 에 기재된 반도체 소자를 사용한 전자 회로.
32. 31 에 기재된 전자 회로를 사용한 전기 기기, 전자 기기, 차량, 또는 동력 기관.
본 발명에 의하면, 저온 성막 가능하고 프로세스 적응성이 우수하고, 기판을 자유롭게 선택할 수 있고, 저역방향 전류 특성을 갖는 것을 특징으로 하는 쇼트키 배리어가 기능하는 구조물, 그 제조 방법, 반도체 소자 및 전자 회로를 제공할 수 있다.
도 1 은 본 발명의 구조물의 일 실시형태를 모식적으로 나타낸 단면도이다.
도 2 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 3 은 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 4 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 5 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 6 은 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 7 은 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 8 은 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 9 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 10a 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 10b 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 평면도이다.
도 10c 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 10d 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 평면도이다.
도 10e 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 10f 는 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 평면도이다.
도 11 은 실시예 1 ∼ 4 의 소자의 단면 TEM 의 도면이다.
도 12 는 실시예 1 의 소자의 단면 TEM 의 확대도이다.
도 13 은 실시예 1 의 소자의 단면 TEM 의 확대도이다.
도 14 는 실시예 1 ∼ 4 의 소자의 CV 측정의 결과의 도면이다.
도 15 는 실시예 1 ∼ 4 의 I-V 특성 평가 결과 (세미 로그 플롯) 의 도면이다.
도 16 은 실시예 1 ∼ 4 의 I-V 순방향 특성 평가 결과 (리니어 스케일) 의 도면이다.
도 17 은 실시예 1 의 I-V 순방향 온도 의존성 평가 결과 (세미 로그 플롯) 의 도면이다.
도 18 은 실시예 1 ∼ 4 의 미분 저항 평가 결과 (세미 로그 플롯) 의 도면이다.
도 19 는 실시예 1 에서의 I-V 순방향 특성 평가 결과 (세미 로그 플롯) 및 멱지수의 전압 의존성 (삽입도) 의 도면이다.
도 20 은 도 17 의 실험치 및 시뮬레이션 대비의 도면이다.
도 21 은 실시예 1 에서의 I-V 순방향 특성 평가 결과 (세미 로그 플롯) 의 도면이다.
도 22 는 실시예 1 ∼ 4 에 관한 금속 산화물 반도체층이 형성된 석영 기판에 대하여, 가로축에 hv, 세로축에 (αhv)1/2 를 플롯한 도면이다.
도 23 은 실시예 1 ∼ 4 에 관한 금속 산화물 반도체층이 형성된 석영 기판의 XRD 패턴의 도면이다.
도 24 는 실시예 1 ∼ 4 에 관한 금속 산화물 반도체층이 형성된 석영 기판의 XRD 패턴의 도면이다.
도 25 는 실시예 1 의 소자에 대한 XRD 패턴의 도면이다.
도 26 은 JCPDS (85-0624) 및 (89-4897) 의 도면이다.
도 27 은 실시예 1 의 소자의 단면 TEM 의 도면이다.
도 28 은 실시예 1 ∼ 4 의 소자의 내압의 평가 결과도이다.
도 29 는 도 28 에 대응하는 실제의 절연 파괴 전압치의 히스토그램의 도면이다.
도 30 은 도 29 를 막 두께로 규격화한 내압의 히스토그램의 도면이다.
도 31 은 실시예 5 ∼ 7 의 소자의 I-V 특성 평가 결과 (세미 로그 플롯) 의 도면 및 단면도이다.
도 32 는 실시예 5 ∼ 7 의 소자의 미분 저항-전압 (세미 로그 플롯) 의 도면이다.
도 33 은 실시예 1, 8, 10 및 22 그리고 비교예 2 ∼ 3 의 소자의 I-V 특성 평가 결과 (세미 로그 플롯) 의 도면이다.
도 34 는 실시예 1 ∼ 7 의 소자의 온 저항과 내압의 관계의 도면이다.
본 발명의 구조물은, 금속 산화물 반도체층과, 귀금속 산화물층을 포함하고, 금속 산화물 반도체층 및 귀금속 산화물층은 인접하고, 귀금속 산화물층의 막 두께가 10 ㎚ 초과이다.
이것을 사용함으로써, 면내 균일성이 우수하고, 저접촉 저항, 고 on-off 비, 고장벽 높이, 저역방향 전류 특성인 쇼트키 배리어가 기능하는 반도체 소자를 형성할 수 있다.
또한, 저온 성막 가능하고 프로세스 적응성이 우수하고, 기판을 자유롭게 선택할 수 있다.
또한, 박막으로 쇼트키 접합을 형성할 수 있기 때문에, 프로세스 범용성, 저온 성막, 기판을 선택하지 않는 등의 이점을 얻을 수 있다. 또한, 플렉시빌리티를 활용한 디바이스 응용, 다양한 디바이스와의 혼재 등이 가능해진다.
금속 산화물 반도체층은, 1 층 또는 2 층 이상이 바람직하다. 2 층 이상인 경우에는, 어느 1 층이 귀금속 산화물층에 인접하면 된다. 3 층 이상, 또는 4 층 이상이어도 된다. 통상적으로, 5 층 이하이지만, 반복 구조를 갖는 5 층 이상의 다층 구조여도 된다.
금속 산화물 반도체층은, 특별히 한정되지 않고, 비정질 (아모르퍼스) 여도 되고, 결정질이어도 되고, 결정은, 미세 결정이어도 되고 단결정이어도 되고 다결정이어도 된다. 미세 결정, 다결정 또는 아모르퍼스인 것이 바람직하고, 다결정 또는 아모르퍼스인 것이 보다 바람직하다.
아모르퍼스의 경우, 대면적 균일성이 우수하고, 역바이어스 인가시의 임펙트 이온화를 저감시켜, 내압 향상시키기 쉽다. 또한, 전기 특성의 불균일이나 대폭적인 특성 열화를 완화할 수 있다. 또한, 고내압이고 신뢰성이 높은 대전류 다이오드나 스위칭 소자를 높은 수율로 제조할 수 있다. 다결정의 경우, 대면적 균일성 및 전도 특성을 향상시키기 쉬워, 보다 안정성이 우수한 경향이 있다.
금속 산화물 반도체층의 결정 구조는, 예를 들어 투과형 전자 현미경 (TEM), X 선 전자 회절 (XRD) 을 사용하여 측정할 수 있다.
단결정은, 예를 들어, 종 결정을 기점으로 하여 결정 성장시키거나, MBE (분자선 에피택시) 나 PLD (펄스 레이저 퇴적) 등의 방법으로 형성할 수 있다.
비정질은, 예를 들어, 구성 원소를 이온 반경이 상이한 2 이상의 금속 원소를 포함하는 금속 산화물, 또는 1 개의 금속 원소여도 상이한 결정을 복수 발생하는 금속 산화물을 스퍼터링 성막함으로써 얻을 수 있다. 바람직하게는, 스퍼터링 성막시의 기판 가열 온도를 300 ℃ 이하, 성막 후의 가열 처리 조건을 500 ℃ 이하, 1 시간 이내로 함으로써 형성할 수 있고, 보다 바람직하게는 기판 가열 온도를 200 ℃ 이하, 성막 후의 가열 처리 조건을 400 ℃ 이하로 함으로써 형성할 수 있다. 성막 후에는 200 ℃ 이상 500 ℃ 이하의 저온에서 가열함으로써, 안정적인 비정질 상태를 얻을 수 있다.
여기서, 「비정질」 이란, 금속 산화물 반도체층의 막 두께 방향의 단면을 취득하여, 투과형 전자 현미경 (TEM) 등의 전자선 회절 수법에 의해, 평가한 경우에 명료한 회절 스폿이 얻어지지 않는 것을 말한다. 전자선의 조사 에어리어로는, 10 ㎚ 정도의 브로드한 영역으로부터, 회절 이미지를 취득하는 것이 바람직하다. 명료한 스폿이란, 대칭성을 가지는 회절점이 회절 이미지로부터 관찰되는 것을 의미한다.
또한, 「비정질」 은 일부에 결정화나 미세 결정화한 부분이 있는 경우도 포함한다. 일부 결정화한 부분에 전자선을 조사하면, 회절 이미지가 확인되는 경우가 있다.
「미세 결정 구조」 란, 결정 입경의 사이즈가 서브 미크론 이하이고, 명해한 입계가 존재하지 않는 것을 말한다. 명해한 입계의 유무는, 예를 들어 단면 TEM 으로부터 관찰할 수 있고, 결정 입경 사이즈는 회절 이미지의 매핑으로부터 취득할 수 있다. 회절 이미지가 동등한 부분을 동일립 내라고 정의할 수 있다.
「다결정」 이란, 결정 입경의 사이즈가 미크론 사이즈를 초과하고, 명해한 입계가 존재하는 것을 말한다. 명해한 입계는, 예를 들어 단면 TEM 으로부터 관찰할 수 있다. 명확한 입계가 존재하기 때문에, 평면 TEM 이나 전자선 후방 산란 회절법 (EBSD) 에 의해 입경 사이즈를 정의할 수 있다.
금속 산화물 반도체층은, 결정 상태를 불문하고, 쇼트키 배리어의 편차의 관점에서, 랜덤 배향인 것이 바람직하다.
랜덤 배향이란, 각 결정립의 배향이 특정한 배향 성분에 치우쳐 있지 않은 것을 의미한다.
예를 들어, XRD 로 박막을 분석했을 때에, 얻어진 스펙트럼 중의 복수의 피크의 상대 강도가 분말 X 선 패턴에 있어서의 상대 강도와 일치하는 경우, 랜덤 배향이다. 구체적으로는, 분말 X 선 패턴의 강도가 최대인 면 방위의 피크 강도 (이하, 분말 X 선 NO. 1 피크라고 한다) 에 대하여, 분말 X 선 패턴의 2 번째 및 3 번째의 피크 강도 (이하, 각각 분말 X 선 NO. 2 피크, 분말 X 선 NO. 3 피크라고 한다) 로 하고, 분말 X 선 NO. 1 피크/분말 X 선 NO. 2 피크 (분말 X 선 피크 강도비 1) 및 분말 X 선 NO. 1 피크/분말 X 선 NO. 3 피크와의 피크 강도비 (분말 X 선 피크 강도비 2) 로 한다. 그 경우에, 측정하여 얻어진 스펙트럼 중의 복수의 피크 중, 분말 X 선 NO. 1 ∼ NO. 3 피크의 2θ 위치에 대하여 ±1°에 들어가는 피크가 각각 존재하고, 분말 X 선 NO. 1 에 대응하는 피크를 박막 X 선 피크 1, 분말 X 선 NO. 2 에 대응하는 피크를 박막 X 선 피크 2, 분말 X 선 NO. 3 에 대응하는 피크를 박막 X 선 피크 3 으로 했을 때에, 박막 X 선 피크 1/박막 X 선 피크 2 의 피크 강도비의 값이 분말 X 선 피크 강도비 1 의 값의 0.3 ∼ 3 배의 값이 되고, 박막 X 선 피크 1/박막 X 선 피크 3 의 피크 강도비의 값이 분말 X 선 피크 강도비 2 의 값의 0.3 ∼ 3 배의 값이 되는 경우, 금속 산화물 반도체층은 랜덤 배향이라고 간주한다.
금속 산화물 반도체층의 배향은, 예를 들어 XRD 를 사용하여, 측정할 수 있다. 미소한 면적의 경우에는 단면 TEM 의 회절 이미지로부터 배향을 관찰해도 된다.
금속 산화물 반도체층의 금속 산화물의 금속 원소로는, In, Sn, Ge, Cd, Ti, Zn, Y, Sm, Ce, Nd, Ga 또는 Al 등을 들 수 있다. In, Sn, Cd, Zn, Ga 및 Ge 가 바람직하고, In, Zn, Ga 및 Sn 이 보다 바람직하다. 이들은, 1 종 단독으로 사용해도 되고, 2 종 이상을 조합해도 된다.
이에 의해, s 궤도의 구상의 오비탈을 도전 패스로서 이용할 수 있기 때문에, 다결정, 아모르퍼스를 불문하고, 전기 특성을 면내 방향으로 안정시키기 쉽다.
금속 산화물 반도체층의 금속 산화물의 금속 원소는, 본질적으로, In, Sn, Ge, Cd, Ti, Zn, Y, Sm, Ce, Nd, Ga 및 Al 로 이루어지는 군에서 선택되는 1 이상만으로 이루어져도 된다. 또한, 금속 산화물 반도체층의 금속 산화물의 금속 원소의, 예를 들어, 95 원자％ 이상, 98 원자％ 이상, 99 원자％ 이상, 또는 100 원자％ 가, In, Sn, Ge, Cd, Ti, Zn, Y, Sm, Ce, Nd, Ga 및 Al 로 이루어지는 군에서 선택되는 1 이상이어도 된다.
금속 산화물 반도체층의 금속 원소가, Ga, In, Zn 또는 Sn 을 포함하고, Ga, In, Zn 또는 Sn 의 함유율이, 금속 산화물 반도체층의 전체 금속 원소에 대하여, 45 원자％ 이상인 것이 바람직하고, 50 ∼ 100 원자％ 가 보다 바람직하다.
또한, 금속 산화물 반도체층에 있어서의 Ga 또는 In 함유율이, 금속 산화물 반도체층의 전체 금속 원소에 대하여, 45 원자％ 이상인 것이 바람직하다. 금속 원소가 Ga 인 경우, 50 ∼ 100 원자％ 가 보다 바람직하고, In 의 경우 50 ∼ 70 원자％ 가 보다 바람직하다.
Ga 가 45 원자％ 이상인 경우, 밴드 갭이 넓고, 높은 장벽을 가진 쇼트키 계면 (금속 산화물 반도체층-귀금속 산화물층 계면) 을 형성할 수 있다.
In 이 45 원자％ 이상인 경우, 고도전성이나 고캐리어 농도의 금속 산화물 반도체층을 얻기 쉽고, 저저항인 쇼트키 계면을 형성할 수 있다.
Zn 이 45 원자％ 이상인 경우, 화학적 반응성이 풍부하고, 웨트 에칭 등의 가공을 하기 쉬운 쇼트키 계면을 형성할 수 있다.
Sn 이 45 원자％ 이상인 경우, 화학적 안정성이 풍부하고, 내구성의 관점에서 우위의 쇼트키 계면을 형성할 수 있다.
금속 산화물 반도체층의 금속 산화물의 금속 원소는, 하기 식 (A) ∼ (C) 의 원자비를 만족하는 것이 바람직하다. 이에 의해, 고내압, 저 On 저항으로 하기 쉽다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.8 (A)
0 ≤ y/(x ＋ y ＋ z) ≤ 0.8 (B)
0 ≤ z/(x ＋ y ＋ z) ≤ 1.0 (C)
(식 중, x 는 In, Sn, Ge 및 Ti 로 이루어지는 군에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
y 는 Zn, Y, Sm, Ce 및 Nd 로 이루어지는 군에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
z 는 Ga 및 Al 로 이루어지는 군에서 선택되는 1 종 이상의 원소의 원자수를 나타낸다.)
x 가 0.8 이하이면, x 의 원소가 In 또는 Sn 인 경우에는, 금속 산화물의 절연성이 지나치게 낮아지지 않아, 쇼트키 접합이 얻어지기 쉽고, x 의 원소가 Ge 또는 Ti 인 경우에는, 금속 산화물의 절연성이 지나치게 높아지지 않아, 옴 손실에 의한 발열을 억제할 수 있다.
보다 바람직하게는, 금속 산화물 반도체층의 금속 산화물의 금속 원소는, 하기 식 (A-1) ∼ (C-1) 의 원자비를 만족한다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.7 (A-1)
0 ≤ y/(x ＋ y ＋ z) ≤ 0.8 (B-1)
z 의 원소가 Ga 일 때 : 0.02 ≤ z/(x ＋ y ＋ z) ≤ 1.0
z 의 원소가 Al 일 때 : 0.005 ≤ z/(x ＋ y ＋ z) ≤ 0.5 (C-1)
(식 중, x, y 및 z 는 상기 식 (A) ∼ (C) 와 동일하다.)
z 의 원소가 Ga 일 때, 0.02 이상이 되면, 금속 산화물 중의 산소가 탈리하기 어려워져, 전기적 특성의 불균일이 억제되는 경향이 있다.
더욱 바람직하게는, 금속 산화물 반도체층의 금속 산화물의 금속 원소는, 하기 식 (A-2) ∼ (C-2) 의 원자비를 만족한다.
0.1 ≤ x/(x ＋ y ＋ z) ≤ 0.5 (A-2)
0.1 ≤ y/(x ＋ y ＋ z) ≤ 0.5 (B-2)
0.03 ≤ z/(x ＋ y ＋ z) ≤ 0.5 (C-2)
(식 중, x 및 y 는 상기 식 (A) ∼ (C) 와 동일하고, z 는 Ga 의 원자수이다.)
또한, 금속 산화물 반도체층의 금속 산화물의 금속 원소는, 바람직하게는 하기 식 (A-3) 및 (C-3) 의 원자비를 만족한다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.25 (A-3)
0.3 ≤ z/(x ＋ y ＋ z) ≤ 1.0 (C-3)
(식 중, x, y 및 z 는 상기 식 (A) ∼ (C) 와 동일하다.)
금속 산화물 반도체층의 캐리어 농도는, 통상적으로 1 × 1011 ∼ 1 × 1018 ㎝-3 이고, 예를 들어 1 × 1013 ∼ 1 × 1018 ㎝-3 이다. 캐리어 농도는, 예를 들어 CV (용량-전압) 측정에 의해 구할 수 있다.
금속 산화물 반도체층의 금속 산화물은, InGaZnO (1 : 1 : 1) (금속 산화물의 금속 원소의 비, In : Ga : Zn 이 1 : 1 : 1 인 것을 나타낸다. 이하 동일하다.), InGaZnO (5 : 3 : 2), InGaZnO (5 : 1 : 4), InSnZnO (25 : 15 : 60), InSnZnO (48.5 : 15 : 36.5), InGaO (1 : 1) (금속 산화물 반도체의 금속 원소의 비, In : Ga 가 1 : 1 인 것을 나타낸다. 이하 동일하다.), InGaO (93 : 7), InGaO (47 : 53), In2O3, Ga2O3, InSnZnO, InAlO, GaZnO, ZnSnO 등을 들 수 있다.
예를 들어, InGaO (47 : 53) 는, 고밴드 갭과 저저항 특성을 얻을 수 있다.
금속 산화물 반도체층의 금속 산화물은, 결정계 재료로서, 예를 들어, 산화인듐, Ga 를 도프한 산화인듐, Al 을 도프한 산화인듐, Ga 와 Al 을 도프한 산화인듐, Zn 을 도프한 산화인듐, 또는 Sn 을 도프한 산화인듐을 들 수 있다.
또한, In, Zn 및 제 3 원소를 함유하고, 제 3 원소가 Sn, Ga, Hf, Zr, Ti, Al, Mg, Ge, Sm, Nd, La 에서 선택되는 적어도 1 종 이상의 금속 원소인 금속 산화물 등을 들 수 있다.
또한, 금속 산화물 반도체층의 금속 산화물은, 아모르퍼스 재료로는, 예를 들어, Sn-In-Zn 산화물, In-Zn-Ga-Mg 산화물, In 산화물, In-Sn 산화물, In-Ga 산화물, In-Zn 산화물, Zn-Ga 산화물, Sn-In-Zn 산화물, In-Sn-Zn-Al 산화물, In-Sn-Zn-Mg 산화물, In-Ga-Zn-Al 산화물, Ga 산화물 등을 들 수 있다. 구성 금속 원소의 조성비는 1 이어도 되고, 1 이 아니어도 된다.
Zn 이나 Sn 은, In 을 포함시킴으로써 아모르퍼스상이 형성되기 쉬워진다. 예를 들어, In-Zn 계의 경우, 전체 금속 원소에 있어서, In 의 함유량은 20 원자％ 이상이 바람직하다.
Sn-In 계의 경우에는, 전체 금속 원소에 있어서, In 의 함유량은 80 원자％ 이상이 바람직하다.
Sn-In-Zn 계의 경우에는, 전체 금속 원소에 있어서, In 의 함유량은 15 원자％ 이상이 바람직하다.
Ga 산화물의 경우, 4 배위와 6 배위의 구조가 혼재하는 경우가 많기 때문에, Ga2O3 의 조성에서도 500 ℃ 정도의 어닐 온도에서도 아모르퍼스 구조를 유지할 수 있다.
금속 산화물 반도체층의 막 두께는 한정되지 않지만, 통상적으로 5 ∼ 8000 ㎚ 이고, 바람직하게는 50 ∼ 1000 ㎚, 보다 바람직하게는 100 ∼ 500 ㎚ 이다.
금속 산화물 반도체층은, 2 층 이상인 경우에는, 각 층의 막 두께가 상기 범위여도 되고, 2 층 이상의 층의 전체 층의 합계의 막 두께가 상기 범위여도 된다.
금속 산화물 반도체층의 비저항은, 1 × 10-2 Ω·㎝ 이상인 것이 바람직하고, 1 × 100 ∼ 1 × 108 Ω·㎝ 가 보다 바람직하다. 이에 의해, 공핍 영역을 갖는 디바이스 설계를 할 수 있다.
금속 산화물 반도체층의 캐리어 농도는 1 × 1018 ㎝-3 이하가 바람직하다. 1 × 1018 ㎝-3 이하이면, 귀금속 산화물층과의 접촉은 편측 단차 접합이 되고, 고속 응답 등의 쇼트키 다이오드의 특징을 발현할 수 있는 경향이 있다.
금속 산화물 반도체층의 이동도는 0.1 ㎠/Vs 이상이 바람직하다. 상기 범위이면, 저저항의 다이오드를 설계할 수 있다.
금속 산화물 반도체층의 캐리어 농도, 이동도 및 비저항은, 예를 들어 홀 효과 측정 장치를 사용하여 측정할 수 있다.
금속 산화물 반도체층의 밴드 갭은, 1 eV 이상이 바람직하다. 1 eV 이상이면, 실리콘보다 절연 파괴 특성이 우수한 쇼트키 계면을 제공할 수 있다. 보다 바람직하게는 2 eV 이상이고, 더욱 바람직하게는 3 eV 이상이다. 이에 의해, 가시광의 영향을 받지 않는 쇼트키 계면을 형성할 수 있다. 밴드 갭은, 예를 들어 UV-VIS 장치를 사용하여 측정할 수 있다.
귀금속 산화물층의 막 두께는 10 ㎚ 초과이고, 15 ㎚ 이상이 바람직하고, 30 ㎚ 이상이 보다 바람직하다. 상한치로, 특별히 제한은 없지만, 통상적으로 1000 ㎚ 이하이다. 1000 ㎚ 이하이면, 비용의 면에서 우위성이 있는 경향이 있다.
또한, 귀금속 산화물층의 귀금속 산화물의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것이 바람직하다. 이에 의해, 다결정 입계가 분단되고, 입계에 전해지는 전도를 억제할 수 있어 면 내에서의 편차를 저감시킬 수 있어, 균일성을 갖는 쇼트키 배리어를 발현하기 쉽다.
또한, 평균 결정 입경은, 투과형 전자 현미경 (TEM : Transmission Electron Microscope) 으로, 50 만배로 관찰한 막 두께 방향의 이미지가 얻어지는 단면 TEM 이미지의 동일 심도의 10 점의 결정립의 입경의 평균치이다. 결정립은, 간섭 무늬를 이용하여, 간섭 무늬가 평행하게 되어 있는 지점을 단결정이라고 간주하여 정의한다. 각 단결정에 있어서의 최대 페렛 직경을 결정 입경으로 하였다.
귀금속 산화물층의 막 두께는, 예를 들어 단면 TEM 에 의해 측정할 수 있다. 그 때에, 귀금속 산화물층의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것을 확인할 수 있다.
본 발명의 구조물의 각 층의 막 두께는, 상기와 동일한 방법으로 측정할 수 있다.
귀금속 산화물층은 다결정 구조를 포함하는 것이 바람직하다. 이에 의해, 구조물을 고온 어닐할 수 있다.
귀금속 산화물층의 귀금속 산화물로는, 도전성과 일 함수의 관계를 감안하여, 금속 산화물 반도체층과 양호한 쇼트키 계면을 형성하는 관점에서, 산화팔라듐, 산화루테늄, 산화백금, 산화이리듐, 산화은, 산화레늄, 산화오스뮴, 산화로듐, 산화니켈 및 산화금으로 이루어지는 군에서 선택되는 1 이상을 들 수 있다.
높은 쇼트키 장벽을 형성하고, 안정적인 구조물을 형성하는 관점에서, 산화팔라듐, 산화루테늄, 산화백금, 산화이리듐이 바람직하다. 그 중에서도, 산화팔라듐은 스퍼터링 성막시의 윈도우가 넓어, 공업적인 관점에서 우위성을 가지기 때문에, 바람직하다.
또한, 귀금속 산화물층의 귀금속 산화물로서, Mo, W, Cr, Te, Mn, Fe 및 Co 의 산화물을 사용해도 된다.
귀금속 산화물층의 귀금속 산화물은, PdO 구조의 PdO, 루틸 구조의 RuO2, α-PtO2 구조의 PtO2, 루틸 구조의 IrO2, Cu2O 구조의 Ag2O, 스쿠테루다이트 구조의 ReO3, 루틸 구조의 OsO2, 커런덤 구조의 Rh2O3, NiO 구조의 NiO, 및 Au2O3 구조의 Au2O3 으로 이루어지는 군에서 선택되는 1 이상인 것이 바람직하다. 이에 의해, 도전성이 우수하고, 일 함수가 크고, 안정 구조이기 때문에 양호한 귀금속 산화물층으로서 기능하기 쉬워진다.
귀금속 산화물은, 1 종 단독으로 사용해도 되고, 2 종 이상을 조합해도 된다.
귀금속 산화물층의 결정 구조는, 예를 들어 XRD 를 사용하여, 측정할 수 있다. 미소한 면적의 경우에는 단면 TEM 의 회절 이미지로부터 배향을 관찰해도 된다.
예를 들어 박막의 X 선 회절 패턴이, 상정되는 결정 구조 X 선 회절 패턴과 일치하는 것으로부터 확인할 수 있다. 구체적으로는, JCPDS (Joint Committee of Powder Diffraction Standard) 카드나 ICSD (The Inorganic Crystal Structure Database) 로부터 얻어지는 결정 구조 X 선 회절 패턴과 일치하는 것으로부터 확인할 수 있다.
산화팔라듐의 바람직한 결정 구조는 PdO 구조의 PdO 이다. PdO 구조의 PdO 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, PdO 구조 화합물의 피크가 관찰됨으로써 확인할 수 있다. PdO 구조의 PdO 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (26598) 또는 JCPDS (85-0624) 피크 패턴이거나, 또는 유사한 (2θ／θ 의 피크 위치가 시프트한) 패턴을 나타낸다.
산화팔라듐은, 일반적으로 대부분의 산에 불용이고, 왕수, 48 ％ 브롬화수소산에 약간 가용이다. 팔라듐은, 일반적으로 왕수, 요오드를 포함하는 요오드화칼륨 용액, 산화제를 포함하는 시안화나트륨 용액에 대하여 잘 녹는다. 팔라듐과 산화팔라듐에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다. 산화팔라듐층을 에칭으로 패터닝할 때에는, 60 ℃ 정도로 가열한 왕수를 사용하는 것이 바람직하다. 팔라듐과 산화팔라듐의 왕수에 대한 에칭 레이트차를 이용하여, 선택 에칭을 이용할 수 있다.
산화루테늄의 바람직한 결정 구조는 루틸 구조의 RuO2 이다. 루틸 구조의 RuO2 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, 루틸 구조의 RuO2 화합물의 피크가 관찰됨으로써 확인할 수 있다. 루틸 구조의 RuO2 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (15071), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화루테늄은, 일반적으로 대부분의 산에 불용이고, 융해 수산화칼륨에 녹는다. 루테늄은, 일반적으로 차아염소산알칼리 용액에 가용이고, 공기를 포함하는 염산과 왕수에는 서서히 녹는다. 루테늄과 산화루테늄에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다. 산화루테늄층을 에칭으로 패터닝할 때에는, 다량의 공기를 포함하는 60 ℃ 정도로 가열한 왕수를 사용하는 것이 바람직하다. 루테늄과 산화루테늄의 왕수에 대한 에칭 레이트차를 이용하여, 선택 에칭을 이용할 수 있다.
또한, 산화루테늄은, 드라이 에칭에 의해 패터닝하는 것이 가능하다. 예를 들어, 산소 가스, 불화탄소 가스, 불소 가스, 염소 가스, 브롬 가스, 요오드 가스, 오존 가스, 할로겐화수소 가스, 할로겐화탄소 가스에 의해 반응성 에칭을 할 수 있다. 또한, 상기 가스종을 혼합하여 사용해도 된다.
산화플라티나의 바람직한 결정 구조는 α-PtO2 구조의 PtO2 이다. α-PtO2 구조의 PtO2 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, α-PtO2 구조의 PtO2 화합물의 피크가 관찰됨으로써 확인할 수 있다. α-PtO2 구조의 PtO2 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (164289), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화플라티나는, 일반적으로 염산, 황산, 질산, 및 왕수에 불용이고, 아황산과 가열함으로써 가용이다. 플라티나는, 일반적으로 왕수에 가용이다. 플라티나와 산화플라티나에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다. 산화플라티나층을 에칭으로 패터닝할 때에는, 아황산과 가열하는 것이 바람직하다. 플라티나와 산화플라티나의 왕수에 대한 에칭 레이트차를 이용하여, 선택 에칭을 이용할 수 있다.
산화이리듐의 바람직한 결정 구조는 루틸 구조의 IrO2 이다. 루틸 구조의 IrO2 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, 루틸 구조의 IrO2 화합물의 피크가 관찰됨으로써 확인할 수 있다. 루틸 구조의 IrO2 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (81028), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화이리듐은, 일반적으로 대부분의 산 및 염기에 불용이다. 이리듐은, 일반적으로 왕수에 약간 가용이다. 이리듐과 산화이리듐에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다. 산화이리듐층은 에칭 곤란하기 때문에 패터닝할 때에는, 리프트 오프법을 사용하는 것이 바람직하다. 이리듐과 산화이리듐의 왕수에 대한 에칭 레이트차를 이용하여, 선택 에칭을 이용할 수 있다.
산화은의 바람직한 결정 구조는 Cu2O 구조의 Ag2O 이다. Cu2O 구조의 Ag2O 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, Cu2O 구조의 Ag2O 화합물의 피크가 관찰됨으로써 확인할 수 있다. Cu2O 구조의 Ag2O 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (605623), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화은은, 일반적으로 암모니아수, 질산에 가용이다. 은은, 일반적으로 희질산이나 열 농황산에 가용이다. 은과 산화은에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다. 산화은층을 에칭으로 패터닝할 때에는, 질산을 포함한 용액을 사용하는 것이 바람직하다. 은과 산화은의 질산에 대한 에칭 레이트차를 이용하여, 선택 에칭을 이용할 수 있다.
산화레늄의 바람직한 결정 구조는 스쿠테루다이트 구조의 ReO3 이다. 스쿠테루다이트 구조의 ReO3 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, 스쿠테루다이트 구조의 ReO3 화합물의 피크가 관찰됨으로써 확인할 수 있다. 스쿠테루다이트 구조의 ReO3 은, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (201875), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화레늄은, 일반적으로 물에 가용이다. 레늄은, 일반적으로 질산, 열 농황산에 녹는다. 과산화수소나 브롬수에 가용이다. 레늄과 산화레늄에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다.
산화오스뮴의 바람직한 결정 구조는 루틸 구조의 OsO2 이다. 루틸 구조의 OsO2 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, 루틸 구조의 OsO2 화합물의 피크가 관찰됨으로써 확인할 수 있다. 루틸 구조의 OsO2 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (15070), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화오스뮴은, 일반적으로 에탄올에 녹기 쉽고, 물에 서서히 녹는다. 오스뮴은, 일반적으로 고온에서 할로겐과 반응하지만, 왕수에는 별로 녹지 않는다. 오스뮴과 산화오스뮴에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다.
산화로듐의 바람직한 결정 구조는 커런덤 구조의 Rh2O3 이다. 커런덤 구조의 Rh2O3 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, 커런덤 구조의 Rh2O3 화합물의 피크가 관찰됨으로써 확인할 수 있다. 커런덤 구조의 Rh2O3 은, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (647369), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화로듐은, 일반적으로 염산, 과염소산에 녹는다. 로듐은, 일반적으로 열 황산, 가열한 왕수에 가용이다. 로듐과 산화로듐에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다.
산화니켈의 바람직한 결정 구조는 NiO 구조의 NiO 이다. NiO 구조의 NiO 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, NiO 구조의 NiO 화합물의 피크가 관찰됨으로써 확인할 수 있다. NiO 구조의 NiO 는, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (9866), 또는 유사한 (시프트한) 패턴을 나타낸다.
산화니켈은, 일반적으로 염산, 황산 및 질산에 잘 녹지 않고, 물 및 수산화나트륨 용액에 거의 녹지 않는다. 니켈은, 일반적으로 염산이나 희질산에 녹지만 반응은 느리다. 희질산에 녹고, 농질산에서는 부동태를 형성한다. 니켈과 산화니켈에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다.
산화금의 바람직한 결정 구조는 Au2O3 구조의 Au2O3 이다. Au2O3 구조의 Au2O3 인 것은, 예를 들어 박막을 X 선 회절 측정한 결과, Au2O3 구조의 Au2O3 화합물의 피크가 관찰됨으로써 확인할 수 있다. Au2O3 구조의 Au2O3 은, 예를 들어 X 선 회절로, 데이터베이스의 ICSD (8014), 또는 유사한 (시프트한) 패턴을 나타낸다.
귀금속 산화물층에는, 산소와의 결합력이 강한 원소가 들어가도 된다. 예를 들어, 원소비로, 귀금속 산화물층의 귀금속 원소의, 바람직하게는 70 ％ 이하의 비율, 보다 바람직하게는 50 ％ 이하의 비율, 더욱 바람직하게는 30 ％ 이하의 비율로 들어가 있어도 된다. 귀금속 산화물층은, 다결정 구조를 갖는 것이 바람직하지만, 아모르퍼스 구조 중에 다결정 구조가 포함되는 형태를 취해도 된다. 산소와의 결합력이 강한 원소를 넣음으로써, 귀금속 산화물의 환원 내성이 향상된다. 산소와의 결합력이 강한 원소로는, Ti, Si, Zr, Y, Al, Mg, Zr, Hf 등 산화물의 표준 생성 자유 에너지가 큰 것을 들 수 있다. 예를 들어, Ru-Si-O 는, 높은 일 함수와 낮은 비저항을 양립할 수 있기 때문에 바람직하다.
산화금은, 일반적으로 농후한 염기성 용액에 가용이다. 금은, 일반적으로 왕수, 요오드를 포함하는 요오드화칼륨 용액, 산화제를 포함하는 시안화나트륨 용액에 대하여 잘 녹는다. 금과 산화금에서는, 본 발명의 구조체를 패터닝할 때에, 각종 용액과의 에칭 레이트차를 이용할 수 있다.
X 선 회절에서 사용하는 데이터베이스는, 일반적으로 파우더 패턴 등이고, 랜덤 배향으로 되어 있다. 귀금속 산화물층이 랜덤 배향의 다결정 박막이면, 일반적으로 XRD 측정으로부터 취득되는 주요 피크는, 데이터베이스 중의 2θ 위치에 대하여 ±1°의 위치에 피크 중앙치를 가지는 스펙트럼으로서 관찰된다. 또한, 데이터베이스의 강도가 최대인 면 방위의 피크 강도에 대하여, 데이터베이스의 2 번째 및 3 번째의 피크 강도를 가지는 스펙트럼의 강도와 비를 취한 경우에, 일반적으로 측정된 스펙트럼이 데이터베이스의 2θ 위치에 대하여 ±1°에 들어가고, 피크 강도비는 데이터베이스 비의 0.3 ∼ 3 배의 값이 된다.
또한, 상기 관계로부터 벗어난 경우, 예를 들어, 데이터베이스 중의 최대 강도를 가지는 피크에 대하여, 측정치는 동 2θ 위치에 관찰되는 피크가 최대 강도가 되어 있지 않은 경우, 귀금속 산화물층은 특정한 면으로 배향하고 있는 경우가 많다.
귀금속 산화물층은, 안정성, 응력 완화의 면에서, 다결정이 바람직하고, 쇼트키 배리어의 편차의 관점에서, 랜덤 배향이 바람직하다.
특정한 면 배향 성분의 비율이 큰 경우, 표면에 단차가 발생하기 쉽고, 또한 약배향 성분이 면내에서 안정적이지 않기 때문에, 실질적인 쇼트키 배리어가 저하하게 될 우려가 있다.
귀금속 산화물층의 캐리어 농도는 1 × 1018 ㎝-3 이상이 바람직하다. 1 × 1018 ㎝-3 이상이면, 금속 산화물 반도체층과의 접촉은 편측 단차 접합이 되고, 고속 응답 등의 쇼트키 다이오드의 특징을 발현할 수 있는 경향이 있다. 캐리어 농도는, 예를 들어 홀 측정 등으로 구할 수 있다.
귀금속 산화물층의 계면 거칠기는, 5 ㎚ 이하인 것이 바람직하고, 2 ㎚ 이하가 보다 바람직하다. 이에 의해, 쇼트키 배리어의 계면에서의 흔들림을 저감시킬 수 있어 실질적으로 높은 쇼트키 장벽을 얻을 수 있다.
귀금속 산화물층의 계면 거칠기는, 예를 들어 단면 TEM 을 사용하여, 측정할 수 있다.
구체적으로는, 단면 TEM 을 3 개 지점 촬영하고, 귀금속 산화물층과 금속 산화물 반도체층의 계면의 요철을 트레이스하고, 이 트레이스한 선을 JIS B 0601-2001 에 규격된 제곱 평균 제곱근 거칠기 (RMS) 의 산출 방법에 준거하여, 귀금속 산화물층의 계면의 거칠기를 구할 수 있다. 단면 TEM 은, 귀금속 산화물층과 금속 산화물 반도체의 계면의 트레이스선을 그었을 때에, 극대치를 5 개 이상 갖고, 또한, 이웃하는 극대치와 극소치의 차를 명료하게 판단할 수 있는 배율로 취득하는 것이 바람직하다.
귀금속 산화물층의 비저항은, 1 × 10-2 Ω·㎝ 이하인 것이 바람직하고, 1 × 10-3 ∼ 1 × 10-5 Ω·㎝ 가 보다 바람직하다. 이에 의해, 귀금속 산화물층의 저항에 상관없이 디바이스 설계를 할 수 있다. 여기서, 비저항은, 저항률 혹은 전기 저항률과 동일한 의미이고, 명칭에 의해 물성값으로서의 차가 발생하는 것은 아니다.
귀금속 산화물층의 비저항은, 예를 들어 반 데르 포법을 사용하여, 측정할 수 있다. 직접 전기 측정에 의해 측정해도 된다.
귀금속 산화물층의 귀금속 산화물의 일 함수는, 4.8 eV 이상인 것이 바람직하고, 5.0 ∼ 6.0 eV 가 보다 바람직하다. 이에 의해, 금속 산화물 반도체와의 일 함수차가 커져, 고쇼트키 배리어 하이트의 구조물을 형성할 수 있다.
귀금속 산화물층의 귀금속 산화물의 일 함수는, 예를 들어 X 선 광 전자 분광법 (XPS), 자외광 전자 분광법 (UPS), 대기광 전자 분광법, 켈빈 프로브 현미경 (KPM) 을 사용하여, 측정할 수 있다.
본 발명의 구조물은 공핍 영역을 갖는 것이 바람직하고, 금속 산화물 반도체층의, 상기 귀금속 산화물층에 인접하는 부분에, 공핍 영역을 갖는 것이 보다 바람직하다. 공핍 영역의 두께는, 인가 전압의 정부 (正負), 크기에 따라서도 상이하지만, 공핍 영역의 최대 두께가, 금속 산화물 반도체층의 막 두께와 동일한 것이 바람직하다. 금속 산화물 반도체층의 막 두께의 50 ∼ 100 ％ 가 바람직하고, 70 ∼ 100 ％ 가 보다 바람직하다. 성막 조건 등에 따라서는, 공핍 영역의 두께가 금속 산화물 반도체층의 막 두께를 초과해도 되고, 공핍 영역의 최대 두께가, 금속 산화물 반도체층의 막 두께의 110 ％ 여도 된다. 공핍 영역의 두께는, 예를 들어 CV (용량-전압) 측정으로부터 구할 수 있다.
금속 산화물 반도체층이 2 층 이상인 경우, 공핍 영역의 두께는, 귀금속 산화물층에 인접하는 금속 산화물 반도체층에 있어서, 상기 범위여도 되고, 2 층 이상의 층의 전체 층의 합계의 막 두께에 대하여, 상기 범위여도 된다.
금속 산화물 반도체층 및 귀금속 산화물층의 쇼트키 계면의 탄소 농도는, 2 × 1019 ㎝-3 이하인 것이 바람직하고, 1 × 1012 ∼ 2 × 1019 ㎝-3 이 보다 바람직하다. 이에 의해, 금속 산화물 반도체층 및 귀금속 산화물층의 양호한 계면을 형성할 수 있어, 안정성을 높게, 편차를 낮게, 실질적인 쇼트키 배리어 장벽을 높게 할 수 있다.
쇼트키 계면에서의 탄소 농도는, 예를 들어 2 차 이온 질량 분석법 (SIMS) 의 뎁스 프로파일을 사용하여, 측정할 수 있다.
귀금속 산화물층과, 금속 산화물 반도체층의, 쇼트키 장벽 높이는 0.7 eV 이상인 것이 바람직하고, 1.0 ∼ 2.0 eV 가 보다 바람직하다. 이에 의해, 정류 특성을 향상시킬 수 있다.
본 발명의 구조물에 있어서, 순방향 바이어스 인가시의 다이오드 이상 계수가 1.5 이하인 것이 바람직하고, 1.0 ∼ 1.3 이 보다 바람직하다. 이에 의해, 저소비 전력의 디바이스를 설계하기 쉬워진다.
쇼트키 장벽 높이 및 순방향 바이어스 인가시의 다이오드 이상 계수는, 열 전자 방출 모델을 따라, 반도체 저항, 전극 저항 및 접촉 저항 등의 쇼트키 배리어 이외의 저항 성분이 바이어스 의존성을 갖지 않는 경우, 예를 들어, 이하에 의해 구할 수 있다.
하기 (1) 식이 측정 전류치 I 와 인가 전압 V 사이에 성립한다. (1) 식으로부터 전류치와 전압치의 lnI-V 플롯의 그래프를 그리고, 50 ㎷ ∼ 1000 ㎷ 정도의 직선성이 양호한 부분에서 접선을 그음으로써, V = 0 과 접선의 절편으로부터 I0 을 구할 수 있다. 보다 상세하게는, 문헌 (Appl. Phys. Lett., 49, 85, 1986) 에 나타나 있는 바와 같이 Cheung 플롯을 사용하여, R 성분의 영향을 배제하여 I0 을 구할 수 있다.
Figure 112019034926626-pct00001
I : 측정 전류치 [A]
I0 : 포화 전류 [A]
삭제
R : 금속 산화물 반도체 및 전극 등에 의한 접촉 저항 [Ω]
n : 다이오드 이상 계수
k : 볼츠만 정수 (8.617 × 10-5 eV/K)
T : 측정시의 샘플 온도 (K)
q : 소전하 [1.602 × 10-19 C]
V : 인가 전압 [V]
I0 은 포화 전류를 나타내고, 0 V 인가시의 전류치에 상당한다. 한편, 포화 전류치와 쇼트키 장벽 높이에는, (2) 식의 관계가 성립한다.
Figure 112019034926626-pct00002
Φbo : 쇼트키 장벽 높이 [eV]
A : 다이오드 실효 면적 [㎠]
A** : 리차드슨 계수 [A㎝-2K-2]
여기서, 리차드슨 계수는 반도체의 유효 질량치에 의존하고, 유효 질량이 1 인 경우, 120 A㎝-2K-2 가 된다. 금속 산화물 반도체층의 금속 산화물이 InGaZnO (1 : 1 : 1) 인 경우, 유효 질량이 0.3 이라고 보고되어 있기 때문에, A** 를 36 A㎝-2K-2 라고 간주할 수 있다. 리차드슨 계수가 이미 알려진 박막의 경우에는, (3) 식으로부터, 실온 측정으로부터 구한 I0 을 이용하여 쇼트키 장벽 높이를 구할 수 있다.
Figure 112019034926626-pct00003
리차드슨 정수가 불명한 경우, 온도 의존성으로부터 A** 및 Φbo 를 구할 수 있다. 각 온도로부터 얻어진 ln (I0/T2) 를 1/kT 플롯 (앤더슨 플롯) 함으로써, (2) 식이 나타내는 바와 같이, 앤더슨 플롯의 절편으로부터 A** 를, 기울기로부터 Φbo 를 구할 수 있다.
다이오드 이상 계수는, (1) 식을 미분 변형한 (4) 가 나타내는 바와 같이, lnI-V 의 플롯의 50 ㎷ ∼ 1000 ㎷ 정도의 직선성이 양호한 부분의 기울기로부터 구할 수 있다.
Figure 112019034926626-pct00004
또한, 열 전자 방출 모델을 따라, 반도체 저항이 바이어스 의존성 (SCLC 전도) 을 가지는 경우, 쇼트키 장벽 높이 및 순방향 바이어스 인가시의 다이오드 이상 계수는, 예를 들어, 이하에 의해 구할 수 있다.
문헌 (J. Appl. Phys., 104, 123706, 2008) 을 참고로 하여, 초기 프리 캐리어 농도의 존재를 가정한, 지수 함수형 트랩 개재의 SCLC 모델의 시뮬레이션에 의해, 각 파라미터를 구할 수 있다.
Figure 112019034926626-pct00005
상기 (6) 식은, 전류 일정의 식에, 오믹 전극으로부터의 거리 x 에 있어서의 초기 캐리어 농도 및 오믹 전극측으로부터 주입된 프리 캐리어를 가미한 전류 밀도를 나타내는 식이다. e 는 소전하이고, u 는 이동도이다. n0 및 ni,c(x) 는 초기 프리 캐리어 농도 및 거리 x 에 있어서의 주입 전자 중, 전도에 관여하는 전자의 농도이다. 또한 (7) 식은 푸아송 방정식이고, 주입된 전체 전자량에 따라, 전계 E 의 변화가, 위치 x 에 있어서의 주입된 프리 캐리어 및 트랩된 캐리어에 의해 연속적으로 변화하는 것을 의미하고 있다. (8), (9) 는 경계 조건이고, L 은 반도체층의 막 두께, Ea 는 X = 0 ∼ x 에 있어서의 최대 전계 강도이다. (10) 식은 지수 함수형 트랩 가정한 경우의, 위치 x 에 있어서의 주입 전자 중 트랩되어 있는 전자 농도를 나타낸다. Nt 는 전도도 끝부터 페르미 준위까지 존재하는 트랩 준위 농도이고, Nc 는 유효 상태 밀도이다. Tt 는 특성 온도, n (x) 는 위치 x 에 있어서의 프리 캐리어 농도이다.
(6) ∼ (10) 식에서, n0, Tt, Nt 를 파라미터로 하고, 유전률 ε, 이동도 u, 유효 상태 밀도 Nc 는 다른 측정으로부터 구한 값을 사용하고, 온도 및 막 두께는 이미 알려진 것으로 한다. 이것으로부터, 쇼트키 배리어가 존재하지 않는 경우의 I-Vsemi 특성, 요컨대 반도체에서 기인하는 가변 저항치 R (Vsemi) 을 구할 수 있다. 여기서, 인가 전압 V 는, V = Vshottky ＋ Vsemi 라고 볼 수 있기 때문에, (1) 식의 V-IR 의 항을 V-Vsemi 로 하고, 시뮬레이션으로부터 구해지는 I 에 대한 Vsemi 관계를 이용한다. 구체적으로는, 실험으로부터 구한 I-V 특성에 대하여, (1) 식에 Vsemi 를 도입하고, Φbo, n 을 추가적인 피팅 파라미터로서, 수치 시뮬레이션에 의해, n0, Tt, Nt, Φbo, n 을 동시에 구할 수 있다. 이것으로부터, Φbo, n 을 구할 수 있다.
본 발명의 구조물은, 기판이나 전류 취출 전극과의 접촉 저항의 저감이나, 밀착성을 향상시키기 위해서, 귀금속 산화물층의, 금속 산화물 반도체층과 반대의 측에, 1 이상의 조성이 상이한 금속이나 금속 산화물로 이루어지는 층을 포함할 수 있다.
본 발명의 구조물은, 귀금속 산화물층과 인접하여, 금속 산화물 반도체층과 반대의 측에, 추가로, 귀금속층을 포함해도 된다. 이에 의해, 귀금속 산화물층의 환원을 방지할 수 있다.
귀금속층의 금속 원소로는, 예를 들어 Pd, Mo, Pt, Ir, Ru, Au, Ag, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh, Co 나 이들의 2 이상의 합금을 들 수 있다. 1 종 단독으로 사용해도 되고, 2 종 이상을 조합해도 된다.
또한, 귀금속층의 금속 원소로서, 귀금속 산화물층의 금속 원소와 동일한 금속 원소를 사용하는 것이 바람직하다. 귀금속층과 귀금속 산화물층의 조합 (귀금속층/귀금속 산화물층) 으로는, 예를 들어, Pd/PdO, Pt/PtO, Ir/IrO, Ru/RuO 등을 들 수 있다. 동일한 금속 원소의 조합을 사용함으로써, 귀금속 산화물층과 귀금속층의 계면에서 접촉 저항이 잘 발생하지 않아, 저저항성이 우수한 쇼트키 접합을 할 수 있다.
귀금속층의 막 두께는, 통상적으로 1 ㎚ ∼ 1 ㎛ 이고, 바람직하게는 10 ㎚ ∼ 500 ㎚ 이고, 보다 바람직하게는 20 ㎚ ∼ 200 ㎚ 이고, 특히 바람직하게는 25 ㎚ ∼ 100 ㎚ 이다. 상기 범위의 경우, 귀금속 산화물층과 인접하여, 금속 산화물 반도체층과 반대의 측으로부터의 영향에 의한 환원을 억제할 수 있고, 또한 귀금속 산화물층의 평탄성을 향상시킬 수 있다.
본 발명의 구조물은, 귀금속층과 인접하여, 귀금속 산화물층의 반대의 측에, 추가로, 저저항 비금속층을 포함해도 된다.
이에 의해, 기판과 귀금속 산화물층의 상호 작용을 방지하여, 접촉 저항을 저감시킬 수 있다. 또한, 귀금속 산화물층의 기판에 대한 밀착성을 개선하여, 귀금속 산화물층의 표면 평활성을 향상시킬 수 있다.
저저항 비금속층의 금속 원소로는, Ti, Mo, Ag, In, Al, W, Co 및 Ni, 이들의 2 이상의 합금 또는 이들의 2 이상의 실리사이드 등을 들 수 있다. 바람직하게는, Si 함유 기판과 조합했을 때에 저저항의 실리사이드를 형성하는 Ti, Mo, Ag, In 또는 Al 이고, 보다 바람직하게는, 저저항 그리고 귀금속 산화물과 조합했을 때에 양호한 쇼트키 접촉을 형성하는 Ti 또는 Mo 이다.
저저항 비금속층의 두께는, 통상적으로 1 ㎚ ∼ 1 ㎛ 이고, 바람직하게는 2 ㎚ ∼ 100 ㎚ 이고, 보다 바람직하게는 5 ㎚ ∼ 50 ㎚ 이다. 상기 범위의 경우, 충분한 밀착성을 갖고, 저항의 증가가 적은 경향이 있다.
본 발명의 구조물은, 추가로, 오믹 전극층을 가져도 된다. 오믹 전극층과 귀금속 산화물층이 접촉하지 않는 것이 바람직하다.
이에 의해, 정류 특성 제어나 공핍 영역의 두께를 제어할 수 있다.
오믹 전극층은, 1 층 또는 2 층 이상이 바람직하다. 3 층 이상, 또는 4 층 이상이어도 된다. 통상적으로, 5 층 이하이다.
오믹 전극층의 재료는, 금속 산화물 반도체층과 양호한 오믹 접속을 할 수 있으면, 특별히 한정되지 않지만, 바람직하게는 Ti, Mo, Ag, In, Al, W, Co 및 Ni 로 이루어지는 군에서 선택되는 1 이상의 금속 원소 (합금을 포함한다) 또는 이들의 1 이상의 금속 원소의 화합물 (산화물 등) 이고, 보다 바람직하게는 Mo, Ti, Au, Ag, In 및 Al 로 이루어지는 군에서 선택되는 1 이상의 금속 원소 (합금을 포함한다) 또는 그 화합물이다.
또한, 오믹 전극층을 2 이상의 층으로 구성할 수도 있다. 예를 들어, 금속 산화물 반도체층에 접하는 쪽에, Mo 전극층을 이용하여, 추가로 저저항 금속인 Au 나 Al 등의 금속층을 두껍게 적층하고, 이 층을 와이어 본딩의 토대로 할 수 있다. 오믹 전극층을 사용함으로써, 전력 로스 없이 전류를 취출할 수 있다.
오믹 전극층의 막 두께는 통상적으로 1 ㎚ ∼ 5 ㎛ 이다. 바람직하게는, 5 ∼ 1000 ㎚ 이고, 보다 바람직하게는 10 ∼ 500 ㎚ 이다.
오믹 전극층은, 2 층 이상인 경우에는, 각 층의 막 두께가 상기 범위여도 되고, 2 층 이상의 층의 전체 층의 합계의 막 두께가 상기 범위여도 된다.
본 발명의 구조물은, 귀금속 산화물층의, 금속 산화물 반도체층과 반대의 측에, 추가로, 기판 (지지 기판) 을 포함해도 된다.
기판으로는, 특별히 한정되지 않고 공지된 것을 사용할 수 있고, 도전성 기판, 반도체 기판, 절연성 기판 등을 들 수 있다.
절연성 기판으로는, 압전 특성이나 광학 응용이 가능한 기판이어도 된다. 또한, 기판 상에 회로, 다층 구조를 가진 기판을 사용해도 된다. 예를 들어 전자 회로를 가진 전기 기기, 차량 또는 동력 기관을 기판으로서 사용해도 된다.
도전성 기판으로서, 반도체 기판에 고농도의 도핑 처리를 실시한, 실리콘 단결정 기판, 실리콘 다결정 기판, 실리콘 결정 기판 등, 종래 공지된 표면 평활성이 우수한 기판을 사용할 수 있다.
또한, SiC 기판, GaN 기판, GaAs 기판 등을 사용해도 된다.
또한, Al, Cu, Ni, SUS (스테인리스강), Au, Ag, W, Ti 등의 금속 기판을 사용해도 된다.
또한, 절연성 기판의 표면에 도전층을 형성하여 도전성을 갖게 한 기판을 사용해도 된다.
양산성이나 비용의 관점에서, 도전성 기판으로서, 실리콘 기판이 바람직하다. 실리콘 기판은, n 형, i 형, p 형이어도 되고, 세로 방향으로 전류를 흘리는 경우에는, 전기 저항이 작은 n 형 또는 p 형이 바람직하다. 도펀트로는, 종래 공지된 B, P, Sb 등을 사용할 수 있다. 특히 저항을 낮추는 경우에는, As 나 적린을 도펀트로 해도 된다.
반도체 기판은, 귀금속층 또는 저저항 비금속층과 접촉하여 배치해도 된다.
반도체 기판의 재료는, 표면의 평활성이 유지되어 있으면, 특별히 한정되지 않는다.
반도체 기판으로는, 캐리어 농도를 1 × 1018 ㎝-3 이하로 조정한 Si 기판, GaN 기판, SiC 기판, GaP 기판, GaAs 기판, ZnO 기판, Ga2O3 기판, GaSb 기판, InP 기판, InAs 기판, InSb 기판, ZnS 기판, ZnTe 기판, 다이아몬드 기판 등을 사용할 수 있다.
반도체 기판은 단결정이어도 되고, 다결정이어도 된다. 또한, 비정질 기판 또는 비정질을 부분적으로 포함하는 기판이어도 된다. 도전성 기판, 반도체 기판, 절연성 기판 상에, 화학 기상 성장 (CVD) 등의 수법을 사용하여 반도체막을 형성한 기판을 사용해도 된다.
절연성 기판은, 절연성을 갖는 기판이면 특별히 제한은 없고, 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다.
예를 들어, 석영 유리, 바륨붕규산 유리, 알루미노붕규산 유리, 알루미노실리케이트 유리 등의, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판, 및 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 (예를 들어 폴리이미드 기판) 등을 사용할 수 있다. 플라스틱 기판의 경우, 플렉시블성이 있어도 된다.
또한, 절연성 기판으로서, 유전성 기판도 사용해도 된다. 유전성 기판으로는, 니오브산리튬 기판, 탄탈산리튬 기판, 산화아연 기판, 수정 기판, 사파이어 기판 등을 들 수 있다.
또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막이나 유전막을 형성한 기판을 사용해도 된다. 또한 기판에 하지막으로서 절연막을 형성해도 된다. 하지막으로서, CVD 법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막 등의 단층 또는 적층을 형성할 수 있다.
기판으로서, 상기 서술한 도전성 기판, 반도체 기판 또는 절연성 기판 상에, 복수의 재료로 이루어지는 임의의 구조, 층 구조, 회로, 배선, 전극 등을 갖는 기재를 사용해도 된다.
임의의 구조의 재료로는, 예를 들어, 대규모 집적 회로 (LSI) 상의 백 엔드 오브 라인을 형성하는 금속, 층간 절연막 등의 다양한 금속이나 절연물의 복합 재료를 들 수 있다.
층 구조의 층으로는, 특별히 한정되지 않고, 전극층, 절연층, 반도체층, 유전체층, 보호막층, 응력 완충층, 차광층, 전자/홀 주입층, 전자/홀 수송층, 발광층, 전자/홀 블로킹층, 결정 성장층, 밀착성 향상층, 메모리층 액정층, 캐패시터층, 축전층 등의 공지된 층을 사용할 수 있다.
전극층으로는, 일반적으로 Al 층, Si 층, Sc 층, Ti 층, V 층, Cr 층, Ni 층, Cu 층, Zn 층, Ga 층, Ge 층, Y 층, Zr 층, Nb 층, Mo 층, Tc 층, Ru 층, Rh 층, Pd 층, Ag 층, Cd 층, In 층, Sn 층, Sb 층, Te 층, Hf 층, Ta 층, W 층, Re 층, Os 층, Ir 층, Pt 층, Au 층, 이들 층의 금속을 1 이상 포함하는 합금층, 및 산화물 전극층 등을 들 수 있다. 산화물 반도체나 Si 등의 반도체의 캐리어 농도를 증가시켜, 전극층으로 사용하는 것도 가능하다.
절연층으로는, 일반적으로 Al, Si, Sc, Ti, V, Cr, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Hf, Ta, W, Re, Os, Ir, Pt 및 Au 로 이루어지는 군에서 선택되는 1 이상의 금속을 포함하는 산화물 절연막, 질화막 등을 들 수 있다.
반도체층으로는, Si 층, GaN 층, SiC 층, GaP 층, GaAs 층, GaSb 층, InP 층, InAs 층, InSb 층, ZnS 층, ZnTe 층, 다이아몬드층, Ga2O3, ZnO, InGaZnO 등의 산화물 반도체층, 펜타센 등의 유기 반도체층 등, 단결정, 다결정, 아모르퍼스의 결정 상태에 상관 없이 널리 들 수 있다.
유전체층으로는, 니오브산리튬층, 탄탈산리튬층, 산화아연층, 수정 기판층, 사파이어층, BaTiO3 층, Pb(Zr,Ti)O3(PZT) 층, (Pb,La)(Zr,Ti)O3(PLZT) 층, Pb(Zr,Ti,Nb)O3(PZTN) 층, Pb(Ni,Nb)O3-PbTiO3(PNN-PT) 층, Pb(Ni,Nb)O3-PbZnO3(PNN-PZ) 층, Pb(Mg,Nb)O3-PbTiO3(PMN-PT) 층, SrBi2Ta2O9(SBT) 층, (K,Na)TaO3 층, (K,Na)NbO3 층, BiFeO3 층, Bi(Nd,La)TiOx 층 (x = 2.5 ∼ 3.0), HfSiO(N) 층, HfO2-Al2O3 층, La2O3 층, La2O3-Al2O3 층 등을 들 수 있다.
보호막층의 막으로는, 무기물, 유기물에 상관없이, 절연성이 우수하고, 물 등의 투과성이 낮은 막을 들 수 있다. 보호막층으로는, 예를 들어, SiO2 층, SiNx 층 (x = 1.20 ∼ 1.33), SiON 층, Al2O3 층 등을 들 수 있다.
응력 완충층으로는, AlGaN 층 등을 들 수 있다.
차광층으로는, 예를 들어 금속, 금속-유기물 등을 포함하는 블랙 매트릭스층, 컬러 필터층을 들 수 있다.
전자/홀 주입층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 수송층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
발광층으로는, 무기 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 블로킹층으로는, 산화물 반도체층 등을 들 수 있다.
기재로는, 발전 디바이스, 발광 디바이스, 센서, 전력 변환 디바이스, 연산 디바이스, 보호 디바이스, 옵토 일렉트로닉스 디바이스, 디스플레이, 메모리, 백 엔드 오브 라인을 갖는 반도체 디바이스, 축전 디바이스 등을 들 수 있다.
층 구조의 층은, 단층이어도 되고, 2 이상의 층이어도 된다.
본 발명의 구조물의 역방향 전압 인가시의 내압은, 0.5 MV/㎝ 이상인 것이 바람직하고, 0.6 ∼ 5.0 MV/㎝ 가 보다 바람직하다. 이에 의해, 고내압의 디바이스를 설계하기 쉬워진다.
또한, 내압의 편차는, 0.1 MV/㎝ 이하인 것이 바람직하다.
예를 들어, 내압은, 역방향 전압 인가시의 브레이크 다운 전압을 측정하고, 브레이크 다운 전압을, 금속 산화물 반도체층의 막 두께로 나누어, 산출할 수 있다. 내압의 편차는, 예를 들어 동일 프로세스 동일 기판 상에서 측정한 50 점 이상의 내압의 표준 편차값으로 한다.
본 발명의 구조물에 있어서, 0.2 MV/㎝ 의 역바이어스 인가시에 전류 밀도가 1 × 10-6 A/㎠ 이하인 것이 바람직하고, 1 × 10-7 ∼ 1 × 10-13 A/㎠ 가 보다 바람직하다. 이에 의해, 저리크 그리고 저노이즈의 디바이스를 설계하기 쉬워진다.
본 발명의 구조물에 있어서, 순방향 바이어스가 5 V 이하이고, 전류 밀도가 1000 A/㎠ 에 이르는 것이 바람직하고, 5000 ∼ 100000 A/㎠ 에 이르는 것이 보다 바람직하다. 이에 의해, 저저항의 디바이스를 설계하기 쉬워진다.
각 층의 성막 방법은 특별히 한정되지 않지만, 열 CVD 법, 촉매 화학 (CAT)-CVD 법, 광 CVD 법, 미스트 CVD 법, 유기 금속 (MO)-CVD 법, 플라즈마 CVD 법 등의 CVD 법, MBE, 원자층 퇴적 장치 (ALD) 등의 원자 레벨 제어의 성막 방법, 이온 플레이팅, 이온 빔 스퍼터링, 마그네트론 스퍼터링, DC 스퍼터링, 펄스 스퍼터링 등의 물리 기상 성장 (PVD) 법, 닥터 블레이드법, 사출법, 압출법, 열간 가압법, 졸 겔법, 에어로졸 디포지션법 등의 종래 공지된 세라믹스 공정을 사용하는 방법, 도포법, 스핀 코트법, 인쇄법, 스프레이법, 전착법, 도금법, 미셀 전해법 등의 습식법 등을 사용할 수 있다.
귀금속 산화물층의 성막 방법으로는 특별히 한정되지 않지만, 산소 함입 분위기하에서, 원하는 금속 타겟의 반응성 스퍼터를 실시하는 방법을, 바람직하게 사용할 수 있다.
금속 산화물 반도체층의 성막 방법은, 특별히 한정되지 않지만 스퍼터링이 바람직하다.
금속 산화물 반도체층의 성막 (도입) 가스는, 희가스, 산소, 수소 및 물의 적어도 1 종류 이상을 선택하는 것이 바람직하다. 희가스로는, Ar, He 등을 들 수 있다.
금속 산화물 반도체층을, 수소 또는 물을 도입한 분위기 중에서, 성막하는 것이 바람직하다. 이에 의해, 금속 산화물 반도체층을 랜덤 배향으로 할 수 있다.
귀금속 산화물층의 성막의 분위기로는, 도입 가스 유량의 50 ％ 이상 (보다 바람직하게는 70 ∼ 100 ％) 이 산소인 것이 바람직하다. 이에 의해, 안정적인 귀금속 산화물층을 형성할 수 있고, 쇼트키 배리어의 안정성을 향상시킬 수 있다.
스퍼터링 타겟과 기판 거리 (TS 간격) 는 바람직하게는, 10 ㎜ ∼ 200 ㎜ 이다. 10 ㎜ 미만의 경우, 방전을 할 수 없을 우려가 있다. 200 ㎜ 를 초과하는 경우, 반도체의 막질이 거칠어져, 특성 온도가 큰 막이 될 우려가 있다.
귀금속 산화물층 및 금속 산화물 반도체층의 성막 후, 어닐을 실시하는 것이 바람직하다. 어닐 온도는, 220 ∼ 500 ℃ 가 바람직하고, 250 ∼ 450 ℃ 가 보다 바람직하다. 이에 의해, 금속 산화물 반도체층에서 기인하는 신뢰성 및 안정성을 향상시킬 수 있다.
귀금속 산화물층 및 금속 산화물 반도체층을 스퍼터링에 의해 연속으로 성막하거나, 또는, 귀금속 산화물층의 성막과, 금속 산화물 반도체층의 성막 사이를, 진공 또는 불활성의 분위기로 하는 것이 바람직하다.
이에 의해, 계면의 청정도를 유지한 상태로 구조체를 제작할 수 있다.
불활성의 분위기로는, Ar, N2 등의 분위기를 들 수 있다. 진공은, 대기압보다 1/100 기압 이하가 되어 있는 것이 바람직하고, 스퍼터링 챔버의 배압 정도의 압력이 있는 것이 보다 바람직하다. 귀금속 산화물층 및 금속 산화물 반도체층의 계면의 탄소 농도를 상승시키지 않는 범위에서, 프로세스 도중에 플라즈마 처리 등을 포함해도 된다.
이에 의해, 안정적인 쇼트키 계면을 형성할 수 있다.
본 발명의 구조물의 일 실시형태를 모식적으로 나타낸 단면도를, 도 1 에 나타낸다.
도 1 에서는, 구조물 (1) 에 있어서, 기판 (10) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50), 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
기판 (10) 이 절연성 기판 또는 반도체 기판인 경우, 저저항 비금속층 (20) 및 귀금속층 (30) 은 가로 방향으로의 인출을 고려하여, 길어도 된다. 기판 (10) 이 도전성 기판인 경우, 이면에 취출 전극층을 가져도 된다. 취출 전극층은 1 층이어도 되고, 2 층 이상이어도 된다. 기판 (10) 의 이면의 취출 전극은 도전성의 관점에서, 금속이 바람직하다.
또한, 각 층 사이를 전기적으로 절연하는 층간 절연막을 가져도 된다. 층간 절연막의 형성 방법에 따라서는, 각 층이 가로 방향으로 단차를 가져도 된다. 각 층 사이의 일부가 단락되고, 나머지의 부분이 층간 절연막에 의해 절연되어 있어도 된다.
제 1 오믹 전극층 (60) 이 금속 산화물 반도체층 (50) 에 접하는 영역은, 금속 산화물 반도체층 (50) 의 단부까지 미치지 않는 것이 바람직하다. 또한, 제 1 오믹 전극층 (60) 이 금속 산화물 반도체층 (50) 에 접하는 영역이, 금속 산화물 반도체층 (50) 의 단부까지 미치지 않고, 또한, 적층면에 대하여 수직 방향으로부터 본 경우에, 제 1 오믹 전극층 (60) 이 금속 산화물 반도체층 (50) 에 접하는 영역의 단부가, 귀금속 산화물층 (40) 이 금속 산화물 반도체층 (50) 에 접하는 영역의 단부보다 내측에 존재하고 있는 것이 바람직하다. 상기의 배치이면, 리크 전류를 보다 억제할 수 있다.
본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 도면을, 도 2 ∼ 9 에 나타낸다.
도 2 에서는, 구조물 (2) 에 있어서, 도전성 기판 (11) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50), 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 3 에서는, 구조물 (3) 에 있어서, 도전성 기판 (11) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 제 1 금속 산화물 반도체층 (51), 제 2 금속 산화물 반도체층 (52), 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 4 에서는, 구조물 (4) 에 있어서, 도전성 기판 (11) 상에, 제 1 오믹 전극층 (접합층) (62), 제 2 오믹 전극층 (컨택트 메탈층) (63), 금속 산화물 반도체층 (50), 귀금속 산화물층 (40), 귀금속층 (30), 저저항 비금속층 (20) 및 캡 메탈 (70) 이 이 순서로 적층되어 있다.
저저항 비금속층 (20) 및 캡 메탈 (70) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 5 에서는, 구조물 (5) 에 있어서, 도전성 기판 (11) 상에, 제 1 오믹 전극층 (접합층) (62), 제 2 오믹 전극층 (컨택트 메탈층) (63), 금속 산화물 반도체층 (50), 귀금속 산화물층 (40), 귀금속층 (30), 저저항 비금속층 (20) 및 캡 메탈 (70) 이 이 순서로 적층되어 있다. 또한, 도전성 기판 (11) 과 금속 산화물 반도체층 (50) 사이의, 제 1 오믹 전극층 (접합층) (62) 및 제 2 오믹 전극층 (컨택트 메탈층) (63) 이 없는 부분을 층간 절연막 (80) 으로 메우고 있고, 제 2 오믹 전극층 (63) 이 금속 산화물 반도체층 (50) 에 접하는 영역이, 금속 산화물 반도체층 (50) 의 단부까지 미치지 않고, 또한, 적층면에 대하여 수직 방향으로부터 본 경우에, 귀금속 산화물층 (40) 이 금속 산화물 반도체층 (50) 에 접하는 영역의 단부보다, 제 2 오믹 전극층 (63) 이 금속 산화물 반도체층 (50) 에 접하는 영역의 단부가, 내측에 존재한다.
저저항 비금속층 (20) 및 캡 메탈 (70) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 6 에서는, 구조물 (6) 에 있어서, 유리 기판 (12) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50), 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 7 에서는, 구조물 (7) 에 있어서, 유리 기판 (12) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 제 1 금속 산화물 반도체층 (51), 제 2 금속 산화물 반도체층 (52), 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 8 에서는, 구조물 (8) 에 있어서, 유리 기판 (12) 상에, 제 1 오믹 전극층 (접합층) (62), 제 2 오믹 전극층 (컨택트 메탈층) (63), 금속 산화물 반도체층 (50), 귀금속 산화물층 (40), 귀금속층 (30), 저저항 비금속층 (20) 및 캡 메탈 (70) 이 이 순서로 적층되어 있다.
저저항 비금속층 (20) 및 캡 메탈 (70) 은, 가로 방향으로의 인출을 고려하여, 길어도 된다.
도 9 에서는, 구조물 (9) 에 있어서, 유리 기판 (12) 상에, 금속 산화물 반도체층 (50) 이 적층되고, 금속 산화물 반도체층 (50) 상에, 귀금속 산화물층 (40) 과 오믹 전극층 (64) 이 간격을 두고 배치되어 있다.
또한, 도 10a, 도 10c 및 도 10e 는, 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이고, 도 10b, 도 10d 및 도 10f 는, 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 평면도이다.
도 10a 는, 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이고, 도 10b 는, 기판과 폴리이미드를 제외한 도 10a 의 평면도이다.
도 10a 에서는, 구조물 (101) 에 있어서, 유리 기판 (12) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50) 이 이 순서로 적층되고, 폴리이미드 (81) 가 형성된 후, 폴리이미드 (81) 가 개구되고, 추가로, 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
도 10b 는, 도 10a 의 유리 기판 (12) 과 폴리이미드 (81) 를 제외한 평면도이고, 도 10b 의 파선 부분의 단면도가, 도 10a 이다.
도 10c 는, 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이고, 도 10d 는, 기판과 폴리이미드를 제외한 도 10c 의 평면도이다.
도 10c 에서는, 구조물 (102) 에 있어서, 유리 기판 (12) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50) 이 이 순서로 적층되고, 폴리이미드 (81) 가 형성된 후, 폴리이미드 (81) 가 개구되고, 추가로, 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
도 10d 는, 도 10c 의 유리 기판 (12) 과 폴리이미드 (81) 를 제외한 평면도이고, 도 10d 의 파선 부분의 단면도가, 도 10d 이다.
도 10e 는, 본 발명의 구조물의 다른 실시형태를 모식적으로 나타낸 단면도이고, 도 10f 는, 기판과 폴리이미드를 제외한 도 10e 의 평면도이다.
도 10e 에서는, 구조물 (103) 에 있어서, 유리 기판 (12) 상에, 저저항 비금속층 (20), 귀금속층 (30), 귀금속 산화물층 (40), 금속 산화물 반도체층 (50) 이 이 순서로 적층되고, 폴리이미드 (81) 가 형성된 후, 폴리이미드 (81) 가 개구되고, 추가로, 제 1 오믹 전극층 (60) 및 제 2 오믹 전극층 (61) 이 이 순서로 적층되어 있다.
도 10f 는, 도 10e 의 유리 기판 (12) 과 폴리이미드 (81) 를 제외한 평면도이고, 도 10f 의 파선 부분의 단면도가, 도 10e 이다.
도 1 내지 도 10 의 소자를 다단 연결하여 사용할 수도 있다. 2 이상의 동일 소자를 기판면 내 위에 복수 준비하고, 타방의 오믹 전극에 일방의 귀금속 산화물층이 전기적으로 직렬 접속하도록 하여, 각 소자에 인가 전압이 분배되는 회로 설계로 할 수도 있다. 또한, 타방의 오믹 전극에 일방의 오믹 전극을 접속한 회로 구성을 이용할 수도 있다. 더하여, 타방의 귀금속 산화물층에 일방의 귀금속 산화물층이 전기적으로 접속하는 회로 구성도 가능하다. 소자 및 상기와 같은 회로 구성을 복수단 병렬 접속하여 사용하는 것도 가능하다. 이들 소자의 접속을 조합함으로써, 전압 인가했을 때의 상승 전압의 조정이나 내압 조정 및 파형 분리 등이 가능해진다.
본 발명의 구조물은, 파워 반도체 소자, (정류) 다이오드 소자, 쇼트키 배리어 다이오드 소자, 정전기 방전 (ESD) 보호 다이오드, 과도 전압 보호 (TVS) 보호 다이오드, 발광 다이오드, 금속 반도체 전계 효과 트랜지스터 (MESFET), 접합형 전계 효과 트랜지스터 (JFET), 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET), 쇼트키 소스/드레인 MOSFET, 애벌란시 증배형 광전 변환 소자, 고체 촬상 소자, 태양 전지 소자, 광 센서 소자, 터치 센서 소자, 표시 소자, 저항 변화 메모리, 보호 소자, 전력 변환 소자, 연산 소자 등의 반도체 소자에 사용할 수 있다. 특히, 전력 로스 없이 전류를 취출할 수 있기 때문에, 파워 용도에도 적합하다. 반도체 소자는 쇼트키 배리어 다이오드, 정션 트랜지스터 (JFET), 전계 효과 트랜지스터에 사용할 수 있다. 이 소자, 쇼트키 배리어 다이오드, 정션 트랜지스터를 사용한 전자 회로는, 전기 기기, 전자 기기, 차량, 동력 기관 등에 사용할 수 있다.
본 발명의 구조물은, 지지 기판 상에 회로, 다층 구조를 갖는 것과 조합해도 된다. 그 경우, 발전 디바이스, 발광 디바이스, 센서, 전력 변환 디바이스, 연산 디바이스, 보호 디바이스, 옵토 일렉트로닉스, 디스플레이 및 메모리의 일부 또는 그 조합으로서 이용할 수 있다.
기판 상에 회로, 다층 구조를 갖는 것으로서, Si 기판 상에 다층 배선을 갖는 백 엔드 오브 라인 구조, 저항 변화 메모리, 로직 IC 등을 들 수 있다. 또한, 유전체 기판 상에 형성된 고주파 디바이스와 조합해도 된다.
실시예
실시예 1
전기 저항률 1 mΩ·㎝ 의 n 형 Si 기판 (직경 4 인치, P 도프) 을 스퍼터링 장치 CS-200 (주식회사 알박 제조) 에 장착하고, 분위기를 진공으로 하였다. 저저항 비금속층으로서 Ti 를 15 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 분위기에서 0.5 ㎩, 100 초간으로 하였다.
계속해서, 귀금속층으로서 Pd 를 50 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 분위기에서 0.5 ㎩, 60 초간으로 하였다.
다음으로 귀금속 산화물층으로서 PdO 를 40 ㎚ 성막하였다. 성막 조건은, DC 300 W, O2 분위기에서 0.5 ㎩ (도입 가스 유량 중, 100 ％ 가 산소), 270 초간으로 하였다.
금속 산화물 반도체층으로서, 금속 산화물 반도체 InGaZnO (1 : 1 : 1) 을 200 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 99 ％, H2O 1 ％ 의 혼합 가스 분위기에서 0.5 ㎩, 780 초간으로 하였다.
저저항 비금속층부터 금속 산화물 반도체층까지의 성막은, CS-200 에 세트한 3 종류의 4 inch 타겟을 사용하여, n 형 Si 기판을 장착하여 진공으로 한 후, 기판을 취출하지 않고 일관 성막하였다.
성막 후, 이 기판을 취출하고, 전기노에 의해 공기 중 300 ℃ 의 조건으로 1 시간 어닐하였다. 이 기판을 재차 에어리어 마스크 (직경 500 ㎛ 성막용) 와 함께 CS-200 에 세트한 후, 제 1 오믹 전극층으로서 Mo 150 ㎚ 를, 제 2 오믹 전극층으로서 Au 500 ㎚ 를 적층 성막하여 (제 1 오믹 전극층 및 제 2 오믹 전극층을 합쳐서, 오믹 전극층이라고 부른다), 소자 (구조물) 를 얻었다. 성막 조건은, DC 100 W, Ar 분위기 0.5 ㎩ 로 하였다.
또한, 이면에 측정용의 취출 전극으로서 Ti 를 100 ㎚ 성막하였다. 성막 조건은, CS-200 을 이용하여, DC 300 W, Ar 분위기에서 0.5 ㎩, 700 초간으로 하였다.
또한, 얻어진 소자는 도 1 에 나타내는 구조이다.
각 층의 막 두께는, 단면 TEM 에 의해 측정하였다. 도 11 의 「200 ㎚」 에, 실시예 1 의 소자의 단면 TEM 을 나타낸다. 도 11 의 「100 ㎚」, 「500 ㎚」 및 「1000 ㎚」 는, 후술하는 실시예 2 ∼ 4 의 단면 TEM 이다. 도 11 의 점선부는 실시예 1 (금속 산화물 반도체층이 200 ㎚ 인 경우) 의 오믹 전극층과 금속 산화물 반도체층의 계면의 확대도, 및 귀금속 산화물층과 금속 산화물 반도체층의 계면의 확대도이다.
단면 TEM 측정시에, 귀금속 산화물층의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것을 확인하였다. 실시예 1 의 소자의 단면 TEM 의 확대도를 도 12 및 13 에 나타낸다.
얻어진 소자에 대하여, E4980 (키사이트·테크놀로지사 제조) 을 사용하여, CV (용량-전압) 측정을 실시하고, 공핍 영역의 두께를 구하였다. 측정 주파수는 1 ㎑ 를 이용하고, AC 진폭은 0.03 V 로 하였다.
실시예 1 및 후술하는 실시예 2 ∼ 4 의 소자의 CV 측정의 결과를, 도 14 에 나타낸다.
도 14 중, ○ 로 표기되어 있는 그래프 중, 가장 아래의 그래프는 실시예 2 의 소자의 CV 측정의 결과이고, 아래로부터 순서대로, 실시예 1 의 소자의 CV 측정의 결과, 실시예 3 의 소자의 CV 측정의 결과, 가장 위의 그래프는 실시예 4 의 소자의 CV 측정의 결과이다.
실시예 1 에 있어서, 공핍 영역의 두께는, 210 ㎚ 였다.
파선은, 후술하는 도 15 및 그 온도 의존성 결과로부터 취득한 Vshottky 에 대응하는 공핍 영역의 두께의 변화를 나타낸다. J. Appl. Phys. 104, 123706, 2008 을 참고로 하여, 초기 프리 캐리어 농도의 존재를 가정한, 지수 함수형 트랩 개재의 SCLC 모델로부터 시뮬레이션을 따라 해석하였다.
여기서, 역방향 전압 인가시의 최소의 용량치 Cmin 로부터, C/A = ε × ε0/d 의 관계식을 이용하여, 공핍 영역의 두께 d (㎚) 를 구하였다.
C 는 용량치 (F) 이고, A 는 전극의 실효 면적 (㎠) 이고, ε 는 금속 산화물 반도체의 비유전률 (InGaZnO (1 : 1 : 1) 인 경우, 16) 이다. 비유전률은 막 두께가 이미 알려진 샘플의 CV 측정의 막 두께 의존성 결과로부터 구한 것이다.
ε0 은, 진공의 유전률 (8.854 × 10-14 F/㎝) 이다.
여기서, 전극의 실효 면적 A 는, 소자의 적층면에 대하여 수직 방향으로부터 본 경우에, 귀금속 산화물층, 금속 산화물 반도체층 및 오믹 전극층이 중복되는 부분의 면적을 나타낸다. 직경 500 ㎛ 의 오믹 전극층의 면적을 A 라고 하였다.
얻어진 소자에 대하여, 귀금속 산화물층과 금속 산화물 반도체층의 쇼트키 계면에서의 탄소 농도를, SIMS 에 의해 ADEPT1010 (알박·파이 주식회사 제조) 을 사용하여 측정하였다.
측정은, 주목 원소로 C (카본, 질량수 12) 를 선택하고, 1 차 이온종 Cs＋, 1 차 이온의 가속 에너지 3 keV, 2 차 이온 극성 Negative 로 실시하였다. 또한, 대전 보상은 실시하지 않고, 질량 분해능 Normal 로 하였다.
탄소 농도는, 산화인듐-산화주석 (ITO) 표준 박막 시료에서의 강도와 탄소 농도의 비를 이용하여, 정량하였다.
쇼트키 계면을, 금속 산화물 반도체층의 GaO 의 강도치의 뎁스 프로파일 및 귀금속 산화물층의 PdO 의 강도치의 뎁스 프로파일이 교차하는 지점으로 하고, 그 ±20 ㎚ 에 존재하는 C 스펙트럼 (C 의 뎁스 프로파일) 의 최대치를 쇼트키 계면에서의 탄소 농도로 하였다. 결과를 표 1 에 나타낸다.
쇼트키 장벽 높이 및 다이오드 이상 계수를, 반도체 애널라이저 B1500 (키사이트·테크놀로지사 제조) (아트·센스·유닛 (ASU) 으로 미소 전류를 측정) 을 사용하여, 순방향 전류 측정을 실시하여, 구하였다.
실온 (25 ℃) 에서의 측정 외에, 온도 의존성 측정을, 온조 척 PA200 (캐스케이드 마이크로테크사 제조) 를 사용하여 실시하였다.
실시예 1 에서는, Cheung 플롯으로부터 산출한 I0 및 유효 질량 0.3 을 사용하여 실온에서의 쇼트키 장벽 높이를 구한 결과 1.2 eV 였다.
또한, 온도 의존성으로부터 앤더슨 플롯을 실시하고, 쇼트키 장벽 높이 및 리차드슨 정수를 구한 결과, 각각 1.24 eV, 42 A㎝-2K-2 가 되었다. 다이오드 이상 계수는 1.2 였다.
쇼트키 장벽 높이로서, Cheung 플롯으로부터 산출한 값을, 표 1 에 나타낸다.
실시예 1 및 후술하는 실시예 2 ∼ 4 의 I-V 특성 평가 결과 (세미 로그 플롯) 를 도 15 에, 실시예 1 및 후술하는 실시예 2 ∼ 4 의 I-V 순방향 특성 평가 결과 (리니어 스케일) 를 도 16 에, 실시예 1 의 I-V 순방향 온도 의존성 평가 결과 (세미 로그 플롯) 를 도 17 에, 실시예 1 및 후술하는 실시예 2 ∼ 4 의 미분 저항 평가 결과 (세미 로그 플롯) 를 도 18 에, 실시예 1 에서의 I-V 순방향 특성 평가 결과 (세미 로그 플롯) 및 멱지수의 전압 의존성 (삽입도) 을 도 19 에 (○ 는 실험치, 점선은 시뮬레이션 결과), 도 17 의 실험치 및 시뮬레이션 대비를 도 20 에 나타낸다.
도 15, 16 및 18 에 있어서, 실시예 1 ∼ 4 의 결과를, 각각 「200 ㎚」, 「100 ㎚」, 「500 ㎚」 및 「1000 ㎚」 로서 나타낸다.
도 17 중, 가장 아래의 그래프가 298 K 의 그래프이고, 아래로부터 순서대로, 308 K 의 그래프, 318 K 의 그래프, 323 K 의 그래프, 328 K 의 그래프, 333 K 의 그래프, 338 K 의 그래프로 되어 있고, 가장 위의 그래프가 343 K 의 그래프이다.
도 20 중, ○ 는 실험치, 점선은 시뮬레이션 결과를 나타내고, 가장 아래의 그래프가 298 K 의 실험치 및 시뮬레이션 결과이고, 아래로부터 두 번째의 그래프가 323 K 의 실험치 및 시뮬레이션 결과이고, 가장 위의 그래프가 343 K 의 실험치 및 시뮬레이션 결과이다.
도 21 은 실시예 1 에서의 I-V 순방향 특성 평가 결과 (세미 로그 플롯) 이고, 전류치 측정시의 인가 전압의 분압 관계를 나타낸 도면이다. 도시한 등가 회로와 같이, 쇼트키 계면에 대한 전압 Vdiode 와 금속 산화물 반도체층에 대한 전압 VSCLC 로 분배되는 것을 시뮬레이션 결과로부터 알 수 있었다. 도 21 로부터 다이오드에 인가되는 전압치의 상세를 알 수 있기 때문에, 다이오드의 이상 계수, 쇼트키 장벽 높이의 보다 상세한 값을 구할 수 있었다.
석영 기판 상에, 상기 서술한 소자의 금속 산화물 반도체층과 동일하게, 금속 산화물 반도체층을 성막하고, 성막 후의 어닐을 동일하게 실시하여, 금속 산화물 반도체층이 형성된 석영 기판을 얻었다.
얻어진 실시예 1 에 관한 금속 산화물 반도체층이 형성된 석영 기판 및 후술하는 실시예 2 ∼ 4 에 관한 금속 산화물 반도체층이 형성된 석영 기판에 대하여, UV-VIS 장치 V-370 (니혼 분광 주식회사 제조) 을 이용하여 투과 스펙트럼을 측정하고, 도 22 에 나타내는, 가로축에 hv, 세로축에 (αhv)1/2 를 플롯한 도면을 작성하였다. α 는 흡수 계수이고, h 는 플랑크 정수이고, v 는 입사 광의 진동수이다. 실시예 1 ∼ 4 의 결과를, 각각 「200 ㎚」, 「100 ㎚」, 「500 ㎚」 및 「1000 ㎚」 로서 나타낸다.
그래프 상의 플롯한 곡선을 그리고, 변곡점의 위치에서 접선을 그어 가로축과 접선이 교차하는 점을, 밴드 갭으로 하였다. 결과를 표 1 에 나타낸다.
석영 기판 상에, 상기 서술한 소자의 귀금속 산화물층과 동일하게, 귀금속 산화물층을 성막하여, 귀금속 산화물층이 형성된 석영 기판을 얻었다.
얻어진 귀금속 산화물층이 형성된 석영 기판 및 상기 서술한 금속 산화물 반도체층이 형성된 석영 기판에 대하여, 전자동 수평형 다목적 X 선 회절 (XRD) 장치 SmartLab (주식회사 리가쿠 제조) 을 사용하여, 귀금속 산화물층 및 금속 산화물 반도체층의 결정 구조를 측정하였다. X 선은 Cu-Kα 선 (파장 1.5406 Å, 그라파이트 모노크로메이터로 단색화) 을 사용하였다.
실시예 1 및 후술하는 실시예 2 ∼ 4 에 대하여, 금속 산화물 반도체층이 형성된 석영 기판의 XRD 패턴 (기판 정보를 차분한 결과) 을 도 23 에, 실시예 1 및 후술하는 실시예 2 ∼ 4 에 대하여, 금속 산화물 반도체층이 형성된 석영 기판의 XRD 패턴 (도 23 을 추가로 금속 산화물 반도체층의 막 두께로 규격화한 결과) 을 도 24 에 나타낸다.
도 23 중, 가장 아래의 그래프가 실시예 2 에 대한 XRD 패턴이고, 아래로부터 순서대로, 실시예 1 에 대한 XRD 패턴, 실시예 3 에 대한 XRD 패턴, 가장 위의 그래프가 실시예 4 에 대한 XRD 패턴이다.
도 24 중, 가장 아래의 그래프가 실시예 2 에 대한 XRD 패턴이고, 아래로부터 순서대로, 실시예 1 에 대한 XRD 패턴, 실시예 3 에 대한 XRD 패턴, 가장 위의 그래프가 실시예 4 에 대한 XRD 패턴이다.
귀금속 산화물층 및 금속 산화물 반도체층의 결정 구조의 결과를 표 1 에 나타낸다.
상기 서술한 소자에 대하여, 화학 에칭에 의해, 귀금속 산화물층을 노출시키고, 경사 입사 X 선의 XRD (SmartLab (주식회사 리가쿠 제조)) 를 사용하여, XRD 패턴을 측정하였다. XRD 패턴을 도 25 에 나타낸다. ω 는 샘플 표면에 대한 X 선의 입사 각도이고, θ 는, 샘플 표면에 대한 검출기의 각도이다.
도 25 중, 가장 아래의 그래프는 ω = 0.3°의 XRD 패턴이고, 아래로부터 두번째의 그래프가 ω = 0.4°의 XRD 패턴이고, 가장 위의 그래프가 ω = 0.5°의 XRD 패턴이다. ω = 0.3°의 XRD 패턴은, 샘플에 대하여 X 선을 가장 얕게 입사시킨 측정 결과, 하지의 Pd 로부터의 신호가 중첩하지 않고, 귀금속 산화물층에서만 유래하는 스펙트럼이다.
또한, JCPDS (85-0624) 를 도 26 의 상단에, JCPDS (89-4897) 를 도 26 의 하단에 나타낸다.
이들 결과로부터, 귀금속 산화물은 랜덤 배향의 다결정 PdO 구조를 가지는 PdO 였다고 동정하였다.
상기 서술한 소자에 대하여, 귀금속 산화물층의 계면 거칠기를, 단면 TEM 을 사용하여, 측정하였다. 도 27 에, 실시예 1 의 소자의 단면 TEM 을 나타낸다. 도 27 과 같은 영역을 3 개 지점 촬영하고, 귀금속 산화물층과 금속 산화물 반도체층의 계면의 요철을 트레이스하고, 이 트레이스한 선을 JIS B 0601-2001 에 규격된 제곱 평균 제곱근 거칠기 (RMS) 의 산출 방법에 준거하여, 귀금속 산화물층의 계면의 거칠기를 구하였다. 결과를 표 1 에 나타낸다.
귀금속 산화물층의 귀금속 산화물의 일 함수를, 대기 중 광 전자 분광 장치 AC-3 (리켄 계기 주식회사 제조) 을 사용하여, 측정하였다. 결과를 표 1 에 나타낸다.
금속 산화물 반도체층의 배향을, 투과형 전자 현미경 (TEM) 을 사용하여, 측정하였다. 결과를 표 1 에 나타낸다.
금속 산화물 반도체층의 캐리어 농도, 이동도 및 비저항, 그리고 귀금속 산화물층의 비저항은 이하와 같이 측정하였다.
상기 서술한 귀금속 산화물층이 형성된 석영 기판 및 금속 산화물 반도체층이 형성된 석영 기판에 대하여, 기판을 각각 1 ㎝ 사방으로 커트하고, 4 모서리에 In 전극을 장착하고, 실온에서 홀 효과 측정 장치 Resitest8400 (토요 테크니카 제조) 을 사용하여, 반 데르 포법에 의해, 금속 산화물 반도체층 및 귀금속 산화물층의 비저항 측정을 실시하였다. 또한, 홀 효과 측정으로부터, 금속 산화물 반도체층의 캐리어 농도를 측정하였다. 금속 산화물 반도체층의 비저항치 및 캐리어 농도치를 이용하여, 금속 산화물 반도체층의 이동도를 산출하였다.
상기 서술한 소자에 대하여, B1500 을 사용하여 미분 온 저항 (Ron) 을 평가하였다. 미분 온 저항은 소자에 5 V 까지 인가했을 때의 최소의 미분 저항 (Ron = ΔV/ΔI) 으로 하였다. 결과를 표 1 에 나타낸다.
또한, 0.2 MV/㎝ 의 역바이어스 인가시의 전류 밀도, 및 순방향 바이어스를 0 ∼ 5 V 인가시의 전류 밀도를, B1500 을 사용하여, 평가하였다. 결과를 표 1 에 나타낸다.
순방향 바이어스가 5 V 이하이고, 전류 밀도가 1000 A/㎠ 에 이르는 것을, B1500 을 사용하여 확인하였다.
얻어진 소자의 역방향 전압 인가시의 내압 및 내압의 편차를, B1500 을 사용하여 평가하였다. 결과를 표 1 에 나타낸다.
도 28 은, 실시예 1 및 후술하는 실시예 2 ∼ 4 의 소자 (각각 「200 ㎚」, 「100 ㎚」, 「500 ㎚」 및 「1000 ㎚」 로서 표기) 에 대응하는 내압의 평가 결과이다. 막대 그래프의 높이는 50 점 이상의 소자에 대하여 측정한 평균의 내압치이다. 에러 바는 표준 편차를 나타내고, 녹색의 별표는 최대 내압을 나타낸다. 도 29 는, 도 28 에 대응하는 실제의 절연 파괴 전압치의 히스토그램이고, 도 30 은, 도 29 를 막 두께로 규격화한 내압의 히스토그램이다. 본 결과로부터, 표 1 의 내압, 내압의 편차를 얻었다.
도 29 중, 왼쪽 위가 실시예 2 의 절연 파괴 전압치의 히스토그램이고, 오른쪽 위가 실시예 1 의 절연 파괴 전압치의 히스토그램, 왼쪽 아래가 실시예 3 의 절연 파괴 전압치의 히스토그램, 오른쪽 아래가 실시예 4 의 절연 파괴 전압치의 히스토그램이다.
도 30 중, 왼쪽 위가 실시예 2 의 내압의 히스토그램이고, 오른쪽 위가 실시예 1 의 내압의 히스토그램, 왼쪽 아래가 실시예 3 의 내압의 히스토그램, 오른쪽 아래가 실시예 4 의 내압의 히스토그램이다.
실시예 2 ∼ 47 및 비교예 1 ∼ 14
표 1 ∼ 13 에 나타내는 조건으로 하여, 실시예 1 과 동일하게 하여 소자를 제작하고, 평가하였다. 결과를 표 1 ∼ 13 에 나타낸다.
표 중, InGaO (1 : 1) 은, 금속 산화물 반도체의 금속 원소의 비, In : Ga 가 1 : 1 인 것을 나타낸다.
또한, 표 중, 막 두께가 기재되지 않은 층에 대해서는, 적층하지 않은 것을 나타낸다.
표 중, 금속 산화물 반도체에 대하여, 「Ga2O3/InGaZnO (1 : 1 : 1)」 은, 제 1 금속 산화물 반도체층으로서, Ga2O3 을, 제 2 금속 산화물 반도체층으로서, InGaZnO (1 : 1 : 1) 을 적층 성막한 것을 나타낸다. 금속 산화물 반도체층을 적층 성막한 경우의, 금속 산화물 반도체층의 결정 구조, 배향 캐리어 농도, 이동도, 비저항, 밴드 갭은 기재하지 않는다.
표 중, 지지 기판의 알루미늄은, 전기 저항률 0.01 mΩ·㎝ 미만의 알루미늄 기판 (직경 4 인치) 이고, 폴리실리콘은 전기 저항률 10 mΩ·㎝ 의 폴리실리콘 기판 (직경 4 인치) 이고, 무알칼리 유리는 전기 저항률 ∞ mΩ·㎝ 의 Eagle XG 기판 (직경 4 인치) (코닝사 제조) 이고, 폴리이미드는 전기 저항률 ∞ mΩ·㎝ 의 폴리이미드 기판 (직경 4 인치) 이다.
또한, 금속 산화물 반도체 Ga2O3 의 비유전률은 14 이고, InGaZnO (5 : 3 : 2) 의 비유전률은 19 이고, InGaZnO (5 : 1 : 4) 의 비유전률은 20 이고, InSnZnO (25 : 15 : 60) 의 비유전률은 21 이고, InSnZnO (48.5 : 15 : 36.5) 의 비유전률은 25 이고, InGaO (1 : 1) 의 비유전률은 17 이고, InGaO (93 : 7) 의 비유전률은 12 이다. 모두, 비유전률은 막 두께가 이미 알려진 샘플의 CV 측정의 막 두께 의존성 결과로부터 구한 것이다.
실시예 2 ∼ 47 의 소자에 대하여, 각 층의 막 두께 측정시에, 귀금속 산화물층의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것을 확인하였다.
실시예 5 ∼ 7 의 소자의 I-V 특성 평가 결과 (세미 로그 플롯) 및 단면도를 도 31 에 나타낸다. 실시예 5 ∼ 7 의 소자의 미분 저항-전압 (세미 로그 플롯) 을 도 32 에 나타낸다.
도 31 에서는, 「Ga2O3 200 ㎚」 가 실시예 5 (43.0 V, 2.15 MV/㎝) 를 나타내고, 「Ga2O3/IGZO 50/300 ㎚」 가 실시예 6 (63.0 V, 1.80 MV/㎝) 을 나타내고, 「Ga2O3/IGZO 50/500 ㎚」 가 실시예 7 (97.5 V, 1.77 MV/㎝) 을 나타낸다.
도 32 에서는, 「Ga2O3 200 ㎚」 가 실시예 5 를 나타내고, 「Ga2O3/IGZO 50/300 ㎚」 가 실시예 6 을 나타내고, 「Ga2O3/IGZO 50/500 ㎚」 가 실시예 7 을 나타낸다.
실시예 1, 8, 10 및 22 그리고 비교예 2 ∼ 3 의 소자의 I-V 특성 평가 결과 (세미 로그 플롯) 를 도 33 에 나타낸다.
도 33 중, 「PdO(40)Pd(50)Ti(15)」 가 실시예 1 을 나타내고, 「PdO(15)Pd(50)Ti(15)」 가 실시예 8 을 나타내고, 「PdO(50)Ti(15)」 가 실시예 10 을 나타내고, 「PdO(40)」 이 실시예 22 를 나타내고, 「Ti(15)」 가 비교예 2 를 나타내고, 「Pd(10)Ti(15)」 가 비교예 3 을 나타낸다.
실시예 1 ∼ 7 의 소자의 온 저항과 내압의 관계를 도 34 에 나타낸다. 실시예 6 및 7 의 소자는 단결정 실리콘 리미트를 달성하고 있는 것을 알 수 있었다.
「IGZO 100 ㎚」 가 실시예 2 를 나타내고, 「IGZO 200 ㎚」 가 실시예 1 을 나타내고, 「IGZO 500 ㎚」 가 실시예 3 을 나타내고, 「IGZO 1000 ㎚」 가 실시예 4 를 나타내고, 「Ga2O3 200 ㎚」 가 실시예 5 를 나타내고, 「Ga2O3/IGZO 50/300 ㎚」 가 실시예 6 을 나타내고, 「Ga2O3/IGZO 50/500 ㎚」 가 실시예 7 을 나타낸다.
Figure 112019034926626-pct00006
Figure 112019034926626-pct00007
Figure 112019034926626-pct00008
Figure 112019034926626-pct00009
Figure 112019034926626-pct00010
Figure 112019034926626-pct00011
Figure 112019034926626-pct00012
Figure 112019034926626-pct00013
Figure 112019034926626-pct00014
Figure 112019034926626-pct00015
Figure 112019034926626-pct00016
Figure 112019034926626-pct00017
Figure 112019034926626-pct00018
실시예 48
저항률 1 mΩ·㎝ 의 n 형 Si 기판 (직경 4 인치, P 도프) 을 CS-200 에 장착하고, 분위기를 진공으로 하였다. 또한, 이면에 측정용의 취출 전극으로서 Ti 를 100 ㎚ 성막하고 있다. 성막 조건은, CS-200 을 이용하여, DC 300 W, Ar 분위기에서 0.5 ㎩, 700 초간으로 하였다.
오믹 전극층으로서 Mo 15 ㎚ 를, 성막하였다. 성막 조건은, DC 100 W, Ar 분위기 0.5 ㎩ 로 하였다.
계속해서, 금속 산화물 반도체층으로서, 금속 산화물 반도체 InGaZnO (1 : 1 : 1) 을 200 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 99 ％, H2O 1 ％ 의 혼합 가스 분위기에서 0.5 ㎩, 780 초간으로 하였다.
오믹 전극층부터 금속 산화물 반도체까지의 성막은, CS-200 에 세트한 4 inch 타겟을 사용하여, n 형 Si 기판을 장착하여 진공으로 한 후, 기판을 취출하지 않고 일관 성막하였다.
다음으로 메탈 마스크를 이용하여, 직경 500 ㎛ 의 전극 사이즈로 패터닝되도록, 기판을 장착하여 진공으로 한 후, 기판을 취출하지 않고, 귀금속 산화물층, 귀금속층, 저저항 비금속층을 일관 성막하였다.
귀금속 산화물층으로서 PdO 를 40 ㎚ 성막하였다. 성막 조건은, DC 300 W, O2 분위기에서 0.5 ㎩, 270 초간으로 하였다.
계속해서, 귀금속층으로서 Pd 를 50 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 분위기에서 0.5 ㎩, 60 초간으로 하였다.
저저항 비금속층으로서 Al 을 1000 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 분위기에서 0.5 ㎩, 6000 초간으로 하였다.
성막 후, 이 기판을 취출하고, 전기노에 의해 공기 중 300 ℃ 의 조건으로 1 시간 어닐하여, 소자 (구조물) 를 얻었다.
얻어진 소자에 대하여, 실시예 1 과 동일하게 평가하였다. 결과를 표 14 에 나타낸다.
실시예 49 ∼ 51
표 14 에 나타내는 조건으로 하여, 실시예 48 과 동일하게 하여 소자를 제작하고, 평가하였다. 결과를 표 14 에 나타낸다.
표 중, 막 두께가 기재되지 않은 층에 대해서는, 적층하지 않은 것을 나타낸다.
표 중, 오믹 전극층의 전극 구성에 대하여, 「In/Mo」 는, 제 1 오믹 전극층으로서, Mo 를, 제 2 오믹 전극층으로서, In 을 적층 성막한 것을 나타낸다. 성막 조건은, In 및 Mo 모두 DC 100 W, Ar 분위기 0.5 ㎩ 로 하였다. In 이 상층이 되도록 하고, 금속 산화물 반도체와 접촉하도록 하였다.
표 중, 무알칼리 유리는 전기 저항률 ∞ mΩ·㎝ 의 Eagle XG 기판 (직경 4 인치) (코닝사 제조) 이다.
실시예 48 ∼ 51 의 소자에 대하여, 단면 TEM 에 의한, 각 층의 막 두께 측정시에, 귀금속 산화물층의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것을 확인하였다.
또한, CV 측정에 있어서의 전극의 실효 면적 A (㎠) 는, 소자의 적층면에 대하여 수직 방향으로부터 본 경우에, 귀금속 산화물층, 금속 산화물 반도체층 및 오믹 전극층이 중복되는 부분의 면적을 나타낸다. 직경 500 ㎛ 의 귀금속 산화물층의 면적을 A 라고 하였다.
Figure 112019034926626-pct00019
실시예 52
유리 기판 상 (4 inch Eagle XG 기판) 에 포토마스크를 이용하여 소자를 제작하였다. 실시예 1 과 각 층의 성막 조건은 동일하다.
먼저, 유리 기판의 일면에, 저저항 비금속층으로서 Mo 를, 귀금속층으로서 Pd 를, 각각 150 ㎚ 및 50 ㎚ 스퍼터링하였다. 다음으로, 포토마스크 1 을 이용하여, Mo/Pd 의 적층막을 패터닝하였다. 포토레지스트에는, AZ1500 (AZ 일렉트로닉 머테리얼즈사 제조) 을 이용하여, 포토마스크 1 을 개재하여 노광 후, 테트라메틸암모늄하이드록시드 (TMAH) 로 현상을 실시하고, AURUM-302 (칸토 화학 제조) 로 Pd 를 제 1 패터닝하고, Mo 가 노출된 시점에서, PAN (인산-아세트산-질산의 혼산) 에천트로 Mo 를 제 2 패터닝을 하여, 하층 전극을 형성하였다.
계속해서, 이미지 리버설 레지스트 AZ5214 (AZ 일렉트로닉 머테리얼즈사 제조) 및 포토마스크 2 를 이용하여, 귀금속 산화물층으로서 PdO 를, 금속 산화물 반도체층으로서 InGaZnO (1 : 1 : 1) 을 리프트 오프 프로세스로 패터닝하였다. AZ5214 를, 포토마스크 2 를 개재하여 노광하고, 반전 베이크 공정 후에 전체면 노광하고, TMAH 로 현상하였다. 패터닝된 레지스트가 형성된 기판에 대하여, PdO 40 ㎚ 및 InGaZnO (1 : 1 : 1) 200 ㎚ 를 일관하여 성막하였다. 그 후, 아세톤 중에서 리프트 오프함으로써, 귀금속 산화물층으로서 PdO 를, 금속 산화물 반도체층으로서 InGaZnO (1 : 1 : 1) 을 패터닝하였다.
다음으로 층간 절연막을 열 경화 비감광성 폴리이미드 및 포토마스크 3 을 이용하여 패터닝하였다.
먼저, 열 경화 비감광성 폴리이미드 용액을 스핀 코터로 기판 일면에 8 ㎛ 정도 도포하고, 계속해서 AZ5214 및 포토마스크 3 을 이용하여 패터닝하였다. AZ5214 를, 포토마스크 3 을 개재하여 노광하고, 반전 베이크 공정 후에 전체면 노광하고, TMAH 로 현상하였다. 계속해서, TMAH 로 열 경화 비감광성 폴리이미드를 에칭하여, 패터닝하였다. 패터닝 후, 열 경화 비감광성 폴리이미드를 200 ℃ 1 시간, 대기 중에서 가열하여 경화시켰다.
계속해서, 이미지 리버설 레지스트 AZ5214 및 포토마스크 4 를 이용하여, 오믹 전극층을 리프트 오프 프로세스로 패터닝하였다. AZ5214 를, 포토마스크 4 를 개재하여 노광하고, 반전 베이크 공정 후에 전체면 노광하고, TMAH 로 현상하였다. 패터닝된 레지스트가 형성된 기판에 대하여, 제 1 오믹 전극층으로서 Mo 150 ㎚ 를, 제 2 오믹 전극층으로서 Au 500 ㎚ 를 일관하여 성막하였다. 그 후, 아세톤 중에서 리프트 오프함으로써, 오믹 전극층을 패터닝하였다.
도 10a 및 10b 에 나타내는 구조의 소자를 얻었다. 평가는 실시예 1 과 동일하게 실시하였다. 결과를 표 15 에 나타낸다.
실시예 53
실시예 52 에서 사용한 포토마스크 1 ∼ 4 와는 상이한 패턴의 포토마스크 5 ∼ 8 을 사용한 것 이외에는, 실시예 52 와 동일하게 소자를 제작하여, 도 10c 및 10d 에 나타내는 구조의 소자를 얻었다. 평가는 실시예 1 과 동일하게 실시하였다. 결과를 표 15 에 나타낸다.
실시예 54
실시예 52 에서 사용한 포토마스크 1 ∼ 4 와는 상이한 패턴의 포토마스크 9 ∼ 12 를 사용한 것 이외에는, 실시예 52 와 동일하게 소자를 제작하여, 도 10e 및 10f 에 나타내는 구조의 소자를 얻었다. 평가는 실시예 1 과 동일하게 실시하였다. 결과를 표 15 에 나타낸다.
실시예 52 ∼ 54 의 소자에 대하여, 각 층의 막 두께 측정시에, 귀금속 산화물층의 평균 결정 입경이, 귀금속 산화물층의 막 두께 이하인 것을 확인하였다.
Figure 112020075896528-pct00060
본 발명의 구조물은, 반도체 소자 등에 이용할 수 있다. 본 발명의 반도체 소자는, 전자 회로, 전기 기기, 전자 기기, 차량, 동력 기관 등에 이용할 수 있다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 가지 상세하게 설명했지만, 당업자는, 본 발명의 신규의 교시 및 효과로부터 실질적으로 멀어지지 않고, 이들 예시인 실시형태 및/또는 실시예에 많은 변경을 가하는 것이 용이하다. 따라서, 이들 많은 변경은 본 발명의 범위에 포함된다.
본원의 파리 우선의 기초가 되는 일본 출원 명세서의 내용을 모두 여기에 원용한다.

Claims (35)

  1. 금속 산화물 반도체층과,
    귀금속 산화물층을 포함하고,
    상기 금속 산화물 반도체층 및 상기 귀금속 산화물층은 인접하고,
    상기 귀금속 산화물층의 막 두께가 15 ~ 100 ㎚ 이고,
    상기 금속 산화물 반도체층의 막 두께는 50 ∼ 1000 ㎚ 이고,
    상기 금속 산화물 반도체층이, 아모르퍼스 또는 다결정인 구조물.
  2. 제 1 항에 있어서,
    공핍 영역을 갖는 구조물.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층이 다결정 구조를 포함하는 구조물.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층과 인접하여, 상기 금속 산화물 반도체층과 반대의 측에, 추가로, 귀금속층을 포함하는 구조물.
  5. 제 4 항에 있어서,
    상기 귀금속층과 인접하여, 상기 귀금속 산화물층의 반대의 측에, 추가로, 저저항 비금속층을 포함하는 구조물.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 귀금속 산화물이, 산화팔라듐, 산화루테늄, 산화백금, 산화이리듐, 산화은, 산화레늄, 산화오스뮴, 산화로듐, 산화니켈 및 산화금으로 이루어지는 군에서 선택되는 1 이상인 구조물.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 귀금속 산화물이, PdO 구조의 PdO, 루틸 구조의 RuO2, α-PtO2 구조의 PtO2, 루틸 구조의 IrO2, Cu2O 구조의 Ag2O, 스쿠테루다이트 구조의 ReO3, 루틸 구조의 OsO2, 커런덤 구조의 Rh2O3, NiO 구조의 NiO, 및 Au2O3 구조의 Au2O3 으로 이루어지는 군에서 선택되는 1 이상인 구조물.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 귀금속 산화물의 평균 결정 입경이, 상기 귀금속 산화물층의 막 두께 이하인 구조물.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 계면 거칠기가 5 ㎚ 이하인 구조물.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물 반도체층과 상기 귀금속 산화물층의 쇼트키 계면의 탄소 농도가 2 × 1019 ㎝-3 이하인 구조물.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 저항률이 1 × 10-2 Ω·㎝ 이하인 구조물.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의 귀금속 산화물의 일 함수가 4.8 eV 이상인 구조물.
  13. 제 1 항에 있어서,
    상기 금속 산화물 반도체층의 금속 산화물의 금속 원소는, 하기 식 (A-2) ∼ (C-2) 의 원자비를 만족하는 구조물.
    0.1 ≤ x/(x ＋ y ＋ z) ≤ 0.5 (A-2)
    0.1 ≤ y/(x ＋ y ＋ z) ≤ 0.5 (B-2)
    0.03 ≤ z/(x ＋ y ＋ z) ≤ 0.5 (C-2)
    (식 중, x 는 In, Sn, Ge 및 Ti 로 이루어지는 군에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
    y 는 Zn, Y, Sm, Ce 및 Nd 로 이루어지는 군에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
    z 는 Ga 의 원자수를 나타낸다.)
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물 반도체층의 금속 산화물이, In, Sn, Cd, Zn, Ga 및 Ge 로 이루어지는 군에서 선택되는 1 이상의 금속 원소의 산화물인 구조물.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물 반도체층에 있어서의 Ga 또는 In 의 함유율이, 상기 금속 산화물 반도체층의 전체 금속 원소에 대하여, 45 원자％ 이상인 구조물.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물 반도체층이 랜덤 배향인 구조물.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층과, 상기 금속 산화물 반도체층의, 쇼트키 장벽 높이가 0.7 eV 이상인 구조물.
  18. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속 산화물층의, 상기 금속 산화물 반도체층과 반대의 측에, 추가로, 기판을 포함하는 구조물.
  19. 제 1 항 또는 제 2 항에 있어서,
    추가로, 오믹 전극층을 갖고, 상기 오믹 전극층과 상기 귀금속 산화물층이 접촉하지 않는 구조물.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물 반도체층이, 1 층 또는 2 층 이상이고, 2 층 이상인 경우에는, 어느 1 층이 귀금속 산화물층에 인접하는 구조물.
  21. 제 1 항 또는 제 2 항에 있어서,
    역방향 전압 인가시의 내압이 0.5 MV/㎝ 이상인 구조물.
  22. 제 1 항 또는 제 2 항에 있어서,
    0.2 MV/㎝ 의 역바이어스 인가시에 전류 밀도가 1 × 10-6 A/㎠ 이하인 구조물.
  23. 제 1 항 또는 제 2 항에 있어서,
    순방향 바이어스 인가시의 다이오드 이상 계수가 1.5 이하인 구조물.
  24. 제 1 항 또는 제 2 항에 있어서,
    순방향 바이어스가 5 V 이하이고, 전류 밀도가 1000 A/㎠ 에 이르는 구조물.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제 1 항 또는 제 2 항에 기재된 구조물을 사용한 반도체 소자.
  30. 제 29 항에 있어서,
    파워 반도체 소자, 다이오드 소자, 쇼트키 배리어 다이오드 소자, 정전기 방전 보호 다이오드, 과도 전압 보호 다이오드, 발광 다이오드, 금속 반도체 전계 효과 트랜지스터, 접합형 전계 효과 트랜지스터, 금속 산화막 반도체 전계 효과 트랜지스터, 쇼트키 소스/드레인 금속 산화막 반도체 전계 효과 트랜지스터, 애벌란시 증배형 광전 변환 소자, 고체 촬상 소자, 태양 전지 소자, 광 센서 소자, 터치 센서 소자, 표시 소자, 또는 저항 변화 메모리인 반도체 소자.
  31. 제 29 항에 기재된 반도체 소자를 사용한 전자 회로.
  32. 제 31 항에 기재된 전자 회로를 사용한 전기 기기.
  33. 제 31 항에 기재된 전자 회로를 사용한 전자 기기.
  34. 제 31 항에 기재된 전자 회로를 사용한 차량.
  35. 제 31 항에 기재된 전자 회로를 사용한 동력 기관.
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