CN111668315B - 氧化物半导体基板及肖特基势垒二极管元件 - Google Patents

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Abstract

本发明提供一种肖特基势垒二极管元件，其具有硅(Si)基板、氧化物半导体层、及肖特基电极层，且上述氧化物半导体层包含具有3.0eV以上且5.6eV以下的带隙的多晶和/或非晶质的氧化物半导体。

Description

氧化物半导体基板及肖特基势垒二极管元件
本申请是申请日为2014年8月8日、申请号为201480045490.5、发明名称为“氧化物半导体基板及肖特基势垒二极管元件”的申请的分案申请。
技术领域
本发明涉及一种肖特基势垒二极管元件、以及包含其的电路、电气设备、电子设备及车辆。另外，本发明涉及一种结构体、包含该结构体的氧化物半导体基板、包含该氧化物半导体基板的功率半导体元件、二极管元件及肖特基势垒二极管元件、以及包含这些元件的电路、电气设备、电子设备、车辆。
背景技术
肖特基势垒二极管是利用形成于金属与半导体的接合面的势垒而具有整流作用的二极管。作为半导体，最常使用Si(例如专利文献1)。另外，作为带隙大于Si的化合物半导体，使用GaAs或最近的SiC(例如专利文献2及3)。
Si系的肖特基二极管用于高速开关元件或数GHz频带内的发送/接收用混频器、或者频率转换元件等。GaAs系的肖特基二极管可实现进一步高速的开关元件，用于微波用的转换器或混频器等。SiC能有效利用带隙的宽度，因而期待在更高压的电动汽车、铁道、输电等中的应用。
使用Si的肖特基势垒二极管成本较低，被广泛地使用，但由于带隙较小为1.1eV，因此为了具有耐压性，必须增大元件的尺寸。GaAs的带隙为1.4eV，优于Si，但难以在Si基板上外延生长，难以获得错位少的结晶。SiC由于带隙较宽为3.3eV，因此绝缘破坏电场也高，是性能最可期待的材料，但由于经过基板制作、外延生长以及高热的工艺，因此在量产性、成本方面存在问题。
现有技术文献
专利文献
专利文献1：日本专利特开2009-164237号公报
专利文献2：日本专利特开平5-36975号公报
专利文献3：日本专利特开平8-97441号公报
发明内容
本发明鉴于上述课题而研发，其目的在于提供一种利用廉价且量产性优异的方法在Si基板上形成带隙宽的化合物半导体而具有优异的电流-电压特性的肖特基势垒二极管元件。
另外，本发明的目的在于提供一种适合肖特基势垒二极管元件、二极管元件、功率半导体元件的氧化物半导体基板。
根据本发明，提供以下的肖特基势垒二极管元件等。
1.一种肖特基势垒二极管元件，其具有硅(Si)基板、氧化物半导体层、及肖特基电极层，且所述氧化物半导体层包含具有3.0eV以上且5.6eV以下的带隙的多晶和/或非晶质的氧化物半导体。
2.如1所述的肖特基势垒二极管元件，其中，所述氧化物半导体包含选自In、Ti、Zn、Ga及Sn中的1种以上。
3.如1或2所述的肖特基势垒二极管元件，其中，所述氧化物半导体层包含铟(In)作为主成分。
4.如1～3中任一项所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，铟的含量相对于全部金属元素的含量的原子组成百分率([In]/([In]+[In以外的全部金属元素])×100)为30～100原子％。
5.如1～4中任一项所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述氧化物半导体层，在所述氧化物半导体层上形成有所述肖特基电极层。
6.如1～4中任一项所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述肖特基电极层，在所述肖特基电极层上形成有所述氧化物半导体层。
7.如2～6中任一项的肖特基势垒二极管元件，其中，所述氧化物半导体层还包含选自Al、Si、Zn、Ga、Hf、Zr、Ce、Sm、及Sn中的1种以上的元素。
8.如1～7中任一项所述的肖特基势垒二极管元件，其中，所述氧化物半导体层在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
9.如1～8中任一项所述的肖特基势垒二极管元件，其以所述氧化物半导体层的端部不露出的方式被绝缘膜被覆。
10.一种电路，其包含1～9中任一项所述的肖特基势垒二极管元件。
11.一种电气设备，其包含1～9中任一项所述的肖特基势垒二极管元件。
12.一种电子设备，其包含1～9中任一项所述的肖特基势垒二极管元件。
13.一种车辆，其包含1～9中任一项所述的肖特基势垒二极管元件。
14.一种结构体，其包含氧化物半导体层与金属薄膜，所述氧化物半导体层包含具有3.0eV以上且5.6eV以下的带隙的多晶和/或非晶质的氧化物半导体，且该结构体包含所述氧化物半导体层与所述金属薄膜发生电接触的区域。
15.如14的结构体，其中，所述氧化物半导体以In为主成分。
16.如14或15的结构体，其中，所述金属薄膜的功函数为4.7eV以上。
17.如14～16中任一项所述的结构体，其中，所述氧化物半导体为结晶质，且在所述氧化物半导体中，以全部金属元素中3原子％以上且30原子％以下的比例包含选自Al、Si、Ce、Ga、Hf、Zr及Sm中的至少1种元素。
18.如14～17中任一项的结构体，其中，所述氧化物半导体在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
19.如14～18中任一项的结构体，其中，所述氧化物半导体层的膜厚为50nm～20μm。
20.一种氧化物半导体基板，其是14～19中任一项所述的结构体层叠于导电性基板上而成的。
21.如20的氧化物半导体基板，其中，所述导电性基板由选自单晶硅、多晶硅及微晶硅中的1种以上构成。
22.一种氧化物半导体基板，其是14～19中任一项所述的结构体层叠于电气绝缘性基板上而成的。
23.一种功率半导体元件，其使用了20～22中任一项的氧化物半导体基板。
24.一种二极管元件，其使用了20～22中任一项的氧化物半导体基板。
25.一种肖特基势垒二极管元件，其使用了20～22中任一项的氧化物半导体基板。
26.如25所述的肖特基势垒二极管元件，其将所述金属薄膜作为肖特基电极层。
27.一种电路，其包含23所述的功率半导体元件、24所述的二极管元件、或者25或26所述的肖特基势垒二极管元件。
28.一种电气设备，其包含27所述的电路。
29.一种电子设备，其包含27所述的电路。
30.一种车辆，其包含27所述的电路。
根据本发明，可提供一种利用廉价且量产性优异的方法在Si基板上形成带隙较宽的化合物半导体而具有优异的电流-电压特性的肖特基势垒二极管元件。
另外，根据本发明，可提供一种适合肖特基势垒二极管元件、二极管元件、功率半导体元件的氧化物半导体基板。
附图说明
图1是示意性地表示本发明的肖特基势垒二极管元件的一个实施方式的剖面图。
图2是示意性地表示本发明的肖特基势垒二极管元件的一个实施方式的剖面图。
图3是示意性地表示本发明的肖特基势垒二极管元件的一个实施方式的剖面图。
具体实施方式
1.肖特基势垒二极管元件
本发明的肖特基势垒二极管元件具有硅(Si)基板、氧化物半导体层、及肖特基电极层，上述氧化物半导体层包含具有3.0eV以上且5.6eV以下的带隙的多晶和/或非晶质的氧化物半导体。通过使用带隙宽的多晶和/或非晶质的氧化物半导体，可提供一种具有优异的电流-电压特性、特别是具有高的绝缘破坏电场的肖特基势垒二极管元件。
另外，通过使用带隙宽的材料，可使用多晶和/或非晶质的材料而非在晶体成长等制造上花费成本的单晶。
氧化物半导体层所含的氧化物半导体的带隙优选为3.1eV以上且5.4eV以下。通过使用该范围内的氧化物半导体，可提供一种具有优异的电流-电压特性、特别是具有高的绝缘破坏电场的肖特基势垒二极管元件。
作为具有3.0eV以上且5.6eV以下的带隙的氧化物半导体，可列举包含选自In、Ti、Zn、Ga及Sn中的1种以上的氧化物，例如可列举In2O3、TiO2、ZnO、Ga2O3、SnO等。
氧化物半导体层所含的氧化物半导体优选为选自In2O3、TiO2、ZnO、Ga2O3及SnO中的1种以上，例如也包含Ti、Zn、Ga或Sn固溶于In2O3中而成的氧化物半导体，In与Ti、Zn、Ga或Sn的复合氧化物、及以特定的原子比含有这些元素的非晶质氧化物。另外，氧化物半导体也可适当地掺杂杂质而调整导电性。例如从形成氧化物半导体层时使用的溅射靶的性能(烧结密度、抗折强度等)的观点出发，氧化物半导体优选为以In2O3为主成分。
这些氧化物半导体为多晶、或非晶质，或也可混合存在多晶与非晶质。
带隙可利用以下方法计算。即，首先，在玻璃等透明基材上以300nm的膜厚溅射成膜氧化物半导体薄膜，并使用UV-VIS测定装置(例如岛津制作所制造的UV-3100)对250nm～1000nm的范围的透射率进行测定。然后，针对所获得的透射率，在x轴对hV[eV]进行绘图，在y轴对(αhν)1/2[(eV1/2)(cm-1/2)]进行绘图(Tauc绘图)。
此处，h为普朗克常数[J·s]，ν为振动数[s-1]，α为吸光系数[cm-1]，接着，将直线部分外沿至x轴，求出交点，由此获得氧化物半导体薄膜的带隙。
需要说明的是，在着色基板上、二极管元件基板中存在氧化物薄膜时，可通过使膜面露出之后，对反射率的光谱进行评价而同样地计算。
氧化物半导体层优选包含铟(In)作为主成分。
本发明中，所谓“氧化物半导体层包含铟(In)作为主成分”，是指在氧化物半导体层中，铟的含量相对于全部金属元素的含量的原子组成百分率([In]/([In]+[In以外的全部金属元素])×100)为30～100原子％。通过使用带隙宽的氧化铟系的材料，可提供一种具有优异的电流-电压特性、特别是具有较高的绝缘破坏电场的肖特基势垒二极管元件。
氧化物半导体层中的铟的含有比例例如可通过变更溅射靶中的铟的含有比例而进行调整。其他元素也相同。
氧化物半导体层中所含的铟优选相对于氧化物半导体层中的全部金属元素为30原子％以上。由此，可兼顾高的耐压性能与导电性。
氧化物半导体层的元素的组成比可通过二级离子质谱分析(SIMS)进行定量分析而求出。具体而言，通过研磨等方法使半导体层的剖面露出之后，使用浓度已知的标准试样，通过标准曲线法进行定量。
需要说明的是，在利用溅射法成膜时，氧化物半导体层的元素组成比与溅射靶的元素组成比大体相同。
溅射靶的元素组成比通过电感耦合等离子发光分光分析装置(ICP-AES)进行定量分析而求出。具体而言，对通过酸处理使溅射靶溶解的溶液试样使用浓度已知的标准试样，通过标准曲线法进行定量。然后，将所获得的溶液中的浓度换算为靶中的原子％，由此获得靶的元素组成比。
另外，氧化物半导体层也可还包含选自Al、Si、Zn、Ga、Hf、Zr、Ce、Sm、及Sn中的1种以上的元素。即，氧化物半导体层包含氧化铟(In2O3)、及任选的这些添加元素的氧化物。添加元素的氧化物并无特别限定。
添加元素优选为选自Al、Si、Zn、Ga、Hf、Ce、Sm、及Sn中的1种以上的元素。
氧化物半导体层并非必须为单晶，可为非晶质，也可为多晶。
但是，为显示良好的二极管特性，氧化物半导体层在室温(298K)下的载流子浓度优选为1×1014cm-3以上且1×1017cm-3以下。当载流子浓度低于1×1014cm-3时，有导通电阻变得过高，在工作时引起发热的可能，因此不优选。当载流子浓度超过1×1017cm-3时，有电阻变得过低，逆向偏压时的漏电流上升的可能。
载流子浓度更优选为1×1015cm-3以上且5×1016cm-3以下。
载流子浓度利用实施例中记载的方法进行测定。
若用作结晶半导体，则铟以外的元素的优选的添加浓度与用作非晶质半导体时不同。在结晶半导体的情况下，相对于氧化铟的结晶，Al、Si、Ga、Hf、Zr、Ce、Sm为包含In的全部金属元素中的3原子％以上且30原子％以下，Zn为包含In的全部金属元素中的5原子％以上且40原子％以下。另外，为了降低靶的电阻，Sn是有效的，Sn优选为包含In的全部金属元素中的500ppm以上且3原子％以下。由于Sn对结晶氧化铟发挥作为供体的作用，因此优选为不超过3原子％。
另外，非晶质半导体的情况下，作为现有公知的组成，可使用IGZO111、ITZO、IZZrO、IZAlO等3成分系、或IGO、IZO、ITO等2成分系。需要说明的是，优选为将此时的In的浓度设为低于90％，将退火温度抑制在300℃以下。
这时也优选以使载流子浓度成为1×1014cm-3以上且1×1017cm-3的范围的方式，在氧化气氛下进行退火而进行调整。
硅(Si)基板可使用n型硅基板与p型硅基板中的任一者。另外，该硅基板可使用单晶硅基板、多晶硅基板、微晶硅基板等现有公知的表面平滑性优异的基板。
需要说明的是，多晶的一个形态为微晶。多晶为单晶的集合体，存在明确的晶界，常常对电学特性造成影响。其中，微晶的粒径的尺寸为亚微米以下，不存在明显的晶界。因此，有由晶界散射所导致的电学特性的不均少的优点。
肖特基电极层优选为使用功函数为4.7eV以上的材料。具体而言，使用Ru、Au、Pd、Ni、Ir、Pt、或它们的合金。若功函数低于4.7eV，则有肖特基势垒的高度变低，逆向偏压时的漏电变大的情况。
另一方面，用于欧姆电极层的金属的功函数也根据硅晶片的杂质浓度而不同，优选为4.1eV左右，若还考虑密接性，则优选为Ti或Mo。
功函数的测定可通过下述方法进行。
在本发明的肖特基势垒二极管元件的一个实施方式中，在硅基板上形成氧化物半导体层，在氧化物半导体层上形成肖特基电极层。
在使用n型硅晶片时，在基板的正面侧层叠氧化物半导体层，进一步于其上配置形成肖特基的电极层(Pt、Au、Pd、Ni等)。在基板的背面侧层叠Ti等与n型硅形成欧姆结的电极层。另外，为了确保导通，背面侧优选隔着Ni层叠Au等良导体。需要说明的是，Ni有防止Au的扩散的效果。
另外，在本发明的肖特基势垒二极管元件的另一个实施方式中，在硅基板上形成肖特基电极层，在肖特基电极层上形成氧化物半导体层。
在使用p型硅晶片的情况下，在基板的正面侧首先层叠Pt、Au、Pd、Ni等的肖特基电极层，在其上通过溅射法形成氧化物半导体层。此时，肖特基势垒也形成于Pt、Au、Pd、Ni等金属与氧化物半导体层的界面。另外，若在形成氧化物半导体层之前，利用氧等离子或UV臭氧等对肖特基电极层表面进行氧化处理，则可获得更良好的二极管元件特性。
进而，在氧化物半导体层上层叠Ti等与氧化物半导体形成欧姆结的金属。此时，也与上述相同，可以隔着Ni进一步层叠Au等良导体。另一方面，在p型硅晶片的背面侧层叠用来辅助导通的密接性优异的电极。
需要说明的是，也可在本发明的肖特基势垒二极管元件中设置现有公知的保护环结构。保护环层叠于氧化物半导体层与肖特基电极层之间，有提高耐电压的效果。由于电场集中于氧化物半导体层的端部(边缘部分)，变得容易产生绝缘破坏，因此若以覆盖该端部的方式层叠SiO2等绝缘膜，则可进一步提高耐电压(绝缘破坏电压)。
本发明的肖特基势垒二极管元件优选以氧化物半导体层的端部不露出的方式被绝缘膜被覆。
构成本发明的肖特基势垒二极管元件的氧化物半导体层、肖特基电极层、欧姆电极层等例如可如实施例所记载，通过作为廉价且量产性优异的方法的现有公知的溅射成膜法等来形成。
氧化物半导体层的膜厚与下述的本发明的结构体中的氧化物半导体层相同。
另外，形成肖特基电极的电极层与氧化物半导体层的界面可在肖特基电极溅射工序中导入氧气而进行反应性溅射，层叠10nm以下的薄氧化膜。
形成氧化物半导体层之后，可供至退火处理，使氧化物半导体结晶化。通过使氧化物半导体结晶化，可降低导通电阻。退火处理的条件并无特别限定，例如只要在形成氧化物半导体层之后，在空气中，以300℃进行2小时处理而使氧化状态稳定化，接下来在形成电极层之后，在空气中，以200℃进行1小时处理即可。氧化物半导体的结晶化可通过X射线衍射(XRD)测定来确认。
本发明的肖特基势垒二极管元件具有高的绝缘破坏电场。本发明的肖特基势垒二极管元件的绝缘破坏电场优选为0.5MV/cm以上，更优选为0.7MV/cm以上。由此，由于可将二极管元件设计为较薄，因此可缩小元件，也有利于散热对策。
本发明的肖特基势垒二极管元件的n值优选为2以下，更优选为1.5以下。由此，导通电阻变小，可抑制发热。
绝缘破坏电场、n值通过实施例中记载的方法进行测定并算出。
本发明的肖特基势垒二极管元件可分别适合地用于电路、电气设备、电子设备、车辆、电动车辆。
2.结构体及氧化物半导体基板
本发明的结构体包含氧化物半导体层与金属薄膜，包含氧化物半导体层与金属薄膜发生电接触的区域。氧化物半导体层包含具有3.0eV以上且5.6eV以下的带隙的多晶和/或非晶质的氧化物半导体。
所谓“氧化物半导体层与金属薄膜发生电接触”，是指通过金属薄膜与氧化物半导体层形成结，能够按照两者的费米能量一致的方式使电子自由地从氧化物半导体扩散至金属薄膜的这种接触状态。另外，所谓该“发生电接触的区域”，具体而言，可列举不隔着绝缘膜等而直接接合的区域。
金属薄膜优选功函数为4.7eV以上。
所谓功函数为4.7eV以上的金属薄膜，可列举Au、Cr、Cu、Fe、Ir、Mo、Nb、Ni、Pd、Pt、Re、Ru、W等金属或In2O3、ITO、IZO等金属氧化物等。需要说明的是，在获得明确的整流特性上，使用功函数更大、载流子浓度高的金属是有利的。功函数的更优选的范围为4.8eV以上，进一步优选为5.0eV以上。上限值并无特别限定，优选为5.6eV以下。
使用金属氧化物作为金属薄膜时，优选载流子浓度为1020cm-3以上。若载流子浓度少于此，则在与以In为主成分的氧化物半导体层叠的情况下，空乏层的扩展变大，成为内阻的原因，容易对高速开关特性不利。因此，在与以In为主成分的氧化物半导体层叠时，更优选的金属薄膜的材料为Au、Ir、Ni、Pd或W。
另外，为了提高加工性，这些材料也可以不降低功函数的程度添加微量的金属。例如，若金属薄膜的材料为Au，则可使用添加有Ag与Cu的合金，若为Pd，则可使用添加有Ag与Cu的合金等。
功函数的测定使用光电子分光装置(例如理研计器公司制造的AC-3)进行测定。另外，功函数会因酸、碱等的表面处理、或UV清洗等发生变化，但本发明中记载的功函数是指在成膜后不进行处理而直接测定的值。
上述氧化物半导体优选以In为主成分。所谓“以In为主成分”，如上述的本发明的肖特基势垒二极管元件中所说明。另外，关于带隙，也与上述的肖特基势垒二极管元件相同。
上述氧化物半导体为多晶、或非晶质，或也可混合存在多晶与非晶质，优选为结晶质。
另外，优选在氧化物半导体中包含选自Al、Si、Ce、Ga、Hf、Zr及Sm中的至少1种元素，作为其含量，优选为氧化物半导体的全部金属元素中的3原子％以上且30原子％以下。
上述氧化物半导体优选室温(298K)下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。载流子浓度更优选为1×1015cm-3以上且5×1016cm-3以下。
在载流子浓度低于1×1014cm-3的情况下，在作为二极管元件使用的情况下，有导通电阻变得过高，工作时引起发热的可能，因此不优选。在载流子浓度超过1×1017cm-3的情况下，有电阻变得过低，逆向偏压时的漏电流上升的可能。
关于薄膜形成技术，可利用：热CVD法、CAT-CVD法、光CVD法、雾化CVD法、MO-CVD、等离子CVD等CVD法，MBE、ALD等控制原子水平的成膜法，离子电镀、离子束溅射、磁控溅射等PVD法，刮刀法、注塑法、挤出法、热加压法、溶胶凝胶法、气溶胶沉积法等现有公知的使用陶瓷工序的方法，涂布法、旋转涂布法、印刷法、喷雾法、电镀法、镀敷法、胶束电解法等湿式法等。
本发明的结构体的绝缘破坏电场为0.5～3MV/cm，与现有的硅系二极管相比具有非常优异的性能。所要求的耐压根据用途与目的而不同，在60V耐压时必须为0.2μm～1.2μm，在600V耐压时必须为2μm～12μm。特别是在必需2μm以上的膜厚的情况下，使用CVD法或湿式法较PVD法于生产工序上更有利。
氧化物半导体的优选的膜厚为50nm以上且20μm以下。若膜厚低于50nm，则耐压成为10V左右，作为多数用途的绝缘破坏电压而言是不充分的。若膜厚超过20μm，则耐压可实现5000V，然而导通电阻变高，开关时产生发热的问题。膜厚的更优选的范围为200nm以上且12μm以下。
另外，它们的膜厚可利用SURFCORDER或DEKTAK等触针式轮廓仪、或TEM、SEM等电子显微镜进行测定。
本发明的结构体可层叠于导电性基板上或电绝缘性基板上而适宜地用作氧化物半导体基板。
本发明的氧化物半导体基板具有整流特性，可适宜地用于制造肖特基势垒二极管元件、功率半导体元件、二极管元件，即，是有用的中间体。
用作肖特基势垒二极管元件的情况下，本发明的结构体的上述金属薄膜发挥作为肖特基电极层的作用，与金属薄膜发生电接触的氧化物半导体层发挥作为氧化物半导体层的作用。
在本发明的氧化物半导体基板中，可将结构体层叠于导电性、电绝缘性中的任意基板上，使用导电性的基板的结构体就散热的方面而言优异。
作为导电性基板，可使用单晶硅基板、多晶硅基板、微晶硅基板等现有公知的表面平滑性优异的基板。
需要说明的是，多晶的一个形态为微晶。多晶为单晶的集合体，存在明确的晶界，常常对电学特性造成影响。其中，微晶的粒径的尺寸为亚微米以下，不存在明显的晶界。因此，有由晶界散射所导致的电学特性的不均少的优点。
对本发明的氧化物半导体基板所要求的特性为表面平滑性，特别是在纵向使用的情况下导电性也是必须的。可廉价地实现该条件的基板为硅基板，但并非必不可或缺，也可使用Cu、Al、Mo、W、Ni、Cr、Fe、Nd、Au、Ag、Nd、Pd等金属及它们的合金。特别是若使用导热性高的金属材料，则也可期待散热的效果，而且也可根据需要制成散热片结构。另外，也可使用GaAs、InP等化合物单晶晶片、Al2O3、ZnO、MgO、SrTiO3、YSZ、铝酸镧、Y3Al5O12、NdGaO3、蓝宝石、AlN、GaN、SiC、无碱玻璃、钠钙玻璃等各种氧化物、氮化物、碳化物等的基板。需要说明的是，在横向使用的情况下，基板也可为绝缘性。
需要说明的是，所谓纵向，是指于相对于氧化物半导体的膜面为垂直的方向通电，所谓横向，是指于相对于氧化物半导体的膜面为水平的方向通电。
作为电绝缘性的基板，除玻璃以外，可使用聚碳酸酯、聚芳酯、聚对苯二甲酸乙二酯、聚醚砜、聚酰亚胺、酚树脂等树脂基板。由于本发明的结构体无需高温工艺，因此可将用来驱动液晶显示器或有机EL等显示器的电路的电源部等与显示器搭载于同一基板上。
本发明的氧化物半导体基板可分别优选地用于功率半导体元件、二极管元件、肖特基势垒二极管元件，包含该功率半导体元件、二极管元件、肖特基势垒二极管元件中的1种以上的电路可分别优选地用于电气设备、电子设备、电动车辆。
本发明提供一种优选作为构成功率半导体元件、具体而言构成二极管元件或IGBT(Insulated Gate Bipolar Transistor，绝缘闸双极性晶体管)元件、MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效晶体管)的构件的层叠体。特别是关于二极管元件，可优选地提供肖特基势垒二极管元件或PN二极管元件、PIN二极管元件。
此处，关于二极管的种类，通过应用于电源电路所使用的整流二极管、或PWM方式的反相器电路所使用的快速恢复二极管等，可抑制发热，减少耗电。特别是反相器电路要求工作频率高，开关切换时的恢复时间少。在这一点上，若与现有的快速恢复二极管相比，则膜厚较小而且为单极，可充分地减少恢复时间。因此，工作频率越高，越可发挥本发明的二极管的特征。
例如，车辆用的反相器电路以往使用GTO(GateTurn-Offthyristor)。GTO适合大功率的开关，频率为500Hz左右，发动时的噪音成为问题。因此，最近的车辆或EV搭载IGBT的例增加。IGBT的开关速度可提高至数10kHz，可抑制噪音，并且也可将周边的构件小型化。
IGBT的开关损耗原理上小，但工作频率高，因此减少并用的快速恢复二极管的逆向漏电流对耗电的减少有较大的效果。因此，逆向的漏电流少于现有的Si二极管的本发明的二极管作为用于IGBT反相器的快速恢复二极管特别有效。今后，在期望提高工作频率并且顺畅的工作的情况下，效果进一步提高。另外，由于也可抑制发热，因此可进一步简化冷却机构。例如，在为EV的情况下，有能够通过110℃的散热器将现有必需的多个冷却机构一体化的效果。
实施例
以下，适当参照附图说明本发明的实施例。
实施例1
图1是示意性地表示通过实施例1获得的肖特基势垒二极管元件的剖面图。
首先，准备电阻率0.02Ω·cm的n型硅(Si)基板11，利用稀氢氟酸进行处理而去除形成于基板的表面的自然氧化膜。将该Si基板安装于溅射装置(岛津制作所制造：HSM552)。使用具有In2O3∶Ga2O3＝95∶5(wt％)的组成的烧结体作为溅射靶，在RF100W的条件下进行溅射放电，在Si基板的去除了氧化膜的面上形成包含铟及镓的厚度300nm的氧化物膜(IGO膜)12。
需要说明的是，基板11也发挥作为接触电极的作用。
接着，通过光微影法将该IGO膜图案化而形成所需的图案之后，在空气中、300℃、2小时的条件下进行退火而使IGO膜结晶化。通过XRD测定确认IGO膜的结晶状态，可知为多晶体。
再次将该带有多晶IGO膜的Si基板安装于溅射装置，使用Pt靶进行溅射成膜，在多晶IGO膜上形成Pt电极13而获得肖特基结。
接下来，再次将该基板浸渍于稀氢氟酸而去除未形成多晶IGO膜的背侧的自然氧化膜，依次溅射成膜Ti层14、Ni层15、Au层16从而形成欧姆电极。最后，对形成该欧姆电极而获得的层叠体在空气中、200℃、1小时的条件下进行退火，从而获得肖特基势垒二极管元件10。
为了确认IGO膜在室温下的载流子浓度，进行CV(电容-电压)测定。每单位面积的空乏层电容C[F/cm2]以C＝ε/W表示。此处，ε表示半导体的介电常数[F/cm]，W表示空乏层宽度[cm]。另外，在对肖特基二极管施加顺向偏压V[V]时，由于空乏层宽度为W＝{2ε(φ-V/qN}(1/2)，因此C＝{qεN/2(φ-V)}(1/2)。此处，q为基本电荷(＝1.6×10-19[C])，φ为内建电位[V]，表示Pt电极与IGO膜的接触电位差。
取得CV测定后，可对C-2-V特性进行绘图，并根据斜率求出掺杂浓度(＝载流子浓度)N。其结果为，溅射成膜后的IGO膜的电阻低，空乏层未扩宽，在空气中、300℃、2小时的条件下进行退火后，可进行CV测定，根据C-2-V的斜率进行计算，结果载流子浓度为5×1015cm-3。
对所获得的肖特基势垒二极管元件的电流-电压特性进行测定，求出n值与反向耐压。此处，n值如下述式(1)所示，表示肖特基势垒二极管元件的特性的参数，n越接近1，越可获得理想的元件特性。
I＝I0[exp(eV/nkT)]···(1)
I：从氧化物膜向Si基板侧流动的总电流密度[A/cm2]
e：电子的电荷，1.60×10-19[C]
V：施加于元件的电压[V]
I0：施加于元件的电压V＝0V时的电流密度[A/cm2]
k：玻耳兹曼常数，1.38×10-23[J/K]
T：温度[K]
其结果为，n值为1.3，反向耐压为20V。该反向耐压相当于0.67MV/cm的绝缘破坏电场，即使与现有的使用单晶Si的肖特基势垒二极管元件相比也为2倍左右的高耐压。反向耐压与绝缘破坏电场具有以下关系。
反向耐压(V)＝绝缘破坏电场(V/cm)×半导体膜厚(cm)
将以上结果示于表1。需要说明的是，表中的“顺向电压”为于元件中流动0.1mA/cm2的电流所需的电压，“On电流密度”(导通电流密度)为对元件施加10V时的电流密度。
实施例2～实施例9
以下，如表1所示，适当地变更肖特基电极与半导体的组成，并且均使用溅射法，与实施例1同样地制作肖特基势垒二极管元件，并进行评价。将结果示于表1。
实施例10
图2是示意性地表示通过实施例10获得的肖特基势垒二极管元件的剖面图。
首先，准备电阻率0.02Ω·cm的p型硅基板21，利用稀氢氟酸去除自然氧化膜之后，使用Pd靶进行溅射成膜而形成Pd电极22。接着，利用UV臭氧对该Pd电极的表面进行氧化处理之后，与实施例1同样地溅射成膜IGO膜23。在空气中、300℃、1小时的条件下进行退火之后，在IGO膜上依次溅射成膜Ti层24、Ni层25、Au层26从而制成欧姆电极。
进一步，对p型硅基板的背面侧(与形成Pd电极的面相反的面侧)也利用稀氢氟酸去除自然氧化膜之后，将TiAl合金作为靶，溅射成膜TiAl膜27。最后，在空气中、200℃、1小时的条件下进行退火而获得肖特基势垒二极管元件20。该二极管与实施例1～9的二极管的极性相反，若将p型硅晶片侧连接于正极，则成为顺向，若连接于负极，则成为逆向。
对所获得的元件以与实施例1相同的方式进行评价。将结果示于表1。
实施例11
图3是示意性地表示通过实施例11获得的肖特基势垒二极管元件的剖面图。
以与实施例1相同的方式在n型硅基板31溅射氧化物半导体的IGO膜32，并在空气中、300℃、1小时的条件下进行退火之后，通过旋转涂布法涂布AZ Materials公司制造的负型抗蚀剂。通过预烘烤、曝光、显影、后烘烤而在IGO膜的边缘(端部)部分形成挖成环状的图案。接着，安装于溅射装置，将SiO2作为靶，在RF100W、50分钟的条件下进行溅射成膜而形成厚度50nm的SiO2膜。接着，浸渍于抗蚀剂剥离液中，将无用部分的抗蚀剂与IGO膜一起剥离。以该种方式形成IGO膜的保护环37。之后，以与实施例1相同的方式制作Pt电极33、及Ti34、Ni35、Au36的欧姆电极，制作带有保护环的肖特基势垒二极管元件30。
对所获得的元件以与实施例1相同的方式进行评价。将结果示于表1。该肖特基势垒二极管通过保护环的效果而与实施例1相比显示更良好的耐压特性。
[表1]
实施例12
准备电阻率0.02Ω·cm的n型硅(Si)基板，利用稀氢氟酸进行处理而去除形成于基板的表面的自然氧化膜。将该Si基板安装于溅射装置(岛津制作所制造：HSM552)，首先将Ti成膜作为欧姆电极。接着，使用具有In2O3∶Ga2O3＝78∶22(wt％)的组成的烧结体作为溅射靶，在RF100W的条件下进行溅射放电，而在带有Ti的Si基板上的Ti层上形成厚度1μm的包含铟及镓的氧化物膜(IGO膜)。
接着，在空气中、300℃、1小时的条件下对该IGO膜进行退火，并通过光微影法而图案化，形成所需的图案之后，在空气中、300℃、1小时的条件下进行退火。利用XRD对IGO膜进行评价，结果未见到结晶峰，确认为非晶质。
再次将该附非晶质IGO膜的基板安装于溅射装置，使用Ni靶进行溅射成膜，在非晶质IGO膜上形成Ni电极从而获得肖特基结。进一步，在该Ni电极上将Au溅射成膜，从而获得简单构成的肖特基势垒二极管元件。与实施例1同样地对所获得的元件进行评价。将结果示于表2。
实施例13～20
适当地变更氧化物半导体的组成等，并且与实施例12同样地制作肖特基势垒二极管元件，并进行评价。将结果示于表2。
需要说明的是，所谓“4H-SiC”，是指具有4层重复结构的六方晶SiC基板，所谓“YSZ”，是指氧化钇稳定氧化锆基板。
另外，在实施例13、16、18、19、20中，使用高电阻的基板，因此电学测定使端子抵接于欧姆电极与肖特基电极而进行。
比较例1
准备电阻率0.02Ω·cm的n型硅(Si)基板，利用稀氢氟酸进行处理而去除形成于基板的表面的自然氧化膜。将该Si基板安装于溅射装置(岛津制作所制造：HSM552)，首先将Ti成膜作为欧姆电极。接着，使用SiC靶(SUMITOMO OSAKA CEMENT公司制造)作为溅射靶，在RF100W的条件下进行溅射放电，而在带有Ti的Si基板上的Ti层上形成厚度1μm的SiC膜。
接着，通过光微影法而将该SiC膜图案化，形成所需的图案之后，在空气中、300℃、1小时的条件下进行退火。利用XRD、以及SEM确认SiC膜，结果为多晶。
再次将该带有多晶SiC的基板安装于溅射装置，使用Ni靶进行溅射成膜，在多晶SiC上形成Ni电极而获得肖特基结。进一步，在该Ni电极上将Au溅射成膜，而获得简单构成的肖特基势垒二极管元件。
对所获得的元件与实施例1同样地进行评价。将结果示于表2。
比较例1中得到的元件的载流子浓度显示5×1015cm-3，但n值超过10，未显示令人满意的二极管特性。另外，绝缘破坏电场也停留于0.1MV/cm。
比较例2
使用单晶GaN代替SiC靶作为靶进行溅射，除此以外，与比较例1同样地制作包含多晶GaN的肖特基势垒二极管，并进行评价。将结果示于表2。
比较例2中得到的元件的n值超过10，未显示令人满意的二极管特性，绝缘破坏电场也停留于0.1MV/cm。
比较例3
使用包含In2O3∶Al2O3＝20∶80wt％的组成比例的氧化物材料代替SiC靶作为靶，将半导体成膜后的退火设为150℃，除此以外，与比较例1同样地制作肖特基势垒二极管元件，并进行评价。将结果示于表2。
比较例3中得到的元件的带隙为5.8eV以上，非常宽，但载流子浓度低于1013cm-3，非常小，无法获得充分的顺向电流。
[表2]
工业上的可利用性
本发明的肖特基势垒二极管元件可适合地用于要求高速工作、开关特性的电路、电气设备、电子设备、电动车辆等。
在上述详细地说明了若干本发明的实施方式和/或实施例，但本领域技术人员容易实质上不脱离本发明的新颖教导及效果，对这些作为例示的实施方式和/或实施例施加大量变更。因此，这些大量变更包含于本发明的范围内。
将成为本申请的巴黎优先权的基础的日本申请说明书的内容全部引用于本文。

Claims (21)

1.一种结构体，其包含氧化物半导体层、肖特基电极层和欧姆电极层，
在所述肖特基电极层上形成所述氧化物半导体层，在所述氧化物半导体层上形成所述欧姆电极层，
所述氧化物半导体层包含含有铟的多晶和/或非晶质的氧化物半导体，
在所述氧化物半导体层中，铟的含量相对于全部金属元素的含量的原子组成百分率([In]/([In]+[In以外的全部金属元素])×100)为30原子％～100原子％，
所述氧化物半导体层的膜厚为200nm～20μm，
在所述氧化物半导体为多晶时，所述氧化物半导体包含In和选自Al、Si、Ga、Hf、Zr、Ce及Sn中的1种以上，
且该结构体包含所述氧化物半导体层与所述肖特基电极层发生电接触的区域。
2.一种结构体，其包含氧化物半导体层、肖特基电极层和欧姆电极层，
在所述欧姆电极层上形成所述氧化物半导体层，在所述氧化物半导体层上形成所述肖特基电极层，
所述氧化物半导体层包含含有铟的多晶和/或非晶质的氧化物半导体，
在所述氧化物半导体层中，铟的含量相对于全部金属元素的含量的原子组成百分率([In]/([In]+[In以外的全部金属元素])×100)为30原子％～100原子％，
所述氧化物半导体层的膜厚为200nm～20μm，
在所述氧化物半导体为多晶时，所述氧化物半导体包含In和选自Al、Si、Ga、Hf、Zr、Ce及Sn中的1种以上，
且该结构体包含所述氧化物半导体层与所述肖特基电极层发生电接触的区域。
3.如权利要求1或2所述的结构体，其中，所述发生电接触的区域为直接接合的区域。
4.如权利要求1或2所述的结构体，其中，所述肖特基电极层的功函数为4.7eV以上。
5.如权利要求1或2所述的结构体，其中，所述肖特基电极层包含选自Au、Cr、Cu、Fe、Ir、Mo、Nb、Ni、Pd、Pt、Re、Ru、W中的金属、或者包含选自In2O3、ITO、IZO中的金属氧化物。
6.如权利要求1或2所述的结构体，其中，在所述氧化物半导体层为非晶质的氧化物半导体时，所述非晶质的氧化物半导体包含选自Al、Ga、Hf及Sm中的1种以上的元素。
7.如权利要求6所述的结构体，其中，所述选自Al、Ga、Hf及Sm中的1种以上的元素的含量为氧化物半导体层的全部金属元素中的3原子％以上且30原子％以下。
8.如权利要求1或2所述的结构体，其中，所述氧化物半导体为非晶质。
9.如权利要求1或2所述的结构体，其中，所述氧化物半导体为结晶质，且在所述氧化物半导体中，以全部金属元素中3原子％以上且30原子％以下的比例包含选自Al、Ga和Hf中的至少1种元素。
10.如权利要求1或2所述的结构体，其中，所述氧化物半导体在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
11.如权利要求1或2所述的结构体，其绝缘破坏电场为0.5MV/cm～3MV/cm。
12.一种氧化物半导体基板，其是权利要求1～11中任一项所述的结构体层叠于导电性基板上而成的。
13.如权利要求12所述的氧化物半导体基板，其中，所述导电性基板由选自单晶硅、多晶硅及微晶硅中的1种以上构成。
14.一种氧化物半导体基板，其是权利要求1～11中任一项所述的结构体层叠于电绝缘性基板上而成的。
15.一种功率半导体元件，其使用了权利要求12～14中任一项所述的氧化物半导体基板。
16.一种二极管元件，其使用了权利要求12～14中任一项所述的氧化物半导体基板。
17.一种肖特基势垒二极管元件，其使用了权利要求12～14中任一项所述的氧化物半导体基板。
18.一种电路，其包含权利要求15所述的功率半导体元件、权利要求16所述的二极管元件、或者权利要求17所述的肖特基势垒二极管元件。
19.一种电气设备，其包含权利要求18所述的电路。
20.一种电子设备，其包含权利要求18所述的电路。
21.一种车辆，其包含权利要求18所述的电路。
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