JP5382763B2 - 半導体素子及びその製造方法と、該半導体素子を備えた電子デバイス - Google Patents

半導体素子及びその製造方法と、該半導体素子を備えた電子デバイス Download PDF

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本発明は、半導体素子及びその製造方法と、該半導体素子を備えた電子デバイスに関する。より詳しくは、電気物性及び安定性の向上を図った半導体素子及びその製造方法と、該半導体素子を備えたダイオードやトランジスタ等の電子デバイスに関する。
近年、フレキシブルな樹脂基板上に電子デバイスを印刷法や塗布法等の低エネルギー製造プロセスで作製しようという試みが盛んになされている。例えば特許文献1〜7にあるように、導電性高分子や有機半導体を用いて塗布フレキシブル電子デバイスを作製する試みは盛んになされている。
様々な形態の情報端末や情報家電が要求されている中、半導体はより高速に動作し、長期間安定であり、且つ低環境負荷であることが必要となる。一方で、現在主流として用いられているシリコン半導体に低エネルギー製造プロセスを適応することは困難であり、現在注目されている導電性高分子や有機半導体は電気物性や安定性の面で未だ不十分である。
特開2007−324201号公報 特開2007−165900号公報 特開2007−201056号公報 特開2007−134547号公報 特開2007−305832号公報 特開2007−234942号公報 特開2007−220701号公報
本発明は、上記事情に鑑みてなされたものであって、電気物性、及び安定性の向上を図った半導体素子を提供することを第一の目的とする。
また、電気物性、及び安定性の向上が図れ、かつ、低エネルギー製造プロセスを適応した半導体素子の製造方法を提供することを第二の目的とする。
上記目的を達成するために、請求項1に係る発明の半導体素子は、基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも1種類以上の半導体からなる第一微粒子とから構成され、前記第一微粒子が、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、及び酸化インジウムガリウム亜鉛からなる群から選択される少なくとも1以上であり、前記半導体層は、更に前記第一微粒子とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子が添加されてなることを特徴とする。
また、請求項2に係る発明の半導体素子は、請求項1に記載の半導体素子において、前記半導体層は、前記第一微粒子と第二微粒子との混合比の調節により、キャリア密度及び多数キャリアの極性が制御されていることを特徴とする。
また、請求項3に係る発明の半導体素子は、請求項1または2に記載の半導体素子において、前記基板は可撓性を有することを特徴とする。
また、請求項4に係る発明の半導体素子の製造方法は、基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも1種類以上の半導体からなる第一微粒子とから構成されている半導体素子の製造方法であって、前記基板に重ねてバインダー樹脂を塗布する工程、前記第一微粒子を、前記基板に重ねて塗布されたバインダー樹脂上に配する工程、および前記第一微粒子と前記バインダー樹脂を加圧することにより、前記バインダー樹脂中に前記第一微粒子を分散させるとともに、前記基板上に半導体層を形成する工程、を有していることを特徴とする。
また、請求項5に係る発明の電子デバイスは、請求項1〜3のいずれかに記載の半導体素子を備えたことを特徴とする。
また、請求項6に係る発明の電子デバイスは、請求項5に記載の電子デバイスにおいて、前記電子デバイスがショットキー接合型ダイオードであることを特徴とする。
また、請求項7にかかる発明の電子デバイスは、請求項5に記載の電子デバイスにおいて、前記電子デバイスがpn接合型ダイオード素子であることを特徴とする。
また、請求項8に係る発明の電子デバイスは、請求項に記載の電子デバイスにおいて、前記電子デバイスが、トランジスタであることを特徴とする。
本発明の半導体素子によれば、バインダー樹脂中に分散された第一微粒子を構成する半導体の種類や混合比、または第一微粒子の粒径や形を適宜調節することによって、半導体素子の電気物性や安定性の向上を図ることができる。
また、本発明の半導体素子の製造方法によれば、塗布法や印刷法により、フレキシブルな電子デバイスを作製することが可能となり、安価に大量に電子デバイスを供給することができる。また、塗布法や印刷法などの低エネルギー製造プロセスを適応できるため、低環境負荷な工程で電子デバイスを作製することができる。
以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。
図1は、本発明の第1実施形態に係る半導体素子を模式的に示した断面図である。
本発明の半導体素子10A(10)は、基板1と、基板1に重ねて配された半導体層5とから概略構成されている。また半導体層5は、バインダー樹脂2と、バインダー樹脂2中に分散された少なくとも1種類以上の半導体からなる第一微粒子3とから構成されている。以下、それぞれについて詳細に説明する。
基板1としては、通常半導体素子に用いられるものであれば特に限定されず、いかなる物を用いても良い。一般に好適に用いられる物としては、シリコン基板やガラス基板等が挙げられる。また、ポリカーボネート(PC)、ポリイミド(PI)、ポリエチレンナフタレート(PEN)、ポリエチレンテレフタレート(PET)、ポリエーテルスルホン(PES)、ポリアリレート(PAR)、ポリエーテルエーテルケトン(PEEK)等のプラスチックフィルム基板、グリーンシート等のセラミックスフィルムなど、可撓性のあるフィルム基板等を用いることが出来る。
半導体層5は、基板1に重ねて配されており、直接基板1の一面1aに配されていてもよいし、電極などを介して間接的に基板1の一面1aに配されていてもよい。この半導体層5は、バインダー樹脂2と、バインダー樹脂2中に分散された少なくとも1種類以上の酸化物半導体からなる第一微粒子3とから構成されている。
半導体層5の厚さとしては特に限定されるものではないが、使用用途により最高の性能を出せるように適宜調節される。トランジスタ用として一般的に好適に用いられるのは0.05μm〜1μmであり、ダイオード用としては0.05μmから1000μmである。
また、第一微粒子3とバインダー樹脂2の混合比は特に限定されるものではないが、用途によって最適な性能が出せる濃度に適宜調製される。
バインダー樹脂2としては、固化もしくは硬化後可撓性を有し、基板1に対する密着性の高い材料であることが好ましいが、特に材料は限定されない。例えば、アクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、シラザン系材料、シロキサン系材料等が好適に用いられる。
半導体からなる第一微粒子3としては、その形状は特に限定されるものではないが、好適には結晶状、樹枝状、鱗片状、球状、楕円状、もしくはそれらの混合したものが用いられる。
また、第一微粒子3の粒径は特に限定されるものではないが、微細塗布パターンに適応する場合10μm以下の粒径が好適である。
また、第一微粒子3を構成する半導体としては、酸化物半導体が好ましい。この酸化物半導体としては、例えば、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、IGZO(インジウム−ガリウム−亜鉛酸化物)等が好適に用いられる。また、酸化物半導体のほかに、有機半導体を用いてもよい。優れた特性を示す有機半導体として一般的に好適に用いられるものを以下に示す。
アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物(PTCDA)およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物(NTCDA)およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
本発明においては、第一微粒子3を構成する半導体の種類や組み合わせ、第一微粒子3の粒径や、第一微粒子3をバインダー樹脂2に混合させる比率を適宜調節することで、簡便に半導体層5の電気物性や安定性の向上を図ることができる。
次に、本発明の半導体素子10の作製方法に関して説明する。
半導体層5は半導体からなる第一微粒子3をバインダー樹脂2に混合することにより半導体ペーストを作製し、調整された半導体ペーストを基板1に重ねて塗布し、加熱・加圧させることで基板の一面に半導体層5が形成される。あるいは、図2(a)に示すように、基板1に重ねてバインダー樹脂2を塗布した後、図2(b)に示すように第一微粒子3をバインダー樹脂2上に配する。その後、図2(c)に示すように加圧ヘッド21により加圧することで、基板1の一面1aに半導体層5を形成することができる。
半導体ペーストを調整する際に用いる有機溶剤は特に限定するものではないが、バインダー樹脂2の溶解性を考慮して適宜選択される。一般的に好適に用いるものとしては、トルエン、メチルエチルケトン、N−メチル−2−ピロリドン、クロロホルム、テトラヒドロフラン、メタノール、エタノール、アセトン、水、ジメチルホルムアミド、ジメチルスルホキシド、エチルセロソルブ、酢酸エチル、酢酸メチル、及びこれらを混合したものがあげられる。
また、界面活性剤は分散性を高めるために添加しても良いし、電気物性に悪影響を与える場合は添加しなくても良い。
半導体ペースト(半導体層5)やバインダー樹脂2を基板1に重ねて塗布する際の方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。
加圧ヘッド25による加熱温度、加圧圧力の範囲は特に限定されるものではないが、バインダー樹脂2や基板1の耐熱性、耐圧、配線の最適膜厚、配線の表面平滑性等を考慮して適宜調節される。一般的に好適には、加熱温度は200℃以下、加圧圧力は0.1MPaから100Mpaの範囲である。
加圧ヘッド25が導電層5と接する面25aの形状は特に限定されるものではないが、平面状、球面状、曲面状、線状、点状のものが好適に用いられる。
加圧ヘッド25の材質も特に限定されるものではないが、一般的に好適には、ゴム、プラスチック、テフロン(登録商標)、鉄、ステンレス、アルミニウム、銅等が用いられる。
<第2実施形態>
図3は、本発明の第2実施形態に係る半導体素子10Bを模式的に示した断面図である。
本実施形態が第1実施形態と異なる点は、更に半導体層5中に、第一微粒子3とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子4が添加されている点である。
第二微粒子4としては、第一微粒子3とは異なる電子吸引性もしくは電子供与性を有した半導体からなるもので、例えば、酸化物半導体や有機半導体が挙げられる。酸化物半導体としては、例えば、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、IGZO(インジウム−ガリウム−亜鉛酸化物)等が挙げられる。
また、有機半導体としては、例えば以下に示すものが挙げられる。アントラセン、テトラセン、ペンタセン、またはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物(PTCDA)およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物(NTCDA)およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。中心金属がニッケル、酸化チタン、フッ素化アルミニウム等のフタロシアニン系材料。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
このように、半導体層5中に第二微粒子4を添加し、第一微粒子3と第二微粒子4との混合比を適宜調節することで、本実施形態における半導体層5内のキャリア密度や多数キャリアの極性を制御することが可能となる。このようにキャリア密度や多数キャリアの極性を制御可能にすることで、様々な特性の半導体層を簡便に調製できる。
<ショットキー型ダイオード>
図4は、本発明の半導体素子10を適用したショットキー型ダイオード40を模式的に示した断面図である。
ショットキー型ダイオード40は、本発明の半導体素子において、半導体層5が基板1上に配された下部電極46を介して基板1に重ねて配され、この半導体層5上に上部電極47がさらに配されている。
また、下部電極46、もしくは上部電極47と半導体層5との間にショットキー型のエネルギー障壁が形成されるように半導体層5内の第一微粒子3の混合状態が調節されている。
下部電極46および上部電極47の厚さは特に限定されるものではないが、電気抵抗値を下げるためには厚い方が良い。これら下部電極46および上部電極47は塗布により作製されるために、その厚さには限界があり、0.1μmから100μmの範囲が望ましい。
下部電極46および上部電極47の作製方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。
図4に示すように、本発明の半導体素子10をショットキー型ダイオード40に適用した場合、半導体層5の厚さは、低電圧駆動のためには薄いほうが望ましいが、下部電極46、もしくは上部電極47との間のショットキー型エネルギー障壁を利用して整流性を持たせるためには空乏層厚より厚い方が良い。そのため、半導体層5の厚さは、0.05μmから1000μmが望ましい。
本発明の半導体素子10を、図4に示すようなショットキー型ダイオード40に適用することで、第一微粒子3の半導体層5への混合比率を適宜調節することにより、ショットキー障壁の高さを簡便に制御することができる。
また、第二微粒子4を半導体層5に添加した第2実施形態の半導体素子10Bを適用すれば、第一微粒子3と第二微粒子4との混合比率を調節することで、より広範囲でショットキー障壁の高さを簡便に制御することが可能となる。
<pn接合型ダイオード>
図5は、本発明の半導体素子10Aを適用したpn接合型ダイオード50を模式的に示した断面図である。
pn接合型ダイオード50は、基板1、並びに基板1上に順に積層された第一電極56、第一半導体層5b、第二半導体層5a、及び第二電極57、から概略構成されている。
第一半導体層5bはp型半導体層であり、第一バインダー樹脂2bと、第一バインダー樹脂2b中に分散して配されたp型酸化物半導体からなる微粒子3bとからなる。
第二半導体層5aはn型半導体層であり、第二バインダー樹脂2aと、第二バインダー樹脂2a中に分散して配されたn型酸化物半導体からなる微粒子3aとからなる。
本発明の半導体素子10Aは、この第一半導体層5b及び第二半導体層5aにそれぞれ適用することが出来る。すなわち、第一微粒子3を、p型酸化物半導体からなる微粒子3bとn型酸化物半導体からなる微粒子3aとにすることで、簡便に適用することができる。
p型半導体層(第一半導体層)5b及びn型半導体層(第二半導体層)5aの厚さは、低電圧駆動のためには薄いほうが望ましいが、pn接合型エネルギー障壁を利用して整流性を持たせるためには空乏層厚より厚い方が良いため0.05μm以上1000μm以下が望ましい。
p型酸化物半導体からなる微粒子3bとn型酸化物半導体からなる微粒子3aとは、p型半導体層(第一半導体層)5bとn型半導体層(第二半導体層)5aとの間にpn接合型のエネルギー障壁が形成されるように、それぞれの微粒子3a、3bの混合状態が調節される。
第一電極56および第二電極57の厚さは特に限定されるものではないが、電気抵抗値を下げるためには厚い方が良い。第一電極56および第二電極57は塗布により作製されるため、その厚さには限界があり、0.1μmから100μmの範囲が望ましい。第一電極56および第二電極57の作製方法は特に限定されないが、一般的に好適な方法として凸版印刷法、凹版印刷法、平版印刷法、グラビア印刷法、オフセット印刷法、スクリーン印刷法、インクジェット法、ディスペンシング法、ドクターブレード法、スピンコート法、キャスティング法、ディップコート法等が用いられる。
本発明の半導体素子を、図5に示すようなpn接合型ダイオード50に適用することで、簡便に障壁高さを制御した整流素子が調製可能になる。
<トランジスタ>
図6から図9は、本発明の半導体素子を適用した薄膜トランジスタを模式的に示した断面図である。
図6に示す薄膜トランジスタ60A(60)は、トップゲートトップコンタクト型の電界効果トランジスタであり、基板1と、基板1上に重ねて配された半導体層5とからなる半導体素子10、半導体層5上にあって、お互いに離間部を設け、配されたドレイン電極63とソース電極64、ドレイン電極63とソース電極64を覆うように半導体層5上に配されたゲート絶縁膜66、およびゲート絶縁膜66上に配されたゲート電極65、から概略構成されている。
ゲート電極65は導電性フィラーからなり、該導電性フィラーを構成する材料としては、その仕事関数はトランジスタの動作閾値電圧と半導体層5の仕事関数とに合わせて調節されるが、導電性フィラーの組み合わせは特に限定されるものではない。
ドレイン電極63及びソース電極64に関しては、効率の良い電荷注入を実現するために、ドレイン電極63及びソース電極64の仕事関数は半導体層5の仕事関数に近いことが望ましい。また、出力電流を効率よく取り出すためにドレイン電極63とソース電極64の電極間距離は小さいほうが望ましいが、両者共に塗布により形成される。ゆえに、塗布パターニング法の分解能に限界があるため、1μmから1000μmが望ましい。
ゲート絶縁膜66に関しては、その材料は特に限定されるものではないが、一般的には好適にアクリル系樹脂、ポリカーボネート、ボリビニルブチラール、ポリスチレン、ポリイミド、ポリエステル、エポキシ系樹脂、導電性高分子材料、パリレン、シラザン系材料、シロキサン系材料等が用いられる。
また、ゲート絶縁膜66の厚さは、低電圧駆動を実現するために薄いほうが望ましいが、絶縁性を保つ程度の厚さが必要であるため、0.1μmから10μmが望ましい。
本発明の半導体素子10を、図6に示すようなトップゲートトップコンタクト型の電界効果トランジスタ60Aに適用することで、簡便にスイッチング素子を調製可能となる。
図7に示す薄膜トランジスタ60B(60)が、図6に示した薄膜トランジスタ60Aと異なる点は、ドレイン電極63及びソース電極64が互いに離間部を備えて基板上に配され、ドレイン電極63及びソース電極64を覆うように基板上に半導体層5が配されている点である。すなわち、図7に示す薄膜トランジスタ60Bは、トップゲートボトムコンタクト型の電界効果トランジスタである。
なお、基板1、半導体層5、ドレイン電極63、ソース電極64、ゲート電極65、及びゲート絶縁膜66に関しては、図6に示した薄膜トランジスタ60Aと同様である。
本発明の半導体素子を、図7に示すようなトップゲートボトムコンタクト型の電界効果トランジスタ60Bに適用することでも、図6に示した薄膜トランジスタ60Aと同様な効果を得ることができる。
図8に示す薄膜トランジスタ60C(60)が、図6に示した薄膜トランジスタ60Aと異なる点は、基板1の一面1a上にゲート電極65が配され、このゲート電極を覆うようにゲート絶縁膜66が基板1の一面1aに配されている点である。すなわち、図8に示す薄膜トランジスタ60Cは、ボトムゲートトップコンタクト型の電界効果トランジスタである。
なお、基板1、半導体層5、ドレイン電極63、ソース電極64、ゲート電極65、及びゲート絶縁膜66に関しては、図6に示した薄膜トランジスタ60Aと同様である。
本発明の半導体素子を、図8に示すようなボトムゲートトップコンタクト型の電界効果トランジスタ60Cに適用することでも、図6に示した薄膜トランジスタ60Aと同様な効果を得ることができる。
図9に示す薄膜トランジスタ60D(60)が、図8に示した薄膜トランジスタ60Cとことなる点は、半導体層5上配されたドレイン電極63およびソース電極64が、ゲート絶縁膜66上に配されている点である。すなわち、図9に示す薄膜トランジスタ60Dは、ボトムゲートボトムコンタクト型の電界効果トランジスタである。
なお、基板1、半導体層5、ドレイン電極63、ソース電極64、ゲート電極65、及びゲート絶縁膜66に関しては、図6に示した薄膜トランジスタ60Aと同様である。
本発明の半導体素子を、図9に示すようなボトムゲートボトムコンタクト型の電界効果トランジスタ60Dに適用することでも、図6に示した薄膜トランジスタ60Aと同様な効果を得ることができる。
以下に、本願発明を実施例によりさらに詳細に説明するが、本願発明はこれらの実施例に限定されるものではない。
<実施例1>
酸化インジウム粉末、酸化スズ粉末、あるいは酸化ニッケル粉末(フルウチ化学製、200mesh)のそれぞれを、ポリビニルアルコール(PVA)にPVAとの重量比が1:1となるように水に分散させたペーストを作製した。この際、水に対する固形分の重量濃度が30wt%となるようにそれぞれ調製した。
上記で作製したそれぞれのペーストをITO(酸化インジウムスズ)電極をコートしたガラス基板上にブレード法により塗布して、膜厚10μm、面積3cm×3cmの半導体層が形成された測定用パッチを作製した。その後、この測定用パッチをホットプレート上で100℃、30分間乾燥させ、これを実施例1の半導体素子とした。
大気下紫外分光測定装置(理研計器株式会社製AC‐2)を用いて、実施例1の半導体素子に対するイオン化ポテンシャルを測定した。また、大気下ケルビン法測定装置(理研計器株式会社製FAC−1)を用いて仕事関数の測定を行った。その結果を、あわせて図10に示す。
図10に示すように、イオン化ポテンシャルは、半導体層として酸化スズ薄膜を用いたものでは5.5eV、酸化インジウム薄膜を用いたものでは4.6eV、酸化ニッケル薄膜を用いたものでは5.1eVとなった。
また、仕事関数は、酸化スズ薄膜を用いたものでは4.9eV、酸化インジウム薄膜を用いたものでは4.2eV、酸化ニッケル薄膜を用いたものでは4.7eVとなった。
それぞれの半導体層においてイオン化ポテンシャル、仕事関数を決定することができ、半導体薄膜として働くことが示された。
<実施例2>
酸化インジウム粉末、(フルウチ化学製、200mesh)をポリビニルアルコール(PVA)にPVAとの重量比が1:1となるように水に分散させペーストを作製した。水に対する固形分の重量濃度が30wt%となるように調製した。
このペーストを用いてPET基板上にブレード法により面積0.15cm×1.0cmの半導体層が形成された図1に示すような測定用パッチを作製した。この試料をホットプレート上で100℃、30分間乾燥させた。その後、表1に示すように加圧工程と加熱工程とを所定の回数交互に繰り返し、これを実施例2(2−1〜2−6)とした。
Figure 0005382763
この実施例2における半導体素子の電気抵抗測定を行った。電気抵抗測定には、デジタルマルチメータ(三和電気計器株式会社製 PC500)を用いて行い、その結果を図11に示す。
図11に示すように半導体層の乾燥後の初期平均膜厚は212.3μmであった。この薄膜に対して、加熱と加圧を繰り返し行うことにより、抵抗率が減少することが明らかに示された。
<実施例3>
PET基板上にAgインクに亜鉛粒子を40wt%添加したインクを塗布し80℃で乾燥させ、1cm×1cmのサイズで厚さが約10μmの塗布Ag+Zn電極を作製した。その後、この塗布Ag電極上に、SnOを分散させた半導体層を実施例1と同様にして作製した。さらに、その半導体層の上に、Agインクのみを塗布して塗布Ag電極を作製し、図4に示したようなダイオードを作製した。このダイオードを実施例3とした。
この実施例3のダイオードに関して、ソースメーター(Keithley社製 2400)とプローバー(株式会社メジャージグ社製 MJ−10)を組み合わせて電流−電圧特性を測定した。その結果を図12に示す。
図12に示すように、実施例3において整流性が観察され、SnO分散半導体層と電極との間にショットキー障壁が形成されたことが示された。
<実施例4>
酸化インジウム(In)粉末、酸化亜鉛粉(ZnO)粉末、あるいはIn粉末とZnO粉末とを重量比で1:1で混合したものを、それぞれポリビニルアルコール(PVA)にPVAとの重量比が1:1となるように水に分散させペーストを作製した。
上記で作製したそれぞれのペーストを、PET基板上にブレード法により塗布し、面積1.0cm×1.0cm、膜厚10μmの半導体層が形成された測定用パッチを作製した。この試料をホットプレート上で100℃、30分間乾燥した。
この測定用パッチの上に、さらにスクリーン印刷法により、銀インク(Acheson PM‐406)を用いて二つの電極を塗布し、これを実施例4とした。なお、電極の乾燥温度は100℃、30分間、電極間距離は500μm、電極の長さは1000μmとした。
その後、ソースメーター(Keithley社製 2400)とプローバー(株式会社メジャージグ社製 MJ−10)を組み合わせて実施例における電流−電圧特性を測定した。その結果を図13に示す。
図13より、半導体層としてZnO薄膜を用いたもの、In:ZnO薄膜を用いたもの、In薄膜を用いたものの順に電流値が大きくなることが観察された。
この結果より、酸化物半導体粉末の混合比により、薄膜の電気抵抗を制御できることが明示された。
<実施例5>
実施例3と同様に、半導体層としてZnO薄膜、In:ZnO薄膜、もしくはIn薄膜をPET基板上にブレード法により作製した(面積1.0cm×1.0cm、膜厚10μm)。この薄膜の上に、スクリーン印刷法により、銀インク(Acheson PM‐406)を用いてドレイン−ソース電極を塗布した。なお、ドレイン−ソース電極の乾燥温度は100℃、30分間とした。また、チャネル長は500μm、チャネル幅は1000μmとした。
このドレイン−ソース電極上に、ゲート絶縁層としてPVAの10wt%水溶液を塗布し100℃、30分間乾燥して厚さ約1μmの薄膜を得た。さらにゲート絶縁層上にゲート電極として、前記銀インクをディスペンシング法により塗布して図6に示すようなトップゲートトップコンタクト型の電界効果トランジスタを作製し、これを実施例5とした。
実施例5において、ソースメーター(Keithley社製 2400、6430)とプローバー(株式会社メジャージグ社製 MJ−10)を組み合わせてこれらの薄膜のトランジスタ特性を測定した。その結果を図14に示す。なお、図14(a)は、半導体層としてIn薄膜を用いたもの、図14(b)は、半導体層としてIn:ZnO薄膜を用いたもの、図14(c)は、半導体層としてZnO薄膜を用いたものの結果である。
図14から、ZnO薄膜を半導体層として用いた電界効果トランジスタでは、抵抗が高すぎて出力電流を殆ど取り出すことができなかった。一方、In薄膜を半導体層として用いた電界効果トランジスタでは、逆に伝導度(キャリア密度)が高すぎてゲート電圧による変調を観察することができなかった。In:ZnO薄膜を半導体層として用いた電界効果トランジスタではドレイン電流のゲート変調が明らかに観察された。この結果より、酸化物半導体粒子の混合比により、薄膜の半導体性を制御できることが明示された。
本願発明の半導体素子及びその製造方法を用いることにより、印刷等の塗布プロセスにより電子デバイスを作製することが可能となる。従って、大面積、フレキシブルな電子デバイスを、低コスト、低環境負荷なプロセスにより作製することを可能ならしめるため、産業上の利用価値が高い。
本発明の第1実施形態に係る半導体素子を模式的に示した断面図である。 本発明の半導体素子の製造方法を模式的に示した断面工程図である。 本発明の第2実施形態に係る半導体素子を模式的に示した断面図である。 本発明の半導体素子を適用したショットキーダイオードの一例を模式的に示した断面図である。 本発明の半導体素子を適用したpn接合型ダイオードの一例を模式的に示した断面図である。 本発明の半導体素子を適用したトランジスタの一例を模式的に示した断面図である。 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。 本発明の半導体素子を適用したトランジスタの他の一例を模式的に示した断面図である。 実施例1における大気下紫外分光法によるイオン化ポテンシャル測定結果と大気下振動容量法を用いて測定した仕事関数とを示した図である。 実施例2において、半導体層に対する加熱・加圧効果を示した図である。 実施例3において、電流電圧特性を示した図である。 実施例4において、酸化インジウム半導体層、酸化亜鉛半導体層、及び酸化亜鉛:酸化インジウム混合半導体層の電流電圧特性を示した図である。 実施例5において、酸化インジウム半導体層、酸化亜鉛半導体層、酸化亜鉛:酸化インジウム混合半導体層を用いて作製した電界効果トランジスタの出力特性を示した図である。
符号の説明
1 基板、2(2a,2b) バインダー樹脂、3(3a,3b) 第一微粒子、4 第二微粒子、5(5a,5b) 半導体層、10(10A,10B) 半導体素子、21 加圧ヘッド、40 ショットキー型ダイオード、46 下部電極、47 上部電極、50 pn接合型ダイオード、56 第一電極、57 第二電極、60(60A,60B,60C,60D) トランジスタ、63 ドレイン電極、64 ソース電極、65 ゲート電極、66 ゲート絶縁膜。

Claims (8)

  1. 基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、
    前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも1種類以上の半導体からなる第一微粒子とから構成され
    前記第一微粒子が、酸化亜鉛、酸化スズ、酸化チタン、酸化銀、酸化銅、酸化インジウム、酸化タングステン、酸化ニッケル、及び酸化インジウムガリウム亜鉛からなる群から選択される少なくとも1以上であり、
    前記半導体層は、更に前記第一微粒子とは異なる電子吸引性もしくは電子供与性を有した半導体からなる第二微粒子が添加されてなることを特徴とする半導体素子。
  2. 前記半導体層は、前記第一微粒子と第二微粒子との混合比の調節により、キャリア密度及び多数キャリアの極性が制御されていることを特徴とする請求項に記載の半導体素子。
  3. 前記基板は可撓性を有することを特徴とする請求項1または2に記載の半導体素子。
  4. 基板と、前記基板に重ねて配された半導体層とからなる半導体素子であって、前記半導体層は、バインダー樹脂と、前記バインダー樹脂中に分散された少なくとも1種類以上の半導体からなる第一微粒子とから構成されている半導体素子の製造方法であって、
    前記基板に重ねてバインダー樹脂を塗布する工程、
    前記第一微粒子を、前記基板に重ねて塗布されたバインダー樹脂上に配する工程、
    および前記第一微粒子と前記バインダー樹脂を加圧することにより、前記バインダー樹脂中に前記第一微粒子を分散させるとともに、前記基板上に半導体層を形成する工程、を有していることを特徴とする半導体素子の製造方法。
  5. 請求項1〜のいずれかに記載の半導体素子を備えたことを特徴とする電子デバイス。
  6. 前記電子デバイスがショットキー接合型ダイオードであることを特徴とする請求項に記載の電子デバイス。
  7. 前記電子デバイスがpn接合型ダイオードであることを特徴とする請求項に記載の電子デバイス。
  8. 前記電子デバイスが、トランジスタであることを特徴とする請求項に記載の電子デバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508840B2 (en) * 2010-11-23 2016-11-29 Acreo Swedich Ict Ab Diode, use thereof, and a method for producing the same
KR102226985B1 (ko) * 2013-08-19 2021-03-11 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
JP6651165B2 (ja) * 2014-09-17 2020-02-19 旭化成株式会社 薄膜トランジスタ及びその製造方法
JP6708379B2 (ja) * 2015-08-04 2020-06-10 旭化成株式会社 半導体素子とその製造方法
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP6585148B2 (ja) * 2016-12-06 2019-10-02 旭化成株式会社 半導体膜の製造方法
EP3654387A4 (en) * 2017-07-08 2021-03-31 Flosfia Inc. SEMICONDUCTOR DEVICE
JP6884899B2 (ja) * 2020-03-06 2021-06-09 旭化成株式会社 半導体素子とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113913A (ja) * 1998-10-02 2000-04-21 Sumitomo Osaka Cement Co Ltd 色素増感型太陽電池
JP2005129580A (ja) * 2003-10-21 2005-05-19 Sumitomo Osaka Cement Co Ltd 光電変換素子及び太陽電池
JP4449731B2 (ja) * 2003-12-19 2010-04-14 東洋インキ製造株式会社 処理金属酸化物半導体ペースト、そのペーストを用いた金属酸化物半導体電極の製造方法、およびセルの製造方法
JP2005243393A (ja) * 2004-02-26 2005-09-08 Kansai Tlo Kk 光電変換素子
JP4948815B2 (ja) * 2005-10-20 2012-06-06 株式会社フジクラ 色素増感太陽電池の製造方法
JP5168854B2 (ja) * 2006-08-28 2013-03-27 東洋製罐株式会社 半導体微粒子ペースト

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