TWI726964B - 積層體 - Google Patents

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Abstract

本發明係一種積層體，其依序具有基板、歐姆電極層、金屬氧化物半導體層、肖特基電極層、及緩衝電極層，且於上述肖特基電極層與上述緩衝電極層之間具有還原抑制層。

Description

積層體
本發明係關於一種積層體、半導體元件、肖特基能障二極體、接面電晶體、電子電路、電氣機器、電子機器、車輛及動力機構。
肖特基能障二極體係利用載子濃度充分高之肖特基金屬與半導體之接合面所形成之電位障壁而具有整流作用之二極體。例如，若使如將金屬之功函數設為
Figure 105143251-A0305-02-0002-11
m、將n型半導體之功函數設為
Figure 105143251-A0305-02-0002-12
s(此處，半導體之功函數定義為真空能階與費米能階之差)時滿足|
Figure 105143251-A0305-02-0002-13
m|>|
Figure 105143251-A0305-02-0002-14
s|之關係之金屬與半導體接觸，則半導體之接觸界面附近之電子以金屬與半導體之費米能階一致之方式向金屬側遷移，於半導體之接觸界面形成空乏區域，並且於金屬-半導體界面形成電位障壁。於此情形時，成為金屬側為正極、半導體側為負極之二極體。於正向偏壓時，電位障壁變低，電子越過障壁從而電流流動。於逆向偏壓時，電子受到電位障壁阻擋，電流被阻止。作為使用之半導體，Si最為普遍。
Si系之肖特基二極體可利用於高速開關元件、或數GHz頻帶中之發射/接收用混頻器、頻率轉換元件等。於功率用途中亦普遍地使用，但由於帶隙較小為1.1eV，絕緣擊穿電場亦較小為0.3MV/cm，故而存在如下缺點：為了實現較大之耐壓性，需要增大元件之厚度，正向之導通電阻變高。又，高速響應性優異之Si系肖特基能障二極體之耐壓性並不充分。
使用SiC之肖特基能障二極體亦為人所知，由於SiC之帶隙較大為3eV 以上，絕緣擊穿電場亦較大為3MV/cm，故而適合於功率用，正研究普遍應用。然而，由於製作優質之結晶基板較難，又，磊晶生長要經歷高熱之過程，故而於量產性、成本方面存在問題。
β-Ga2O3之帶隙更寬(4.8eV~4.9eV)，期待較高之耐壓性，但仍然於優質之基板之製造方面存在問題，於量產性及成本方面存在問題。
氧化物半導體由於較Si具有較寬之帶隙，且絕緣擊穿電場較高，故而期待應用於功率半導體中。尤其是使用氧化物半導體之肖特基能障二極體被期待高速響應性或良好之反向再現特性。
於非專利文獻1中揭示有使用非晶質IGZO作為氧化物半導體、且使用Ti/Pd積層構成作為肖特基金屬電極之肖特基能障二極體。又，本技術係藉由對Pd進行氧氣電漿處理而形成良好之肖特基障壁。然而，本技術為橫向地提取電流之二極體，因提取電極之電阻而難以提取大電流。進而，位於氧化物半導體層之下端之電極發揮肖特基電極之作用，導通方向之上下與普通之使用Si或SiC之肖特基能障二極體相反。於在先前之電子電路中組入該肖特基能障二極體之情形時，與其他電子材料之相容性存在問題。又，於橫向地提取電流之情形時，就本技術而言，逆方向之漏電流亦較大，於在使用肖特基能障二極體之電子電路中組入該肖特基能障二極體之情形時，擔憂如下情況：相對於輸入電力，輸出時之電力損耗變大，或電路本身進行誤動作。
於專利文獻1中揭示有使用Ga2O3系作為氧化物半導體層、且由歐姆電極層及肖特基電極層夾持之肖特基能障二極體。然而，若將Ga2O3系之氧化物半導體層例如於矽基板上進行製膜，則正向導通電阻變高，於在使用肖特基能障二極體之電子電路中組入該肖特基能障二極體之情形時，相對 於輸入電力，輸出時之電力損耗變大。
於專利文獻2中揭示有藉由將使用氧化物半導體之FET(field-effect transistor，場效電晶體)之閘極電極與源極或汲極電極電性連接而實現逆向飽和電流較少之二極體的技術。然而，就該方式而言，元件構成變得複雜，於進行元件化時之良率方面存在問題。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2013-102081號公報
專利文獻2：日本專利特開2015-84439號公報
非專利文獻
非專利文獻1：IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 60, No. 10, OCTOBER 2013, p. 3407
本發明之目的在於提供一種正向之導通電阻較小、逆向之漏電流較小、能夠減少電力損耗而提取電流之半導體元件、及用於其之積層體。
根據本發明，提供以下積層體等。
1.一種積層體，其依序具有基板、歐姆電極層、金屬氧化物半導體層、肖特基電極層、及緩衝電極層；且於上述肖特基電極層與上述緩衝電極層之間具有還原抑制層。
2.如1之積層體，其中上述還原抑制層包含選自由Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co所組成之群中之1種以上之元素。
3.如1或2之積層體，其中上述肖特基電極層包含功函數為4.4eV以上 之1種以上之金屬元素之氧化物。
4.如1至3中任一項之積層體，其中上述肖特基電極層包含選自由Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co所組成之群中之1種以上之金屬之氧化物。
5.如1至4中任一項之積層體，其中上述基板為導電性基板。
6.如1至4中任一項之積層體，其中上述基板為絕緣性基板。
7.如1至4中任一項之積層體，其中上述基板為半導體基板。
8.如1至4中任一項之積層體，其具有於上述基板與上述歐姆電極層之間包含選自由電極層及絕緣層所組成之群中之1種以上之層之層構造。
9.如1至4中任一項之積層體，其中上述基板為導電性之矽基板。
10.如1至9中任一項之積層體，其中上述金屬氧化物半導體層包含選自In、Ga、Zn及Sn中之1種以上之元素。
11.如1至10中任一項之積層體，其中上述金屬氧化物半導體層之氫原子濃度為1017個/cm3以上且1022個/cm3以下。
12.如1至11中任一項之積層體，其中上述金屬氧化物半導體層之外緣與上述歐姆電極層之外緣相同或位於上述歐姆電極層之外緣之內側，上述歐姆電極層與上述金屬氧化物半導體層之下表面之整個面相接。
13.如1至12中任一項之積層體，其中上述肖特基電極層之外緣與上述金屬氧化物半導體層之外緣相同或位於上述金屬氧化物半導體層之外緣之內側。
14.一種半導體元件，其係使用如1至13中任一項之積層體。
15.一種肖特基能障二極體，其係使用如14之半導體元件。
16.一種接面電晶體，其係使用如14之半導體元件。
17.一種電子電路，其係使用如14之半導體元件、如15之肖特基能障二極體、或如16之接面電晶體。
18.一種電氣機器、電子機器、車輛、或動力機構，其係使用如17之電子電路。
根據本發明，能夠提供一種正向之導通電阻較小、逆向之漏電流較小、能夠減少電力損耗而提取電流之半導體元件、及用於其之積層體。
1:積層體
2:積層體
3:積層體
4:積層體
5:積層體
6:積層體
9:基板
10:導電性基板
11:積層體
12:積層體
13:積層體
14:積層體
15:積層體
16:積層體
17:積層體
18:積層體
20:歐姆電極層
30:金屬氧化物半導體層
40:肖特基電極層
50:還原抑制層
60:緩衝電極層
70:p型氧化物半導體
80:絕緣體
90:p型氧化物半導體
圖1係模式性地表示本發明之積層體之一實施形態之剖視圖。
圖2係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖3係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖4係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖5係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖6係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖7係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖8係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖9係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖10係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖11係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖12係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖13係模式性地表示本發明之積層體之另一實施形態之剖視圖。
圖14係模式性地表示本發明之積層體之另一實施形態之剖視圖。
[積層體]
本發明之積層體之一態樣依序具有基板、歐姆電極層、金屬氧化物半導體層、肖特基電極層、及緩衝電極層，且於上述肖特基電極層與上述緩衝電極層之間具有還原抑制層。
本發明之積層體之一態樣可於不選擇基板、基材之情況下形成肖特基能障二極體。
亦可具有介存於基板與歐姆電極層之間之層。
歐姆電極層與金屬氧化物半導體層較佳為相接，金屬氧化物半導體層與肖特基電極層較佳為相接。
本發明之積層體之另一態樣係於導電性基板上依序具有歐姆電極層、金屬氧化物半導體層、肖特基電極層、及緩衝電極層，且於肖特基電極層與緩衝電極層之間具有還原抑制層。
將本發明之積層體之一態樣及本發明之積層體之另一態樣總括稱為本發明之積層體。
本發明之積層體藉由具有上述構成，於用於半導體元件時，能夠減小正向之導通電阻。又，能夠減少逆向之漏電流，能夠相對於輸入電力而電力損耗較少地提取電流。
作為本發明之積層體之層構成，可列舉以下構成。
基板//歐姆電極層/金屬氧化物半導體層/肖特基電極層/還原抑制層/緩衝電極層
(「/」表示各層鄰接進行積層)
(「//」表示各層不鄰接、或鄰接進行積層)
將本發明之積層體之一實施形態之積層構造示於圖1。於積層體1中，於基板9上依序積層有歐姆電極層20、金屬氧化物半導體層30、肖特基電 極層40、還原抑制層50、緩衝電極層60。
金屬氧化物半導體層30之外緣(端部)可與歐姆電極層20之外緣相同，亦可位於歐姆電極層20之外緣之內側。將後者之情形示於圖2。
又，肖特基電極層40之外緣可與金屬氧化物半導體層30之外緣相同，亦可位於金屬氧化物半導體層30之外緣之內側。將後者之情形示於圖3。
圖4所示之積層體係於圖3所示之積層體之金屬氧化物半導體層30之一部分，以與肖特基電極層40之兩端部之下部相接之方式嵌入p型氧化物半導體70而成者。
又，圖5所示之積層體係於圖3所示之積層體中，作為肖特基電極層40之一部分，於其兩端部設置絕緣體80而成者。
圖6所示之積層體係於圖3所示之積層體之金屬氧化物半導體層30之一部分，以與肖特基電極層40之下部相接之方式週期性地嵌入p型氧化物半導體90而成者。
針對各構成，於後文進行敍述。
將本發明之積層體之另一實施形態之積層構造示於圖7。於積層體11中，於導電性基板10上依序積層有歐姆電極層20、金屬氧化物半導體層30、肖特基電極層40、還原抑制層50、緩衝電極層60。
金屬氧化物半導體層30之外緣(端部)可與歐姆電極層20之外緣相同，亦可位於歐姆電極層20之外緣之內側。將後者之情形示於圖8。於此情形時，成為如歐姆電極層20覆蓋金屬氧化物半導體層30之下表面之構成，即金屬氧化物半導體層30之下表面之整個面與歐姆電極層20相接之構成。
又，肖特基電極層40之外緣可與金屬氧化物半導體層30之外緣相同，亦可位於金屬氧化物半導體層30之外緣之內側。將後者之情形示於圖9。於 此情形時，成為如金屬氧化物半導體層30覆蓋肖特基電極層40之下表面之構成。
於Si等共價鍵結性之結晶性半導體中，為了防止漏電流，需要設為半導體之端部不與肖特基電極直接接觸之構造。另一方面，金屬氧化物半導體由於於膜端部之漏電流較少，故而可設為金屬氧化物半導體層之端部與肖特基電極層之端部相同之構成、或肖特基電極處於較金屬氧化物半導體層之端部更內側之構成。
將本發明之積層體之積層構造之另一實施形態示於圖10~12。
圖10所示之積層體係於圖9所示之積層體之金屬氧化物半導體層30之一部分，以與肖特基電極層40之兩端部之下部相接之方式嵌入p型氧化物半導體70而成者。藉由如此，肖特基電極之端部不與n型氧化物半導體層直接相接，故而能夠防止於逆向偏壓施加時電場集中於半導體層之端部，從而實現較高之絕緣耐壓。因此，能夠實現如下特性：於逆向偏壓施加時，保持較高之絕緣體壓，並且順向偏壓施加之啟閉所對應之消耗電力較低。
又，圖11所示之積層體係於圖9所示之積層體中，作為肖特基電極層40之一部分，於其兩端部設置絕緣體80而成者。藉由如此，肖特基電極之端部不與n型氧化物半導體層直接相接，能夠防止於逆向偏壓施加時電場集中於半導體層之端部，從而實現較高之絕緣耐壓。因此，能夠實現如下特性：於逆向偏壓施加時，保持較高之絕緣體壓，並且順向偏壓施加之啟閉所對應之消耗電力較低。
圖12所示之積層體係於圖9所示之積層體之金屬氧化物半導體層30之一部分，以與肖特基電極層40之下部相接之方式週期性地嵌入p型氧化物半導體90而成者。該構造係將PiN二極體與肖特基能障二極體組合而成者， 被稱為MPS(Merged PiN and Schottky Barrier，混合PiN肖特基能障)構造。具有如下優點：藉由PN二極體之性質，耐壓變高，藉由肖特基能障二極體之性質，消耗電力變低。
亦可同時設置圖2及圖3~6所示之任一構成。
亦可同時設置圖8及圖9~12所示之任一構成。
將同時設置有圖2及圖3之構成之積層體之積層構造示於圖13。再者，使基板9之外緣大於歐姆電極層20之外緣。
將同時設置有圖8及圖9之構成之積層體之積層構造示於圖14。再者，使導電性基板10之外緣大於歐姆電極層20之外緣。
以下，針對構成本發明之積層體之各層進行說明。
(基板)
作為基板，並無特別限定，可使用公知者，可列舉導電性基板、半導體基板、絕緣性基板等。
作為導電性基板，可列舉矽基板或金屬基板。較佳為雜質摻雜濃度較高之低電阻之矽基板，更佳為n型之低電阻矽基板。作為摻雜物，可使用先前公知之B、P、Pb、As等。
矽基板較佳為低電阻者。矽基板之體積電阻率ρ較佳為100mΩcm以下，更佳為10mΩcm以下，進而較佳為5mΩcm以下。
作為金屬基板之金屬，可列舉：Cu、Al、Au、Cr、Fe、Ni、W等，亦可使用該等之合金。較佳為低電阻且廉價、並且導熱性優異之Cu、Al或該等之合金。
本發明之積層體能夠提供一種即便使用廉價之矽基板或金屬基板作為導電性基板亦表現出良好之二極體特性之肖特基能障二極體。
導電性基板之厚度通常為200μm~2mm。
於導電性基板之背面可積層電極層(背面電極)。背面電極之材料並無特別限制，可列舉Ti、Ni、Au、Cu、Al、Cr、Fe、Ni、W等或該等之積層構造、及該等之合金。
關於半導體基板，只要可保持表面之平滑性，則材料並無特別限定。
作為半導體基板，可列舉將載子濃度調整為1×1018cm-3以下之Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2O3基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板、金剛石基板等。
半導體基板可為單晶，亦可為多晶。又，亦可為非晶質基板或局部包含非晶質之基板。亦可使用於導電體基板、半導體基板、絕緣性基板上使用CVD(chemical vapor deposition，化學氣相沈積)等方法形成有半導體膜之基板。
半導體基板之表面粗度較佳為150nm以下，更佳為50nm以下，進而較佳為10nm以下。表面粗度係藉由實施例記載之方法進行測定。
於基板之表面粗度較小、平滑性較高之情形，於積層有歐姆電極層、金屬氧化物半導體層之情形時，得以保持金屬氧化物半導體層之平滑性，於製成元件之情形時，逆向之漏電流得以抑制得較低。
半導體基板之厚度通常為200μm~2mm。較佳為200μm~1mm，更佳為200μm~700μm。藉由設為200μm~2mm，元件製作後之切割時之加工性優異，元件之良率變高，生產性容易提昇。
絕緣性基板只要為具有絕緣性之基板，則並無特別限制，可於不喪失本發明之效果之範圍內任意選擇一般使用之基板。
作為絕緣性基板，例如可列舉：石英玻璃、鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃等利用融合法或浮式法而製作之無鹼玻璃基板、陶瓷基板、及具有能夠耐受本製作步驟之處理溫度之耐熱性之塑膠基板(例如聚醯亞胺基盤)等。
又，亦可使用介電性基板作為絕緣性基板。
作為介電性基板，可列舉：鈮酸鋰基板、鉭酸鋰基板、氧化鋅基板、水晶基板、藍寶石基板等。
進而，亦可使用於不鏽鋼合金等金屬基板之表面設置有絕緣膜或介電膜之絕緣性基板、介電性基板。
又，亦可於基板形成絕緣膜作為基底膜。作為基底膜，可使用CVD法或濺鍍法等形成氧化矽膜、氮化矽膜、氮氧化矽膜、或氧氮化矽膜等之單層或積層。
絕緣性基板之表面粗度較佳為150nm以下，更佳為50nm以下，進而較佳為20nm以下。表面粗度係藉由實施例記載之方法進行測定。
於基板之表面粗度較小、平滑性較高之情形，於積層有接觸電阻降低層、還原抑制層、及肖特基電極層之情形時，得以保持肖特基電極層之平滑性，於製成元件之情形時，逆向之漏電流得以抑制得較低。
絕緣性基板之厚度並無特別限定，例如為2μm~2mm，較佳為2μm~1mm，更佳為2μm~700μm。藉由設為2μm~2mm，元件製作後之切割時之加工性優異，元件之良率變高，生產性容易提昇。
亦可使用於上述導電性基板、半導體基板或絕緣性基板上具有由複數個材料構成之任意構造、層構造、電路、配線、電極等之基材。
作為任意構造之材料，例如可列舉形成大規模積體電路(LSI)上之後段 製程之金屬、層間絕緣膜等各種金屬或絕緣物之複合材料。
作為層構造之層，並無特別限定，可使用電極層、絕緣層、半導體層、介電層、保護膜層、應力緩衝層、遮光層、電子/電洞注入層、電子/電洞傳輸層、發光層、電子/電洞阻擋層、結晶生長層、密接性提高層、記憶體層液晶層、電容器層、蓄電層等公知之層。
作為電極層，一般而言可列舉：Al層、Si層、Sc層、Ti層、V層、Cr層、Ni層、Cu層、Zn層、Ga層、Ge層、Y層、Zr層、Nb層、Mo層、Tc層、Ru層、Rh層、Pd層、Ag層、Cd層、In層、Sn層、Sb層、Te層、Hf層、Ta層、W層、Re層、Os層、Ir層、Pt層、Au層、包含1種以上之該等層之金屬之合金層、及氧化物電極層等。亦可增加氧化物半導體或Si等半導體之載子濃度，用於電極層。
作為絕緣層，一般而言可列舉：包含選自由Al、Si、Sc、Ti、V、Cr、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Hf、Ta、W、Re、Os、Ir、Pt及Au所組成之群中之1種以上之金屬的氧化物絕緣膜、氮化膜等。
作為半導體層，不限單晶、多晶、非晶之結晶狀態而可廣泛地列舉Si層、GaN層、SiC層、GaP層、GaAs層、GaSb層、InP層、InAs層、InSb層、ZnS層、ZnTe層、金剛石層、Ga2O3、ZnO、InGaZnO等氧化物半導體層、稠五苯等有機半導體層等。
作為介電層，可列舉：鈮酸鋰層、鉭酸鋰層、氧化鋅層、水晶基板層、藍寶石層、BaTiO3層、Pb(Zr,Ti)O3(PZT)層、(Pb,La)(Zr,Ti)O3(PLZT)層、Pb(Zr,Ti,Nb)O3(PZTN)層、Pb(Ni,Nb)O3-PbTiO3(PNN-PT)層、Pb(Ni,Nb)O3-PbZnO3(PNN-PZ)層、Pb(Mg,Nb)O3-PbTiO3(PMN-PT)層、 SrBi2Ta2O9(SBT)層、(K,Na)TaO3層、(K,Na)NbO3層、BiFeO3層、Bi(Nd,La)TiOx層(x=2.5~3.0)、HfSiO(N)層、HfO2-Al2O3層、La2O3層、La2O3-Al2O3層等。
作為保護膜層之膜，不論無機物、有機物，可列舉絕緣性優異且水等之透過性較低之膜。作為保護膜層，例如可列舉：SiO2層、SiNx層(x=1.20~1.33)、SiON層、Al2O3層等。
作為應力緩衝層，可列舉AlGaN層等。
作為遮光層，例如可列舉包含金屬、金屬-有機物等之黑矩陣層、彩色濾光片層。
作為電子/電洞注入層，可列舉氧化物半導體層、有機半導體層等。
作為電子/電洞傳輸層，可列舉氧化物半導體層、有機半導體層等。
作為發光層，可列舉無機半導體層、有機半導體層等。
作為電子/電洞阻擋層，可列舉氧化物半導體層等。
作為基材，可列舉：發電器件、發光器件、感測器、電力轉換器件、運算器件、保護器件、光電子器件、顯示器、記憶體、具有後段製程之半導體器件、蓄電器件等。
層構造之層可為單層，亦可為2層以上之層。
(歐姆電極層)
關於歐姆電極層之材料，只要能夠與金屬氧化物半導體層進行良好之歐姆連接，則並無特別限定。較佳為與基板之接觸電阻為10mΩcm以下者。
作為歐姆電極層之材料，可列舉選自由Ti、Mo、Ag、In、Al、W、Co及Ni所組成之群中之1種以上之元素或該等之合金。較佳為選自由形成低電阻之矽化物之Ti、Mo、Ag、In及Al所組成之群中之1種以上之元素或 該等之合金。
歐姆電極層之厚度並無特別限定，通常為2nm~1μm，較佳為5~300nm。若為該範圍，則具有充分之密接性，電阻之增加較少。
又，亦可藉由複數個層構成歐姆電極層。
歐姆電極層可藉由剖面TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)觀察或二次離子質量分析進行確認。基板、緩衝電極層、金屬氧化物半導體層、肖特基電極層、還原抑制層亦相同。
(金屬氧化物半導體層)
關於金屬氧化物半導體層之組成，只要為金屬氧化物半導體，則並無特別限定。較佳為包含選自In、Ga、Zn、及Sn中之1種以上之元素之氧化物，例如可列舉In、Ga及Zn之氧化物半導體(IGZO)、In、Sn及Zn之氧化物半導體、In及Ga之氧化物半導體、In之氧化物半導體等。
又，關於結晶性，亦無限制，由非晶質氧化物半導體所構成之層、由多晶氧化物半導體所構成之層、由單晶氧化物半導體所構成之層、混合存在有該等之層之任一者均可使用。
金屬氧化物半導體層中之氫原子濃度較佳為1017個/cm3以上且1022個/cm3以下。若氫量多於此，則有如下擔憂：未形成氧化物之In-O之網狀結構而成為鍵不穩定之狀態。氫原子濃度較佳為1017~1022個/cm3，更佳為1019~1022個/cm3，進而較佳為1020~1021個/cm3。
氧化物半導體存在容易產生氧空位、漏電流會沿著空位流動之情況，但藉由將氫原子濃度設為1020個/cm3以上，能夠利用羥基使氧空位終止，從而降低漏電流。
氫原子濃度係藉由二次離子質量分析法進行測定。氫原子濃度之調整 方法並無特別限定，可藉由使成膜時之環境、成膜後之退火、及肖特基電極之成膜時之環境最佳化而進行調整。
金屬氧化物半導體層之帶隙較佳為2.0eV~6.0eV，更佳為2.5eV~5.5eV，進而較佳為3.0eV~5.0eV。帶隙係藉由實施例記載之方法進行測定。可藉由使用具有該範圍之帶隙之金屬氧化物半導體層，而獲得導通電阻較低之元件。
構成金屬氧化物半導體層之各層之自由載子濃度通常為1×1013以上且未達1×1018cm-3。自由載子濃度係藉由實施例記載之方法進行測定。
金屬氧化物半導體層之厚度通常為10nm~10μm，較佳為50nm~7μm，更佳為100nm~5μm。膜厚能夠以可獲得所需耐壓性之方式進行選定。若過厚，則有正向偏壓時之電阻增加之虞。
本發明之積層體能夠提供一種即便對金屬氧化物半導體層利用濺鍍等生產性優異之方式進行製膜亦表現出良好之二極體特性之肖特基能障二極體。
(肖特基電極層)
作為肖特基電極層之含有金屬，可使用功函數為3.5eV以上之元素，於肖特基電極層可使用其金屬氧化物。該金屬之功函數較佳為4.0eV以上，更佳為4.4eV以上，進而較佳為4.6eV以上。功函數之上限並不特別指定，通常為6.5eV。
功函數可藉由光電子分光法而求出。
作為肖特基電極層之金屬，可列舉選自Pd、Mo、Pt、Ir、Ru、V、Zr、Mg、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co中之1種以上之金屬之氧化物、或該等金屬之合金之氧化物。較佳為Pd氧化物、Pt氧化物、 Ir氧化物或Ru氧化物。若為該等，則能夠藉由與金屬氧化物半導體之組合而形成較高之肖特基障壁。
肖特基電極層之載子濃度較佳為1×1018cm-3以上。載子濃度可藉由霍爾測定而求出。
肖特基電極層之厚度通常為1nm~1μm，較佳為2nm~100nm，更佳為5nm~100nm，進而較佳為5nm~50nm。若為該範圍，則正向偏壓時之導通電阻優異。又，能夠提昇肖特基界面之平坦性，且耐壓性優異。
用以獲得肖特基電極之金屬氧化物之製造方法並無特別限定，可列舉於含氧環境下進行金屬靶之反應性濺鍍之方法等。
(還原抑制層)
還原抑制層係防止肖特基電極層因緩衝電極層與肖特基電極層之相互作用而還原，從而導致無法形成初始之肖特基界面之層。
作為用於還原抑制層之金屬，可列舉選自由Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co所組成之群中之1種以上之元素或該等之合金。
又，作為還原抑制層，可使用與構成肖特基電極層之金屬元素相同之元素，即，可使用構成肖特基電極層之金屬氧化物之金屬。於此情形時，作為還原抑制層與肖特基電極層之組合(還原抑制層/肖特基電極層)，例如可列舉：Pd/氧化鈀、Pt/氧化鉑、Ir/氧化銥、Ru/氧化釕等。
還原抑制層之厚度通常為1nm~1μm，較佳為2nm~500nm，更佳為5nm~100nm，特佳為10nm~80nm。若為該範圍則還原抑制效果優異，故而能夠減小正向偏壓時之導通電阻。又，能夠提昇肖特基界面之平坦性。
(緩衝電極層)
緩衝電極層係於肖特基能障二極體形成之下一步驟即Al或Cu等之打線接合步驟中，降低熱或超音波之損害之層。緩衝電極層通常較佳為線膨脹係數較大之電極。
作為用於緩衝電極層之金屬，可列舉選自由Pb、In、Mg、Al、Sn、Mn、Ag、Cu、Ni、Cr及Au所組成之群中之1種以上之元素或該等之合金。較佳為與用於金屬線之金屬相同之元素較佳。例如，於金屬線為Al或Cu之情形時，若緩衝電極層亦為Al或Cu，則容易與金屬線接合，從而較佳。
緩衝電極層之厚度通常為200nm~50μm，較佳為500nm~10μm。若過薄，則有如下擔憂：緩和損害之效果變低，會對肖特基電極層或半導體層帶來損害。若過厚，則有如下擔憂：正向偏壓時之導通電阻因自身之電阻而增加。
各層之製膜方法並無特別限定，可利用如下方法：熱CVD法、CAT-CVD(catalytic chemical vapor deposition，催化化學氣相沈積)法、光CVD法、霧化CVD法、MO-CVD(Metal-organic Chemical Vapor Deposition，金屬有機化合物化學氣相沈積)法、電漿CVD法等CVD法；MBE(Molecular Beam Epitaxy，分子束磊晶法)、ALD(atomic layer deposition，原子層沈積法)等原子等級控制之製膜方法；離子鍍覆、離子束濺鍍、磁控濺鍍等PVD(Physical Vapor Deposition，物理氣相沈積)法、刮刀法、射出法、擠壓法、熱加壓法、溶膠凝膠法、氣溶膠沈積法等先前公知之使用陶瓷步驟之方法；塗佈法、旋轉塗佈法、印刷法、噴霧法、電鍍法、鍍覆法、膠束電解法等濕式法等。
[半導體元件]
本發明之積層體可使用於功率半導體元件、(整流)二極體元件、肖特 基能障二極體元件、接面電晶體元件、靜電放電(ESD)保護二極體、暫態電壓保護(TVS)保護二極體、發光二極體、金屬半導體場效電晶體(MESFET)、接面場效電晶體(JFET)、金屬氧化膜半導體場效電晶體(MOSFET)、肖特基源極/汲極MOSFET、雪崩倍增型光電轉換元件、固體拍攝元件、太陽電池元件、光感測器元件、顯示元件、電阻變化記憶體等半導體元件。由於無電力損耗地提取電流，故而亦尤其適合於功率用途。半導體元件可使用於肖特基能障二極體、接面電晶體。使用上述半導體元件、肖特基能障二極體、接面電晶體等之電子電路可使用於電氣機器、電子機器、車輛、動力機構等。
實施例 實施例1
(肖特基能障二極體之製作)
將電阻率3mΩcm之p摻雜n型單晶Si基板(厚度：250μm、直徑：4英吋)安裝於濺鍍裝置(CANON ANELVA股份有限公司製造：E-200S)，成膜150nm之Ti作為背面電極。繼而，將基板翻轉並安裝於該濺鍍裝置，於DC(Direct Current，直流)100W、Ar環境下成膜150nm之Mo作為歐姆電極層。繼而，將該基板與直徑0.3mm之區域遮罩一起放置於濺鍍裝置(ULVAC股份有限公司製造：CS-200)，成膜200nm之表1所示之金屬組成(原子比)之金屬氧化物半導體作為金屬氧化物半導體層。此時，將表1所示之氣體以表1所示之體積比率導入至濺鍍裝置內。取出該基板，藉由電爐以空氣中300℃之條件退火1小時。再次將該基板與直徑0.2mm之區域遮罩一起安裝於濺鍍裝置(CANON ANELVA股份有限公司製造：E-200S)之後，如下述般成膜肖特基電極層、還原抑制層、及緩衝層。肖特基電極層係成 膜20nm之氧化鈀。成膜條件設為DC50 W、Ar與O2之混合氣體環境、180秒。將所使用之金屬元素之功函數示於表1。還原抑制層係成膜50nm之Pd。成膜條件設為DC50 W、Ar環境。緩衝電極層係成膜1μm之Al。成膜條件設為DC50 W、Ar環境。
所獲得之肖特基能障二極體為於圖13之積層體之背面積層有Ti之所示之構造。
(金屬氧化物半導體層之自由載子濃度之測定)
金屬氧化物半導體層之自由載子濃度以如下方式進行測定。
對於玻璃基板，經過至上述肖特基能障二極體製作步驟中之金屬氧化物半導體層成膜步驟為止而進行。繼而，將基板切成各1cm見方，於4角附上In電極，而製作霍耳效應測定用之元件。針對該元件，於室溫下使用霍耳效應測定裝置(ACCENT製造：HL-5500PC)進行霍耳效應測定，並將所獲得之自由載子量利用金屬氧化物半導體層之體積標準化而設為自由載子濃度。
金屬氧化物半導體層之自由載子濃度為5×1016cm-3。
(肖特基電極層之載子濃度)
肖特基電極層之載子濃度以如下方式進行測定。
對於玻璃基板，經過至上述肖特基能障二極體製作步驟中之肖特基電極層成膜步驟為止而進行。繼而，將基板切成各1cm見方，於4角附上In電極而製作霍耳效應測定用之元件。針對該元件，於室溫下使用霍耳效應測定裝置(ACCENT製造：HL-5500PC)進行霍耳效應測定，並將所獲得之載子量利用肖特基電極之體積進行標準化而設為載子濃度。
肖特基電極層之載子濃度為1×1020cm-3。
針對所獲得之肖特基能障二極體進行以下評價。將結果示於表1。
(導通電阻及漏電流之評價)
使用Agilent公司製造之B1500，對導通電阻(Ron)及漏電流(Ir)進行評價。將基板側連接於地面，將其他探針於緩衝電極層側接地使電壓變化而進行測定。導通電阻係對肖特基能障二極體施加1V時之±0.2V間之微分電阻(Ron=△V/△I)，漏電流設為施加電壓為-5V時之電流密度。
(金屬氧化物半導體層之帶隙之評價)
如以下般對金屬氧化物半導體層之帶隙進行評價。
對基板進行至上述肖特基二極體製作步驟中之金屬氧化物半導體層成膜步驟為止，並將所獲得之積層體切成1cm見方。於室溫下，使用分光式橢圓偏光測定裝置(J.A.Woollam Japan股份有限公司製造：M-2000D)使偏光之入射角度自與基板垂直之方向變化為50°、60°、70°，針對各者將測定波長設為192.3nm~1689nm、將測定寬度設為3.4nm進行測定。對於所獲得之光譜ψ及△，針對各層放置Drude模型、Tauc-Lorentz模型、Gaussian functione模型作為吸收模型，並進行最佳化直至成為平方誤差MSE=10以下，藉此相對於各光之能量算出吸收係數α。針對金屬氧化物半導體層之吸收係數α之光譜，對光之能量範圍2eV~5eV繪製α2，將使直線延長而得之與能量軸之交點作為帶隙而算出。
(金屬氧化物半導體層之氫原子濃度之評價)
對所獲得之肖特基能障二極體之金屬氧化物半導體層之氫原子濃度如以下般進行評價。
藉由四極型二次離子質量分析裝置(ULVAC-PHI公司製造：D-SIMS)，於Cs離子源1kV、一次離子電流100nA、腔室真空度5×10-10torr 之測定條件下進行。關於金屬氧化物半導體層之氫原子濃度，針對將藉由上述測定所獲得之各深度之H之二次離子強度利用金屬氧化物半導體層之膜厚進行積分所得之強度，使用氫濃度及膜厚已知之In-Ga-Zn-O薄膜將強度標準化而進行氫濃度之定量化，將所獲得之值設為氫原子濃度。
實施例2~4
將肖特基電極層及還原抑制層之組成如表1所示般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表1。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層之載子濃度均為1×1020cm-3。
實施例1~4所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為4×10-8A/cm2以下，表現出良好之二極體特性。
比較例1
除不設置還原抑制層以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表1。
比較例1所獲得之肖特基能障二極體之導通電阻Ron為50mΩcm2，且漏電流Ir為2×100A/cm2，與實施例1~4比較，均呈現出較高之值。
Figure 105143251-A0305-02-0023-1
實施例5~8
將肖特基電極層及還原抑制層之組成如表2記載般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表2。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層之載子濃度均為1×1020cm-3。
實施例5~8所獲得之肖特基能障二極體之導通電阻Ron未達10mΩcm2，且漏電流Ir為2×10-8A/cm2以下，表現出良好之二極體特性。
Figure 105143251-A0305-02-0024-2
實施例9~11
將肖特基電極層之膜厚如表3記載般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表3。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層之載子濃度均為1×1020cm-3。
實施例9、10所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為3×10-7A/cm2以下，表現出良好之二極體特性。實施例11所獲得之肖特基能障二極體之導通電阻Ron未達10mΩcm2，且漏電流Ir為3×10-7A/cm2，表現出良好之二極體特性。
Figure 105143251-A0305-02-0025-3
實施例12~14
將歐姆電極層之成膜條件設為DC50 W，並將肖特基電極層及還原抑制層之組成如表4記載般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表4。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層之載子濃度均為1×1020cm-3。
實施例12所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為9×10-6，表現出良好之二極體特性。實施例13、14所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，漏電流Ir分別為1×10-2 A/cm2、1×10-1A/cm2，表現出良好之二極體特性。
Figure 105143251-A0305-02-0026-4
實施例15~18
將基板變更為表5所示之半導體基板，除此以外，以與實施例1相同之方式製作肖特基能障二極體。
導通電阻及漏電流之評價係將歐姆電極側露出之部分探針接地而與地面連接，並將其他探針於緩衝電極層側接地使電壓變化而進行測定。其他評價方法與實施例1同樣地進行。將結果示於表5。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層 之載子濃度均為1×1020cm-3。
(基板之表面粗度之測定)
基板之表面粗度係藉由剖面TEM(穿透式電子顯微鏡)圖像及EDX(energy dispersive X-ray analysis，能量分散型X射線分光法)對所製作之肖特基能障二極體進行觀察而取得。具體而言，將利用EDX檢測到表5所示之各基板之構成元素之區域定義為基板，進而於剖面TEM圖像中根據基板與歐姆電極層之對比度之不同而定義界面。針對與膜厚垂直之方向上10mm之區域之剖面TEM圖像，對於基板界面之凹凸，根據下述式(1)式算出算術平均粗糙度Ra而定義為表面粗度層之厚度。將結果示於表5。
Figure 105143251-A0305-02-0027-5
l：與膜厚為垂直方向之觀察區域之長度(10μm)
f(x)：表現界面之凹凸之函數
(基板之結晶性之評價)
基板之結晶性係藉由利用電子顯微鏡(JEOL公司製造：JEM-2800)所獲得之電子繞射像進行評價。針對電子束之照射區域，自相對於基板剖面為直徑10nm以上之區域取得繞射像。將於繞射像中觀察到點形狀者判斷為單晶，將觀察為環形狀者判斷為多晶。將結果示於表5。
實施例15~17所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為2×10-9A/cm2以下，表現出良好之二極體特性。實施例18所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為2×10-1A/cm，表現出良好之二極體特性。
Figure 105143251-A0305-02-0028-6
實施例19~22
將基板變更為表6所示之絕緣性基板，除此以外，以與實施例15相同之方式製作肖特基能障二極體，並進行評價。將結果示於表6。
金屬氧化物半導體層之自由載子濃度均為5×1016cm-3。肖特基電極層之載子濃度均為1×1020cm-3。
實施例19~22所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為1×10-7A/cm2以下，表現出良好之二極體特性。
Figure 105143251-A0305-02-0029-7
實施例23~26
將金屬氧化物半導體層之成膜設為表7所示之金屬組成比(原子比)之金屬氧化物半導體，並將成膜時導入氣體設為如表7記載般，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表7。
金屬氧化物半導體層之自由載子濃度如表7所示。肖特基電極層之載子濃度均為1×1020cm-3。
實施例23~26所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為2×10-9A/cm2以下，表現出良好之二極體特性。
Figure 105143251-A0305-02-0030-8
實施例27~30
將金屬氧化物半導體層之成膜時導入氣體及其比率如表8記載般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表8。
金屬氧化物半導體層之自由載子濃度如表8所示。肖特基電極層之載子濃度均為1×1020cm-3。
實施例27及28之金屬氧化物半導體層之氫原子濃度為8×1020cm-3、5×1021cm-3。實施例27、28所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為1×10-9A/cm2以下，表現出良好之二極體特性。
實施例29、30之金屬氧化物半導體層之氫原子濃度為4×1015cm-3、8×1016cm-3。實施例19、20所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為8×10-1A/cm2、5×10-2A/cm2，表現出良好之二極體特性。
Figure 105143251-A0305-02-0031-9
實施例31
將歐姆電極層之組成如表9所示般進行變更，除此以外，以與實施例1相同之方式製作肖特基能障二極體，並進行評價。將結果示於表1。
金屬氧化物半導體層之自由載子濃度為5×1016cm-3。肖特基電極層之載子濃度為1×1020cm-3。
實施例31所獲得之肖特基能障二極體之導通電阻Ron未達1mΩcm2，且漏電流Ir為2×10-9A/cm2，表現出良好之二極體特性。
Figure 105143251-A0305-02-0032-10
根據表1~9可知，使用本發明之積層體之半導體元件(肖特基能障二極體)之正向之導通電阻極小。又，可知逆向之漏電流亦充分地少。
[產業上之可利用性]
本發明之積層體能夠使用於功率半導體元件、二極體元件、肖特基能障二極體元件等半導體元件，使用該元件之電子電路能夠使用於電氣機 器、電子機器、電動車輛等。
於上述中詳細說明了若干本發明之實施形態及/或實施例，但業者在不實質性地脫離本發明之新穎之教導及效果的情況下，可容易地對該等作為示例之實施形態及/或實施例施加多種變更。因此，該等多種變更包含於本發明之範圍。
將成為本案之巴黎優先權之基礎之日本申請案說明書之內容全部引用於此。
1‧‧‧積層體
9‧‧‧基板
20‧‧‧歐姆電極層
30‧‧‧金屬氧化物半導體層
40‧‧‧肖特基電極層
50‧‧‧還原抑制層
60‧‧‧緩衝電極層

Claims (18)

  1. 一種積層體，其依序具有基板、歐姆電極層、金屬氧化物半導體層、肖特基電極層、及緩衝電極層；且 於上述肖特基電極層與上述緩衝電極層之間具有還原抑制層。
  2. 如請求項1之積層體，其中上述還原抑制層包含選自由Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co所組成之群中之1種以上之元素。
  3. 如請求項1或2之積層體，其中上述肖特基電極層包含功函數為4.4 eV以上之1種以上之金屬元素之氧化物。
  4. 如請求項1或2之積層體，其中上述肖特基電極層包含選自由Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh及Co所組成之群中之1種以上之金屬之氧化物。
  5. 如請求項1或2之積層體，其中上述基板為導電性基板。
  6. 如請求項1或2之積層體，其中上述基板為絕緣性基板。
  7. 如請求項1或2之積層體，其中上述基板為半導體基板。
  8. 如請求項1或2之積層體，其具有於上述基板與上述歐姆電極層之間包含選自由電極層及絕緣層所組成之群中之1種以上之層之層構造。
  9. 如請求項1或2之積層體，其中上述基板為導電性之矽基板。
  10. 如請求項1或2之積層體，其中上述金屬氧化物半導體層包含選自由In、Ga、Zn及Sn所組成之群中之1種以上之元素。
  11. 如請求項1或2之積層體，其中上述金屬氧化物半導體層之氫原子濃度為1017 個/cm3 以上且1022 個/cm3 以下。
  12. 如請求項1或2之積層體，其中上述金屬氧化物半導體層之外緣與上述歐姆電極層之外緣相同或位於上述歐姆電極層之外緣之內側，上述歐姆電極層與上述金屬氧化物半導體層之下表面之整個面相接。
  13. 如請求項1或2之積層體，其中上述肖特基電極層之外緣與上述金屬氧化物半導體層之外緣相同或位於上述金屬氧化物半導體層之外緣之內側。
  14. 一種半導體元件，其係使用如請求項1至13中任一項之積層體。
  15. 一種肖特基能障二極體，其係使用如請求項14之半導體元件。
  16. 一種接面電晶體，其係使用如請求項14之半導體元件。
  17. 一種電子電路，其係使用如請求項14之半導體元件、如請求項15之肖特基能障二極體、或如請求項16之接面電晶體。
  18. 一種電氣機器、電子機器、車輛、或動力機構，其係使用如請求項17之電子電路。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017111174A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体
DE112018003362B4 (de) * 2017-06-29 2023-08-10 Mitsubishi Electric Corporation Oxid-Halbleitereinheiten und Verfahren zur Herstellung von Oxid-Halbleitereinheiten
CN110870079B (zh) * 2017-07-08 2024-01-09 株式会社Flosfia 半导体装置
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
US10497817B1 (en) * 2018-07-09 2019-12-03 Wisconsin Alumni Research Foundation P-n diodes and p-n-p heterojunction bipolar transistors with diamond collectors and current tunneling layers
US11495695B2 (en) 2018-07-12 2022-11-08 Flosfia Inc. Semiconductor device
WO2020039971A1 (ja) * 2018-08-22 2020-02-27 三菱電機株式会社 酸化物半導体装置及びその製造方法
CN110190115A (zh) * 2019-06-10 2019-08-30 广东省半导体产业技术研究院 一种sbd结构及其制作方法
JPWO2021066137A1 (zh) * 2019-10-03 2021-04-08
CN111063742B (zh) * 2019-12-13 2022-08-19 合肥中科微电子创新中心有限公司 基于氧化镓的pn结结构及其制备方法
CN111129166B (zh) * 2019-12-13 2023-02-07 合肥中科微电子创新中心有限公司 氧化镓基半导体结构及其制备方法
WO2023136309A1 (ja) * 2022-01-14 2023-07-20 株式会社Flosfia 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225914A (ja) * 2009-03-24 2010-10-07 Sanyo Electric Co Ltd ショットキーバリアダイオード
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030015708A1 (en) * 2001-07-23 2003-01-23 Primit Parikh Gallium nitride based diodes with low forward voltage and low reverse current operation
US7834367B2 (en) * 2007-01-19 2010-11-16 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
KR101796909B1 (ko) 2009-10-30 2017-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 비선형 소자, 표시 장치, 및 전자 기기
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
US8772901B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
JP2014209508A (ja) * 2013-04-16 2014-11-06 住友電気工業株式会社 はんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法
US9601591B2 (en) * 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6283364B2 (ja) * 2013-08-19 2018-02-21 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
KR102226985B1 (ko) 2013-08-19 2021-03-11 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
JP2015109315A (ja) * 2013-12-03 2015-06-11 出光興産株式会社 薄膜トランジスタ、その製造方法、酸化物半導体層、表示装置及び半導体装置
JP6149786B2 (ja) * 2014-04-11 2017-06-21 豊田合成株式会社 半導体装置および半導体装置の製造方法
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225914A (ja) * 2009-03-24 2010-10-07 Sanyo Electric Co Ltd ショットキーバリアダイオード
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置

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Publication number Publication date
US10340356B2 (en) 2019-07-02
CN108369964B (zh) 2021-09-10
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JP6749939B2 (ja) 2020-09-02
WO2017111173A1 (ja) 2017-06-29
CN108369964A (zh) 2018-08-03
US20190013389A1 (en) 2019-01-10
TW201735357A (zh) 2017-10-01

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