JP7037142B2 - ダイオード - Google Patents

ダイオード Download PDF

Info

Publication number
JP7037142B2
JP7037142B2 JP2017155768A JP2017155768A JP7037142B2 JP 7037142 B2 JP7037142 B2 JP 7037142B2 JP 2017155768 A JP2017155768 A JP 2017155768A JP 2017155768 A JP2017155768 A JP 2017155768A JP 7037142 B2 JP7037142 B2 JP 7037142B2
Authority
JP
Japan
Prior art keywords
type semiconductor
semiconductor layer
type
anode electrode
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017155768A
Other languages
English (en)
Other versions
JP2019036593A (ja
Inventor
公平 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
Novel Crystal Technology Inc
Original Assignee
Tamura Corp
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp, Novel Crystal Technology Inc filed Critical Tamura Corp
Priority to JP2017155768A priority Critical patent/JP7037142B2/ja
Priority to CN201880051971.5A priority patent/CN111033758B/zh
Priority to US16/635,319 priority patent/US11355594B2/en
Priority to PCT/JP2018/027416 priority patent/WO2019031204A1/ja
Priority to EP18843602.6A priority patent/EP3667737A4/en
Publication of JP2019036593A publication Critical patent/JP2019036593A/ja
Priority to JP2022025529A priority patent/JP7349672B2/ja
Application granted granted Critical
Publication of JP7037142B2 publication Critical patent/JP7037142B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes

Description

本発明は、ダイオードに関する。
従来、ｐ型のＧａ２Ｏ３の形成が困難であることが知られている。このため、Ｇａ２Ｏ３系のダイオードにおいてホモｐｎ接合を形成することは難しいと考えられている。
一方で、ｎ型のβ－Ｇａ２Ｏ３単結晶がｐ型のＮｉＯ単結晶とヘテロｐｎ接合を形成することが知られている（例えば、非特許文献１参照）。特許文献１には、ｎ型のβ－Ｇａ２Ｏ３単結晶とｐ型のＮｉＯ単結晶とによるヘテロｐｎ接合の整流性を利用したｐｎ接合ダイオードが開示されている。
また、ｎ型のα－Ｇａ２Ｏ３結晶とｐ型の六方晶の結晶構造を有する無機化合物結晶とによるヘテロｐｎ接合を利用したジャンクションバリアショットキー構造やガードリング構造を有するショットキーバリアダイオードが知られている（例えば、特許文献１参照）。
特開２０１６－２５２５６号公報
Yoshihiro Kokubun et al., "All-oxide p-n heterojunction diodes comprising p-type NiO and n-type β-Ga2O3", Applied Physics Express 9, 091101 (2016)
本発明の目的は、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］～［４］のダイオードを提供する。
［１］ｎ型Ｇａ２Ｏ３系単結晶からなる、トレンチを有するｎ型半導体層と、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる、前記トレンチ内に埋め込まれたｐ型半導体層と、前記ｎ型半導体層とショットキー接合を形成し、前記ｐ型半導体層と接触するアノード電極と、を備え、前記ｎ型半導体層と前記ｐ型半導体層とがｐｎ接合を形成し、トレンチ型ジャンクションバリアショットキー構造を有し、前記ショットキー接合の整流性を利用する、ダイオード。
［２］前記ｐ型半導体がＮｉＯである、上記［１］に記載のダイオード。
［３］前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ、Ｗ、Ｆｅ、又はＣｕからなり、前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ又はＷからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．６Ｖ以下であり、前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．７以下であり、前記アノード電極の前記ｎ型半導体層と接触する部分がＣｕからなる場合の立ち上がり電圧が０．６Ｖ以上かつ０．８Ｖ未満である、上記［１］又は［２］に記載のダイオード。
［４］ｎ型Ｇａ ２ Ｏ ３ 系単結晶からなる、トレンチを有するｎ型半導体層と、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる、前記トレンチ内に埋め込まれたガードリングとしてのｐ型半導体層と、前記ｎ型半導体層とショットキー接合を形成し、前記ｎ型半導体層と接触する部分がＭｏ、Ｗ、Ｆｅ、又はＣｕからなるアノード電極と、を備え、前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ又はＷからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．６Ｖ以下であり、前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．７以下であり、前記アノード電極の前記ｎ型半導体層と接触する部分がＣｕからなる場合の立ち上がり電圧が０．６Ｖ以上かつ０．８Ｖ未満である、前記ショットキー接合の整流性を利用した、ガードリング構造を有する、ダイオード。
本発明によれば、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供することができる。
図１は、第１の実施の形態に係るｐｎ接合ダイオードの垂直断面図である。 図２は、第２の実施の形態に係るトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオード２の垂直断面図である。 図３（ａ）～（ｃ）は、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図４（ａ）～（ｃ）は、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図５は、第３の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図６（ａ）、（ｂ）は、それぞれ実施例１に係るｐｎ接合ダイオードの順方向特性、逆方向特性を示すグラフである。 図７（ａ）は、実施例２に係るＮｉＯ膜の抵抗率の基板温度依存性を示すグラフである。図７（ｂ）は、実施例２に係るＮｉＯ膜の抵抗率のプラズマ出力依存性を示すグラフである。図７（ｃ）は、実施例２に係るＮｉＯ膜とＰｔ電極のコンタクト抵抗の基板温度依存性を示すグラフである。 図８は、実施例３に係るショットキーバリアダイオードの垂直断面図である。 図９は、実施例３に係るショットキーバリアダイオードの順方向特性を示すグラフである。 図１０（ａ）、（ｂ）は、それぞれ実施例４に係るトレンチ型ＪＢＳダイオードの順方向特性、逆方向特性を示すグラフである。
本発明は、本発明者が、ゲート絶縁膜等の半導体上に形成される絶縁膜を備えた半導体素子においては、絶縁膜が結晶質である場合よりも非晶質である場合の方が、リーク電流が小さくなるということから着想を得て、Ｇａ２Ｏ３系半導体層とヘテロｐｎ接合を形成するｐ型半導体膜に、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体膜を用いたことに端を発する。
以下、Ｇａ２Ｏ３系半導体層と非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体膜とのヘテロｐｎ接合を利用した半導体素子の具体例について説明する。
〔第１の実施の形態〕
（ｐｎ接合ダイオードの構成）
図１は、第１の実施の形態に係るｐｎ接合ダイオード１の垂直断面図である。ｐｎ接合ダイオード１は、ｎ型半導体基板１０と、ｎ型半導体基板１０上に形成されたｎ型半導体層１１と、ｎ型半導体層１１のｎ型半導体基板１０と反対側の面上に形成されたｐ型半導体層１２と、ｐ型半導体層１２のｎ型半導体層１１と反対側の面上に形成されたアノード電極１３と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたカソード電極１４と、を備える。
ｎ型半導体層１１とｐ型半導体層１２とは、ｐｎ接合を形成し、ｐｎ接合ダイオード１は、このｐｎ接合の整流性を利用している。
ｐｎ接合ダイオード１においては、アノード電極１３とカソード電極１４との間に順方向の電圧（アノード電極１３側が正電位）を印加することにより、ｎ型半導体層１１から見たｐ型半導体層１２とｎ型半導体層１１との界面のポテンシャル障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。一方、アノード電極１３とカソード電極１４との間に逆方向の電圧（アノード電極１３側が負電位）を印加したときは、ｐｎ間のポテンシャル障壁により、電流が流れない。
ｎ型半導体基板１０は、ｎ型のＧａ２Ｏ３系単結晶からなる基板である。ｎ型半導体基板１０は、Ｓｉ、Ｓｎ等のドナー不純物を含む。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
ｎ型半導体層１１は、ｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層１１は、Ｓｉ、Ｓｎ等のドナー不純物を含む。ｎ型半導体層１１のドナー濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１８ｃｍ－３以下である。ｎ型半導体層１１の厚さは、例えば、１μｍ以上かつ１００μｍ以下である。
ｐ型半導体層１２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる。ｐ型半導体としては、例えば、ＮｉＯ、ＳｎＯ、又はＣｕ２Ｏを用いることができる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層１２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層１２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
アノード電極１３は、ｐ型半導体層１２とオーミック接合を形成するＮｉ等の導電性材料からなる。アノード電極１３の厚さは、例えば、０．０３μｍ以上かつ５μｍ以下である。
カソード電極１４は、ｎ型半導体基板１０と接触する部分がＧａ２Ｏ３系単結晶とオーミック接合を形成するＴｉ等の導電性材料からなる。すなわち、カソード電極１４が単層構造を有する場合はその全体がＴｉ等からなり、多層構造を有する場合はｎ型半導体基板１０と接触する層がＴｉ等からなる。カソード電極１４の多層構造としては、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌが挙げられる。カソード電極１４の厚さは、例えば、０．０３μｍ以上かつ５μｍ以下である。
（ｐｎ接合ダイオードの製造方法）
以下に、ｐｎ接合ダイオード１の製造方法の一例について説明する。
まず、ｎ型半導体基板１０上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法等によりドナーを含むＧａ２Ｏ３系単結晶をエピタキシャル成長させ、ｎ型半導体層１１を形成する。
ｎ型半導体基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したドナーを含むＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより得られる基板である。
次に、ｎ型半導体層１１上に、高周波（ＲＦ）スパッタリング等により非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体を堆積させ、ｐ型半導体層１２を形成する。
高周波スパッタリングによりｐ型半導体層１２を形成する場合の条件は、基板温度（堆積温度）が２５℃以上かつ７００℃以下、プラズマ出力が５０Ｗ以上かつ３００Ｗ以下、圧力が０．１Ｐａ以上かつ１Ｐａ以下、ガス種がＯ２、ガス流量が０．１ｓｃｃｍ以上かつ１００ｓｃｃｍ以下、堆積時間が０．１時間以上かつ１０時間以下であることが好ましい。スパッタリングターゲットは、例えば、ＮｉＯからなるｐ型半導体層１２を形成する場合は、ＮｉＯ又はＮｉからなることが好ましい。
ｐ型半導体層１２の結晶化度は、基板温度や下地結晶の方位等の複数のパラメータに影響を受けると考えられるが、基板温度が７００℃以下である場合は非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体層１２を形成しやすい。
次に、真空蒸着等により、ｐ型半導体層１２の表面及びｎ型半導体基板１０の裏面に、それぞれアノード電極１３とカソード電極１４を形成する。
図１に示されるように、ｎ型半導体層１１の上側の一部、ｐ型半導体層１２、及びアノード電極１３は、フォトエッチング等によりメサ形状にパターニングされてもよい。メサ形状にパターニングすることで、特にｐ型半導体層１２中を横方向に流れるリーク電流を抑制することができる。
〔第２の実施の形態〕
（ジャンクションバリアショットキーダイオードの構成）
図２は、第２の実施の形態に係るトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオード２の垂直断面図である。トレンチ型ＪＢＳダイオード２は、トレンチ型ジャンクションバリアショットキー（ＪＢＳ）構造を有する縦型のショットキーバリアダイオードである。
トレンチ型ＪＢＳダイオード２は、ｎ型半導体基板２０と、ｎ型半導体基板２０上に形成された、ｎ型半導体基板２０と反対側の面２６に開口するトレンチ２５を有するｎ型半導体層２１と、ｎ型半導体層２１のトレンチ２５内に埋め込まれたｐ型半導体層２２と、ｎ型半導体層２１の面２６上にｐ型半導体層２２と接触するように形成されたアノード電極２３と、ｎ型半導体基板２０のｎ型半導体層２１と反対側の面上に形成されたカソード電極２４と、を備える。
ｎ型半導体層２１とアノード電極２３とは、ショットキー接合を形成し、トレンチ型ＪＢＳダイオード２は、このショットキー接合の整流性を利用している。
トレンチ型ＪＢＳダイオード２においては、アノード電極２３とカソード電極２４との間に順方向の電圧（アノード電極２３側が正電位）を印加することにより、ｎ型半導体層２１から見たアノード電極２３とｎ型半導体層２１との界面のポテンシャル障壁が低下し、アノード電極２３からカソード電極２４へ電流が流れる。
一方、アノード電極２３とカソード電極２４との間に逆方向の電圧（アノード電極２３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。このとき、ｐ型半導体層２２から空乏層が広がり、隣接するｐ型半導体層２２間のチャネルが閉じるため、リーク電流が効果的に抑制される。
一般的に、ショットキーバリアダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
例えば、“松波弘之、大谷昇、木本恒暢、中村孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月３０日、ｐ．３５５”に記載された、ＳｉＣを半導体層とするショットキーバリアダイオードにおける逆方向リーク電流のショットキー界面電界強度依存性のデータによれば、逆方向リーク電流の電流密度が０．０００１Ａ／ｃｍ２のときのショットキー電極直下の電界強度は、およそ０．８ＭＶ／ｃｍである。ここで、０．０００１Ａ／ｃｍ２は、サイズが１ｍｍ×１ｍｍであるショットキー電極に１μＡの電流が流れたときのショットキー電極直下の電流密度である。
このため、半導体材料自体の絶縁破壊電界強度が数ＭＶ／ｃｍあったとしても、ショットキー電極直下の電界強度が０．８ＭＶ／ｃｍを超えると、１μＡを超えるリーク電流が流れることになる。
例えば、ショットキー電極直下の電界強度を抑制するための特別な構造を有さない従来のショットキーバリアダイオードにおいて１２００Ｖの耐圧を得るためには、ショットキー電極直下の電界強度を０．８ＭＶ／ｃｍ以下に抑えるために、半導体層のドナー濃度を１０１５ｃｍ－３台にまで下げ、かつ半導体層を非常に厚くする必要がある。そのため、導通損失が非常に大きくなり、高耐圧かつ低損失のショットキーバリアダイオードを作製することは困難である。
本実施の形態に係るトレンチ型ＪＢＳダイオード２は、トレンチ型ＪＢＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチ型ＪＢＳダイオード２は、高耐圧かつ低損失のショットキーバリアダイオードである。
ｎ型半導体基板２０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板２０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下であるｎ型半導体基板２０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
ｎ型半導体層２１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層２１のドナー濃度は、ｎ型半導体基板２０のドナー濃度よりも低い。
なお、ｎ型半導体基板２０とｎ型半導体層２１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。すなわち、高ドナー濃度層を介してｎ型半導体層２１をｎ型半導体基板２０上に積層してもよい。ｎ型半導体層２１の成長初期は、ドーパントの取り込み量が不安定であったり、ｎ型半導体基板２０からのアクセプター不純物の拡散があったりするため、ｎ型半導体基板２０上にｎ型半導体層２１を直接成長させると、ｎ型半導体層２１のｎ型半導体基板２０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、ｎ型半導体層２１よりも高い濃度に設定され、より好ましくは、ｎ型半導体基板２０よりも高い濃度に設定される。
ｎ型半導体層２１のドナー濃度が増加するほど、トレンチ型ＪＢＳダイオード２の各部の電界強度が増加する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度及びｎ型半導体層２１中の最大電界強度を低く抑えるためには、ｎ型半導体層２１のドナー濃度がおよそ２．０×１０１７ｃｍ－３以下であることが好ましい。一方、ドナー濃度が小さくなるほどｎ型半導体層２１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、３．０×１０１６ｃｍ－３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１６ｃｍ－３程度まで下げてもよい。
ｎ型半導体層２１の厚さが増加するほど、ｎ型半導体層２１中の最大電界強度が低減する。ｎ型半導体層２１の厚さをおよそ３μｍ以上にすることにより、ｎ型半導体層２１中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチ型ＪＢＳダイオード２の小型化の観点から、ｎ型半導体層２１の厚さはおよそ３μｍ以上かつ９μｍ以下であることが好ましい。
トレンチ２５の深さＤｔによってトレンチ型ＪＢＳダイオード２の各部の電界強度が変化する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度及びｎ型半導体層２１中の最大電界強度を低く抑えるためには、トレンチ２５の深さＤｔがおよそ１．５μｍ以上かつ６μｍ以下であることが好ましい。
トレンチ２５の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
ｎ型半導体層２１の隣接するトレンチ２５の間のメサ形状部分の幅Ｗｍが低減するほど、ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度が低減する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の幅Ｗｍが５μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ２５の製造難度が上がるため、メサ形状部分の幅Ｗｍが０．２５μｍ以上であることが好ましい。
ｐ型半導体層２２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型のｐ型半導体からなる。ｐ型半導体としては、例えば、ＮｉＯ、ＳｎＯ、又はＣｕ２Ｏを用いることができる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層２２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも、低コストかつ容易に製造することができる。特に、トレンチ２５の内面にはＧａ２Ｏ３系単結晶の様々な方位の面が露出しているため、結晶性のｐ型半導体膜を埋め込むことは困難であるが、非晶質部分を含むｐ型半導体膜を埋め込むことは比較的容易である。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層２２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
アノード電極２３は、アノード電極２３のｎ型半導体層２１と接触する部分がｎ型半導体層２１とショットキー接触する材料からなる。すなわち、アノード電極２３が単層構造を有する場合はその全体がｎ型半導体層２１とショットキー接触する材料からなり、多層構造を有する場合は少なくともｎ型半導体層２１と接触する層がｎ型半導体層２１とショットキー接触する材料からなる。
トレンチ型ＪＢＳダイオード２の立ち上がり電圧を小さくするためには、アノード電極２３のｎ型半導体層２１と接触する部分がＦｅ（鉄）、Ｃｕ（銅）、Ｍｏ（モリブデン）、又はＷ（タングステン）からなることが好ましい。
アノード電極２３のｎ型半導体層２１と接触する部分がＭｏ又はＷからなる場合、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．４Ｖ以上かつ０．６Ｖ以下となる。アノード電極２３のｎ型半導体層２１と接触する部分がＦｅからなる場合は、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．４Ｖ以上かつ０．７Ｖ以下となる。また、アノード電極２３のｎ型半導体層２１と接触する部分がＣｕからなる場合、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．６Ｖ以上かつ０．９Ｖ以下となる。
トレンチ型ＪＢＳダイオード２においては、メサ形状部分にポテンシャル障壁が形成されるため、立ち上がり電圧はメサ形状部分の幅Ｗｍに依存し、幅Ｗｍが小さくなるほど大きくなる。
トレンチ型ＪＢＳダイオード２中の電界強度は、上述のように、隣接する２つのトレンチ２５の間のメサ形状部分の幅Ｗｍ、トレンチ２５の深さＤｔ等の影響を受けるが、トレンチ２５の平面パターン（ｐ型半導体層２２の平面パターン）にはほとんど影響を受けない。このため、ｎ型半導体層２１のトレンチ２５の平面パターン（ｐ型半導体層２２の平面パターン）は特に限定されない。
カソード電極２４は、ｎ型半導体基板２０とオーミック接触する。カソード電極２４は、Ｔｉ等の金属からなる。カソード電極２４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極２４とｎ型半導体基板２０を確実にオーミック接触させるため、カソード電極２４のｎ型半導体基板２０と接触する層がＴｉからなることが好ましい。
（トレンチ型ＪＢＳダイオードの製造方法）
以下に、トレンチ型ＪＢＳダイオード２の製造方法の一例を示す。
図３（ａ）～（ｃ）、図４（ａ）～（ｃ）は、第２の実施の形態に係るトレンチ型ＪＢＳダイオード２の製造工程を示す垂直断面図である。
まず、図３（ａ）に示されるように、ｎ型半導体基板２０上に、ＨＶＰＥ法等によりＳｉ等のドナーを含むＧａ２Ｏ３系単結晶をエピタキシャル成長させ、ｎ型半導体層２１を形成する。
ｎ型半導体基板２０は、例えば、ＦＺ法やＥＦＧ法等の融液成長法により育成したドナーを含むＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより得られる基板である。
次に、図３（ｂ）に示されるように、フォトリソグラフィとドライエッチング等によりｎ型半導体層２１のｎ型半導体基板２０と反対側の面２６にトレンチ２５を形成する。
トレンチ２５の形成にドライエッチングを用いる場合の好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
また、トレンチ２５の形成後、トレンチ２５の内面の荒れやプラズマダメージを除去するため、リン酸での処理を行うことが好ましい。典型的には、１３０～１４０℃に加熱したリン酸へ１～３０分浸漬することが好ましい。
次に、図３（ｃ）に示されるように、電子ビーム蒸着等により、ｎ型半導体基板２０の底面にＴｉ／Ａｕ積層構造等を有するカソード電極２４を形成する。その後、窒素雰囲気中で４５０℃１分の加熱処理を行う。この加熱処理によって、カソード電極２４とｎ型半導体基板２０の間のコンタクト抵抗が減少する。
次に、図４（ａ）に示されるように、高周波スパッタリング等により、ｎ型半導体層２１の面２６の全面に、トレンチ２５を埋め込める程度の厚さのｐ型半導体膜を堆積させる。
高周波スパッタリングによりｐ型半導体層２２を形成する場合の条件は、基板温度（堆積温度）が２５℃以上かつ７００℃以下、プラズマ出力が５０Ｗ以上かつ３００Ｗ以下、圧力が０．１Ｐａ以上かつ１Ｐａ以下、ガス種がＯ２、ガス流量が０．１ｓｃｃｍ以上かつ１００ｓｃｃｍ以下、堆積時間が０．１時間以上かつ１０時間以下であることが好ましい。スパッタリングターゲットは、例えば、ＮｉＯからなるｐ型半導体層２２を形成する場合は、ＮｉＯ又はＮｉからなることが好ましい。
ｐ型半導体層２２の結晶化度は、基板温度や下地結晶の方位等の複数のパラメータに影響を受けると考えられるが、基板温度が７００℃以下である場合は非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体層１２を形成しやすい。
次に、図４（ｂ）に示されるように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、堆積させたｐ型半導体膜のトレンチ２５の外側の部分（面２６よりも上の部分）を除去し、面２６を露出させる。これにより、トレンチ２５内にｐ型半導体層２２が埋め込まれる。
その後、アノード電極２３の形成の前に、ｎ型半導体層２１の面２６に、過酸化水素水等の過酸化水素を含む処理液を用いた前処理を施す。また、塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の過酸化水素を含まない処理液を用いる場合は、それらの処理液による処理の後に過酸化水素を含む処理液を用いた処理を行う。前処理の最後に過酸化水素を含む処理液を用いた処理を行わない場合、アノード電極２３の材料に依存せずにトレンチ型ＪＢＳダイオード２の立ち上がり電圧が０．８～１．０Ｖ程度に固定されてしまうおそれがある。
過酸化水素を含む処理液としては、過酸化水素水の他に、例えば、塩酸、硝酸、硫酸等の無機酸に過酸化水素及び水を適量添加した液を用いることができる。例えば、硫酸に過酸化水素及び水が添加された硫酸過水を用いる場合には、硫酸４に対して過酸化水素を１、水を１～１０００の体積比率で混合した硫酸過水を用いることができる。
次に、図４（ｃ）に示されるように、電子ビーム蒸着等により、ｎ型半導体層２１の面２６上にＭｏ／Ａｕ積層構造等を有するアノード電極２３を形成する。アノード電極２３は、リフトオフ等により、円形等の所定の形状にパターニングされる。
〔第３の実施の形態〕
（ショットキーバリアダイオードの構成）
図５は、第３の実施の形態に係るショットキーバリアダイオード３の垂直断面図である。ショットキーバリアダイオード３は、ガードリング構造を有する縦型のショットキーバリアダイオードである。
ショットキーバリアダイオード３は、ｎ型半導体基板３０と、ｎ型半導体基板３０上に形成されたｎ型半導体層３１と、ｎ型半導体基板３０と反対側の面３６に開口するトレンチ３５を有するｎ型半導体層３１と、ｎ型半導体層３１のトレンチ３５内に埋め込まれたガードリングとしてのｐ型半導体層３２と、ｎ型半導体層２１の面３６上に形成されたアノード電極３３と、ｎ型半導体基板３０のｎ型半導体層３１と反対側の面上に形成されたカソード電極３４と、を有する。
ガードリングとしてのｐ型半導体層３２は、アノード電極３３に一部が重なる領域に形成され、アノード電極３３の端部における電界集中を緩和し、ショットキーバリアダイオード３の耐圧を向上させることができる。
また、ショットキーバリアダイオード３は、ｎ型半導体層３１の面３６上のアノード電極３３の周りに、ＳｉＯ２等の誘電体からなる誘電体膜３７を有し、その誘電体膜３７の上にアノード電極３３の縁が乗り上げている。このフィールドプレート構造も、アノード電極３３の端部における電界集中を緩和し、ショットキーバリアダイオード３の耐圧を向上させることができる。
ｎ型半導体層３１とアノード電極３３とは、ショットキー接合を形成し、ショットキーバリアダイオード３は、このショットキー接合の整流性を利用している。
ショットキーバリアダイオード３においては、アノード電極３３とカソード電極３４との間に順方向の電圧（アノード電極３３側が正電位）を印加することにより、ｎ型半導体層３１から見たアノード電極３３とｎ型半導体層３１との界面のポテンシャル障壁が低下し、アノード電極３３からカソード電極３４へ電流が流れる。
一方、アノード電極３３とカソード電極３４との間に逆方向の電圧（アノード電極２３側が負電位）を印加したときは、ショットキー障壁により、電流が流れない。また、このとき、ガードリング構造及びフィールドプレート構造により、アノード電極３３の端部への電界集中が緩和され、リーク電流が抑制される。
ｎ型半導体基板３０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板３０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下であるｎ型半導体基板３０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
ｎ型半導体層３１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層３１のドナー濃度は、ｎ型半導体基板２０のドナー濃度よりも低い。
なお、ｎ型半導体基板３０とｎ型半導体層３１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。すなわち、高ドナー濃度層を介してｎ型半導体層２１をｎ型半導体基板３０上に積層してもよい。高ドナー濃度層の濃度は、例えば、ｎ型半導体層２１よりも高い濃度に設定され、より好ましくは、ｎ型半導体基板２０よりも高い濃度に設定される。
ｎ型半導体層３１のドナー濃度が増加するほど、ショットキーバリアダイオード３の各部の電界強度が増加する。ｎ型半導体層３１中のアノード電極３３直下の領域中の最大電界強度及びｎ型半導体層３１中の最大電界強度を低く抑えるためには、ｎ型半導体層３１のドナー濃度がおよそ２．０×１０１７ｃｍ－３以下であることが好ましい。一方、ドナー濃度が小さくなるほどｎ型半導体層３１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、６．０×１０１５ｃｍ－３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１５ｃｍ－３程度まで下げてもよい。
ｎ型半導体層３１の厚さが増加するほど、ｎ型半導体層３１中の最大電界強度が低減する。ｎ型半導体層３１の厚さをおよそ３μｍ以上にすることにより、ｎ型半導体層３１中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、ショットキーバリアダイオード３の小型化の観点から、ｎ型半導体層３１の厚さはおよそ３μｍ以上かつ１５μｍ以下であることが好ましい。
ｐ型半導体層３２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型のｐ型半導体からなる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層３２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。特に、トレンチ３５の内面にはＧａ２Ｏ３系単結晶の様々な方位の面が露出しているため、結晶性のｐ型半導体膜を埋め込むことは困難であるが、非晶質部分を含むｐ型半導体膜を埋め込むことは比較的容易である。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層３２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
アノード電極３３は、アノード電極３３のｎ型半導体層３１と接触する部分がｎ型半導体層３１とショットキー接触する材料からなる。すなわち、アノード電極３３が単層構造を有する場合はその全体がｎ型半導体層３１とショットキー接触する材料からなり、多層構造を有する場合は少なくともｎ型半導体層３１と接触する層がｎ型半導体層３１とショットキー接触する材料からなる。
ショットキーバリアダイオード３の立ち上がり電圧を小さくするためには、アノード電極３３のｎ型半導体層３１と接触する部分がＦｅ（鉄）、Ｃｕ（銅）、Ｍｏ（モリブデン）、又はＷ（タングステン）からなることが好ましい。
アノード電極３３のｎ型半導体層３１と接触する部分がＭｏ又はＷからなる場合、ショットキーバリアダイオード３の立ち上がり電圧は０．４Ｖ以上かつ０．６Ｖ以下となる。アノード電極３３のｎ型半導体層３１と接触する部分がＦｅからなる場合は、ショットキーバリアダイオード３の立ち上がり電圧は０．４Ｖ以上かつ０．７Ｖ以下となる。また、アノード電極３３のｎ型半導体層３１と接触する部分がＣｕからなる場合、ショットキーバリアダイオード３の立ち上がり電圧は０．６Ｖ以上かつ０．９Ｖ以下となる。
カソード電極３４は、ｎ型半導体基板３０とオーミック接触する。カソード電極３４は、Ｔｉ等の金属からなる。カソード電極３４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極３４とｎ型半導体基板３０を確実にオーミック接触させるため、カソード電極３４のｎ型半導体基板３０と接触する層がＴｉからなることが好ましい。
（実施の形態の効果）
上記第１～３の実施の形態によれば、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードである、ｐｎ接合ダイオード１、トレンチ型ＪＢＳダイオード２、及びガードリング構造を有するショットキーバリアダイオード３を提供することができる。
実施例１においては、第１の実施の形態に係るｐｎ接合ダイオード１を製造し、順方向特性及び逆方向特性を測定した。
本実施例においては、ｎ型半導体基板１０として、ドナーがＳｎ、ドナー濃度がおよそ１０１８ｃｍ－３、厚さがおよそ６００μｍ、主面の面方位が（００１）の、ＥＦＧ法を用いて作製したｎ型Ｇａ２Ｏ３基板を用いた。
また、ｎ型半導体層１１として、ドナーがＳｉ、ドナー濃度がおよそ６×１０１６ｃｍ－３、厚さがおよそ３．２μｍの、ＨＶＰＥ法により成長させたｎ型Ｇａ２Ｏ３膜を用いた。
また、ｐ型半導体層１２として、厚さがおよそ１００ｎｍのアンドープ（アクセプターを意図的に添加していない）の、高周波スパッタリングにより形成されたｐ型ＮｉＯ膜を用いた。高周波スパッタリングの条件は、基板温度が３００℃、プラズマ出力が５０Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットが純度９９．５％のＮｉＯ、堆積時間が１時間であった。
また、アノード電極１３として、直径が２００μｍの円形のＮｉ電極を電子ビーム蒸着により形成した。
また、カソード電極１４として、Ｔｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着によりｎ型半導体基板１０の裏面の全面に形成した。アノード電極１３とカソード電極１４を形成した後、アノード電極１３をマスクとしてドライエッチング処理を行い、ｎ型半導体層１１の上側の一部及びｐ型半導体層１２を図１に示したようなメサ形状にパターニングした。
図６（ａ）、（ｂ）は、それぞれ実施例１に係るｐｎ接合ダイオード１の順方向特性、逆方向特性を示すグラフである。
図６（ａ）、（ｂ）によれば、実施例１に係るｐｎ接合ダイオード１がｐｎ接合ダイオードとして正常に動作している。このことは、ｎ型Ｇａ２Ｏ３膜であるｎ型半導体層１１とｐ型ＮｉＯ膜であるｐ型半導体層１２がｐｎ接合を形成していることを示している。
実施例２においては、ＮｉＯ膜の特性の成膜条件依存性を調べた。
本実施例においては、高周波スパッタリングによりＮｉＯ膜を形成した。高周波スパッタリングの条件は、基板温度が２５～４００℃、プラズマ出力が５０～３００Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットがＮｉＯ、堆積時間が１時間とした。
図７（ａ）は、実施例２に係るＮｉＯ膜の抵抗率の基板温度依存性を示すグラフである。図７（ａ）に係るＮｉＯ膜は、プラズマ出力を３００Ｗに固定して成膜した。
図７（ａ）は、基板温度が低いほど、ＮｉＯ膜の抵抗率が低下することを示している。この結果から、抵抗率を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際の基板温度が２５℃以上かつ４００℃以下であることが好ましいといえる。しかしながら、これはアンドープのＮｉＯターゲットを用いた場合の結果であり、アクセプターをドープすることで４００℃より高い温度で低抵抗率の膜を得ることができる。
図７（ｂ）は、実施例２に係るＮｉＯ膜の抵抗率のプラズマ出力依存性を示すグラフである。図７（ｂ）に係るＮｉＯ膜は、基板温度を２００℃に固定して成膜した。
図７（ｂ）は、プラズマ出力が低いほど、ＮｉＯ膜の抵抗率が低下することを示している。この結果から、抵抗率を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際のプラズマ出力が５０Ｗ以上かつ３００Ｗ以下であることが好ましいといえる。
図７（ｃ）は、実施例２に係るＮｉＯ膜とＰｔ電極のコンタクト抵抗の基板温度依存性を示すグラフである。図７（ｃ）に係るＮｉＯ膜は、プラズマ出力を３００Ｗに固定して成膜した。
図７（ｃ）は、基板温度が高いほど、コンタクト抵抗が減少することを示している。この結果から、電極とのコンタクト抵抗を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際の基板温度が１００℃以上であることが好ましいといえる。
実施例３においては、ショットキーバリアダイオードにおけるアノード電極の材料ごとの特性を調べた。
図８は、実施例３に係るショットキーバリアダイオード４の垂直断面図である。ショットキーバリアダイオード４は、半導体基板４０と、半導体基板４０の一方の面に接続され、半導体基板４０とショットキー接合を形成するアノード電極４１と、半導体基板４０の他方の面に接続され、半導体基板４０とオーミック接合を形成するカソード電極４２とを備える。
半導体基板４０として、ドナー濃度がおよそ１０１７ｃｍ－３、厚さがおよそ６５０μｍのアンドープのＧａ２Ｏ３基板を用いた。
また、アノード電極４１として、直径が２００μｍの円形の電極を電子ビーム蒸着により形成した。アノード電極４１の蒸着前には、半導体基板４０の表面を硫酸過水で処理した。アノード電極４１の材料としては、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄを用いた。
また、カソード電極４２として、厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｕ膜が積層されたＴｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着により半導体基板４０の裏面の一部に形成した。
図９は、実施例３に係るショットキーバリアダイオード４の順方向特性を示すグラフである。
図９は、アノード電極の材料がＡｌ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄのときのショットキーバリアダイオードの立ち上がり電圧がそれぞれおよそ０Ｖ、０．０５Ｖ、０．３５Ｖ、０．４Ｖ、０．５５Ｖ、０．６５Ｖ、０．８５Ｖ、０．９５Ｖ、０．９５Ｖであることを示している。
これらの材料のうち、Ｆｅ、Ｃｕ、Ｍｏ、及びＷをアノード電極の材料として用いた場合、公知の電極材料であるＴｉとＮｉの間の立ち上がり電圧が得られるため、Ｆｅ、Ｃｕ、Ｍｏ、及びＷは、新しいショットキー電極の材料として有用である。
なお、Ｆｅ、Ｃｕ、Ｍｏ、及びＷよりも立ち上がり電圧の低い材料としてＡｇがあるが、複数回の試験を実施した結果、立ち上がり電圧の繰り返し再現性がきわめて低く、ショットキーバリアダイオードの電極材料には適していないことが確認された。
実施例４においては、第２の実施の形態に係るトレンチ型ＪＢＳダイオード２を製造し、その特性を評価した。
本実施例においては、ｎ型半導体基板２０として、ドナーがＳｎ、ドナー濃度がおよそ２．５×１０１８ｃｍ－３、厚さがおよそ３５０μｍ、主面の面方位が（００１）の、ＥＦＧ法を用いて作製したｎ型Ｇａ２Ｏ３基板を用いた。
また、ｎ型半導体層２１として、ドナーがＳｉ、ドナー濃度がおよそ６×１０１６ｃｍ－３、厚さがおよそ６．５μｍの、ＨＶＰＥ法により成長させたｎ型Ｇａ２Ｏ３膜を用いた。
ｎ型半導体層２１のトレンチ２５の深さＤｔはおよそ２μｍ、トレンチ２５の幅Ｗｔはおよそ４．８μｍ、メサ形状部分の幅Ｗｍはおよそ１．２μｍとした。
カソード電極２４として、Ｔｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着によりｎ型半導体基板２０の裏面の全面に形成した。カソード電極２４の形成後、窒素雰囲気中で４５０℃１分の加熱処理を行い、カソード電極２４とｎ型半導体基板２０の間のコンタクト抵抗を減少させた。
また、ｐ型半導体層２２として、アンドープの、高周波スパッタリングにより形成されたｐ型ＮｉＯ膜を用いた。高周波スパッタリングの条件は、基板温度が２００℃、プラズマ出力が３００Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットがＮｉＯ、堆積時間が４時間であり、およそ３μｍのＮｉＯ膜を形成した。ＮｉＯ膜のトレンチ２５の外側の部分はＣＭＰにより除去した。
また、アノード電極２３として、直径が３００μｍの円形のＭｏ／Ａｕ積層構造等を有する電極を電子ビーム蒸着及びリフトオフにより形成した。
図１０（ａ）、（ｂ）は、それぞれ実施例４に係るトレンチ型ＪＢＳダイオード２の順方向特性、逆方向特性を示すグラフである。
図１０（ａ）、（ｂ）中の「ＪＢＳ」はトレンチ型ＪＢＳダイオード２の特性であり、「ＳＢＤ」は、比較例としての、ＪＢＳ構造を有しない通常のショットキーバリアダイオードの特性である。また、図１０（ｂ）中の「ＴＦＥ」は熱電子電界放出理論に基づく計算結果（ポテンシャル障壁の高さを０．８ｅＶ、ショットキー電極とショットキー接合を形成する半導体のドナー濃度を６×１０１６ｃｍ－３として計算した）である。
図１０（ａ）、（ｂ）によれば、実施例４に係るトレンチ型ＪＢＳダイオード２がショットキーバリアダイオードとして正常に動作している。このことは、ｎ型Ｇａ２Ｏ３膜であるｎ型半導体層２１とｐ型ＮｉＯ膜であるｐ型半導体層２２がｐｎ接合を形成していることを示している。
また、図１０（ｂ）は、ＪＢＳ構造を有しない通常のショットキーバリアダイオードが熱電子電界放出理論に近い非常に大きなリーク電流を有しているのに対して、トレンチ型ＪＢＳダイオード２は通常のショットキーバリアダイオードよりもリーク電流が数桁小さい。これは、ＪＢＳ構造を設けることによってショットキー接合部の電界強度が下がり、熱電子電界放出（ＴＦＥ）によるリーク電流を抑制できたことによる。
なお、非晶質部分の体積が結晶質部分の体積よりも多いＮｉＯからなるｐ型半導体層２２ｐ型の代わりに、結晶質のＮｉＯ膜を用いた場合、リーク特性が熱電子電界放出理論に従うリーク特性よりも悪くなるおそれがある。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…ｐｎ接合ダイオード、 ２…トレンチ型ＪＢＳダイオード、 ３…ショットキーバリアダイオード、 １０、２０、３０…ｎ型半導体基板、 １１、２１、３１…ｎ型半導体層、 １２、２２、３２…ｐ型半導体層、 １３、２３、３３…アノード電極、 １４、２４、３４…カソード電極、 ２５、３５…トレンチ

Claims (4)

  1. ｎ型Ｇａ２Ｏ３系単結晶からなる、トレンチを有するｎ型半導体層と、
    非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる、前記トレンチ内に埋め込まれたｐ型半導体層と、
    前記ｎ型半導体層とショットキー接合を形成し、前記ｐ型半導体層と接触するアノード電極と、
    を備え、
    前記ｎ型半導体層と前記ｐ型半導体層とがｐｎ接合を形成し、
    トレンチ型ジャンクションバリアショットキー構造を有し、
    前記ショットキー接合の整流性を利用する、
    ダイオード。
  2. 前記ｐ型半導体がＮｉＯである、
    請求項１に記載のダイオード。
  3. 前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ、Ｗ、Ｆｅ、又はＣｕからなり、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ又はＷからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．６Ｖ以下であり、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．７以下であり、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＣｕからなる場合の立ち上がり電圧が０．６Ｖ以上かつ０．８Ｖ未満である、
    請求項１又は２に記載のダイオード。
  4. ｎ型Ｇａ ２ Ｏ ３ 系単結晶からなる、トレンチを有するｎ型半導体層と、
    非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる、前記トレンチ内に埋め込まれたガードリングとしてのｐ型半導体層と、
    前記ｎ型半導体層とショットキー接合を形成し、前記ｎ型半導体層と接触する部分がＭｏ、Ｗ、Ｆｅ、又はＣｕからなるアノード電極と、
    を備え、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＭｏ又はＷからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．６Ｖ以下であり、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅからなる場合の立ち上がり電圧が０．４Ｖ以上かつ０．７以下であり、
    前記アノード電極の前記ｎ型半導体層と接触する部分がＣｕからなる場合の立ち上がり電圧が０．６Ｖ以上かつ０．８Ｖ未満である、
    前記ショットキー接合の整流性を利用した、ガードリング構造を有する、
    ダイオード。
JP2017155768A 2017-08-10 2017-08-10 ダイオード Active JP7037142B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2017155768A JP7037142B2 (ja) 2017-08-10 2017-08-10 ダイオード
CN201880051971.5A CN111033758B (zh) 2017-08-10 2018-07-23 二极管
US16/635,319 US11355594B2 (en) 2017-08-10 2018-07-23 Diode
PCT/JP2018/027416 WO2019031204A1 (ja) 2017-08-10 2018-07-23 ダイオード
EP18843602.6A EP3667737A4 (en) 2017-08-10 2018-07-23 DIODE
JP2022025529A JP7349672B2 (ja) 2017-08-10 2022-02-22 ショットキーバリアダイオード及びｐｎ接合部

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017155768A JP7037142B2 (ja) 2017-08-10 2017-08-10 ダイオード

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022025529A Division JP7349672B2 (ja) 2017-08-10 2022-02-22 ショットキーバリアダイオード及びｐｎ接合部

Publications (2)

Publication Number Publication Date
JP2019036593A JP2019036593A (ja) 2019-03-07
JP7037142B2 true JP7037142B2 (ja) 2022-03-16

Family

ID=65271022

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017155768A Active JP7037142B2 (ja) 2017-08-10 2017-08-10 ダイオード
JP2022025529A Active JP7349672B2 (ja) 2017-08-10 2022-02-22 ショットキーバリアダイオード及びｐｎ接合部

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022025529A Active JP7349672B2 (ja) 2017-08-10 2022-02-22 ショットキーバリアダイオード及びｐｎ接合部

Country Status (5)

Country Link
US (1) US11355594B2 (ja)
EP (1) EP3667737A4 (ja)
JP (2) JP7037142B2 (ja)
CN (1) CN111033758B (ja)
WO (1) WO2019031204A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
JPWO2020013242A1 (ja) * 2018-07-12 2021-08-05 株式会社Flosfia 半導体装置
CN109920857B (zh) * 2019-03-19 2021-11-30 珠海镓未来科技有限公司 一种肖特基二极管及其制备方法
CN109904239A (zh) * 2019-03-19 2019-06-18 南方科技大学 一种pin二极管及其制备方法
CN110034192B (zh) * 2019-05-17 2023-11-10 山东大学深圳研究院 利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法
CN110085681A (zh) * 2019-05-20 2019-08-02 中山大学 一种氧化镓基异质pn结二极管及其制备方法
CN110112206A (zh) * 2019-05-20 2019-08-09 中山大学 一种氧化镓结型场效应晶体管
EP3823045A1 (en) 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
JP2021082711A (ja) * 2019-11-19 2021-05-27 株式会社デンソー 半導体装置の製造方法
CN111063742B (zh) * 2019-12-13 2022-08-19 合肥中科微电子创新中心有限公司 基于氧化镓的pn结结构及其制备方法
EP4089728A4 (en) 2020-01-10 2023-06-28 Flosfia Inc. Conductive metal oxide film, semiconductor element, and semiconductor device
JP2022061884A (ja) * 2020-10-07 2022-04-19 株式会社タムラ製作所 ショットキーダイオード
JP2022063087A (ja) 2020-10-09 2022-04-21 株式会社デンソー 半導体装置
CN112186033A (zh) * 2020-10-22 2021-01-05 西安电子科技大学 带有斜场板的氮化镓结势垒肖特基二极管及其制作方法
JP2022069742A (ja) * 2020-10-26 2022-05-12 株式会社ノベルクリスタルテクノロジー 酸化ガリウムダイオード
JP7468432B2 (ja) 2021-03-30 2024-04-16 トヨタ自動車株式会社 半導体装置
CN113555448B (zh) * 2021-06-09 2023-06-09 浙江芯科半导体有限公司 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法
CN113964211A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种凹槽p型调制氧化镓功率二极管及其制备方法
JP2023044337A (ja) 2021-09-17 2023-03-30 株式会社タムラ製作所 ｐｎ接合ダイオード
WO2023113547A1 (ko) * 2021-12-16 2023-06-22 파워큐브세미 (주) 산화니켈-산화갈륨 pn 이종접합 형성 방법 및 그 방법으로 제조된 쇼트키 다이오드
WO2023113536A1 (ko) * 2021-12-16 2023-06-22 파워큐브세미 (주) 산화니켈의 캐리어 농도 조절 방법 및 그 방법으로 제조된 쇼트키 다이오드
JP2023141100A (ja) * 2022-03-23 2023-10-05 Tdk株式会社 ジャンクションバリアショットキーダイオード
CN116864540A (zh) * 2023-09-04 2023-10-10 西安电子科技大学 一种基于异质衬底准垂直结构氧化镓二极管及其制备方法
CN116936613A (zh) * 2023-09-18 2023-10-24 西安电子科技大学 基于蓝宝石衬底外延的准垂直器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115114A (ja) 2011-11-25 2013-06-10 Panasonic Corp ｐｎ接合素子
WO2016013554A1 (ja) 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016143841A (ja) 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2018150451A1 (ja) 2017-02-14 2018-08-23 三菱電機株式会社 電力用半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329915B2 (en) * 2005-11-21 2008-02-12 Hewlett-Packard Development Company, L.P. Rectifying contact to an n-type oxide material or a substantially insulating oxide material
CN110010670A (zh) * 2011-09-08 2019-07-12 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
JP6066210B2 (ja) * 2011-09-08 2017-01-25 株式会社タムラ製作所 Ｇａ２Ｏ３系半導体素子
CN110071170B (zh) * 2011-09-08 2022-10-11 株式会社田村制作所 晶体层叠结构体
JP2013102081A (ja) * 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
US10566192B2 (en) 2014-05-07 2020-02-18 Cambridge Electronics, Inc. Transistor structure having buried island regions
EP2942804B1 (en) * 2014-05-08 2017-07-12 Flosfia Inc. Crystalline multilayer structure and semiconductor device
JP6349592B2 (ja) 2014-07-22 2018-07-04 株式会社Flosfia 半導体装置
TWI686952B (zh) * 2015-12-18 2020-03-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
WO2017111173A1 (ja) 2015-12-25 2017-06-29 出光興産株式会社 積層体
US10777644B2 (en) 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
US20180358478A1 (en) * 2017-06-09 2018-12-13 AZ Power, Inc Trench type junction barrier schottky diode with voltage reducing layer and manufacturing method thereof
DE112018003362B4 (de) 2017-06-29 2023-08-10 Mitsubishi Electric Corporation Oxid-Halbleitereinheiten und Verfahren zur Herstellung von Oxid-Halbleitereinheiten
JP7037142B2 (ja) 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115114A (ja) 2011-11-25 2013-06-10 Panasonic Corp ｐｎ接合素子
WO2016013554A1 (ja) 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
JP2016143841A (ja) 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2018150451A1 (ja) 2017-02-14 2018-08-23 三菱電機株式会社 電力用半導体装置

Also Published As

Publication number Publication date
US11355594B2 (en) 2022-06-07
JP2022065153A (ja) 2022-04-26
EP3667737A1 (en) 2020-06-17
JP2019036593A (ja) 2019-03-07
CN111033758A (zh) 2020-04-17
WO2019031204A1 (ja) 2019-02-14
EP3667737A4 (en) 2021-04-28
US20200168711A1 (en) 2020-05-28
CN111033758B (zh) 2023-08-22
JP7349672B2 (ja) 2023-09-25

Similar Documents

Publication Publication Date Title
JP7037142B2 (ja) ダイオード
US11043602B2 (en) Schottky barrier diode
JP6991503B2 (ja) ショットキーバリアダイオード
JP4872158B2 (ja) ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
US11222985B2 (en) Power semiconductor device
WO2013069728A1 (ja) ショットキーバリアダイオード
TWI798402B (zh) 肖特基能障二極體
EP2276068A1 (en) Semiconductor device
JP7012306B2 (ja) トレンチｍｏｓ型ショットキーダイオード及びその製造方法
US8823148B2 (en) Diode with epitaxially grown semiconductor layers
JP2017045969A (ja) ショットキーバリアダイオード
WO2022075218A1 (ja) ショットキーダイオード
US10170561B1 (en) Diamond semiconductor device
RU174126U1 (ru) Алмазный диод с барьером шоттки
JP6727928B2 (ja) 半導体装置
JP2018182333A (ja) ショットキーバリアダイオード
JP2016029735A (ja) ショットキーバリアダイオード
JP2022061885A (ja) ショットキーダイオード
CN117981091A (en) pn junction diode
JP2006128492A (ja) エピタキシャル基板、および半導体素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220223

R150 Certificate of patent or registration of utility model

Ref document number: 7037142

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150