WO2018150451A1 - 電力用半導体装置 - Google Patents

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達郎 綿引
洋平 湯田
古川　彰彦
晋介 宮島
雄貴 滝口
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三菱電機株式会社
国立大学法人東京工業大学
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Definitions

  • the present invention relates to a power semiconductor device, and more particularly to a power semiconductor device using a wide gap semiconductor material.
  • a diode is a power semiconductor device indispensable for a power conversion device such as a converter and an inverter, together with a switching device such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • a switching device such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • Typical diodes that are power semiconductor devices include pn diodes and Schottky barrier diodes. Since the pn diode can form a high barrier, it is advantageous in terms of improving the breakdown voltage and suppressing the leakage current. Further, the pn diode has an advantage that a large current can flow. On the other hand, the Schottky barrier diode can lower the forward voltage in principle as compared with the pn diode. Therefore, in a high power application in which a large current flows through the diode, the efficiency of the power conversion device may be increased by using a Schottky barrier diode.
  • the Schottky barrier diode is a unipolar device, high-speed switching is possible as compared with a pn diode that is a bipolar device. Therefore, there is a case where the power converter is downsized by increasing the switching frequency.
  • the reverse breakdown voltage when a reverse bias is applied can be increased.
  • a SiC Schottky barrier diode having a reverse breakdown voltage of several kV has been put into practical use.
  • a guard ring structure or a field limiting ring (FLR) structure as shown in Patent Document 1 is generally used.
  • a p-type semiconductor layer formed by ion implantation is used to perform electric field relaxation by a homo pn junction.
  • a typical Schottky barrier diode using gallium oxide includes an n-type gallium oxide substrate containing an n-type impurity (donor) and having one surface and the other surface, and a cathode electrode ohmic-bonded on one surface.
  • An n-type gallium oxide layer having an n-type carrier concentration lower than the n-type carrier concentration of the n-type gallium oxide substrate provided on the other surface, and an anode electrode that is Schottky-bonded on the n-type gallium oxide layer have.
  • a field plate structure using an insulating film as described in Non-Patent Document 1, for example.
  • a reverse breakdown voltage can be further increased if a Schottky barrier diode or a pn diode can be provided with a guard ring structure or an FLR structure. Further, if a pn diode can be manufactured, a high breakdown voltage can be obtained in comparison with a Schottky barrier diode in principle. In either case, a pn junction structure is used. Therefore, a technique for imparting not only n-type but also p-type conductivity to a semiconductor is also required.
  • nitride wide gap materials For example, aluminum nitride or the like is difficult to form a high-quality p-type semiconductor. For this reason, it has been difficult to increase the breakdown voltage using a pn junction.
  • the present invention has been made in view of the above, while using a semiconductor material that is difficult to be imparted with p-type due to the characteristics of the material itself or the manufacturing process of a semiconductor device using the material.
  • An object of the present invention is to provide a power semiconductor device capable of increasing the breakdown voltage by using a pn junction.
  • the power semiconductor device of the present invention has an n-type semiconductor layer, a p-type semiconductor layer, and an electrode.
  • the n-type semiconductor layer has a single crystal structure and is made of a wide gap semiconductor material.
  • the p-type semiconductor layer is provided on the n-type semiconductor layer, is made of a material different from the wide gap semiconductor material, and has either a microcrystalline structure or an amorphous structure.
  • the electrode is provided on at least one of the n-type semiconductor layer and the p-type semiconductor layer.
  • the limitation of “consisting of different materials” is a limitation on a semiconductor material as a base material, and an impurity element (which can be added to the base material for adjusting the conductivity of the base material as a semiconductor) This is a limitation unrelated to (donor and acceptor).
  • the material of the p-type semiconductor layer is different from the wide gap semiconductor material of the n-type semiconductor layer.
  • a material that easily imparts p-type can be selected as the material of the p-type semiconductor layer.
  • the p-type semiconductor layer has either a microcrystalline structure or an amorphous structure.
  • the p-type semiconductor layer can be formed on the n-type semiconductor layer without being greatly affected by the crystal structure and shape of the surface of the n-type semiconductor layer. Therefore, the characteristics of the heterojunction between the n-type semiconductor layer and the p-type semiconductor layer are stabilized. From the above, a good pn junction can be formed on an n-type semiconductor layer made of a wide gap semiconductor. By using the structure using the pn junction, the breakdown voltage of the power semiconductor device can be increased.
  • FIG. 1 is a cross sectional view schematically showing a configuration of a power semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing an arrangement of a p-type semiconductor layer on an n-type semiconductor layer in the power semiconductor device of FIG. 1.
  • It is a flowchart which shows schematically the manufacturing method of the power semiconductor device in Embodiment 1 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 1 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 1 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 1 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 1 of this invention.
  • FIG. 8 is a plan view schematically showing the arrangement of a p-type semiconductor layer on an n-type semiconductor layer in the power semiconductor device of FIG. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 2 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 2 of this invention. It is sectional drawing which shows roughly the structure of the semiconductor device for electric power in Embodiment 3 of this invention.
  • FIG. 12 is a plan view schematically showing an arrangement of a p-type semiconductor layer on an n-type semiconductor layer in the power semiconductor device of FIG. 11.
  • FIG. 16 is a plan view schematically showing an arrangement of a p-type semiconductor layer on an n-type semiconductor layer in the power semiconductor device of FIG. 15. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 4 of this invention. It is sectional drawing which shows roughly 1 process of the manufacturing method of the semiconductor device for electric power in Embodiment 4 of this invention.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a Schottky barrier diode 10 (power semiconductor device) according to the first embodiment.
  • the Schottky barrier diode 10 includes an n-type gallium oxide substrate 1 (single crystal substrate), an n-type gallium oxide layer 1a (n-type semiconductor layer), a cathode electrode 2, an anode electrode 3 (electrode), and a p-type Cu. It has a 2 O layer 4A (p-type semiconductor layer) and an insulating layer 5.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a Schottky barrier diode 10 (power semiconductor device) according to the first embodiment.
  • the Schottky barrier diode 10 includes an n-type gallium oxide substrate 1 (single crystal substrate), an n-type gallium oxide layer 1a (n-type semiconductor layer), a cathode electrode 2, an anode electrode 3 (electrode), and a
  • FIG. 2 is a plan view schematically showing the arrangement of the p-type Cu 2 O layer 4A on the n-type gallium oxide layer 1a in the Schottky barrier diode 10.
  • the p-type Cu 2 O layer 4A is hatched to make the drawing easier to see.
  • the n-type gallium oxide substrate 1 is a semiconductor single crystal substrate.
  • the n-type gallium oxide substrate 1 has a first surface (upper surface in the drawing) and a second surface (lower surface in the drawing).
  • the n-type gallium oxide substrate 1 is more preferably made of ⁇ -Ga 2 O 3 .
  • Gallium oxide semiconductors exhibit n-type conductivity due to oxygen vacancies in the crystal. For this reason, the n-type gallium oxide does not necessarily include an n-type impurity (donor), but may include an n-type impurity such as silicon (Si) or tin (Sn).
  • the n-type gallium oxide substrate 1 has n-type conductivity only by oxygen deficiency, n-type conductivity only by n-type impurities, or n-type by both oxygen deficiency and n-type impurities. Any of those exhibiting the above conductivity may be used.
  • the n-type carrier concentration of the n-type gallium oxide substrate 1 is the sum of the oxygen deficiency concentration and the n-type impurity concentration, and is, for example, about 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the n-type gallium oxide layer 1 a is an epitaxial layer provided on the upper surface of the n-type gallium oxide substrate 1.
  • the n-type semiconductor layer 1a has a single crystal structure.
  • Gallium oxide, which is the material of the n-type gallium oxide layer 1a is a wide gap semiconductor material, in particular, a wide gap semiconductor material containing a metal element.
  • the “wide gap” means a band gap that is greater than or equal to the SiC band gap.
  • the band gap of the n-type semiconductor layer is preferably larger than the band gap of SiC, and more preferably larger than the band gap of GaN.
  • the n-type carrier concentration of the n-type gallium oxide layer 1a is preferably lower than the n-type carrier concentration of the n-type gallium oxide substrate 1, for example, 1 ⁇ 10 14 cm. -3 to 1 ⁇ 10 17 cm -3 or so.
  • the p-type Cu 2 O layer 4A is provided on the n-type gallium oxide layer 1a. It is a material Cu 2 O in p-type Cu 2 O layer 4A is one that is used in this embodiment as a material, containing different metal oxide materials, especially Cu or Ni and the wide-gap semiconductor material is there. Therefore, the n-type semiconductor layer 1a and the p-type Cu 2 O layer 4A form a hetero pn junction.
  • the barrier between the p-type Cu 2 O layer 4A and the n-type gallium oxide layer 1a is 1.2 eV or more when viewed from the electron side.
  • the 3d orbit of Cu atoms forms the upper end of the valence band responsible for hole conduction.
  • p-type conductivity is imparted.
  • p-type conductivity may be controlled by adding an impurity such as nitrogen.
  • the carrier concentration of the p-type Cu 2 O layer 4A is preferably higher than the carrier concentration of the n-type gallium oxide layer 1a, for example, about 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of the p-type Cu 2 O layer 4A is, for example, about 10 nm to 500 nm.
  • the p-type Cu 2 O layer 4A has either a microcrystalline structure (“microcrystalline structure”) or an amorphous structure.
  • the “microcrystalline structure” is a structure having a large number of crystal grains having a size of about several nm to several ⁇ m. An amorphous phase may exist between these crystal grains. Typically, the crystal grain size is about 100 nm or less in the film thickness direction.
  • n-type gallium oxide layer 1a which is an n-type semiconductor layer having a single crystal structure
  • lattice matching will occur. Consideration is necessary. This limits the applicable materials and compositions. Therefore, it is not always possible to apply a material that is excellent in conductivity and can make the barrier height of the pn junction appropriate. Further, the crystal orientation of the surface of the n-type single crystal layer on which the p-type semiconductor layer is formed is required to be a specific one depending on the required device performance and the like.
  • a crystal orientation suitable for epitaxial growth of the p-type single crystal layer when an uneven shape such as a trench structure or a mesa structure is formed on the n-type semiconductor layer, a good single crystal may not be grown due to the uneven shape.
  • the p-type semiconductor layer has a microcrystalline structure or an amorphous structure, a p-type semiconductor layer can be obtained on an n-type semiconductor layer having an arbitrary crystal orientation and shape, and stable pn junction characteristics can be obtained. Can be formed.
  • a high breakdown voltage structure can be obtained.
  • the crystal size of the crystal grains is the p-type Cu 2 O layer in the film thickness direction (vertical direction in FIG. 1) of the p-type Cu 2 O layer 4A. It is smaller than the average film thickness of 4A. In particular, in the growth of the p-type Cu 2 O layer 4A, columnar growth from crystal nuclei is likely to occur. Therefore, it is preferable to consider that the crystal size in the film thickness direction does not become excessive. When the crystal size is equal to or greater than the average film thickness in the film thickness direction, the crystal grains easily penetrate the p-type Cu 2 O layer 4A between the n-type gallium oxide layer 1a and the anode electrode 3.
  • a current path along the grain boundary that connects between the n-type gallium oxide layer 1a and the anode electrode 3 is likely to exist. Therefore, a current along the grain boundary easily flows between the n-type gallium oxide layer 1a and the anode electrode 3. As a result, the leakage current increases at the time of reverse bias. Conversely, if the crystal size is less than the average film thickness in the film thickness direction, the crystal grains are less likely to penetrate the p-type Cu 2 O layer 4 A between the n-type gallium oxide layer 1 a and the anode electrode 3. That is, a current path along the grain boundary that connects between the n-type gallium oxide layer 1a and the anode electrode 3 is unlikely to exist. Therefore, it becomes difficult for the current along the grain boundary to flow between the n-type gallium oxide layer 1 a and the anode electrode 3. As a result, leakage current is suppressed during reverse bias. As a result, the breakdown voltage can be increased.
  • the crystal size is smaller than half of the average film thickness of the p-type Cu 2 O layer 4A in the film thickness direction of the p-type Cu 2 O layer 4A.
  • the crystal size is half or more of the average film thickness in the film thickness direction, when the pair of crystal grains are connected along the film thickness direction in the p-type Cu 2 O layer 4A, the pair of crystal grains However, it becomes easy to penetrate the p-type Cu 2 O layer 4 A between the n-type gallium oxide layer 1 a and the anode electrode 3. That is, a current path along the grain boundary that connects between the n-type gallium oxide layer 1a and the anode electrode 3 is likely to exist.
  • the crystal grains of the microcrystalline structure are 100 nm in the film thickness direction of the p-type Cu 2 O layer 4A. Smaller crystal size. As a result, the crystal size is reduced in a range where the depletion layer is particularly likely to spread.
  • anode electrode 3 is provided on each of n-type gallium oxide layer 1a and p-type Cu 2 O layer 4A.
  • the anode electrode 3 is in contact with each of the n-type gallium oxide layer 1a and the p-type Cu 2 O layer 4A.
  • the anode electrode 3 is Schottky joined to the n-type gallium oxide layer 1a. Since the anode electrode 3 is Schottky joined to the n-type gallium oxide layer 1a, the material of the anode electrode 3 is a metal material having a work function larger than that of the n-type gallium oxide layer 1a.
  • the material of the anode electrode 3 is preferably selected so that the anode electrode 3 is in ohmic contact with the p-type Cu 2 O layer 4A.
  • the metal material for example, platinum (Pt), nickel (Ni), gold (Au), or palladium (Pd) is used.
  • the anode electrode 3 may have a laminated structure.
  • the n-type gallium oxide layer 1a A second layer in contact with each of the first layer and the n-type gallium oxide layer 1a may be formed by depositing a metal material suitable for a Schottky junction.
  • the first layer in contact with the n-type gallium oxide substrate 1 and the p-type Cu 2 O layer 4A is formed of a metal material that is easily oxidized, and the second layer made of a metal material that is not easily oxidized on the first layer.
  • a layer may be formed.
  • the first layer that contacts the n-type gallium oxide substrate 1 and the p-type Cu 2 O layer 4A may be formed of Ni, and the second layer may be formed of Au or Ag thereon.
  • the p-type Cu 2 O layer 4A constitutes a guard ring region 4g having an opening on the n-type gallium oxide layer 1a.
  • the guard ring region 4g is disposed adjacent to and around the Schottky junction between the n-type gallium oxide layer 1a and the anode electrode 3.
  • the insulating layer 5 is disposed on the n-type gallium oxide layer 1a provided with the p-type Cu 2 O layer 4A. That is, the insulating layer 5 has a portion on the p-type Cu 2 O layer 4A and a portion on the n-type gallium oxide layer 1a.
  • the insulating layer 5 has an opening including the opening of the guard ring region 4g. The opening end of the insulating layer 5 is disposed on the guard ring region 4g. A part of the anode electrode 3, specifically, an end portion is disposed on the insulating layer 5.
  • a portion of the end portion of the anode electrode 3 located outside the guard ring region 4g is disposed on the n-type gallium oxide layer 1a via the insulating layer 5 to constitute a field plate structure.
  • the reverse breakdown voltage of the Schottky barrier diode 10 is improved by the field plate structure.
  • the material of the insulating layer 5 preferably has a larger band gap than the band gap of Ga 2 O 3 which is the material of the n-type gallium oxide layer 1a as the n-type semiconductor layer.
  • the material of the insulating layer 5 preferably has a dielectric breakdown limit larger than the dielectric breakdown limit of Ga 2 O 3 which is the material of the n-type gallium oxide substrate 1.
  • the material of the insulating layer 5 is, for example, silicon dioxide (SiO 2 ), silicon nitride (SiN), or aluminum oxide (Al 2 O 3 ).
  • the thickness of the insulating layer 5 may be about several hundred nm, for example, about 200 nm to 400 nm.
  • the cathode electrode 2 is provided entirely or partially on the lower surface of the n-type gallium oxide substrate 1.
  • the cathode electrode 2 is in ohmic contact with the n-type gallium oxide substrate 1. Thereby, the cathode electrode 2 is ohmically connected to the n-type gallium oxide layer 1a when viewed electrically.
  • the material of the cathode electrode 2 is preferably a metal material having a work function smaller than that of the material of the n-type gallium oxide substrate 1. .
  • the material of the cathode electrode 2 is a metal material whose contact resistance between the n-type gallium oxide substrate 1 and the cathode electrode 2 is reduced by heat treatment after the cathode electrode 2 is deposited on the lower surface of the n-type gallium oxide substrate 1. Is preferred. As such a metal material, for example, titanium (Ti) is used.
  • the cathode electrode 2 may have a laminated structure. In the laminated structure, when the layer in contact with the lower surface of the n-type gallium oxide substrate 1 is made of a material that is easily oxidized, a layer made of a material that is not easily oxidized is preferably disposed on the layer.
  • the laminated structure may include a Ti layer that contacts the n-type gallium oxide substrate 1 and a gold (Au) layer or a silver (Ag) layer disposed thereon.
  • FIG. 3 is a flowchart schematically showing a method for manufacturing the Schottky barrier diode 10.
  • 4 to 6 are cross-sectional views schematically showing one process of the manufacturing method of the Schottky barrier diode 10.
  • FIG. 3 is a flowchart schematically showing a method for manufacturing the Schottky barrier diode 10.
  • 4 to 6 are cross-sectional views schematically showing one process of the manufacturing method of the Schottky barrier diode 10.
  • n-type gallium oxide substrate 1 is prepared.
  • the n-type gallium oxide substrate 1 is obtained, for example, by cutting into a substrate form from a single crystal bulk of ⁇ -Ga 2 O 3 produced by a melt growth method.
  • an n-type gallium oxide layer 1 a is formed on the upper surface of the n-type gallium oxide substrate 1.
  • the epitaxial growth for this is performed by, for example, a molecular beam epitaxy (MBE) method or a halide vapor phase epitaxy (HVPE) method.
  • MBE molecular beam epitaxy
  • HVPE halide vapor phase epitaxy
  • the cathode electrode 2 is formed on the lower surface of the n-type gallium oxide substrate 1.
  • the metal material for this purpose may be deposited by vapor deposition or sputtering.
  • the cathode electrode 2 having a two-layer structure is formed by sequentially depositing a Ti layer having a thickness of 100 nm and an Ag layer having a thickness of 300 nm using electron beam evaporation (EB evaporation).
  • EB evaporation electron beam evaporation
  • step S101 the cathode electrode 2 is heat-treated.
  • heat treatment is performed at 550 ° C. for 5 minutes in a nitrogen atmosphere or an oxygen atmosphere.
  • the n-type gallium oxide substrate 1 and the cathode electrode 2 are in ohmic contact.
  • a p-type Cu 2 O layer 4A is formed on n-type gallium oxide layer 1a.
  • This film formation is performed by, for example, a sputtering method using a Cu target in a mixed gas of argon (Ar) gas, oxygen (O 2 ) gas, and nitrogen (N 2 ) gas, or Ar gas and N 2 . It is performed by sputtering using a Cu 2 O target in a mixed gas.
  • the N 2 partial pressure in the mixed gas is increased, the carrier concentration of the p-type Cu 2 O layer 4A is increased, thereby increasing the p-type conductivity.
  • the carrier concentration of the p-type Cu 2 O layer 4A is lowered, thereby reducing the p-type conductivity.
  • other methods such as a reactive plasma deposition (RPD) method or an ion plating method may be used.
  • the p-type Cu 2 O layer 4A is formed to have a microcrystalline structure or an amorphous structure.
  • the crystal size of the microcrystalline structure can be controlled. For example, when a substrate temperature of 600 ° C. or higher is used, the crystal size is about 0.8 ⁇ m to 1 ⁇ m.
  • the substrate temperature is preferably 200 ° C. or lower, more preferably 100 ° C. or lower.
  • Cu 2 O is used as the material for the p-type semiconductor layer, an amorphous component is not clearly observed. However, when another oxide material such as NiO is used, an amorphous structure is observed by lowering the substrate temperature.
  • a semiconductor layer can be formed.
  • the p-type Cu 2 O layer 4A can be patterned by a photolithography process and an etching process.
  • a wet etching method for example, buffered hydrofluoric acid can be used as the etching solution.
  • a dry etching method for example, a reactive ion etching (RIE) method using a gas containing Ar or hexafluoroacetylacetone can be used.
  • RIE reactive ion etching
  • another metal target or metal oxide such as a Ni target or NiO target is used instead of the above-described Cu target or Cu 2 O target.
  • An object target may be used.
  • step S103 insulating layer 5 is formed on the upper surface of n-type gallium oxide substrate 1 on which p-type Cu 2 O layer 4A is partially provided.
  • This film formation is performed, for example, by sputtering, chemical vapor deposition (CVD), atomic layer deposition (ALD), or the like.
  • the insulating layer 5 can be patterned by a photolithography process and an etching process.
  • a wet etching method for example, buffered hydrofluoric acid can be used as the etching solution.
  • a dry etching method is used as the etching step, for example, an RIE method using a mixed gas of CF 4 and oxygen can be used. In the RIE method using this mixed gas, the etching rate of the p-type Cu 2 O layer 4A is smaller than the etching rate of the insulating layer 5. For this reason, it is possible to easily stop etching while removing unnecessary portions of the insulating layer 5 so that a portion of the p-type Cu 2 O layer 4A located immediately below the unnecessary portions remains.
  • anode electrode 3 is formed.
  • a metal material is deposited by vapor deposition or sputtering on the n-type gallium oxide layer 1a provided with the p-type Cu 2 O layer 4A.
  • the anode electrode 3 is Schottky-bonded to the n-type gallium oxide layer 1a and ohmic-bonded to the p-type Cu 2 O layer 4A.
  • the metal material used as the anode electrode 3 has a work function larger than that of the n-type gallium oxide layer 1a.
  • the anode electrode 3 having a two-layer structure is formed by sequentially depositing a Pt layer having a thickness of 100 nm and an Au layer having a thickness of 300 nm using EB vapor deposition.
  • the patterning of the anode electrode 3 is preferably performed by a lift-off method. That is, it is preferable that a resist pattern is formed in advance by photolithography before depositing the metal material to be the anode electrode 3, and patterning is performed by peeling the resist pattern after depositing the metal material.
  • the Schottky barrier diode 10 is obtained.
  • the n-type gallium oxide layer 1a is used as the n-type semiconductor layer, but a wide gap semiconductor material other than gallium oxide can also be used.
  • the wide gap semiconductor material at least one of an oxide containing a gallium element and a material containing an aluminum element is used.
  • a nitride such as Al (1-x) Ga X N (1> x ⁇ 0) can also be used as the wide gap semiconductor material. In this case, deterioration due to oxidation does not proceed unless the aluminum and nitrogen are heated to a high temperature of, for example, about 600 ° C. or higher. Therefore, the n-type semiconductor layer can form a good pn junction with the p-type semiconductor layer made of an oxide.
  • the p-type Cu 2 O layer 4A is used as the p-type semiconductor layer
  • a metal oxide semiconductor other than Cu 2 O may be used, for example, NiO may be used.
  • Impurities may be added to the p-type semiconductor layer.
  • the n-type semiconductor layer is made of an oxide or nitride
  • a high-quality and stable pn junction can be formed by forming the p-type semiconductor layer from an oxide semiconductor.
  • the material of the p-type semiconductor layer is desirably selected so that a pn junction having a barrier height higher than that of the Schottky junction formed by the n-type semiconductor layer and the anode electrode is formed.
  • the n-type gallium oxide substrate 1 is used as the substrate on which the n-type semiconductor layer is formed, a material other than gallium oxide can also be used. Further, the material of the substrate is not necessarily the same material as the n-type semiconductor layer formed thereon.
  • the n-type gallium oxide layer 1a as an n-type semiconductor layer may be formed on a sapphire substrate as a single crystal substrate. In this case, the n-type semiconductor layer and the single crystal substrate form a heterojunction.
  • the cathode electrode may be connected directly to the n-type semiconductor layer, not through the substrate.
  • the material of the p-type semiconductor layer is different from the wide gap semiconductor material of the n-type semiconductor layer.
  • an n-type gallium oxide layer 1a is provided as an n-type semiconductor layer
  • a p-type Cu 2 O layer 4A is provided as a p-type semiconductor layer.
  • the material of the p-type semiconductor layer a material that easily imparts p-type to the material of the n-type semiconductor layer is selected.
  • the p-type semiconductor layer has either a microcrystalline structure or an amorphous structure.
  • the p-type semiconductor layer can be formed on the n-type semiconductor layer without being greatly affected by the crystal structure and shape of the surface of the n-type semiconductor layer. Therefore, the characteristics of the heterojunction between the n-type semiconductor layer and the p-type semiconductor layer are stabilized. From the above, a good pn junction can be formed on an n-type semiconductor layer made of a wide gap semiconductor. By using the structure using the pn junction, the breakdown voltage of the power semiconductor device can be increased.
  • An oxide (gallium oxide) material containing a gallium element as a wide gap semiconductor material is typically Al 2 (1-x) Ga 2x O 3 (1 ⁇ x> 0).
  • a material containing an aluminum element is typically Al (1-x) Ga X N (1> x ⁇ 0) and Al 2 (1-x) Ga 2x O 3 ( 1>x> 0).
  • containing a gallium element means that the base material of the semiconductor material itself contains the gallium element, in other words, containing the gallium element as a part of the main component.
  • containing an aluminum element means that the base material of the semiconductor material itself contains an aluminum element, in other words, containing the aluminum element as a part of the main component.
  • the wide gap semiconductor material of the n-type semiconductor layer is preferably an oxide.
  • a favorable heterojunction can be formed between oxides. This is because, when an oxide layer as a p-type semiconductor layer is formed on an n-type semiconductor layer, if the n-type semiconductor layer is also an oxide, oxidation from the p-type semiconductor layer into the n-type semiconductor layer This is because it is avoided that the semiconductor characteristics of the n-type semiconductor layer are deteriorated due to the occurrence of.
  • the crystal grains of the microcrystalline structure have a crystal size smaller than the average film thickness of the p-type semiconductor layer in the film thickness direction of the p-type semiconductor layer. This prevents a single crystal grain from penetrating the p-type semiconductor layer. Therefore, an undesirable leakage current that takes the grain boundary as a path is suppressed. Thereby, for example, the leakage current when a reverse bias is applied to the Schottky barrier diode 10 can be reduced.
  • the crystal grains of the microcrystalline structure have a crystal size smaller than half the average film thickness of the p-type semiconductor layer in the film thickness direction of the p-type semiconductor layer. This avoids two crystal grains stacked in the thickness direction penetrating the p-type semiconductor layer. Therefore, an undesirable leakage current that takes the grain boundary as a path is suppressed. Thereby, for example, the leakage current when a reverse bias is applied to the Schottky barrier diode 10 can be reduced.
  • the crystal grains of the microcrystalline structure of the p-type semiconductor layer are smaller than 100 nm in the thickness direction of the p-type semiconductor layer. It has a crystal size.
  • the vicinity of the interface of the pn junction, particularly the range of a distance of about 200 nm, is a range where an electric field is easily applied. Therefore, in this range, the crystal grains preferably have a crystal size smaller than 100 nm, which is half of 200 nm, in the film thickness direction of the p-type semiconductor layer. Thereby, it is avoided that the two crystal grains stacked in the thickness direction penetrate the range.
  • the leakage current when a reverse bias is applied to the Schottky barrier diode 10 can be reduced. More preferably, in the range of a distance of 100 nm from the interface between the p-type semiconductor layer and the n-type semiconductor layer, the crystal grains of the microcrystalline structure have a crystal size smaller than 50 nm in the thickness direction of the p-type semiconductor layer. is doing.
  • the vicinity of the interface of the pn junction, particularly the range of a distance of about 100 nm, is a range where an electric field is particularly easily applied.
  • the crystal grains preferably have a crystal size smaller than 50 nm, which is half of 100 nm, in the film thickness direction of the p-type semiconductor layer. Therefore, it is avoided that the two crystal grains stacked in the thickness direction penetrate the range. Therefore, an undesirable leakage current that takes the grain boundary as a path is suppressed. Thereby, for example, the leakage current when a reverse bias is applied to the Schottky barrier diode 10 can be reduced.
  • the p-type semiconductor layer contains Cu or Ni, for example, Cu 2 O or NiO.
  • a pn junction having excellent electrical characteristics can be formed.
  • the barrier between the p-type semiconductor and the n-type semiconductor layer is 1.2 eV or more when viewed from the electron side. This will be described below.
  • the electron barrier height of the Schottky electrode can be increased by using Pt as the electrode material.
  • the electron barrier height of Pt / Ga 2 O 3 is about 1.15 eV.
  • a power semiconductor device using a wide gap semiconductor is expected to operate in a temperature range from room temperature to a high temperature of about 200 ° C. In other words, operation in the temperature range of about 300K to 500K is expected. This temperature range corresponds to an energy of about 0.025 to 0.043 eV.
  • FIG. 7 is a cross-sectional view schematically showing a configuration of the Schottky barrier diode 20 (power semiconductor device) in the second embodiment.
  • FIG. 8 is a plan view schematically showing the arrangement of the p-type Cu 2 O layer 4B (p-type semiconductor layer) on the n-type gallium oxide layer 1a in the Schottky barrier diode 20. In this plan view, the p-type Cu 2 O layer 4B is hatched to make the drawing easier to see.
  • Schottky barrier diode 20 has p-type Cu 2 O layer 4B instead of p-type Cu 2 O layer 4A (FIGS. 1 and 2) in the first embodiment.
  • the p-type Cu 2 O layer 4B has an MPS (Merged pn Schottky) region 4m.
  • the MPS region 4m is arranged inside the guard ring region 4g and away from the guard ring region 4g.
  • the MPS region 4m and the guard ring region may be arranged concentrically.
  • one MPS region 4m is shown in the figure, a plurality of MPS regions may be provided.
  • the width of each MPS region, the width between the MPS regions, and the pitch at which the MPS regions are arranged may be appropriately determined according to desired breakdown voltage and resistance loss. Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.
  • p-type Cu 2 O layer 4B includes MPS region 4m.
  • the Schottky barrier diode 20 has a structure as an MPS diode.
  • This structure has a pn diode structure including the MPS region 4m and the n-type gallium oxide layer 1a, and a Schottky diode structure including the anode electrode 3 and the n-type gallium oxide layer 1a.
  • the forward bias voltage is increased, the current of the Schottky diode structure rises first. For this reason, resistance loss is suppressed. It is also possible to pass a large current by using both structures.
  • FIG. 9 and FIG. 10 are cross-sectional view schematically showing one step of the method for manufacturing the Schottky barrier diode 20.
  • the Schottky barrier diode 20 of the second embodiment can also be manufactured by a flow that is substantially the same as that in FIG. 3 of the first embodiment.
  • the difference from the manufacturing method of the first embodiment is that p-type Cu 2 O layer 4B formed in step 102 (FIG. 3) has not only guard ring region 4g but also MPS region 4m. That is.
  • the guard ring region 4g and the MPS region 4m may be formed at the same time.
  • the only difference from the first embodiment is the pattern shape.
  • the guard ring region 4g and the MPS region 4m may be formed individually. That is, after one of the guard ring region 4g and the MPS region 4m is formed by film formation and patterning, the other may be formed by another film formation and patterning.
  • the film formation conditions for the guard ring region 4g and the film formation conditions for the MPS region 4m can be made different. Thereby, each physical property of the guard ring area
  • insulating layer 5 is formed by a method substantially similar to the step of FIG. 6 of the first embodiment.
  • the subsequent steps are the same as those in the first embodiment.
  • FIG. 11 is a cross-sectional view schematically showing a configuration of the Schottky barrier diode 30 (power semiconductor device) in the third embodiment.
  • FIG. 12 is a plan view schematically showing the arrangement of the p-type Cu 2 O layer 4C (p-type semiconductor layer) on the n-type gallium oxide layer 1a in the Schottky barrier diode 30. In this plan view, the p-type Cu 2 O layer 4C is hatched to make the drawing easier to see.
  • Schottky barrier diode 30 has p-type Cu 2 O layer 4C instead of p-type Cu 2 O layer 4A (FIGS. 1 and 2) in the first embodiment.
  • an end portion of the anode electrode 3 positioned on the insulating layer 5 is disposed on the n-type gallium oxide layer 1 a via the insulating layer 5, thereby forming a field plate structure. Yes.
  • the reverse breakdown voltage of the Schottky barrier diode 10 is improved by the field plate structure.
  • the p-type Cu 2 O layer 4C has an FLR region 4f.
  • the FLR region 4f is arranged on the outer periphery of the field plate structure.
  • the FLR region 4f is separated from the anode electrode 3 and is in a floating state.
  • High voltage resistance of the Schottky barrier diode 30 can be realized by the electric field relaxation by the FLR region 4f.
  • FIG. 13 and FIG. 14 are cross-sectional view schematically showing one step of the method for manufacturing the Schottky barrier diode 30.
  • the Schottky barrier diode 30 according to the third embodiment can also be manufactured by a flow substantially similar to that of FIG. 3 according to the first embodiment.
  • step 102 the difference from the manufacturing method of the first embodiment is that p-type Cu 2 O layer 4C formed in step 102 (FIG. 3) has FLR region 4f instead of guard ring region 4g. It is.
  • insulating layer 5 is formed to cover FLR region 4f. The subsequent steps are the same as those in the first embodiment.
  • the guard ring region 4g of the Schottky barrier diode 10 (FIG. 1) of the first embodiment may be added to the Schottky barrier diode 30.
  • the guard ring region 4g and the MPS region 4m included in the Schottky barrier diode 20 (FIG. 7) of the second embodiment may be added to the Schottky barrier diode 30.
  • FIG. 15 is a cross sectional view schematically showing a configuration of a pn diode 40 (power semiconductor device) in the fourth embodiment.
  • FIG. 16 is a plan view schematically showing the arrangement of the p-type Cu 2 O layer 4D (p-type semiconductor layer) on the n-type gallium oxide layer 1a in the pn diode 40. In this plan view, the p-type Cu 2 O layer 4D is hatched to make the drawing easier to see.
  • the pn diode 40 has a p-type Cu 2 O layer 4D instead of the p-type Cu 2 O layer 4C (FIGS. 11 and 12).
  • the p-type Cu 2 O layer 4D has an anode region 4j in addition to the FLR region 4f (FIGS. 11 and 12) described in the third embodiment.
  • the anode electrode 3 is ohmically connected to the anode region 4j of the p-type Cu 2 O layer 4D.
  • the anode electrode 3 does not have a Schottky junction with the n-type gallium oxide layer 1a. That is, the pn diode 40 has a pn diode structure, but does not have a Schottky barrier diode structure.
  • a larger current can flow per unit area during forward bias. Also, leakage current can be suppressed during reverse bias. Therefore, the breakdown voltage of the diode can be increased.
  • the film thickness and conductivity of the anode region 4j are greatly related to the resistance loss characteristic and the leakage current characteristic of the pn diode 40.
  • the carrier concentration of the anode region 4j is 18 or more and the thickness is 10 nm or more and 500 nm or less. If the film thickness is too small or the carrier concentration is too low, the anode region 4j is completely depleted, and the leakage current cannot be suppressed. When the film thickness is too large, the resistance loss becomes excessively large.
  • the anode region 4j is a region having a microcrystalline structure or an amorphous structure, the anode region 4j has a lower carrier mobility than a single crystal structure. For this reason, the resistance loss of the pn diode 40 tends to increase as the thickness of the anode region 4j increases.
  • the anode region 4j preferably has a carrier concentration of the 18th power or higher. When a Cu 2 O layer (or NiO layer) having a microcrystalline structure or an amorphous structure is used, a carrier concentration of the 19th power or higher can be easily obtained. Therefore, resistance loss can be easily suppressed.
  • the FLR region 4f disposed on the outer periphery of the anode region 4j is in an electrically floating state and is not a current path of the pn diode 40. Therefore, the FLR region 4f is not directly related to the resistance loss of the pn diode 40. For this reason, the electric field relaxation may be optimally performed by making the carrier concentration of the FLR region 4f different from the carrier concentration of the anode region 4j. Further, the carrier concentration may be different among the plurality of FLR regions 4f. For example, the FLR region 4f arranged on the outer side may have a lower carrier concentration.
  • FIGS. 17 and 18 are cross-sectional view schematically showing one step of the method of manufacturing the pn diode 40.
  • the pn diode 40 according to the fourth embodiment can also be manufactured by a flow substantially similar to that of FIG. 3 according to the first embodiment.
  • p-type Cu 2 O layer 4D formed in step 102 (FIG. 3) has anode region 4j in addition to FLR region 4f. It is.
  • insulating layer 5 is formed to cover the entire FLR region 4f and the outer peripheral portion of anode region 4j. Subsequent steps are almost the same as those in the first embodiment.
  • n-type gallium oxide substrate 1a n-type gallium oxide layer (n-type semiconductor layer), 2 cathode electrode, 3 anode electrode (electrode), 4A to 4D p-type Cu 2 O layer (p-type semiconductor layer), 4f FLR region 4g guard ring region, 4j anode region, 4m MPS region, 5 insulating layer, 10, 20, 30 Schottky barrier diode (power semiconductor device), 40 pn diode (power semiconductor device).

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Abstract

ｎ型半導体層（１ａ）は、単結晶構造を有しており、ワイドギャップ半導体材料からなる。ｐ型半導体層（４Ａ）は、ｎ型半導体層（１ａ）上に設けられており、上記ワイドギャップ半導体材料とは異なる材料からなり、微結晶構造およびアモルファス構造のいずれかを有している。電極（３）は、ｎ型半導体層（１ａ）およびｐ型半導体層（４Ａ）の少なくともいずれかの上に設けられている。

Description

電力用半導体装置
　本発明は、電力用半導体装置に関し、特に、ワイドギャップ半導体材料を用いた電力用半導体装置に関するものである。
　ダイオードは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）およびＭＯＳＦＥＴ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ―Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子とともに、コンバータおよびインバータなどの電力変換装置に必要不可欠な電力用半導体装置である。これらの電力変換装置は、産業用および家庭用の電気機器だけでなく、鉄道車両および自動車などの輸送機器、ならびに電力系統システムの送配電機器などにも利用分野が広がってきている。そのような背景もあって、ダイオードおよびスイッチング素子などの電力用半導体装置には、大電力化、低損失化が要求されている。このため、従来はシリコン（Ｓｉ）を用いた電力用半導体装置が主流であったが、炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）など、Ｓｉよりもバンドギャップが大きい半導体材料を用いた電力用半導体装置が開発されている。
　代表的な電力用半導体装置であるダイオードとして、ｐｎダイオードおよびショットキーバリアダイオードがある。ｐｎダイオードは、高い障壁を形成することができるので、耐圧の向上およびリーク電流の抑制の点では有利である。またｐｎダイオードは、大電流を流すことができるといったメリットも有している。一方、ショットキーバリアダイオードは、ｐｎダイオードに比べ、原理的に順方向電圧を低くすることができる。よって、ダイオードに大電流が流れる大電力用途では、ショットキーバリアダイオードを用いることによって電力変換装置の高効率化を図る場合がある。また、ショットキーバリアダイオードはユニポーラデバイスであるため、バイポーラデバイスであるｐｎダイオードに比べて、高速のスイッチングが可能である。よって、スイッチング周波数を高めることによって電力変換装置の小型化を図る場合がある。
　特に、半導体材料として、Ｓｉのバンドギャップに比べて大きなバンドギャップを有するＳｉＣを用いた場合には、逆バイアスが印加された場合の逆方向耐圧を大きくすることができる。例えば、数ｋＶの逆方向耐圧を有するＳｉＣショットキーバリアダイオードが実用化されている。さらなる高耐圧化のためには、例えば特許文献１に示すようなガードリング構造またはフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造などが一般的には用いられる。これらの構造では、例えばイオン注入により形成されたｐ型半導体層を用いて、ホモｐｎ接合による電界緩和が行われる。
　近年では、ＳｉＣおよびＧａＮのバンドギャップよりもさらに大きなバンドギャップを有する酸化物半導体、例えば酸化ガリウム（Ｇａ２Ｏ３）半導体、を用いることが、電力用半導体装置のさらなる大電力化および低損失化のために検討されている。酸化ガリウムを用いた典型的なショットキーバリアダイオードは、ｎ型不純物（ドナー）を含みかつ一方の面および他方の面を有するｎ型酸化ガリウム基板と、一方の面上にオーミック接合されたカソード電極と、他方の面上に設けられｎ型酸化ガリウム基板のｎ型キャリア濃度よりも小さいｎ型キャリア濃度を有するｎ型酸化ガリウム層と、ｎ型酸化ガリウム層上にショットキー接合されたアノード電極とを有している。酸化ガリウムを用いたショットキーバリアダイオードの高耐圧化のためには、例えば非特許文献１に挙げられているように、絶縁膜を用いたフィールドプレート構造を採用することが提案されている。
特開２０１６－９２１６８号公報
佐々木公平　他、「フィールドプレート電極終端構造を設けたβ－Ｇａ２Ｏ３ショットキーバリアダイオード」、第７６回応用物理学会秋季学術講演会公演予稿集（２０１５）１６ｐ－４Ｃ－８
　酸化物半導体を用いた場合においても、ショットキーバリアダイオードまたはｐｎダイオードにガードリング構造またはＦＬＲ構造などを設けることができれば、逆方向耐圧をより大きくすることができると考えられる。また、ｐｎダイオードを製造することができれば、その原理上、ショットキーバリアダイオードに比して高い耐圧が得られる。いずれの場合においてもｐｎ接合の構造が用いられている。よって半導体に対してｎ型だけでなくｐ型の導電性を付与する技術も必要である。
　しかしながら、ワイドギャップ半導体材料が用いられた場合、良好な特性を有するｐ型半導体の作製が難しい場合が多く、ワイドギャップ半導体材料が酸化物、特に酸化ガリウム、の場合には、ｐ型を付与することが困難である。この理由は、ｐ型の導電性を得るためのアクセプタが、非常に深い準位にあるためである。また仮にアクセプタが活性化したとしても、有効質量が無限大と非常に大きいことから、ｐ型の実質的な導電性を期待することはできない。このことは窒化物のワイドギャップ材料にとっても同じである。例えば窒化アルミニウムなどは、良質なｐ型半導体を形成するのが難しい。このため、ｐｎ接合を利用して耐圧を高めることが困難であった。
　本発明は上記に鑑みてなされたものであり、材料自体の特性上または当該材料を用いての半導体装置の製造工程上の理由でｐ型が付与されることが困難な半導体材料を用いつつ、ｐｎ接合を用いることによって耐圧を高めることができる電力用半導体装置を提供することである。
　本発明の電力用半導体装置は、ｎ型半導体層と、ｐ型半導体層と、電極とを有している。ｎ型半導体層は、単結晶構造を有しており、ワイドギャップ半導体材料からなる。ｐ型半導体層は、ｎ型半導体層上に設けられており、上記ワイドギャップ半導体材料とは異なる材料からなり、微結晶構造およびアモルファス構造のいずれかを有している。電極は、ｎ型半導体層およびｐ型半導体層の少なくともいずれかの上に設けられている。
　なお、上記「異なる材料からなり」との限定は、母材としての半導体材料についての限定であり、この母材の半導体としての導電性の調整のためにこの母材に添加され得る不純物元素（ドナーおよびアクセプタ）とは無関係の限定である。
　本発明によれば、ｐ型半導体層の材料は、ｎ型半導体層のワイドギャップ半導体材料とは異なっている。これにより、ｐ型半導体層の材料として、ｐ型を付与しやすい材料を選択することができる。さらに、ｐ型半導体層は、微結晶構造およびアモルファス構造のいずれかを有している。これにより、ｎ型半導体層上にｐ型半導体層を、ｎ型半導体層の表面の結晶構造および形状の影響を大きく受けることなく形成することができる。よってｎ型半導体層とｐ型半導体層とのヘテロ接合の特性が安定化される。以上から、ワイドギャップ半導体からなるｎ型半導体層上に、良好なｐｎ接合を形成することができる。このｐｎ接合を用いた構造を利用することによって、電力用半導体装置の耐圧を高めることができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における電力用半導体装置の構成を概略的に示す断面図である。 図１の電力用半導体装置において、ｎ型半導体層上でのｐ型半導体層の配置を概略的に示す平面図である。 本発明の実施の形態１における電力用半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す断面図である。 図７の電力用半導体装置において、ｎ型半導体層上でのｐ型半導体層の配置を概略的に示す平面図である。 本発明の実施の形態２における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態２における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態３における電力用半導体装置の構成を概略的に示す断面図である。 図１１の電力用半導体装置において、ｎ型半導体層上でのｐ型半導体層の配置を概略的に示す平面図である。 本発明の実施の形態３における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態３における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態４における電力用半導体装置の構成を概略的に示す断面図である。 図１５の電力用半導体装置において、ｎ型半導体層上でのｐ型半導体層の配置を概略的に示す平面図である。 本発明の実施の形態４における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態４における電力用半導体装置の製造方法の一工程を概略的に示す断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　（構成）
　図１は、本実施の形態１におけるショットキーバリアダイオード１０（電力用半導体装置）の構成を概略的に示す断面図である。ショットキーバリアダイオード１０は、ｎ型酸化ガリウム基板１（単結晶基板）と、ｎ型酸化ガリウム層１ａ（ｎ型半導体層）と、カソード電極２と、アノード電極３（電極）と、ｐ型Ｃｕ２Ｏ層４Ａ（ｐ型半導体層）と、絶縁層５とを有している。図２は、ショットキーバリアダイオード１０において、ｎ型酸化ガリウム層１ａ上でのｐ型Ｃｕ２Ｏ層４Ａの配置を概略的に示す平面図である。なおこの平面図においては、図を見やすくするために、ｐ型Ｃｕ２Ｏ層４Ａにハッチングが付されている。
　ｎ型酸化ガリウム基板１は半導体単結晶基板である。ｎ型酸化ガリウム基板１は、第１の面（図中、上面）と、第２の面（図中、下面）とを有している。ｎ型酸化ガリウム基板１は、より好ましくはβ－Ｇａ２Ｏ３からなる。酸化ガリウム半導体は、結晶中の酸素欠損によりｎ型の伝導性を示す。このため、ｎ型酸化ガリウムは、必ずしもｎ型不純物（ドナー）を含まなくてもよいが、シリコン（Ｓｉ）または錫（Ｓｎ）などのｎ型不純物を含んでもよい。すなわち、ｎ型酸化ガリウム基板１は、酸素欠損のみでｎ型の伝導性を示すもの、ｎ型不純物のみでｎ型の伝導性を示すもの、あるいは酸素欠損とｎ型不純物との両方でｎ型の伝導性を示すもののいずれであってもよい。ｎ型酸化ガリウム基板１のｎ型キャリア濃度は、酸素欠損の濃度とｎ型不純物の濃度との合計であり、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３程度である。
　ｎ型酸化ガリウム層１ａは、ｎ型酸化ガリウム基板１の上面上に設けられたエピタキシャル層である。ｎ型半導体層１ａは単結晶構造を有している。ｎ型酸化ガリウム層１ａの材料である酸化ガリウムは、ワイドギャップ半導体材料であり、特に、金属元素を含有するワイドギャップ半導体材料である。ここで「ワイドギャップ」とは、ＳｉＣのバンドギャップ以上のバンドギャップのことを意味する。なお、ｎ型半導体層のバンドギャップは、好ましくはＳｉＣのバンドギャップよりも大きく、より好ましくはＧａＮのバンドギャップよりも大きい。ショットキーバリアダイオード１０の耐圧を高めるためには、ｎ型酸化ガリウム層1ａのｎ型キャリア濃度は、ｎ型酸化ガリウム基板１のｎ型キャリア濃度よりも低いことが好ましく、例えば１×１０１４ｃｍ－３～１×１０１７ｃｍ－３程度である。
　ｐ型Ｃｕ２Ｏ層４Ａはｎ型酸化ガリウム層１ａ上に設けられている。ｐ型Ｃｕ２Ｏ層４Ａの材料であるＣｕ２Ｏは、上記ワイドギャップ半導体材料とは異なる金属酸化物材料、特にＣｕまたはＮｉを含有する材料、として本実施の形態において用いられているものである。よってｎ型半導体層１ａおよびｐ型Ｃｕ２Ｏ層４Ａはヘテロｐｎ接合を形成している。ｐ型Ｃｕ２Ｏ層４Ａとｎ型酸化ガリウム層１ａとの間の障壁は、電子側からみて１．２ｅＶ以上である。
　ｐ型Ｃｕ２Ｏ層４Ａにおいては、Ｃｕ原子の３ｄ軌道が、ホール伝導を担う価電子帯上端を形成している。Ｃｕ欠損に起因して正孔が発現することによって、ｐ型の伝導性が付与されている。また、窒素などの不純物を添加することによって、ｐ型の伝導度が制御されてもよい。ｐ型Ｃｕ２Ｏ層４Ａのキャリア濃度は、ｎ型酸化ガリウム層１ａのキャリア濃度よりも高いことが好ましく、例えば１×１０１８ｃｍ－３～１×１０２０ｃｍ－３程度である。またｐ型Ｃｕ２Ｏ層４Ａの厚みは、例えば１０ｎｍ～５００ｎｍ程度である。
　ｐ型Ｃｕ２Ｏ層４Ａは、微結晶構造（“ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ　ｓｔｒｕｃｔｕｒｅ”）およびアモルファス構造のいずれかを有している。ここで「微結晶構造」とは、数ｎｍ以上数μｍ以下程度のサイズの多数の結晶粒を有する構造のことである。これら結晶粒の間にアモルファス相が存在していてもよい。典型的には、結晶粒のサイズは膜厚方向において１００ｎｍ程度以下である。微結晶構造またはアモルファス構造が用いられることによって、ｎ型酸化ガリウム層１ａの任意の結晶面に対して、安定的なｐｎ接合特性を維持することができる。仮に、単結晶構造を有するｎ型半導体層であるｎ型酸化ガリウム層１ａの結晶面上におけるエピタキシャル成長によって、ｐ型半導体層として良質なｐ型単結晶層を得ようとしたとすると、格子整合への配慮が必要となる。このため、適用可能な材料および組成が限定される。よって、導電性に優れ、かつｐｎ接合の障壁高さを適切なものとすることができる材料を適用することができるとは限らない。また、ｐ型半導体層が形成されることになるｎ型単結晶層の表面の結晶方位は、求められるデバイス性能等によっては特定のものであることが求められる。よって、ｐ型単結晶層のエピタキシャル成長に適した結晶方位を用いることができるとは限らない。また、ｎ型半導体層上にトレンチ構造またはメサ構造などの凹凸形状が形成される場合、この凹凸形状に起因して、良好な単結晶を成長させることができないこともある。これに対し、ｐ型半導体層が微結晶構造またはアモルファス構造を有していれば、任意の結晶方位および形状を有するｎ型半導体層上にｐ型半導体層を、安定的なｐｎ接合特性が得られるように形成することができる。このｐｎ接合を用いて電力用半導体装置中の電界を緩和する構造を設けることによって、高耐圧構造を得ることができる。
　好ましくは、ｐ型Ｃｕ２Ｏ層４Ａが微結晶構造を有する場合においてその結晶粒の結晶サイズはｐ型Ｃｕ２Ｏ層４Ａの膜厚方向（図１における縦方向）においてｐ型Ｃｕ２Ｏ層４Ａの平均膜厚よりも小さい。特にｐ型Ｃｕ２Ｏ層４Ａの成長においては、結晶核からの柱状成長が生じやすくなることから、膜厚方向における結晶サイズが過大にならないよう配慮されることが好ましい。結晶サイズが膜厚方向において平均膜厚以上であると、結晶粒がｎ型酸化ガリウム層１ａとアノード電極３との間でｐ型Ｃｕ２Ｏ層４Ａを貫通しやすくなる。すなわち、ｎ型酸化ガリウム層１ａとアノード電極３との間をつなぐ、粒界に沿った電流経路が存在しやすくなる。よって、ｎ型酸化ガリウム層１ａとアノード電極３との間で、粒界に沿った電流が流れやすくなる。その結果、逆方向バイアス時においてリーク電流が増加してしまう。逆に、結晶サイズが膜厚方向において平均膜厚未満であると、結晶粒がｎ型酸化ガリウム層１ａとアノード電極３との間でｐ型Ｃｕ２Ｏ層４Ａを貫通しにくくなる。すなわち、ｎ型酸化ガリウム層１ａとアノード電極３との間をつなぐ、粒界に沿った電流経路が存在しにくくなる。よって、ｎ型酸化ガリウム層１ａとアノード電極３との間で、粒界に沿った電流が流れにくくなる。その結果、逆方向バイアス時においてリーク電流が抑制される。これにより耐圧を高めることができる。
　より好ましくは、結晶サイズはｐ型Ｃｕ２Ｏ層４Ａの膜厚方向においてｐ型Ｃｕ２Ｏ層４Ａの平均膜厚の半分よりも小さいことが望ましい。結晶サイズが膜厚方向において平均膜厚の半分以上であると、ｐ型Ｃｕ２Ｏ層４Ａ中において1対の結晶粒が膜厚方向に沿ってつながっている場合に、この1対の結晶粒がｎ型酸化ガリウム層１ａとアノード電極３との間でｐ型Ｃｕ２Ｏ層４Ａを貫通しやすくなる。すなわち、ｎ型酸化ガリウム層１ａとアノード電極３との間をつなぐ、粒界に沿った電流経路が存在しやすくなる。よって、ｎ型酸化ガリウム層１ａとアノード電極３との間で、粒界に沿った電流が流れやすくなる。その結果、逆方向バイアス時においてリーク電流が増加してしまう。逆に、結晶サイズが膜厚方向において平均膜厚の半分未満であると、ｐ型Ｃｕ２Ｏ層４Ａ中において1対の結晶粒が膜厚方向に沿ってつながっている場合においても、この１対の結晶粒がｎ型酸化ガリウム層１ａとアノード電極３との間でｐ型Ｃｕ２Ｏ層４Ａを貫通しにくくなる。すなわち、ｎ型酸化ガリウム層１ａとアノード電極３との間をつなぐ、粒界に沿った電流経路が存在しにくくなる。よって、ｎ型酸化ガリウム層１ａとアノード電極３との間で、粒界に沿った電流が流れにくくなる。その結果、逆方向バイアス時においてリーク電流が抑制される。これにより耐圧を高めることができる。
　また好ましくは、ｐ型Ｃｕ２Ｏ層４Ａとｎ型半導体層１ａとの界面から距離２００ｎｍの範囲において、微結晶構造が有する結晶粒は、ｐ型Ｃｕ２Ｏ層４Ａの膜厚方向において、１００ｎｍよりも小さい結晶サイズを有している。これにより、空乏層が特に広がりやすい範囲において結晶サイズが小さくされる。
　アノード電極３は、本実施の形態においては、ｎ型酸化ガリウム層１ａおよびｐ型Ｃｕ２Ｏ層４Ａの各々の上に設けられている。言い換えれば、アノード電極３は、ｎ型酸化ガリウム層１ａおよびｐ型Ｃｕ２Ｏ層４Ａの各々の上に接触している。アノード電極３はｎ型酸化ガリウム層１ａにショットキー接合されている。アノード電極３をｎ型酸化ガリウム層１ａにショットキー接合するため、アノード電極３の材料は、ｎ型酸化ガリウム層１ａの仕事関数よりも大きな仕事関数を有する金属材料である。さらに、アノード電極３の材料は、アノード電極３がｐ型Ｃｕ２Ｏ層４Ａにオーミック接合されるように選択されることが好ましい。金属材料としては、例えば、例えば、白金（Ｐｔ）、ニッケル（Ｎｉ）、金（Ａｕ）、またはパラジウム（Ｐｄ）が用いられる。
　アノード電極３は積層構造を有していてもよい。例えば、ｐ型Ｃｕ２Ｏ層４Ａとのオーミック接合に適した金属材料をｐ型Ｃｕ２Ｏ層４Ａ上に堆積することによって第１の層が形成された後に、ｎ型酸化ガリウム層１ａとのショットキー接合に適した金属材料を堆積することによって、第１の層とｎ型酸化ガリウム層１ａとの各々に接触する第２の層が形成されてもよい。あるいは、ｎ型酸化ガリウム基板１とｐ型Ｃｕ２Ｏ層４Ａとに接触する第１の層が酸化されやすい金属材料によって形成され、第１の層上に酸化されにくい金属材料からなる第２の層が形成されてもよい。例えば、ｎ型酸化ガリウム基板１とｐ型Ｃｕ２Ｏ層４Ａとに接触する第１の層がＮｉで形成され、その上に第２の層がＡｕまたはＡｇで形成されてもよい。
　ｐ型Ｃｕ２Ｏ層４Ａは、ｎ型酸化ガリウム層１ａ上において開口を有するガードリング領域４ｇを構成している。ガードリング領域４ｇは、ｎ型酸化ガリウム層１ａとアノード電極３とのショットキー接合部に隣接してその周囲に配置されている。この構成によって、アノード電極３に高電圧がかかった際に、アノード電極３とｎ型酸化ガリウム層１ａとのショットキー接合部の外周端からｎ型酸化ガリウム層１ａ中へ空乏層が広がる。これにより外周端近傍での電界が緩和される。よって、逆方向電圧バイアスに対する高耐圧化が実現される。
　絶縁層５は、ｐ型Ｃｕ２Ｏ層４Ａが設けられたｎ型酸化ガリウム層１ａ上に配置されている。すなわち、絶縁層５は、ｐ型Ｃｕ２Ｏ層４Ａ上の部分と、ｎ型酸化ガリウム層１ａ上の部分とを有している。絶縁層５は、ガードリング領域４ｇの開口を包含する開口を有している。絶縁層５の開口端は、ガードリング領域４ｇ上に配置されている。アノード電極３の一部、具体的には端部、は絶縁層５上に配置されている。アノード電極３の端部のうちガードリング領域４ｇよりも外側に位置する部分は、絶縁層５を介してｎ型酸化ガリウム層１ａ上に配置されることによって、フィールドプレート構造を構成している。フィールドプレート構造によって、ショットキーバリアダイオード１０の逆方向耐圧が向上される。
　絶縁層５の材料は、ｎ型半導体層としてのｎ型酸化ガリウム層１ａの材料であるＧａ２Ｏ３のバンドギャップよりも大きなバンドギャップを有していることが好ましい。また絶縁層５の材料は、ｎ型酸化ガリウム基板１の材料であるＧａ２Ｏ３の絶縁破壊限界よりも大きな絶縁破壊限界を有するものが好ましい。絶縁層５の材料は、例えば、二酸化ケイ素（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、または酸化アルミニウム（Ａｌ２Ｏ３）である。絶縁層５の厚みは数１００ｎｍ程度であってよく、例えば２００ｎｍ～４００ｎｍ程度である。
　カソード電極２は、ｎ型酸化ガリウム基板１の下面上に全体的にまたは部分的に設けられている。カソード電極２はｎ型酸化ガリウム基板１にオーミック接合されている。これにより、カソード電極２は、電気的にみればｎ型酸化ガリウム層１ａにオーミック接続されている。カソード電極２をｎ型酸化ガリウム基板１にオーミック接合するためには、カソード電極２の材料が、ｎ型酸化ガリウム基板１の材料の仕事関数よりも小さい仕事関数を有する金属材料であることが好ましい。またカソード電極２の材料は、ｎ型酸化ガリウム基板１の下面上にカソード電極２を堆積した後の熱処理によってｎ型酸化ガリウム基板１とカソード電極２との接触抵抗が小さくなる金属材料であることが好ましい。このような金属材料として、例えばチタン（Ｔｉ）が用いられる。また、カソード電極２は積層構造を有していてもよい。積層構造において、ｎ型酸化ガリウム基板１の下面に接触する層が酸化されやすい材料からなる場合には、この層の上に酸化されにくい材料からなる層が配置されることが好ましい。例えば、積層構造は、ｎ型酸化ガリウム基板１上に接触するＴｉ層と、その上に配置された金（Ａｕ）層または銀（Ａｇ）層とを有していてもよい。
　（製造方法）
　図３は、ショットキーバリアダイオード１０の製造方法を概略的に示すフロー図である。図４～図６は、ショットキーバリアダイオード１０の製造方法の一工程を概略的に示す断面図である。
　図４を参照して、まずｎ型酸化ガリウム基板１が準備される。ｎ型酸化ガリウム基板１は、例えば、融液成長法で作製されたβ－Ｇａ２Ｏ３の単結晶バルクから基板状に切り出されることによって得られる。次にｎ型酸化ガリウム基板１の上面上にｎ型酸化ガリウム層１ａが形成される。このためのエピタキシャル成長は、例えば、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法またはハライド気相エピタキシー（ＨＶＰＥ：Ｈａｌｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法によって行われる。これによりｎ型酸化ガリウムのエピタキシャル基板が得られる。
　次に、ステップＳ１００（図３）にて、ｎ型酸化ガリウム基板１の下面上にカソード電極２が形成される。このための金属材料の堆積は、蒸着法またはスパッタリング法によって行われてもよい。例えば、電子ビーム蒸着（ＥＢ蒸着）を用いて１００ｎｍ厚のＴｉ層と３００ｎｍ厚のＡｇ層とを順に堆積することによって、２層構造のカソード電極２が形成される。
　次に、ステップＳ１０１（図３）にて、カソード電極２の熱処理が行われる。例えば、窒素雰囲気または酸素雰囲気中、５５０℃、５分間の熱処理が行われる。その結果、ｎ型酸化ガリウム基板１とカソード電極２とがオーミック接合される。
　図５を参照して、次に、ステップＳ１０２にて、ｎ型酸化ガリウム層１ａ上にｐ型Ｃｕ２Ｏ層４Ａが成膜される。この成膜は、例えば、アルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスと窒素（Ｎ２）ガスとの混合ガス中でのＣｕターゲットを用いたスパッタリング法、または、ＡｒガスとＮ２との混合ガス中でのＣｕ２Ｏターゲットを用いたスパッタリング法により行われる。混合ガス中のＮ２分圧が高くされると、ｐ型Ｃｕ２Ｏ層４Ａのキャリア濃度が高くなることによってｐ型伝導性が高められる。逆に混合ガス中のＮ２分圧が低くされると、ｐ型Ｃｕ２Ｏ層４Ａのキャリア濃度が低くなることによってｐ型伝導性が小さくされる。なおスパッタ法に代わり、反応性プラズマ成膜（ＲＰＤ：Ｒｅａｃｔｉｖｅ　Ｐｌａｓｍａ　Ｄｅｐｏｓｉｔｉｏｎ）法またはイオンプレーティング法など、他の方法が用いられてもよい。
　ｐ型Ｃｕ２Ｏ層４Ａは、前述したように、微結晶構造またはアモルファス構造を有するように形成される。上記成膜時に基板温度を制御することによって、微結晶構造の結晶サイズを制御することができる。例えば６００℃以上の基板温度を用いると、結晶サイズは０．８μｍ～１μｍ程度となる。通常、より小さな結晶サイズを有する微結晶構造、またはアモルファス構造が望ましいことから、基板温度は、好ましくは２００℃以下、より好ましくは１００℃以下とされる。なおｐ型半導体層の材料としてＣｕ２Ｏを用いる場合はアモルファス成分が明確に観測されないが、ＮｉＯなどの他の酸化物材料を用いる場合、基板温度を低くすることによって、アモルファス構造が観測される半導体層を形成することができる。
　上記成膜後、ｐ型Ｃｕ２Ｏ層４Ａはフォトリソグラフィー工程およびエッチング工程によってパターニングされ得る。エッチング工程としてウェットエッチング法が用いられる場合、エッチング液として例えばバッファードフッ酸を用いることができる。エッチング工程としてドライエッチング法が用いられる場合、例えばＡｒまたはヘキサフルオロアセチルアセトンを含むガスを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法を用いることができる。
　なおｐ型半導体層としてＣｕ２Ｏ層に代わり他の金属酸化物層が用いられる場合は、上述したＣｕターゲットまたはＣｕ２Ｏターゲットに代わり、ＮｉターゲットまたはＮｉＯターゲットなど、他の金属ターゲットまたは金属酸化物ターゲットが用いられればよい。
　図６を参照して、次に、ステップＳ１０３にて、ｐ型Ｃｕ２Ｏ層４Ａが部分的に設けられたｎ型酸化ガリウム基板１の上面上に、絶縁層５が成膜される。この成膜は、例えば、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって行われる。
　上記成膜後、絶縁層５はフォトリソグラフィー工程およびエッチング工程によってパターニングされ得る。エッチング工程としてウェットエッチング法が用いられる場合、エッチング液として例えばバッファードフッ酸を用いることができる。エッチング工程としてドライエッチング法が用いられる場合、例えばＣＦ４および酸素の混合ガスを用いたＲＩＥ法を用いることができる。この混合ガスを用いたＲＩＥ法においては、ｐ型Ｃｕ２Ｏ層４Ａのエッチングレートが絶縁層５のエッチングレートと比べて小さい。このため、絶縁層５の不要部分を除去しつつ、ｐ型Ｃｕ２Ｏ層４Ａのうちこの不要部分の直下に位置する部分が残るようにエッチングを停止させることが容易に行える。
　再び図１を参照して、最後に、ステップＳ１０４にて、アノード電極３が形成される。例えば、ｐ型Ｃｕ２Ｏ層４Ａが設けられたｎ型酸化ガリウム層１ａ上に、蒸着法またはスパッタリング法によって金属材料が堆積される。アノード電極３は、前述したように、ｎ型酸化ガリウム層１ａにショットキー接合され、ｐ型Ｃｕ２Ｏ層４Ａにオーミック接合される。アノード電極３となる金属材料は、ｎ型酸化ガリウム層１ａの仕事関数よりも大きな仕事関数を有するものである。例えば、ＥＢ蒸着を用いて１００ｎｍ厚のＰｔ層と３００ｎｍ厚のＡｕ層とを順に堆積することによって、２層構造のアノード電極３が形成される。アノード電極３のパターニングはリフトオフ法によって行われることが好ましい。すなわち、アノード電極３となる金属材料を堆積する前にあらかじめ、フォトリソグラフィーによってレジストパターンが形成され、金属材料の堆積後にレジストパターンの剥離によってパターニングが行われることが好ましい。以上により、ショットキーバリアダイオード１０が得られる。
　（変形例）
　以上の説明においてはｎ型半導体層としてｎ型酸化ガリウム層１ａが用いられているが、酸化ガリウム以外のワイドギャップ半導体材料を用いることもできる。好ましくは、ワイドギャップ半導体材料として、ガリウム元素を含有する酸化物、および、アルミニウム元素を含有する材料の少なくともいずれかが用いられる。ワイドギャップ半導体材料としてＡｌ（１－ｘ）ＧａＸＮ（１＞ｘ≧０）などの窒化物を用いることもできる。この場合、Ａｌと窒素との強い結合によって、例えば６００℃以上程度の高温に加熱されることがなければ、酸化による劣化が進まない。このためｎ型半導体層が、酸化物からなるｐ型半導体層と良好なｐｎ接合を形成することができる。
　また、ｐ型半導体層としてｐ型Ｃｕ２Ｏ層４Ａが用いられているが、Ｃｕ２Ｏ以外の金属酸化物半導体が用いられてもよく、例えばＮｉＯが用いられてもよい。またｐ型半導体層には不純物が添加されていてもよい。特にｎ型半導体層が酸化物または窒化物からなる場合、ｐ型半導体層が酸化物半導体からなることによって、良質で安定なｐｎ接合を形成することができる。ただしｐ型半導体層の材料は、ｎ型半導体層とアノード電極とで形成されるショットキー接合の障壁高さよりも高い障壁高さを有するｐｎ接合が形成されるように選択されることが望ましい。具体的には、電子側から見て１．２ｅＶ以上の障壁高さを有するｐｎ接合が形成されることが望ましい。
　また、ｎ型半導体層が形成される基板としてｎ型酸化ガリウム基板１が用いられているが、酸化ガリウム以外の材料を用いることもできる。また、基板の材料は、その上に形成されるｎ型半導体層と必ずしも同じ材料である必要はない。例えば、ｎ型半導体層としてのｎ型酸化ガリウム層１ａが単結晶基板としてのサファイア基板上に形成されてもよく、この場合、ｎ型半導体層と単結晶基板とはヘテロ接合をなす。なおサファイア基板が用いられる場合のように基板材料が絶縁体である場合は、カソード電極は、基板を介してではなく直接にｎ型半導体層に接続されればよい。
　（実施例）
　本実施の形態が適用されたものである実施例のショットキーバリアダイオードの耐圧を測定したところ、１．２ｋＶ以上であった。一方、ｐ型Ｃｕ２Ｏ層４Ａ、すなわちガードリング領域４ｇ、を有しない比較例のショットキーバリアダイオードの耐圧を測定したところ、１．０ｋＶ程度であった。よって、ｐ型半導体層としてのｐ型Ｃｕ２Ｏ層４Ａを用いてガードリング領域４ｇを設けることによって、ショットキーバリアダイオードの耐圧を高めることができることがわかった。
　（効果のまとめ）
　本実施の形態またはその変形例によれば、ｐ型半導体層の材料は、ｎ型半導体層のワイドギャップ半導体材料とは異なっている。特に本実施の形態においては、ｎ型半導体層としてｎ型酸化ガリウム層１ａが設けられ、ｐ型半導体層としてｐ型Ｃｕ２Ｏ層４Ａが設けられている。これにより、ｐ型半導体層の材料として、ｎ型半導体層の材料よりもｐ型を付与しやすい材料が選択されている。さらに、ｐ型半導体層は、微結晶構造およびアモルファス構造のいずれかを有している。これにより、ｎ型半導体層上にｐ型半導体層を、ｎ型半導体層の表面の結晶構造および形状の影響を大きく受けることなく形成することができる。よってｎ型半導体層とｐ型半導体層とのヘテロ接合の特性が安定化される。以上から、ワイドギャップ半導体からなるｎ型半導体層上に、良好なｐｎ接合を形成することができる。このｐｎ接合を用いた構造を利用することによって、電力用半導体装置の耐圧を高めることができる。
　ワイドギャップ半導体材料としての、ガリウム元素を含有する酸化物（ガリウム系酸化物）材料は、典型的には、Ａｌ２（１－ｘ）Ｇａ２ｘＯ３（１≧ｘ＞０）である。またワイドギャップ半導体材料としての、アルミニウム元素を含有する材料は、典型的には、Ａｌ（１－ｘ）ＧａＸＮ（１＞ｘ≧０）およびＡｌ２（１－ｘ）Ｇａ２ｘＯ３（１＞ｘ＞０）である。一般にこのような材料には、ｐ型を付与することが非常に困難である。本実施の形態によれば、このような半導体材料からなるｎ型半導体層を用いた場合であっても、良好なｐｎ接合を形成することができる。なおここで、「ガリウム元素を含有する」とは、半導体材料の母材自体がガリウム元素を含有することを意味し、言い換えれば、ガリウム元素を主成分の一部として含有することを意味する。同様に、「アルミニウム元素を含有する」とは、半導体材料の母材自体がアルミニウム元素を含有することを意味し、言い換えれば、アルミニウム元素を主成分の一部として含有することを意味する。
　また本実施の形態のようにｐ型半導体層の材料としてＣｕ２Ｏ、すなわち酸化物、が用いられる場合、ｎ型半導体層のワイドギャップ半導体材料は酸化物であることが好ましい。これにより、酸化物間で良好なヘテロ接合を形成することができる。この理由は、ｎ型半導体層上にｐ型半導体層としての酸化物層が形成される場合に、ｎ型半導体層も酸化物であれば、ｐ型半導体層からｎ型半導体層中への酸化の発生によってｎ型半導体層の半導体特性が劣化することが避けられるためである。
　好ましくは、微結晶構造が有する結晶粒は、ｐ型半導体層の膜厚方向において、ｐ型半導体層の平均膜厚よりも小さい結晶サイズを有している。これにより、単独の結晶粒がｐ型半導体層を貫通することが避けられる。よって、粒界を経路とする、望ましくないリーク電流が抑制される。これにより、例えば、ショットキーバリアダイオード１０に対して逆方向バイアスが印加された際のリーク電流を低減することができる。
　好ましくは、微結晶構造が有する結晶粒は、ｐ型半導体層の膜厚方向において、ｐ型半導体層の平均膜厚の半分よりも小さい結晶サイズを有している。これにより、厚み方向に積み重なった２つの結晶粒がｐ型半導体層を貫通することが避けられる。よって、粒界を経路とする、望ましくないリーク電流が抑制される。これにより、例えば、ショットキーバリアダイオード１０に対して逆方向バイアスが印加された際のリーク電流を低減することができる。
　好ましくは、ｐ型半導体層とｎ型半導体層との界面から距離２００ｎｍの範囲において、ｐ型半導体層の微結晶構造が有する結晶粒は、ｐ型半導体層の膜厚方向において、１００ｎｍよりも小さい結晶サイズを有している。ｐｎ接合の界面近傍、特に距離２００ｎｍ程度の範囲、は、電界が印加されやすい範囲である。よってこの範囲中で、結晶粒がｐ型半導体層の膜厚方向において、２００ｎｍの半分である１００ｎｍよりも小さい結晶サイズを有することが好ましい。これにより、厚み方向に積み重なった２つの結晶粒が当該範囲を貫通することが避けられる。よって、粒界を経路とする、望ましくないリーク電流が抑制される。これにより、例えば、ショットキーバリアダイオード１０に対して逆方向バイアスが印加された際のリーク電流を低減することができる。より好ましくは、ｐ型半導体層とｎ型半導体層との界面から距離１００ｎｍの範囲において、微結晶構造が有する結晶粒は、ｐ型半導体層の膜厚方向において、５０ｎｍよりも小さい結晶サイズを有している。ｐｎ接合の界面近傍、特に距離１００ｎｍ程度の範囲、は、電界が特に印加されやすい範囲である。よってこの範囲中で、結晶粒がｐ型半導体層の膜厚方向において、１００ｎｍの半分である５０ｎｍよりも小さい結晶サイズを有することが好ましい。これにより、厚み方向に積み重なった２つの結晶粒が当該範囲を貫通することが避けられる。よって、粒界を経路とする、望ましくないリーク電流が抑制される。これにより、例えば、ショットキーバリアダイオード１０に対して逆方向バイアスが印加された際のリーク電流を低減することができる。
　好ましくは、ｐ型半導体層は、ＣｕまたはＮｉを含有しており、例えばＣｕ２ＯまたはＮｉＯである。これにより、電気的特性に優れたｐｎ接合を形成することができる。
　好ましくは、ｐ型半導体とｎ型半導体層との間の障壁は、電子側からみて１．２ｅＶ以上である。このことについて、以下に説明する。
　Ｐｔは一般的に最も大きな仕事関数を有している。よって電極材料としてＰｔを用いることによって、ショットキー電極の電子障壁高さを高くすることができる。特にＰｔ／Ｇａ２Ｏ３の電子障壁高さは１．１５ｅＶ程度である。一方、ワイドギャップ半導体を用いた電力用半導体装置は、室温から２００℃程度の高温までの温度範囲で動作されることが期待されている。言い換えれば、絶対温度３００Ｋ～５００Ｋ程度の温度範囲での動作が期待されている。この温度範囲は、０．０２５～０．０４３ｅＶ程度のエネルギーに対応する。よって、ｐ型半導体とｎ型半導体層との間の電子障壁が、１．１５＋０．０４３＝１．１９ｅＶよりも大きければ（すなわち１．２ｅＶ以上であれば）、電極によるショットキー障壁を利用した場合よりも効果的にリーク電流を抑制することができる。
　＜実施の形態２＞
　（構成）
　図７は、本実施の形態２におけるショットキーバリアダイオード２０（電力用半導体装置）の構成を概略的に示す断面図である。図８は、ショットキーバリアダイオード２０において、ｎ型酸化ガリウム層１ａ上でのｐ型Ｃｕ２Ｏ層４Ｂ（ｐ型半導体層）の配置を概略的に示す平面図である。なおこの平面図においては、図を見やすくするために、ｐ型Ｃｕ２Ｏ層４Ｂにハッチングが付されている。ショットキーバリアダイオード２０は、実施の形態１におけるｐ型Ｃｕ２Ｏ層４Ａ（図１および図２）に代わり、ｐ型Ｃｕ２Ｏ層４Ｂを有している。ｐ型Ｃｕ２Ｏ層４Ｂは、実施の形態１で説明したガードリング領域４ｇ（図１および図２）に加えて、ＭＰＳ（Ｍｅｒｇｅｄ　ｐｎ　Ｓｃｈｏｔｔｋｙ）領域４ｍを有している。ＭＰＳ領域４ｍはガードリング領域４ｇの内側にガードリング領域４ｇから離れて配置されている。ＭＰＳ領域４ｍとガードリング領域とは同心円状に配置されていてよい。図中では１つのＭＰＳ領域４ｍが示されているが、複数のＭＰＳ領域が設けられてもよい。各ＭＰＳ領域の幅、ＭＰＳ領域間の幅、ＭＰＳ領域が配置されるピッチは、所望の耐圧および抵抗損失に応じて適宜決められてよい。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ｐ型Ｃｕ２Ｏ層４ＢはＭＰＳ領域４ｍを含む。これにより、ショットキーバリアダイオード２０はＭＰＳダイオードとしての構造を有している。この構造は、ＭＰＳ領域４ｍおよびｎ型酸化ガリウム層１ａによるｐｎダイオード構造と、アノード電極３およびｎ型酸化ガリウム層１ａによるショットキーダイオード構造とを有している。順方向バイアス電圧が高められていくと、ショットキーダイオード構造の電流が先に立ち上がる。このため抵抗損失が抑制される。また両方の構造を利用することによって大電流を流すことも可能である。逆方向バイアス電圧が印加されると、ｐ型Ｃｕ２Ｏ層４Ｂとｎ型酸化ガリウム層１ａとの界面から広がる空乏層が、アノード電極３とｎ型酸化ガリウム層１ａとのショットキー接合部の下方まで広がることによって、アノード電極３とｎ型酸化ガリウム層１ａとの界面にかかる電界が緩和される。これにより、リーク電流を低減し耐圧をさらに向上させることができる。
　（製造方法）
　図９および図１０の各々は、ショットキーバリアダイオード２０の製造方法の一工程を概略的に示す断面図である。本実施の形態２のショットキーバリアダイオード２０も、実施の形態１の図３とほぼ同様のフローによって製造することができる。
　図９を参照して、実施の形態１の製造方法と異なる点は、ステップ１０２（図３）において形成されるｐ型Ｃｕ２Ｏ層４Ｂが、ガードリング領域４ｇだけでなくＭＰＳ領域４ｍを有することである。ガードリング領域４ｇおよびＭＰＳ領域４ｍは同時に形成されてもよく、その場合、実施の形態１との差異はパターンの形状のみである。あるいはガードリング領域４ｇおよびＭＰＳ領域４ｍは個別に形成されてもよい。すなわち、ガードリング領域４ｇおよびＭＰＳ領域４ｍの一方が成膜およびパターニングによって形成された後に他方が再度の成膜およびパターニングによって形成されてもよい。この場合、ガードリング領域４ｇの成膜条件と、ＭＰＳ領域４ｍの成膜条件とを相違させることができる。これにより、ガードリング領域４ｇおよびＭＰＳ領域４ｍの各々の物性を個別に最適化することができる。
　図１０を参照して、次に、実施の形態１の図６の工程とほぼ同様の方法によって、絶縁層５が形成される。その後の工程は実施の形態１と同様である。
　＜実施の形態３＞
　（構成）
　図１１は、本実施の形態３におけるショットキーバリアダイオード３０（電力用半導体装置）の構成を概略的に示す断面図である。図１２は、ショットキーバリアダイオード３０において、ｎ型酸化ガリウム層１ａ上でのｐ型Ｃｕ２Ｏ層４Ｃ（ｐ型半導体層）の配置を概略的に示す平面図である。なおこの平面図においては、図を見やすくするために、ｐ型Ｃｕ２Ｏ層４Ｃにハッチングが付されている。ショットキーバリアダイオード３０は、実施の形態１におけるｐ型Ｃｕ２Ｏ層４Ａ（図１および図２）に代わり、ｐ型Ｃｕ２Ｏ層４Ｃを有している。
　ショットキーバリアダイオード３０において、アノード電極３のうち絶縁層５上に位置する端部は、絶縁層５を介してｎ型酸化ガリウム層１ａ上に配置されることによって、フィールドプレート構造を構成している。フィールドプレート構造によってショットキーバリアダイオード１０の逆方向耐圧が向上される。
　ｐ型Ｃｕ２Ｏ層４ＣはＦＬＲ領域４ｆを有している。ＦＬＲ領域４ｆはフィールドプレート構造の外周に配置されている。ＦＬＲ領域４ｆは、アノード電極３から離れており、フローティング状態とされている。ＦＬＲ領域４ｆによる電界緩和によって、ショットキーバリアダイオード３０の高耐圧化を実現することができる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　図１３および図１４の各々は、ショットキーバリアダイオード３０の製造方法の一工程を概略的に示す断面図である。本実施の形態３のショットキーバリアダイオード３０も、実施の形態１の図３とほぼ同様のフローによって製造することができる。
　図１３を参照して、実施の形態１の製造方法と異なる点は、ステップ１０２（図３）において形成されるｐ型Ｃｕ２Ｏ層４Ｃが、ガードリング領域４ｇに代わりＦＬＲ領域４ｆを有することである。図１４を参照して、次に、絶縁層５がＦＬＲ領域４ｆを覆うように形成される。その後の工程は実施の形態１と同様である。
　（変形例）
　ショットキーバリアダイオード３０へ、実施の形態１のショットキーバリアダイオード１０（図１）が有するガードリング領域４ｇが付加されてもよい。あるいは、ショットキーバリアダイオード３０へ、実施の形態２のショットキーバリアダイオード２０（図７）が有するガードリング領域４ｇおよびＭＰＳ領域４ｍが付加されてもよい。
　＜実施の形態４＞
　（構成）
　図１５は、本実施の形態４におけるｐｎダイオード４０（電力用半導体装置）の構成を概略的に示す断面図である。図１６は、ｐｎダイオード４０において、ｎ型酸化ガリウム層１ａ上でのｐ型Ｃｕ２Ｏ層４Ｄ（ｐ型半導体層）の配置を概略的に示す平面図である。なおこの平面図においては、図を見やすくするために、ｐ型Ｃｕ２Ｏ層４Ｄにハッチングが付されている。ｐｎダイオード４０は、ｐ型Ｃｕ２Ｏ層４Ｃ（図１１および図１２）に代わりｐ型Ｃｕ２Ｏ層４Ｄを有している。ｐ型Ｃｕ２Ｏ層４Ｄは、実施の形態３で説明したＦＬＲ領域４ｆ（図１１および図１２）に加えて、アノード領域４ｊを有している。
　本実施の形態においては、アノード電極３はｐ型Ｃｕ２Ｏ層４Ｄのアノード領域４ｊにオーミック接続されている。またアノード電極３は、ｎ型酸化ガリウム層１ａとのショットキー接合を有していない。すなわちｐｎダイオード４０は、ｐｎダイオード構造を有する一方で、ショットキーバリアダイオード構造を有しない。ダイオード構造としてｐｎダイオード構造のみを用いることによって、順方向バイアス時に、単位面積当たり、より大きな電流を流すことができる。また逆方向バイアス時にリーク電流を抑えることができる。よってダイオードの耐圧を高めることができる。
　ｐｎダイオード４０の電流はアノード領域４ｊを通過する必要がある。このため、アノード領域４ｊの膜厚および導電率は、ｐｎダイオード４０の抵抗損失特性およびリーク電流特性に大きく関わってくる。この観点で、好ましくは、アノード領域４ｊのキャリア濃度は１８乗台以上であり、厚みは１０ｎｍ以上５００ｎｍ以下である。膜厚が小さ過ぎるかまたはキャリア濃度が低過ぎると、アノード領域４ｊが完全空乏化するため、リーク電流を抑制することができない。膜厚が大き過ぎると、抵抗損失が過度に大きくなる。アノード領域４ｊは、微結晶構造またはアモルファス構造を有する領域であることから、単結晶構造の場合に比して、低いキャリア移動度を有している。このため、アノード領域４ｊの膜厚の増加にともなって、ｐｎダイオード４０の抵抗損失が増大しやすい。キャリア移動度の低さを補うために、アノード領域４ｊは１８乗台以上のキャリア濃度を有することが好ましい。微結晶構造またはアモルファス構造を有するＣｕ２Ｏ層（またはＮｉＯ層）が用いられる場合、１９乗台以上のキャリア濃度を容易に得ることができる。よって抵抗損失を容易に抑えることができる。
　一方で、アノード領域４ｊの外周に配置されたＦＬＲ領域４ｆは、電気的にフローティング状態にあり、ｐｎダイオード４０の電流経路ではない。よってＦＬＲ領域４ｆはｐｎダイオード４０の抵抗損失に直接は関わらない。このため、ＦＬＲ領域４ｆのキャリア濃度をアノード領域４ｊのキャリア濃度とは異なるものとすることによって、電界緩和が最適に行われるようにしてもよい。また複数のＦＬＲ領域４ｆ間でキャリア濃度が異なっていてもよい。例えば、より外側に配置されたＦＬＲ領域４ｆほど低いキャリア濃度を有してもよい。
　なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法）
　図１７および図１８の各々は、ｐｎダイオード４０の製造方法の一工程を概略的に示す断面図である。本実施の形態４のｐｎダイオード４０も、実施の形態１の図３とほぼ同様のフローによって製造することができる。
　図１７を参照して、実施の形態３の製造方法と異なる点は、ステップ１０２（図３）において形成されるｐ型Ｃｕ２Ｏ層４Ｄが、ＦＬＲ領域４ｆに加えてアノード領域４ｊを有することである。図１８を参照して、次に、絶縁層５が、ＦＬＲ領域４ｆの全体と、アノード領域４ｊの外周部とを覆うように形成される。その後の工程は実施の形態１とほぼ同様である。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　ｎ型酸化ガリウム基板、１ａ　ｎ型酸化ガリウム層（ｎ型半導体層）、２　カソード電極、３　アノード電極（電極）、４Ａ～４Ｄ　ｐ型Ｃｕ２Ｏ層（ｐ型半導体層）、４ｆ　ＦＬＲ領域、４ｇ　ガードリング領域、４ｊ　アノード領域、４ｍ　ＭＰＳ領域、５　絶縁層、１０，２０，３０　ショットキーバリアダイオード（電力用半導体装置）、４０　ｐｎダイオード（電力用半導体装置）。

Claims (8)

  1. 　単結晶構造を有し、ワイドギャップ半導体材料からなるｎ型半導体層（１ａ）と、
    　前記ｎ型半導体層（１ａ）上に設けられ、前記ワイドギャップ半導体材料とは異なる材料からなり、微結晶構造およびアモルファス構造のいずれかを有するｐ型半導体層（４Ａ～４Ｄ）と、
    　前記ｎ型半導体層（１ａ）および前記ｐ型半導体層（４Ａ～４Ｄ）の少なくともいずれかの上に設けられた電極（３）と、
    を備える、電力用半導体装置（１０，２０，３０，４０）。
  2. 　前記ワイドギャップ半導体材料は、ガリウム元素を含有する酸化物、および、アルミニウム元素を含有する材料の少なくともいずれかである、請求項１に記載の電力用半導体装置（１０，２０，３０，４０）。
  3. 　前記ｎ型半導体層（１ａ）の前記ワイドギャップ半導体材料は酸化物および窒化物のいずれかであり、前記ｐ型半導体層（４Ａ～４Ｄ）の前記材料は酸化物である、請求項１に記載の電力用半導体装置（１０，２０，３０，４０）。
  4. 　前記ｐ型半導体層（４Ａ～４Ｄ）は前記微結晶構造を有し、
    　前記微結晶構造が有する結晶粒は、前記ｐ型半導体層（４Ａ～４Ｄ）の膜厚方向において、前記ｐ型半導体層（４Ａ～４Ｄ）の平均膜厚よりも小さい結晶サイズを有している、請求項１から３のいずれか１項に記載の電力用半導体装置（１０，２０，３０，４０）。
  5. 　前記ｐ型半導体層（４Ａ～４Ｄ）は前記微結晶構造を有し、
    　前記微結晶構造が有する結晶粒は、前記ｐ型半導体層（４Ａ～４Ｄ）の膜厚方向において、前記ｐ型半導体層（４Ａ～４Ｄ）の平均膜厚の半分よりも小さい結晶サイズを有している、請求項１から３のいずれか１項に記載の電力用半導体装置（１０，２０，３０，４０）。
  6. 　前記ｐ型半導体層（４Ａ～４Ｄ）は前記微結晶構造を有し、
    　前記ｐ型半導体層（４Ａ～４Ｄ）と前記ｎ型半導体層（１ａ）との界面から距離２００ｎｍの範囲において、前記微結晶構造が有する結晶粒は、前記ｐ型半導体層（４Ａ～４Ｄ）の膜厚方向において、１００ｎｍよりも小さい結晶サイズを有している、請求項１から３のいずれか１項に記載の電力用半導体装置（１０，２０，３０，４０）。
  7. 　前記ｐ型半導体層（４Ａ～４Ｄ）はＣｕおよびＮｉのいずれかを含有している、請求項１から６のいずれか１項に記載の電力用半導体装置（１０，２０，３０，４０）。
  8. 　前記ｐ型半導体と前記ｎ型半導体層（１ａ）との間の障壁は、電子側からみて１．２ｅＶ以上である、請求項１から７のいずれか１項に記載の電力用半導体装置（１０，２０，３０，４０）。
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