CN112913035B - 肖特基势垒二极管 - Google Patents

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Abstract

本发明提供不容易产生电场集中导致的绝缘破坏的肖特基势垒二极管。基于本发明的肖特基势垒二极管，其包括：由氧化镓构成的半导体基板(20)；设置在半导体基板(20)上的由氧化镓构成的漂移层(30)；与漂移层(30)肖特基接触的阳极电极(40)；与半导体基板(20)欧姆接触的阴极电极(50)；设置在漂移层(30)上的、在俯视时包围阳极电极(40)的绝缘层(80)；和与漂移层(30)相反导电型的半导体层(70)，其设置在位于阳极电极(40)与绝缘层(80)之间的漂移层(30)的表面、以及绝缘层(80)上。

Description

肖特基势垒二极管
技术领域
本发明涉及肖特基势垒二极管，尤其是涉及使用了氧化镓的肖特基势垒二极管。
背景技术
肖特基势垒二极管是利用了由金属和半导体的接合而产生的肖特基势垒的整流元件，与具有PN结的通常的二极管相比，具有正向电压较低、并且开关速度较快的特征。因此，肖特基势垒二极管有时作为功率器件用的开关元件利用。
将肖特基势垒二极管作为功率器件用的开关元件使用的情况下，需要确保充分的反向耐压，因此有时代替硅(Si)而使用能带间隙更大的碳化硅(SiC)、氮化镓(GaN)、氧化镓(Ga2O3)等。其中，由于氧化镓其能带间隙为非常大的4.8～4.9eV，绝缘破坏电场也为较大的7～8MV/cm，因此使用了氧化镓的肖特基势垒二极管作为功率器件用的开关元件是非常值得期待的。使用了氧化镓的肖特基势垒二极管的例子记载在专利文献1～3中。
在专利文献1中公开有具有场板构造的肖特基势垒二极管。另外专利文献2中记载的肖特基势垒二极管，具有在俯视时在与阳极电极重叠的位置设置有多个沟槽，由绝缘膜覆盖沟槽的内壁的构造。利用该构造，当施加反向电压时，由于位于沟槽间的台面区域成为耗尽层，因此漂移层的通道区域被夹断。由此，能够大幅抑制施加了反向电压的情况下的泄漏电流。
在专利文献3中记载的肖特基势垒二极管，通过经由氮化物层设置覆盖漂移层的表面的p型氧化物半导体层，在漂移层形成耗尽层，由此能够使施加了反向电压时的耐压提高。
现有技术文献
专利文献
专利文献1：日本特开2017-045969号公报
专利文献2：日本特开2017-199869号公报
专利文献3：国际公开第2018/020849号刊物
发明内容
发明要解决的技术问题
但是，在专利文献1和2所记载的肖特基势垒二极管，由于电场集中在阳极电极的端部，在施加高电压时在该部分发生绝缘破坏。另外，在专利文献2记载的肖特基势垒二极管中，电场在位于端部的沟槽的边缘部分集中，在该部分中也可能发生绝缘破坏。
在专利文献3记载的肖特基势垒二极管，通过将漂移层的表面用p型氧化物半导体层覆盖而缓和电场，但是在与p型氧化物半导体层的端部重叠的位置，电场在漂移层集中，由此在该部分中，有可能发生绝缘破坏。
因此，本发明的目的在于提供一种肖特基势垒二极管，其为使用了氧化镓的肖特基势垒二极管，而且不容易发生由于电场集中导致的绝缘破坏。
用于解决课题的技术方案
基于本发明的肖特基势垒二极管，其特征在于，包括：由氧化镓构成的半导体基板；设置在半导体基板上的由氧化镓构成的漂移层；与漂移层肖特基接触的阳极电极；与半导体基板欧姆接触的阴极电极；设置在漂移层上的、在俯视时包围阳极电极的绝缘层；和与漂移层为相反导电型的半导体层，其设置在位于阳极电极与绝缘层之间的漂移层的表面，以及绝缘层上。
依据本发明，漂移层的表面由相反导电型的半导体层覆盖，因此在施加了反向电压的情况下，耗尽层在漂移层之中被相反导电型的半导体层覆盖的部分扩展。由此，能够缓和在阳极电极的角部的电场集中。而且，由于具有半导体层的一部分搭设在绝缘层上的、所谓的场板构造，因此能够缓和在半导体层的端部集中的电场。由此，能够提供不容易产生由于反向电压导致的绝缘破坏的肖特基势垒二极管。
在本发明中，半导体层也可以由氧化物半导体材料构成。由此，能够防止由于氧化导致的半导体层的特性变化。
在本发明中，阳极电极与半导体层可以具有重叠。由此，能够更有效地缓和在阳极电极的角部的电场集中。
在本发明中，漂移层可以还具有多个中心沟槽，在俯视时该多个中心沟槽设置在与阳极电极重叠的位置。在该情况下，多个中心沟槽的内壁可以由绝缘膜覆盖。由此，当施加反向电压时，位于中心沟槽之间的台面区域成为耗尽层，漂移层的通道区域被夹断，因此能够大幅地抑制施加了反向电压的情况下的泄漏电流。
发明效果
像这样，依据本发明，能够提供不容易发生由于电场集中导致的绝缘破坏的、使用了氧化镓的肖特基势垒二极管。
附图说明
图1是表示基于本发明的第1实施方式的肖特基势垒二极管100的结构的示意性俯视图。
图2是沿着图1的A-A线的示意性截面图。
图3是表示基于第1实施方式的第1变形例的肖特基势垒二极管100a的结构的示意性截面图。
图4是表示基于第1实施方式的第2变形例的肖特基势垒二极管100b的结构的示意性截面图。
图5是表示基于第1实施方式的第3变形例的肖特基势垒二极管100c的结构的示意性截面图。
图6是表示基于第1实施方式的第4变形例的肖特基势垒二极管100d的结构的示意性截面图。
图7是表示基于第1实施方式的第5变形例的肖特基势垒二极管100e的结构的示意性截面图。
图8是表示基于本发明的第2实施方式的肖特基势垒二极管200的结构的示意性截面图。
图9是表示基于比较例1的肖特基势垒二极管200a的结构的示意性截面图。
图10是表示基于比较例2的肖特基势垒二极管200b的结构的示意性截面图。
图11是表示实施例1的仿真结果的图表。
图12是表示实施例1的仿真结果的图表。
图13是表示实施例2的仿真结果的图表。
图14是表示实施例2的仿真结果的图表。
图15是表示实施例2的仿真结果的图表。
图16是表示实施例3的仿真结果的图表。
图17是表示实施例4的仿真结果的图表。
图18是表示实施例5的仿真结果的图表。
图19是表示实施例5的仿真结果的图表。
图20是表示实施例6的仿真结果的图表。
图21是表示实施例7的仿真结果的图表。
图22是表示实施例8的仿真结果的图表。
图23是表示实施例8的仿真结果的图表。
具体实施方式
以下，参照附图关于本发明的优选的实施方式进行详细的说明。
<第1实施方式>
图1是表示基于本发明的第1实施方式的肖特基势垒二极管100的结构的示意性的俯视图。另外，图2是沿着图1的A-A线的示意性的截面图。
如图1和图2所示，基于本实施方式的肖特基势垒二极管100均包括由氧化镓(β-Ga2O3)形成的半导体基板20和漂移层30。在半导体基板20和漂移层30中，作为n型掺杂物导入了硅(Si)或者锡(Sn)。关于掺杂物的浓度，半导体基板20比漂移层30高，由此半导体基板20作为n+层发挥功能，漂移层30作为n-层发挥功能。
半导体基板20是将利用熔体晶体生长法(crystal growth from melt)等所形成的块状晶体进行切割加工而得到的，其厚度(Z方向上的高度)为250μm左右。半导体基板20的平面尺寸没有特别的限定，通常根据在元件中流通的电流量来选择，正向的最大电流量为20A左右，在X方向上的宽度和Y方向上的宽度形成为2.4mm左右即可。
半导体基板20具有在安装时位于上面侧的上表面21，和与上表面21相反侧的、在安装时位于下面侧的背面22。在上表面21的整个面形成有漂移层30。漂移层30是在半导体基板20的上表面21利用反应性溅射法、PLD法、MBE法、MOCVD法、HVPE法等使氧化镓外延生长而成的薄膜。关于漂移层30的膜厚没有特别的限定，通常根据元件的反向耐压来选择，为了确保600V左右的耐压，例如采用7μm左右。
在漂移层30的上表面31形成有与漂移层30肖特基接触的阳极电极40。阳极电极40例如由铂(Pt)、钯(Pd)、金(Au)、镍(Ni)等的金属形成。阳极电极40可以是层叠有不同的金属膜的多层构造，例如可以是Pt/Au、Pt/Al、Pd/Au、Pd/Al、Pt/Ti/Au或者Pd/Ti/Au。另一方面，在半导体基板20的背面22设置有与半导体基板20欧姆接触的阴极电极50。阴极电极50例如由钛(Ti)等的金属形成。阴极电极50可以是层叠有不同的金属膜的多层构造，例如是Ti/Au或者Ti/Al。
并且，在漂移层30的上表面31，在俯视时(从Z方向观察)与阳极电极40不重叠的位置、且包围阳极电极40的位置设置有绝缘层80。作为绝缘层80的材料，能够使用SiO2、HfO2、Al2O3、ZrO2等，优选的是尽可能选择绝缘耐压和相对介电常数高的材料。但是，在大多情况下，绝缘体材料的绝缘耐压和相对介电常数为权衡关系。绝缘层80的厚度越薄，施加于漂移层30的电场的分散效果越高，但另一方面，该绝缘层80过于薄时施加于绝缘层80自身的电场变强，因此优选考虑这些情况来设置。具体而言，优选绝缘层80的厚度形成为600nm～800nm程度。
位于阳极电极40与绝缘层80之间的漂移层30的表面被与漂移层30为相反导电型的半导体层70覆盖。漂移层30与半导体层70可以不经由绝缘膜等直接接触，也可以在漂移层30与半导体层70之间设置有绝缘膜等。半导体层70的一部分越过绝缘层80的内周边缘而搭设在绝缘层80的上表面81，由此实现所谓的场板构造。由于漂移层30的导电型为n型，作为半导体层70需要使用p型的半导体材料。作为p型的半导体材料，除了Si、GaAs、SiC、Ge、ZnSe、CdS、InP、SiGe等以外，还能够举例NiO、Cu2O、Ag2O等的p型氧化物半导体。p型氧化物半导体具有不存在氧化的问题这样的优点，其中，NiO是仅显示p型导电性的特殊的材料，从品质的稳定化的观点考虑是最优选的材料。另外，NiO由于其能带间隙较大，为3.7eV，作为充分发挥氧化镓的高耐压的材料是优选的。并且，为了控制受主浓度，可以相对于NiO(99.9％)将0.2～1.0mol％程度的Li或La作为掺杂物添加。受主浓度优选为5×1017cm-3以上，从制造稳定性方面考虑优选为5×1018cm-3以上。这是因为，受主浓度较低时，半导体层70的内部耗尽化，有可能不能获得所希望的功能。因此，受主浓度越高越优选。但是，当受主浓度超过1×1022cm-3时，膜的特性有可能劣化，因此优选为5×1021cm-3程度以下。半导体层70可以是浮置状态，也可以与阳极电极40相接。半导体层70的表面优选被由SiO2等形成的钝化膜覆盖。
在此，如果构成半导体层70的p型氧化物是完全的非晶状态，在器件制造中的加热工序中非意图地结晶化，有可能特性变得不稳定。考虑到这一点，在漂移层30上成膜了p型氧化物的时刻，通过事先例如使其按体积比50％左右结晶化，由此能够降低在器件制造过程中的加热工序中的结晶化的影响。
半导体层70由于与漂移层30是相反导电型，由于电势差，耗尽层在漂移层30之中被半导体层70覆盖的部分扩散。由此，在对阳极电极40与阴极电极50之间施加反向电压的情况下，在阳极电极40的端部集中的电场被缓和。由于在阳极电极40的端部集中的电场，在阳极电极40与半导体层70之间的隙间越小越被有效地缓和，因此优选两者是相接触的。在此，在使阳极电极40的外周边缘与半导体层70的内周边缘完全地一致是较为困难的情况下，可以如基于图3所示的第1变形例的肖特基势垒二极管100a那样，以覆盖阳极电极40的外周边缘的方式将半导体层70的一部分形成在阳极电极40上，也可以如基于图4所示的第2变形例的肖特基势垒二极管100b那样，以覆盖半导体层70的内周边缘的方式将阳极电极40的一部分形成在半导体层70上。据此，由于阳极电极40与半导体层70产生重叠，能够使阳极电极40与半导体层70可靠地接触。
但是，在本发明中，不是必须使阳极电极40与半导体层70接触，如基于图5所示的第3变形例的肖特基势垒二极管100c那样，可以使阳极电极40的外周边缘与半导体层70的内周边缘之间存在间隙G1。由于在阳极电极40的端部集中的电场，在间隙G1越变大时越变强，因此优选间隙G1尽可能地狭窄。
像这样，通过设置半导体层70来缓和在阳极电极40的端部集中的电场，但当设置半导体层70时，电场在其外周边缘集中。但是，由于半导体层70的外周边缘位于绝缘层80上，因此在半导体层70的外周边缘集中的电场能够被绝缘层80缓和。像这样，在本实施方式中，在阳极电极40的端部集中的电场通过半导体层70被缓和，并且在半导体层70的外周边缘集中的电场通过绝缘层80被缓和，由此在施加了反向电压的情况下能够防止绝缘破坏。
另外，半导体层70不需要是完全的连续膜，也可以如基于图6中所示的第4变形例的肖特基势垒二极管100d那样，漂移层30从设置于半导体层70的缝隙或缺口部分地露出，也可以如基于图7所示的第5变形例的肖特基势垒二极管100e那样，绝缘层80从设置于半导体层70的缝隙或缺口部分地露出。但是，当在半导体层70存在缝隙或缺口等时，由于电场在该部分集中，因此优选由缝隙或缺口形成的间隙G2、G3尽可能地狭窄。
如以上所说明，基于本实施方式的肖特基势垒二极管100，由于位于阳极电极40与绝缘层80之间的漂移层30的表面被与漂移层30为相反导电型的半导体层70覆盖，在阳极电极40的端部集中的电场被由半导体层70扩散的耗尽层缓和，并且由于具有半导体层70搭设在绝缘层80而形成的场板构造，在半导体层70的外周边缘集中的电场也被缓和。由此能够防止电场集中导致的绝缘破坏。
<第2实施方式>
图8是表示基于本发明的第2实施方式的肖特基势垒二极管200的结构的示意性截面图。
如图8所示，在基于第2实施方式的肖特基势垒二极管200中，在漂移层30设置有多个中心沟槽60。中心沟槽60均设置于在俯视时与阳极电极40重叠的位置，其内壁被由HfO2等形成的绝缘膜61覆盖。中心沟槽60的内部由导电性材料填埋。填埋中心沟槽60的导电性材料可以是与阳极电极40相同的材料，也可以是高浓度地掺杂的多晶Si或Ni、Au等的金属材料。在本实施方式中，由于在漂移层30设置有多个中心沟槽60，作为阳极电极40的材料，能够使用钼(Mo)或铜(Cu)等的功函数低的材料。另外，在本实施方式中，能够将漂移层30的掺杂物浓度提高到5×1016cm-3左右。其它的结构与基于第1实施方式的肖特基势垒二极管100基本上是相同的，因此对于相同的要素标注相同的附图标记，而省略重复的说明。
漂移层30之中位于中心沟槽60之间的部分构成台面区域。由于台面区域在对阳极电极40与阴极电极50之间施加反向电压时成为耗尽层，因此漂移层30的通道区域被夹断。由此，能够大幅地抑制被施加了反向电压的情况下的泄漏电流。
在具有这样的构造的肖特基势垒二极管中，电场在位于端部的中心沟槽60a的底部集中，该部分容易发生绝缘破坏。但是，在基于本实施方式的肖特基势垒二极管200中，漂移层30的表面被半导体层70覆盖，并且具有半导体层70搭设在绝缘层80上的场板构造，因此能够缓和位于端部的中心沟槽60a的电场。
像这样，基于本实施方式的肖特基势垒二极管200，在基于第1实施方式的肖特基势垒二极管100产生的效果的基础上，还具有能够削减施加了反向电压的情况下的泄漏电流这样的效果。
在本实施方式中，中心沟槽60的内壁由绝缘膜61覆盖，并且将中心沟槽60的内部用与阳极电极40同样的材料填埋，但也可以不使用绝缘膜61，而用相反导电型(在本实施方式中为p型)的半导体材料填埋。
以上，关于本发明的优选的实施方式进行了说明，但本发明并不限定于上述的实施方式，在不脱离本发明的主旨的范围内能够进行各种变更，当然它们也包括在本发明的范围内。
实施例1
设想与图8所示的肖特基势垒二极管200具有同样构造的实施例1的仿真模型，仿真了对阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。阳极电极40的材料采用Mo，阴极电极50采用Ti和Au的层叠膜。关于半导体基板20的掺杂物浓度为1×1018cm-3，作为漂移层30的掺杂物浓度为5×1016cm-3。漂移层30的厚度为7μm。中心沟槽60的深度和宽度分别形成为3μm和1μm，台面区域的台面宽度为2μm，在中心沟槽60的内壁形成的绝缘膜61，采用厚度为50nm的HfO2膜。作为半导体层70，使用受主浓度为1×1019cm-3的NiO，其厚度形成为100nm。另外，作为绝缘层80的材料使用了SiO2。绝缘层80的厚度a、与漂移层30相接的半导体层70的宽度b和在绝缘层80上的半导体层70的宽度c，分别形成为60nm、30μm、30μm。
为了进行比较，设想具有与图9所示的肖特基势垒二极管200a同样的构造的比较例1的仿真模型、和具有与图10所示的肖特基势垒二极管200b同样的构造的比较例2的仿真模型，并仿真了对阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。图9所示的肖特基势垒二极管200a在删除了半导体层70和绝缘层80这一点，与图8所示的肖特基势垒二极管200不同。另外，图10所示的肖特基势垒二极管200b，在删除了半导体层70，并且具有阳极电极40的外周部搭设在绝缘层80的上表面81而形成的场板构造这一点，与图8所示的肖特基势垒二极管200不同。
图11表示了施加于图8～图10中所示的区域B和C的电场的强度。区域B是没有位于端部的中心沟槽60的正下方区域，区域C是位于端部的中心沟槽60a的正下方的区域。另外，图12表示了施加于绝缘层80的电场的最大值。
如图11所示，施加于区域B的电场的强度在任一个仿真模型中均为6.8MV/cm，施加于区域C的电场的强度，在实施例1的仿真模型中为7.8MV/cm，在比较例1和2的仿真模型中分别为8.1MV/cm、7.9MV/cm。像这样，在比较例1的仿真模型中，超过了氧化镓的耐压即大约8MV/cm，在实施例1和比较例2的仿真模型中，没有超过氧化镓的耐压即大约8MV/cm。
但是，如图12所示，在比较例2的仿真模型中，施加于绝缘层80的电场的最大值为13.6MV/cm，大幅地超过了SiO2的绝缘耐压即大约10MV/cm。与此不同，在实施例1的仿真模型中，施加于绝缘层80的电场的最大值为9.4MV/cm，小于SiO2的绝缘耐压即大约10MV/cm。
实施例2
设想与实施例1具有同样的结构的实施例2的仿真模型，使绝缘层80的厚度a进行各种变化，仿真了在对阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于与漂移层30相接的半导体层70的宽度b和在绝缘层80上的半导体层70的宽度c，分别形成为10μm、10μm。
图13～图15是表示实施例2的仿真结果的图表。图13所示的值表示对漂移层30之中覆盖绝缘层80的内周边缘的部分、即图8所示的区域A施加的电场的强度。另外，图14所示的值表示对图8所示的区域B和C施加的电场的强度。区域B是没有位于端部的中心沟槽60的正下方的区域，区域C是位于端部的中心沟槽60a的正下方的区域。并且，图15所示的值是对绝缘层80施加的电场的最大值。
如图13所示，绝缘层80的厚度a越变厚，施加于区域A的电场的强度越强，至少在绝缘层80的厚度a为800nm以下的区域中，不会超过氧化镓的耐压即8MV/cm。另一方面，如图14所示，如果绝缘层80的厚度a为300nm以上，即使使绝缘层80的厚度a变化，施加于区域C的电场的强度也几乎不变，均为7.8MV/cm。与此相对，在绝缘层80的厚度a为0nm的情况下，即不存在绝缘层80的情况下，施加于区域C的电场的强度为8.1MV/cm。并且，如图15所示，如果绝缘层80的厚度a为600nm以上，即使使绝缘层80的厚度a变化，施加于绝缘层80的电场的强度也几乎不变，均为9.4MV/cm。与此相对，在绝缘层80的厚度a为500nm的情况下，施加于绝缘层80的电场的强度为10.2MV/cm，绝缘层80的厚度a为300nm的情况下，施加于绝缘层80的电场的强度为11.4MV/cm。因此，考虑到SiO2的绝缘耐压为大约10MV/cm，关于绝缘层80的厚度a，可以说优选为600nm以上。
实施例3
设想与实施例1具有同样的结构的实施例3的仿真模型，使与漂移层30相接的半导体层70的宽度b进行各种变化，并仿真了对阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a和绝缘层80上的半导体层70的宽度c，分别形成为600nm、10μm。
图16是表示实施例3的仿真结果的图表。图16所示的值表示了施加于图8所示的区域A的电场的强度。如图16所示，即使使与漂移层30相接的半导体层70的宽度b变化，施加于区域A的电场的强度也几乎不发生变化，均为6.2MV/cm。
实施例4
设想与实施例1具有同样的结构的实施例4的仿真模型，使绝缘层80上的半导体层70的宽度c进行各种变化，并仿真了在阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a和与漂移层30相接的半导体层70的宽度b，分别形成为600nm、10μm。
图17是表示实施例4的仿真结果的图表。图17所示的值也表示施加于图8的区域A的电场的强度。如图17所示，即使使在绝缘层80上的半导体层70的宽度c变化，施加于区域A的电场的强度也几乎不发生变化，均为6.3MV/cm。
实施例5
设想与实施例1具有同样的结构的实施例5的仿真模型，使图5所示的间隙G1进行各种变化，并仿真了对阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a、与漂移层30相接的半导体层70的宽度b和绝缘层80上的半导体层70的宽度c，分别形成为600nm、30μm、30μm。
图18和图19是表示实施例5的仿真结果的图表。图18所示的值表示施加于图5所示的区域D的电场的强度，图19所示的值表示施加于图8所示的区域B和C的电场的强度。区域D为间隙G1的正下方的区域。如图18所示，施加于区域D的电场，在间隙G1越大时越变强，间隙G1为4μm的情况下的电场为7.6MV/cm，间隙G1为5μm的情况下的电场为9.4MV/cm。另外，如图19所示，施加于区域C的电场也在间隙G1越大时越变强，间隙G1为4μm的情况下的电场为8.0MV/cm，间隙G1为5μm的情况下的电场为8.1MV/cm。因此，考虑到氧化镓的耐压为大约8MV/cm，可以说优选间隙G1为4μm以下。
实施例6
设想与实施例1具有同样的结构的实施例6的仿真模型，使图6所示的间隙G2进行各种变化，并仿真了在阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a、与漂移层30相接的半导体层70的宽度b和绝缘层80上的半导体层70的宽度c，分别形成为600nm、30μm、30μm。
图20是表示实施例6的仿真结果的图表。图20所示的值表示施加于图6所示的区域E的电场的强度。区域E是间隙G2的正下方的区域。如图20所示，施加于区域E的电场在间隙G2越大时越变强，间隙G2为2μm的情况下的电场为6.9MV/cm，间隙G2为3μm的情况下的电场为8.3MV/cm。因此，考虑到氧化镓的耐压为大约8MV/cm，可以说优选间隙G2为2μm以下。
实施例7
设想与实施例1具有同样的结构的实施例7的仿真模型，使图7所示的间隙G3进行各种变化，并仿真了在阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a、与漂移层30相接的半导体层70的宽度b和绝缘层80上的半导体层70的宽度c，分别形成为600nm、30μm、30μm。
图21是表示实施例7的仿真结果的图表。图21所示的值表示施加于图7所示的区域F的电场的强度。区域F是位于间隙G3的正下方的区域。如图21所示，施加于区域F的电场在间隙G3越大时越变强，间隙G3为2μm的情况下的电场为9.3MV/cm，间隙G3为3μm的情况下的电场为10.4MV/cm。因此，考虑到SiO2的耐压为大约10MV/cm，可以说优选间隙G3为2μm以下。
实施例8
设想与实施例1具有同样的结构的实施例8的仿真模型，使绝缘层80的相对介电常数ε进行各种变更，并仿真了在阳极电极40与阴极电极50之间施加了反向电压的情况下的电场强度。关于绝缘层80的厚度a、与漂移层30相接的半导体层70的宽度b和绝缘层80上的半导体层70的宽度c，分别形成为600nm、30μm、30μm。
图22和图23是表示实施例8的仿真结果的图表。图22所示的值表示在漂移层30之中被半导体层70覆盖的部分中的电场的强度的最大值，图23所示的值表示施加于绝缘层80的电场的强度的最大值。如图22和图23所示，施加于漂移层30和绝缘层80的电场，在相对介电常数ε越高时越被缓和。另外，相对介电常数ε在3～30的范围中，施加于漂移层30的电场为氧化镓的绝缘耐压即8MV/cm以下。
另一方面，由于绝缘层80的绝缘耐压根据选择的材料而不同，选择比图23所示的曲线绝缘耐压高的材料即可。例如，由于SiO2的介电常数为3.9，绝缘耐压为10MV/cm以上，因此可以说作为绝缘层80的材料是合适的。
附图标记的说明
20 半导体基板
21 半导体基板的上表面
22 半导体基板的背面
30 漂移层
31 漂移层的上表面
40 阳极电极
50 阴极电极
60 中心沟槽
60a 位于端部的中心沟槽
61 绝缘膜
70 半导体层
80 绝缘层
81 绝缘层的上表面
100、100a～100e、200、200a、200b 肖特基势垒二极管
A～F 区域
G1～G3 间隙。

Claims (5)

1.一种肖特基势垒二极管，其特征在于，包括：
由氧化镓构成的半导体基板；
设置在所述半导体基板上的由氧化镓构成的漂移层；
与所述漂移层肖特基接触的阳极电极；
与所述半导体基板欧姆接触的阴极电极；
设置在所述漂移层上的、在俯视时包围所述阳极电极的绝缘层；和
与所述漂移层为相反导电型的半导体层，其设置在位于所述阳极电极与所述绝缘层之间的所述漂移层的表面，以及所述绝缘层上，
所述半导体层的一部分越过所述绝缘层的内周边缘而搭设在所述绝缘层的上表面，所述半导体层的外周边缘位于所述绝缘层的所述上表面。
2.如权利要求1所述的肖特基势垒二极管，其特征在于：
所述半导体层由氧化物半导体材料构成。
3.如权利要求1或2所述的肖特基势垒二极管，其特征在于：
所述阳极电极与所述半导体层具有重叠。
4.如权利要求1或2所述的肖特基势垒二极管，其特征在于：
所述漂移层还具有多个中心沟槽，在俯视时该多个中心沟槽设置在与所述阳极电极重叠的位置。
5.如权利要求4所述的肖特基势垒二极管，其特征在于：
所述多个中心沟槽的内壁由绝缘膜覆盖。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA201892619A1 (ru) 2011-04-29 2019-04-30 Роше Гликарт Аг Иммуноконъюгаты, содержащие мутантные полипептиды интерлейкина-2
US11476340B2 (en) * 2019-10-25 2022-10-18 Ohio State Innovation Foundation Dielectric heterojunction device
US11848389B2 (en) 2020-03-19 2023-12-19 Ohio State Innovation Foundation Low turn on and high breakdown voltage lateral diode
KR102320367B1 (ko) * 2020-05-29 2021-11-02 전북대학교산학협력단 필드 플레이트층 증착을 통해 항복 전압을 향상시킨 쇼트키 배리어 다이오드 제조 방법
CN115394758B (zh) * 2022-07-19 2024-03-19 北京无线电测量研究所 一种氧化镓肖特基二极管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186660A (ja) * 2002-10-11 2004-07-02 Nippon Inter Electronics Corp ショットキーバリアダイオード及びその製造方法
CN106876484A (zh) * 2017-01-23 2017-06-20 西安电子科技大学 高击穿电压氧化镓肖特基二极管及其制作方法
WO2018020849A1 (ja) * 2016-07-26 2018-02-01 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2018150451A1 (ja) * 2017-02-14 2018-08-23 三菱電機株式会社 電力用半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012098636A1 (ja) * 2011-01-17 2012-07-26 富士通株式会社 半導体装置及びその製造方法
US8772144B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
US8741707B2 (en) * 2011-12-22 2014-06-03 Avogy, Inc. Method and system for fabricating edge termination structures in GaN materials
JP5888214B2 (ja) * 2012-11-30 2016-03-16 富士電機株式会社 窒化物系化合物半導体装置およびその製造方法
JP6344718B2 (ja) * 2014-08-06 2018-06-20 株式会社タムラ製作所 結晶積層構造体及び半導体素子
JP2017045969A (ja) 2015-08-28 2017-03-02 株式会社タムラ製作所 ショットキーバリアダイオード
JP6845397B2 (ja) 2016-04-28 2021-03-17 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
CN106887470B (zh) * 2017-01-23 2019-07-16 西安电子科技大学 Ga2O3肖特基二极管器件结构及其制作方法
US10636663B2 (en) * 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region
JP7165322B2 (ja) * 2018-03-30 2022-11-04 Tdk株式会社 ショットキーバリアダイオード

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186660A (ja) * 2002-10-11 2004-07-02 Nippon Inter Electronics Corp ショットキーバリアダイオード及びその製造方法
WO2018020849A1 (ja) * 2016-07-26 2018-02-01 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN106876484A (zh) * 2017-01-23 2017-06-20 西安电子科技大学 高击穿电压氧化镓肖特基二极管及其制作方法
WO2018150451A1 (ja) * 2017-02-14 2018-08-23 三菱電機株式会社 電力用半導体装置

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