WO2024029001A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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gallium oxide
semiconductor
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洋平 湯田
達郎 綿引
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三菱電機株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the technology disclosed in this specification relates to semiconductor technology.
  • Power electronics is a technology that quickly and efficiently converts direct current, alternating current, or frequency of electricity.
  • Power electronics (technology) is a technology that combines traditional power engineering with recent semiconductor-based electronic engineering and control engineering. Today, such power electronics are used everywhere that electricity is used, including power, industrial, transportation, and even household use.
  • Power electronics technology can be said to be a technology that converts input into an electrical state suitable for the equipment being used, regardless of the electrical state to be converted (for example, frequency, current, or voltage magnitude).
  • the basic elements in power electronics technology are a rectifier and an inverter.
  • the basis of these is semiconductors, and semiconductor elements such as diodes and transistors that utilize semiconductors.
  • diodes which are semiconductor rectifying elements, are used in various applications including electrical equipment. Diodes are used in a wide range of frequency bands.
  • a trench MOS type SBD as exemplified in Patent Document 1, has been developed as an element that uses gallium oxide as a semiconductor layer.
  • a reverse voltage is applied to an SBD using a semiconductor material with high dielectric breakdown strength, leakage current between the anode electrode and the semiconductor material layer increases.
  • the trench MOS type SBD an example of which is shown in Patent Document 1, it is possible to disperse and relax the electric field applied to the anode electrode end, thereby improving the reverse breakdown voltage of the device.
  • JBS trench-type junction barrier controlled Schottky diode
  • Patent Document 1 The MOS type SBD exemplified in Patent Document 1 is considered to be inferior in leakage current suppression effect compared to the JBS structure exemplified in Patent Document 2 that uses a p-type semiconductor. On the other hand, in the structure illustrated in Patent Document 2, it is difficult to form a pn junction.
  • the technology disclosed in the present specification was developed in view of the problems described above, and is a technology for suppressing leakage current.
  • a semiconductor device which is a first aspect of the technology disclosed in the present specification, includes a gallium oxide layer of a first conductivity type, a first anode electrode provided on a part of the upper surface of the gallium oxide layer, and a first conductivity type gallium oxide layer.
  • a semiconductor layer of a second conductivity type provided to cover a portion of the gallium oxide layer and at least a portion of the first anode electrode, and a second anode electrode provided to cover the semiconductor layer.
  • a plurality of trenches are provided in the surface layer of the gallium oxide layer
  • the first anode electrode is provided in the surface layer of the gallium oxide layer that does not overlap with the trenches in plan view
  • the semiconductor layer is , is provided covering the gallium oxide layer inside the trench.
  • leakage current can be suppressed.
  • FIG. 1 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
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  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • 1 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • 1 is a cross-sectional view schematically illustrating the configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment.
  • ordinal numbers such as “first” or “second” are sometimes used in the description of the present specification, these terms will not be used to facilitate understanding of the content of the embodiments. These ordinal numbers are used for convenience and the content of the embodiments is not limited to the order that can occur based on these ordinal numbers.
  • the semiconductor device according to this embodiment will be described assuming that the electrode provided on the upper surface of the substrate is an anode electrode, and the electrode provided on the lower surface of the substrate is a cathode electrode.
  • the semiconductor device according to this embodiment is not limited to the SBD, and may be other power devices such as switching elements.
  • FIG. 1 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to this embodiment.
  • a semiconductor device includes an n-type gallium oxide layer.
  • the n-type gallium oxide layer will be explained as including the n-type single-crystal gallium oxide substrate 7 and the n-type gallium oxide epitaxial layer 6, but the n-type gallium oxide layer is not limited to an example of such a configuration. It is not limited.
  • the n-type single crystal gallium oxide substrate 7 is an n-type oxide semiconductor having an upper surface (first main surface) and a lower surface (second main surface) opposite to the upper surface.
  • the n-type gallium oxide epitaxial layer 6 is an epitaxial layer provided on the upper surface of the n-type single-crystal gallium oxide substrate 7.
  • the semiconductor device illustrated in FIG. 1 has a trench structure 100 in the surface layer of the n-type gallium oxide epitaxial layer 6 in the active region surrounded by the termination structure in plan view.
  • the semiconductor device also includes an anode electrode 2 that is an electrode that is electrically Schottky-junctioned with the n-type gallium oxide epitaxial layer 6 .
  • the semiconductor device also includes a p-type semiconductor layer 5 provided to cover the inside and outside of the trench structure 100.
  • the p-type semiconductor layer 5 is a material whose main component is an element different from gallium oxide, and forms a hetero pn junction with the n-type gallium oxide epitaxial layer 6.
  • the semiconductor device illustrated in FIG. A field plate insulating material layer 3 is provided.
  • the withstand voltage of the semiconductor device is improved when a reverse bias is applied to the semiconductor device.
  • a cathode electrode 8 which is an electrode electrically ohmically connected to the lower surface of the n-type single-crystal gallium oxide substrate 7, is provided on the lower surface of the n-type single-crystal gallium oxide substrate 7.
  • the n-type single crystal gallium oxide substrate 7 is an n-type oxide semiconductor made of a single crystal of Ga 2 O 3 , more preferably an n-type oxide semiconductor made of a single crystal of ⁇ -Ga 2 O 3 . be.
  • the n-type single-crystal gallium oxide substrate 7 is made of ⁇ -Ga 2 O 3 single crystal, the n-type single-crystal gallium oxide substrate 7 having a stable crystal structure and stable physical properties can be obtained.
  • the n-type single crystal gallium oxide substrate 7 exhibits n-type conductivity due to oxygen vacancies in the crystal, so it does not need to contain n-type impurities, but it may contain n-type impurities such as silicon (Si) or tin (Sn). It may also include. That is, the n-type single crystal gallium oxide substrate 7 includes one that exhibits n-type conductivity only with oxygen vacancies, one that exhibits n-type conductivity only with n-type impurities, and one that exhibits n-type conductivity with only n-type impurities, and one that exhibits n-type conductivity with only oxygen vacancies and n-type impurities. Any of those exhibiting n-type conductivity may be used.
  • the n-type carrier concentration (electron carrier concentration) of the n-type single crystal gallium oxide substrate 7 containing n-type impurities is the total concentration of oxygen vacancies and n-type impurities.
  • the n-type carrier concentration (electron carrier concentration) of the n-type single crystal gallium oxide substrate 7 may be, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less. Further, in order to reduce the contact resistance between the n-type single crystal gallium oxide substrate 7 and the cathode electrode 8, the impurity concentration may be higher than the above numerical range.
  • N-type gallium oxide epitaxial layer 6 is provided on the upper surface of n-type single-crystal gallium oxide substrate 7 .
  • the n-type gallium oxide epitaxial layer 6 is an n-type oxide semiconductor made of a single crystal of Ga 2 O 3 , and more preferably an n-type oxide semiconductor made of a single crystal of ⁇ -Ga 2 O 3 . .
  • the n-type gallium oxide epitaxial layer 6 having a stable crystal structure and stable physical properties can be obtained.
  • the n-type carrier concentration (electron carrier concentration) of the n-type gallium oxide epitaxial layer 6 is preferably lower than the electron carrier concentration of the n-type single crystal gallium oxide substrate 7, for example, 1 ⁇ 10 15 cm ⁇ 3 It may be greater than or equal to 1 ⁇ 10 17 cm ⁇ 3 or less.
  • a trench structure 100 is formed in the surface layer of the n-type gallium oxide epitaxial layer 6 .
  • the method for forming the trench structure 100 is not particularly limited, and may be formed by dry etching using BCl 3 gas, for example.
  • the anode electrode 2 having a Schottky junction with the n-type gallium oxide epitaxial layer 6 can be used as an etching mask. Therefore, it is desirable that the surface of the anode electrode 2 is not deteriorated by etching.
  • the Schottky electrode may be, for example, platinum (Pt), nickel (Ni), gold (Au), or palladium (Pd), but the anode electrode 2 may have a laminated structure.
  • a first layer made of a metal material suitable for Schottky junction with the n-type gallium oxide epitaxial layer 6 is provided in contact with the n-type gallium oxide epitaxial layer 6, and the upper surface of the first layer is coated with other etching-resistant material. It is desirable that the anode electrode 2 has a laminated structure by providing a second layer made of a metal material having excellent properties.
  • Cathode electrode 8 is provided on the lower surface of n-type single crystal gallium oxide substrate 7. Since the cathode electrode 8 is ohmically connected to the n-type single-crystal gallium oxide substrate 7 , it is preferably made of a metal material whose work function is smaller than that of the n-type single-crystal gallium oxide substrate 7 . Further, the cathode is made of a metal material that reduces the contact resistance between the n-type single-crystal gallium oxide substrate 7 and the cathode electrode 8 by heat treatment after forming the cathode electrode 8 on the lower surface of the n-type single-crystal gallium oxide substrate 7. Preferably, the electrode 8 is configured. Such a metal material may be, for example, titanium (Ti).
  • the cathode electrode 8 may be constructed by laminating a plurality of metal materials. For example, if a metal material that is easily oxidized is in contact with the lower surface of the n-type single crystal gallium oxide substrate 7, a metal material that is less likely to oxidize is further formed on the lower surface of the metal material to form the cathode electrode 8 with a laminated structure. may be configured. For example, by providing a first layer made of Ti in contact with the n-type single crystal gallium oxide substrate 7, and providing a second layer made of gold (Au) or silver (Ag) on the lower surface of the first layer. , the cathode electrode 8 may have a laminated structure.
  • the cathode electrode 8 may be provided on the entire lower surface of the n-type single crystal gallium oxide substrate 7 or may be provided on a part of the lower surface of the n-type single crystal gallium oxide substrate 7.
  • the anode electrode 1 is provided above the n-type gallium oxide epitaxial layer 6. It is desirable that a p-type semiconductor layer 5 is provided between the anode electrode 1 and the n-type gallium oxide epitaxial layer 6, and that the anode electrode 1 and the p-type semiconductor layer 5 are in ohmic contact. Therefore, the anode electrode 1 is preferably made of a metal material whose work function is smaller than that of the p-type semiconductor layer 5. Such a metal material may be, for example, Au.
  • the anode electrode 1 may have a laminated structure like the anode electrode 2 or the cathode electrode 8.
  • a first layer made of a metal material suitable for ohmic contact with the p-type semiconductor layer 5 is provided in contact with the p-type semiconductor layer 5, and a second layer made of another metal material is provided on the upper surface of the first layer.
  • the anode electrode 1 may have a laminated structure.
  • the p-type semiconductor layer 5 is also provided inside a trench structure 100 formed in the surface layer portion of the n-type gallium oxide epitaxial layer 6. Further, the p-type semiconductor layer 5 is formed to cover the outside (specifically, the top) of the trench structure 100 with the anode electrode 2 interposed therebetween.
  • the material of the p-type semiconductor layer 5 is not particularly limited, but is preferably a p-type oxide semiconductor material, such as copper oxide (Cu 2 O), silver oxide (Ag 2 O), nickel oxide (NiO ) or tin oxide (SnO), which exhibits p-type conductivity without adding p-type impurities.
  • a p-type oxide semiconductor material such as copper oxide (Cu 2 O), silver oxide (Ag 2 O), nickel oxide (NiO ) or tin oxide (SnO), which exhibits p-type conductivity without adding p-type impurities.
  • Cu 2 O copper oxide
  • NiO nickel oxide
  • SnO tin oxide
  • the p-type semiconductor layer 5 is preferably composed of a p-type oxide semiconductor made of a metal oxide having such properties, and p-type oxide semiconductors such as Cu 2 O are generally p-type It exhibits p-type conductivity even without adding impurities.
  • the p-type semiconductor layer 5 is limited to a p-type oxide semiconductor, it is composed of a p-type oxide semiconductor that exhibits p-type conductivity even without adding p-type impurities as described above. p-type impurities may be added even in cases where for example, when the p-type semiconductor layer 5 is Cu 2 O, nitrogen (N) can be used as the p-type impurity.
  • the p-type carrier concentration (electron carrier concentration) of the p-type semiconductor layer 5 is the concentration of metal atom defects in the p-type oxide semiconductor when no p-type impurity is added, and when the p-type impurity is added. is the total concentration of metal atom defects and p-type impurities in the p-type oxide semiconductor.
  • a p-type impurity is added to the p-type semiconductor layer 5, even if the metal oxide of the p-type oxide semiconductor is oxidized and loses p-type conductivity, the p-type oxide semiconductor as a whole P-type conductivity may be exhibited due to p-type impurities. However, if the metal oxide of the p-type oxide semiconductor is oxidized and its p-type conductivity is lost, the p-type conductivity of the entire p-type oxide semiconductor decreases.
  • the metal oxide is not oxidized.
  • the field plate insulating material layer 3 is made of a material such as silicon dioxide (SiO 2 ) or aluminum oxide (Al 2 O 3 ). These materials have a higher dielectric breakdown field strength than Ga 2 O 3 constituting the n-type gallium oxide epitaxial layer 6.
  • the thickness of the field plate insulating material layer 3 varies depending on the structure of the device, but may be 1 ⁇ m or less, for example, 200 nm or more and 900 nm or less.
  • the field plate insulating material layer 3 is not a simple one-stage structure, but a multi-stage field plate structure formed in a step-like manner.
  • the field plate insulating material layer 3 is provided across the upper surfaces of the p-type semiconductor layer 5 and the n-type gallium oxide epitaxial layer 6, but is provided on the top of the trench structure 100 of the p-type semiconductor layer 5. (that is, a portion provided on the top surface of n-type gallium oxide epitaxial layer 6 via anode electrode 2) and a portion provided on the top surface of n-type gallium oxide epitaxial layer 6 outside trench structure 100 of p-type semiconductor layer 5.
  • the field plate insulating material layer 3 be formed in a slope shape or a step shape.
  • the field plate insulating material layer 3 is formed in a slope or step shape, it is possible to suppress the electric field strength at the electric field concentration point of the device, so that it can be expected that the device will have a higher breakdown voltage.
  • FIGS. 2 to 8 are cross-sectional views for explaining the method of manufacturing a semiconductor device according to this embodiment.
  • an n-type single crystal gallium oxide substrate 7 is prepared.
  • the n-type single-crystal gallium oxide substrate 7 can be one cut into a substrate shape from a ⁇ -Ga 2 O 3 single-crystal bulk produced by a melt growth method.
  • an n-type gallium oxide epitaxial layer 6 is deposited on the upper surface of the n-type single crystal gallium oxide substrate 7 by epitaxial growth.
  • the method for forming the n-type gallium oxide epitaxial layer 6 is not particularly limited, for example, a metal organic chemical vapor deposition (MOCVD) method, a molecular It can be formed by a method such as a molecular beam epitaxy (MBE) method or a halide vapor phase epitaxy (HVPE) method.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • HVPE halide vapor phase epitaxy
  • a metal material that will become the cathode electrode 8 is deposited on the lower surface of the n-type single crystal gallium oxide substrate 7 by vapor deposition or sputtering.
  • a Ti layer is deposited to a thickness of 50 nm on the lower surface of the n-type single crystal gallium oxide substrate 7 by electron beam evaporation (EB evaporation), and then an Au layer is deposited to a thickness of 300 nm on the Ti layer by electron beam evaporation.
  • the cathode electrode 8 having a two-layer structure is formed by depositing the two layers. Thereafter, heat treatment is performed at 550° C. for 5 minutes in a nitrogen atmosphere or an oxygen atmosphere, for example.
  • a cathode electrode 8 ohmically connected to the n-type single-crystal gallium oxide substrate 7 is formed on the lower surface of the n-type single-crystal gallium oxide substrate 7 .
  • RIE treatment using a gas such as BCl 3 is performed to reduce the n-type single-crystal gallium oxide substrate 7 and the cathode electrode 8. It may also be performed on the lower surface of the gallium substrate 7.
  • an anode electrode 2 is formed on a part of the upper surface of the n-type gallium oxide epitaxial layer 6 in the active region surrounded by the termination structure in plan view.
  • the anode electrode 2 is formed at a position that does not overlap the trench structure 100 formed in a later step in a plan view.
  • the method for forming the anode electrode 2 is not particularly limited, but for example, a resist pattern mask is formed by photolithography, a metal that forms a Schottky junction with the n-type gallium oxide epitaxial layer 6 is formed, and then a lift-off process is performed.
  • An anode electrode 2 can be formed.
  • a trench structure 100 is formed using the anode electrode 2 as an etching mask.
  • the trench structure 100 is formed in the surface layer portion of the n-type gallium oxide epitaxial layer 6 using a dry etching method using a dry etching gas such as boron trichloride (BCl 3 ).
  • the method for forming the trench structure 100 is not particularly limited, and an existing method such as a dry etching method or a wet etching method can be used. Further, it is desirable to remove a damaged layer formed on the n-type gallium oxide epitaxial layer 6 by etching in a post-treatment.
  • a p-type semiconductor layer 5 is formed to cover a portion including a portion of the upper surface of the n-type gallium oxide epitaxial layer 6 that is not formed and is exposed.
  • the method for forming the p-type semiconductor layer 5 is not particularly limited, and for example, a p-type semiconductor with desired physical properties may be formed using a method such as a sputtering method or a pulse laser deposition (PLD) method. There is a method for forming layer 5. Further, the pattern can be formed by various methods such as formation by lift-off or etching.
  • a field plate insulating material layer 3 is formed on the exposed upper surface of the n-type gallium oxide epitaxial layer 6 and the upper surface of the p-type semiconductor layer 5.
  • the method for forming the field plate insulating material layer 3 is not particularly limited, and can be formed using, for example, a plasma CVD method, a sputtering method, or a spin-on glass (SOG) method. .
  • the semiconductor device according to this embodiment is completed. .
  • FIG. 9 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to this embodiment. Note that the method for manufacturing a semiconductor device according to this embodiment is the same as the method for manufacturing a semiconductor device according to the first embodiment.
  • the p-type semiconductor layer 5 was formed to fill the inside of the trench structure 100.
  • the semiconductor device according to the present embodiment shown in FIG. are provided on the inner bottom and side surfaces of the trench structure 100. Then, inside the trench structure 100, the anode electrode 1 is provided surrounded by the p-type semiconductor layer 5A.
  • the p-type semiconductor layer may act as a resistance component of the device, by providing the p-type semiconductor layer 5A as shown in FIG. 9, a low-resistance semiconductor device can be realized.
  • FIGS. 10 and 11 are cross-sectional views for explaining the method of manufacturing a semiconductor device according to this embodiment.
  • a p-type semiconductor layer 5A is formed to cover a portion including the top of the trench structure 100 and a portion of the upper surface of the n-type gallium oxide epitaxial layer 6 exposed without the anode electrode 2 formed thereon.
  • the method for forming the p-type semiconductor layer 5A is not particularly limited, and for example, there is a method of forming the p-type semiconductor layer 5A having desired physical properties using a method such as a sputtering method or a PLD method.
  • a field plate insulating material layer 3 is formed on the exposed upper surface of the n-type gallium oxide epitaxial layer 6 and the upper surface of the p-type semiconductor layer 5A.
  • the method for forming the field plate insulating material layer 3 is not particularly limited, and can be formed using, for example, a plasma CVD method, a sputtering method, or an SOG method.
  • the semiconductor device according to the present embodiment is completed, as shown in FIG. .
  • FIG. 12 is a cross-sectional view schematically illustrating the configuration of a semiconductor device according to this embodiment. Note that the method for manufacturing a semiconductor device according to this embodiment is almost the same as the method for manufacturing a semiconductor device according to the first embodiment and the second embodiment.
  • a p-type semiconductor layer 5A was also formed at the top of the trench structure 100 in the active region.
  • a p-type change layer 4 is formed at the top of the trench structure 100 in the active region, covering the upper surface of the anode electrode 2.
  • the p-type change layer 4 is a layer with lower electrical resistance than the p-type semiconductor layer 5A, and when the p-type semiconductor layer 5A is, for example, an oxide semiconductor, it is reduced and metalized (lower electrical resistance). ) is desirable. Note that a p-type semiconductor layer 5B is formed in locations where the p-type change layer 4 is not formed (other than the external top of the trench structure 100, the inside of the trench structure 100, and the side surface of the anode electrode 2). . The electrical resistance of the p-type variable layer 4 is lower than the electrical resistance of the p-type semiconductor layer 5A.
  • the p-type semiconductor layer 5A can be changed into a low-resistance layer (that is, the p-type change layer 4) by, for example, plasma treatment.
  • a gas such as helium, argon, hydrogen, nitrogen, or oxygen can be used for the plasma treatment.
  • the p-type change layer 4 contains at least one of helium, argon, hydrogen, nitrogen, oxygen, and the like.
  • the p-type change layer 4 When the p-type change layer 4 is formed on the top surface outside the trench structure 100 in the active region, the resistance between the anode electrode 1 and the anode electrode 2 becomes low. Therefore, the resistance of the semiconductor device itself can be lowered. In addition, since the p-type semiconductor layer 5 can be changed to the p-type change layer 4 by plasma treatment using argon gas, it is possible to reduce resistance even if the material has high etching resistance and is difficult to process. .
  • FIGS. 13 and 14 are cross-sectional views for explaining the method of manufacturing a semiconductor device according to this embodiment.
  • the top of the trench structure 100 where the anode electrode 2 is formed is irradiated with plasma.
  • the p-type semiconductor layer 5A formed on the upper surface of the anode electrode 2 is changed, and the p-type change layer 4 is formed.
  • a field plate insulating material layer 3 is formed on the upper surface.
  • the method for forming the field plate insulating material layer 3 is not particularly limited, and can be formed using, for example, a plasma CVD method, a sputtering method, or an SOG method.
  • the replacement may be performed across multiple embodiments. That is, the respective configurations shown as examples in different embodiments may be combined to produce similar effects.
  • the semiconductor device includes the gallium oxide layer of the first conductivity type, the first anode electrode, the semiconductor layer of the second conductivity type, and the second anode electrode.
  • the gallium oxide layer corresponds to, for example, the n-type gallium oxide epitaxial layer 6.
  • the first anode electrode corresponds to, for example, the anode electrode 2.
  • the semiconductor layers correspond to, for example, the p-type semiconductor layer 5, the p-type semiconductor layer 5A, the p-type semiconductor layer 5B, and the like.
  • the second anode electrode corresponds to, for example, the anode electrode 1.
  • the anode electrode 2 is provided on a part of the upper surface of the n-type gallium oxide epitaxial layer 6 .
  • the p-type semiconductor layer 5 is provided to cover a portion of the n-type gallium oxide epitaxial layer 6 and at least a portion of the anode electrode 2 .
  • Anode electrode 1 is provided covering p-type semiconductor layer 5 .
  • a plurality of trenches are provided in the surface layer portion of the n-type gallium oxide epitaxial layer 6.
  • the trench corresponds to, for example, the trench structure 100.
  • the anode electrode 2 is provided on the surface layer of the n-type gallium oxide epitaxial layer 6, which does not overlap the trench structure 100 in plan view.
  • the p-type semiconductor layer 5 is provided to cover the n-type gallium oxide epitaxial layer 6 inside the trench structure 100.
  • leakage current can be suppressed.
  • the Schottky junction formed between the bottom surface of the anode electrode 2 and the top of the trench structure 100 is protected by the anode electrode 2.
  • the structure will look like this. Therefore, the Schottky junction formed between the lower surface of the anode electrode 2 and the top of the trench structure 100 is not damaged in the manufacturing process after the structure is formed. By doing so, it is possible to suppress an increase in leakage current due to damage to the Schottky junction.
  • the p-type semiconductor layer 5A (p-type semiconductor layer 5B) is provided on the bottom and side surfaces inside the trench structure 100.
  • the anode electrode 1 is provided inside the trench structure 100 and surrounded by the p-type semiconductor layer 5A (p-type semiconductor layer 5B). According to such a configuration, the element resistance can be lowered than when the entire interior of the trench structure 100 is filled with a p-type semiconductor layer.
  • the p-type semiconductor layer 5 is made of a metal oxide material. According to such a configuration, the p-type semiconductor layer 5 can exhibit p-type conductivity without adding a p-type impurity. Further, a hetero pn junction between the p-type semiconductor layer 5 and the n-type gallium oxide epitaxial layer 6 is formed using oxides, and stability is improved.
  • the metal oxide material is copper oxide, silver oxide, nickel oxide, or tin oxide.
  • the p-type semiconductor layer 5 can exhibit p-type conductivity without adding a p-type impurity.
  • a hetero pn junction between the p-type semiconductor layer 5 and the n-type gallium oxide epitaxial layer 6 is formed using oxides, and stability is improved.
  • the semiconductor device includes the second conductivity type variable layer provided covering the upper surface of the anode electrode 2.
  • the variable layer corresponds to, for example, the p-type variable layer 4.
  • the p-type semiconductor layer 5B is provided to cover the side surface of the anode electrode 2.
  • the electrical resistance of the p-type variable layer 4 is lower than that of the p-type semiconductor layer 5B.
  • the p-type semiconductor layer 5B and the p-type changeable layer 4 may be formed by forming a part of the integrally formed semiconductor layer into the p-type changeable layer 4 by plasma irradiation, or by forming the p-type changeable layer 4 independently. It may be something that has been done. According to such a configuration, the electrical resistance between the anode electrode 2 and the anode electrode 1 can be reduced, so that the on-resistance of the device can be reduced.
  • the p-type change layer 4 contains at least one of helium, argon, hydrogen, nitrogen, and oxygen. According to such a configuration, the p-type change layer 4 is formed from the p-type semiconductor layer by plasma irradiation using at least one of helium, argon, hydrogen, nitrogen, and oxygen, so that the etching resistance is high (and It is possible to lower the resistance of materials (difficult to process).
  • the anode electrode 2 is provided on a part of the upper surface of the n-type gallium oxide epitaxial layer 6 of the first conductivity type. Then, a plurality of trench structures 100 are provided in the surface layer of the n-type gallium oxide epitaxial layer 6 by etching using the anode electrode 2 as a mask. Then, a p-type semiconductor layer 5 of the second conductivity type is provided so as to cover a portion of the n-type gallium oxide epitaxial layer 6 including the inside of the trench structure 100 and at least a portion of the anode electrode 2 . Then, an anode electrode 1 is provided so as to cover the p-type semiconductor layer 5.
  • the trench structure 100 is formed using the anode electrode 2 as an etching mask, and the p-type semiconductor layer 5 is formed by covering the inside and outside of the trench structure 100 while leaving the anode electrode 2.
  • a JBS element can be easily manufactured without removing (without processing such as planarization). Further, since processing of the p-type semiconductor layer 5 is not necessary, damage to the p-type semiconductor layer 5 that occurs during the processing is also suppressed, and the stability of the Schottky interface can be improved.
  • the p-type variable layer 4 of the second conductivity type is provided so as to cover the upper surface of the anode electrode 2.
  • the p-type semiconductor layer 5B is provided to cover the side surface of the anode electrode 2.
  • the electrical resistance of the p-type variable layer 4 is lower than that of the p-type semiconductor layer 5B. According to such a configuration, the electrical resistance between the anode electrode 2 and the anode electrode 1 can be reduced, so that the resistance of the device can be reduced.
  • the p-type variable layer 4 is formed by irradiating the p-type semiconductor layer 5A covering the upper surface of the anode electrode 2 with plasma.
  • the p-type change layer 4 is formed from the p-type semiconductor layer by plasma irradiation using at least one of helium, argon, hydrogen, nitrogen, and oxygen, so that it has high etching resistance (and It is possible to lower the resistance of materials (difficult to process).
  • the material may contain other additives, such as This includes alloys, etc.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in this specification, a case where one component consists of a plurality of structures This includes a case where one component corresponds to a part of a certain structure, and a case where a plurality of components are included in one structure.
  • each component in the embodiments described above includes structures having other structures or shapes as long as they exhibit the same function.

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Abstract

リーク電流を抑制する。半導体装置は、第１の導電型の酸化ガリウム層の上面の一部に設けられる第１のアノード電極と、酸化ガリウム層の一部と、第１のアノード電極の少なくとも一部とを覆って設けられる第２の導電型の半導体層と、半導体層を覆って設けられる第２のアノード電極とを備え、酸化ガリウム層の表層部には、複数のトレンチが設けられ、第１のアノード電極が、平面視でトレンチと重ならない酸化ガリウム層の表層部に設けられ、半導体層が、トレンチの内部の酸化ガリウム層を覆って設けられる。

Description

半導体装置、および、半導体装置の製造方法
　本願明細書に開示される技術は、半導体技術に関するものである。
　パワーエレクトロニクス（ｐｏｗｅｒ　ｅｌｅｃｔｒｏｎｉｃｓ、略称パワエレ）は、電気の直流、交流または周波数の変換などを迅速、かつ、効率的に行う技術である。パワエレ（技術）は、従来からの電力工学に加え、近年の半導体を基礎とする電子工学と制御工学とが融合された技術である。このようなパワエレは、今日では動力用、産業用、輸送用、さらには家庭用など、電気が使われるあらゆるところに応用されている。
　近年、全エネルギー消費に占める電気エネルギーの比率、すなわち、電力化率は、日本のみならず、世界的にみても上昇傾向が続いている。その背景として、電気の利用面において利便性および省エネルギー性に優れた機器が開発され、電気の利用率が向上していることが挙げられる。これらの基礎を担っている技術が、パワエレ技術である。
　パワエレ技術は、変換対象となる電気の状態（たとえば、周波数、電流または電圧の大きさなど）がいかなるものであれ、利用する機器に適する電気の状態に入力を変換する技術であるともいえる。パワエレ技術における基本要素は、整流部およびインバータである。そして、それらの基礎をなすのが、半導体、ひいては半導体を応用したダイオードまたはトランジスタなどの半導体素子である。
　現在のパワエレ分野において、半導体整流素子であるダイオードは、電気機器をはじめとする様々な用途に利用されている。そして、ダイオードは、幅広い範囲の周波数帯に応用されている。
　近年では、高耐圧、かつ、大容量の用途において、低損失、かつ、高周波数で動作可能なスイッチング素子が開発され、実用化されている。また、半導体素子に用いられる材料もワイドギャップ材料に移行し、素子の高耐圧化が図られている。高耐圧化が図られる代表的な素子としては、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ、すなわち、ＳＢＤ）、または、ｐｎダイオード（ＰＮＤ）などがあり、これらのダイオードは、様々な用途に幅広く使われている。
　酸化ガリウムを半導体層に利用する素子として、たとえば特許文献１に例示されるような、トレンチＭＯＳ型ＳＢＤが開発されている。一般的に、絶縁破壊強度の大きな半導体材料を用いるＳＢＤに逆方向電圧を印加すると、アノード電極と半導体材料層との間のリーク電流が大きくなってしまう。これに対して特許文献１に例が示されるトレンチＭＯＳ型ＳＢＤによれば、アノード電極端にかかる電界を分散および緩和し、素子の逆方向耐圧を向上させることが可能となっている。
　次に、たとえば特許文献２に例示されるような、トレンチ型ｊｕｎｃｔｉｏｎ　ｂａｒｒｉｅｒ　ｃｏｎｔｒｏｌｌｅｄ　ｓｃｈｏｔｔｋｙ　ｄｉｏｄｅ（ＪＢＳ）ダイオードにおいては、逆方向電圧印加時に、ｐ型半導体層から凸部のｎ型半導体層に空乏層広がり、チャネルが閉じることで、リーク電流を抑制する効果がある。
特開２０２０－１７０７８７号公報 特開２０１９－０３６５９３号公報
　特許文献１に例示されるＭＯＳ型のＳＢＤでは、ｐ型半導体を利用する特許文献２に例示されるＪＢＳ構造と比較して、リーク電流抑制効果が劣ると考えられる。一方で、特許文献２に例示される構造では、ｐｎ接合を形成することが困難である。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、リーク電流を抑制するための技術である。
　本願明細書に開示される技術の第１の態様である半導体装置は、第１の導電型の酸化ガリウム層と、前記酸化ガリウム層の上面の一部に設けられる第１のアノード電極と、前記酸化ガリウム層の一部と、前記第１のアノード電極の少なくとも一部とを覆って設けられる第２の導電型の半導体層と、前記半導体層を覆って設けられる第２のアノード電極とを備え、前記酸化ガリウム層の表層部には、複数のトレンチが設けられ、前記第１のアノード電極が、平面視で前記トレンチと重ならない前記酸化ガリウム層の前記表層部に設けられ、前記半導体層が、前記トレンチの内部の前記酸化ガリウム層を覆って設けられる。
　本願明細書に開示される技術の少なくとも第１の態様によれば、リーク電流を抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の構成を概略的に例示する断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。 実施の形態に関する半導体装置の製造方法を説明するための断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化などが図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、本願明細書に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
　また、本願明細書に記載される説明において、「第１の」または「第２の」などの序数が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態の内容はこれらの序数によって生じ得る順序などに限定されるものではない。
　また、本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しないものである。
　また、本願明細書に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体または下面自体に加えて、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「Ａの上面に設けられるＢ」と記載される場合、ＡとＢとの間に別の構成要素「Ｃ」が介在することを妨げるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置としての酸化物半導体装置、および、酸化物半導体装置の製造方法について説明する。まず、本実施の形態に関する酸化物半導体装置の構成について説明をする。なお、以下の説明では、酸化物半導体装置を「半導体装置」とのみ記載することもある。
　＜半導体装置の構成について＞
　以下、本実施の形態に関する半導体装置は、基板の上面側に設けられる電極をアノード電極とし、基板の下面側に設けられる電極をカソード電極とするものとして説明する。しかしながら、本実施の形態に関する半導体装置はＳＢＤに限定されるものではなく、スイッチング素子などの他のパワーデバイス素子などであってもよい。
　図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１に例が示されるように半導体装置は、ｎ型酸化ガリウム層を備える。以下、ｎ型酸化ガリウム層は、ｎ型単結晶酸化ガリウム基板７と、ｎ型酸化ガリウムエピタキシャル層６とを含むものとして説明されるが、ｎ型酸化ガリウム層は、このような構成の例に限られるものではない。
　ｎ型単結晶酸化ガリウム基板７は、上面（第１の主面）と、上面の逆側の下面（第２の主面）とを有するｎ型酸化物半導体である。ｎ型酸化ガリウムエピタキシャル層６は、ｎ型単結晶酸化ガリウム基板７の上面に設けられたエピタキシャル層である。
　図１に例示される半導体装置は、平面視で終端構造に囲まれる活性領域において、ｎ型酸化ガリウムエピタキシャル層６の表層部にトレンチ構造１００を有している。また、半導体装置は、ｎ型酸化ガリウムエピタキシャル層６と電気的にショットキー接合された電極であるアノード電極２を備える。
　また、半導体装置は、トレンチ構造１００の内部および外部を覆うように設けられた、ｐ型半導体層５を有している。なお、ｐ型半導体層５は、酸化ガリウムとは異なる元素を主成分とする材料であり、ｎ型酸化ガリウムエピタキシャル層６とはヘテロｐｎ接合を形成している。
　さらに、図１に例示される半導体装置は、ＳＢＤなどの素子に電流が流れる活性領域の外側に設けられた終端構造において、ｎ型酸化ガリウムエピタキシャル層６とアノード電極１との間に設けられたフィールドプレート用絶縁材料層３を備える。フィールドプレート用絶縁材料層３とアノード電極１とが積層された部分がフィールドプレート構造を構成することによって、半導体装置に逆方向バイアスが印加された場合の半導体装置の耐圧が向上する。
　また、ｎ型単結晶酸化ガリウム基板７の下面には、ｎ型単結晶酸化ガリウム基板７の下面と電気的にオーミック接合された電極であるカソード電極８が設けられる。
　次に、上記の構成要素についてさらに詳細に説明する。
　ｎ型単結晶酸化ガリウム基板７は、Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体であり、より好ましくは、β－Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体である。ｎ型単結晶酸化ガリウム基板７をβ－Ｇａ２Ｏ３の単結晶とすると、結晶構造が安定し、安定した物性を有するｎ型単結晶酸化ガリウム基板７を得ることができる。
　ｎ型単結晶酸化ガリウム基板７は、結晶中の酸素欠損によってｎ型の伝導性を示すため、ｎ型不純物を含まなくてもよいが、シリコン（Ｓｉ）または錫（Ｓｎ）などのｎ型不純物を含むものであってもよい。すなわち、ｎ型単結晶酸化ガリウム基板７は、酸素欠損のみでｎ型の伝導性を示すもの、ｎ型不純物のみでｎ型の伝導性を示すもの、および、酸素欠損とｎ型不純物との両方でｎ型の伝導性を示すものうちのいずれであってもよい。
　ｎ型不純物を含むｎ型単結晶酸化ガリウム基板７のｎ型キャリア濃度（電子キャリア濃度）は、酸素欠損とｎ型不純物との合計の濃度となる。ｎ型単結晶酸化ガリウム基板７のｎ型キャリア濃度（電子キャリア濃度）は、たとえば、１×１０１７ｃｍ－３以上、かつ、１×１０１９ｃｍ－３以下であってよい。また、ｎ型単結晶酸化ガリウム基板７とカソード電極８とのコンタクト抵抗を低減するために、不純物濃度は、上記の数値範囲よりも高濃度であってもよい。
　ｎ型酸化ガリウムエピタキシャル層６は、ｎ型単結晶酸化ガリウム基板７の上面に設けられる。ｎ型酸化ガリウムエピタキシャル層６は、Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体であり、より好ましくは、β－Ｇａ２Ｏ３の単結晶からなるｎ型の酸化物半導体である。ｎ型酸化ガリウムエピタキシャル層６をβ－Ｇａ２Ｏ３の単結晶とすると、結晶構造が安定し、安定した物性を有するｎ型酸化ガリウムエピタキシャル層６を得ることができる。
　ｎ型酸化ガリウムエピタキシャル層６のｎ型キャリア濃度（電子キャリア濃度）は、ｎ型単結晶酸化ガリウム基板７の電子キャリア濃度よりも低濃度であることが望ましく、たとえば、１×１０１５ｃｍ－３以上、かつ、１×１０１７ｃｍ－３以下であってよい。
　ｎ型酸化ガリウムエピタキシャル層６の表層部には、トレンチ構造１００が形成されている。トレンチ構造１００の形成方法は特に制限されるものではなく、たとえば、ＢＣｌ３ガスを用いるドライエッチングによって形成されてもよい。
　トレンチ構造１００を形成する際には、ｎ型酸化ガリウムエピタキシャル層６とショットキー接合しているアノード電極２をエッチングマスクとして利用することができる。そのため、アノード電極２の表面は、エッチングにより劣化しないことが望ましい。ショットキー電極としては、たとえば、白金（Ｐｔ）、ニッケル（Ｎｉ）、金（Ａｕ）、または、パラジウム（Ｐｄ）であってよいが、エッチングにより顕著な劣化が起こる材料の場合は特に、アノード電極２が積層構造であってよい。
　たとえば、ｎ型酸化ガリウムエピタキシャル層６とのショットキー接合に適する金属材料からなる第１の層をｎ型酸化ガリウムエピタキシャル層６に接触させて設け、第１の層の上面に、他のエッチング耐性に優れる金属材料からなる第２の層を設けることによって、積層構造のアノード電極２を構成することが望ましい。
　カソード電極８は、ｎ型単結晶酸化ガリウム基板７の下面に設けられる。カソード電極８は、ｎ型単結晶酸化ガリウム基板７とオーミック接合されるため、ｎ型単結晶酸化ガリウム基板７の仕事関数よりも仕事関数が小さい金属材料で構成されることが好ましい。また、ｎ型単結晶酸化ガリウム基板７の下面にカソード電極８を形成した後の熱処理によって、ｎ型単結晶酸化ガリウム基板７とカソード電極８との接触抵抗が小さくなるような金属材料で、カソード電極８が構成されることが好ましい。このような金属材料としては、たとえば、チタン（Ｔｉ）であってよい。
　また、カソード電極８は、複数の金属材料を積層して構成されてもよい。たとえば、ｎ型単結晶酸化ガリウム基板７の下面に酸化しやすい金属材料が接触している場合には、当該金属材料の下面に酸化しにくい金属材料をさらに形成して積層構造のカソード電極８を構成してもよい。たとえば、ｎ型単結晶酸化ガリウム基板７に接触するＴｉからなる第１の層を設け、第１の層の下面に、金（Ａｕ）または銀（Ａｇ）からなる第２の層を設けることによって、積層構造のカソード電極８を構成してもよい。
　また、カソード電極８は、ｎ型単結晶酸化ガリウム基板７の下面の全体に設けられてもよく、ｎ型単結晶酸化ガリウム基板７の下面の一部に設けられてもよい。
　アノード電極１は、ｎ型酸化ガリウムエピタキシャル層６の上方に設けられる。アノード電極１とｎ型酸化ガリウムエピタキシャル層６との間にはｐ型半導体層５が設けられ、アノード電極１とｐ型半導体層５はオーミック接合していることが望ましい。そのため、アノード電極１は、ｐ型半導体層５の仕事関数よりも仕事関数が小さい金属材料で構成されることが好ましい。このような金属材料としては、たとえば、Ａｕであってよい。
　アノード電極１は、アノード電極２またはカソード電極８と同様に積層構造であってよい。たとえば、ｐ型半導体層５とのオーミック接合に適する金属材料からなる第１の層をｐ型半導体層５に接触させて設け、第１の層の上面に、他の金属材料からなる第２の層を設けることによって、積層構造のアノード電極１を構成してもよい。
　ｐ型半導体層５は、ｎ型酸化ガリウムエピタキシャル層６の表層部に形成されたトレンチ構造１００の内部にも設けられている。また、ｐ型半導体層５は、トレンチ構造１００の外部（具体的には頂部）をアノード電極２を介して覆うように形成されている。
　ｐ型半導体層５の材料は特に限定されるものではないが、ｐ型の酸化物半導体材料であることが望ましく、酸化銅（Ｃｕ２Ｏ）、酸化銀（Ａｇ２Ｏ）、酸化ニッケル（ＮｉＯ）または酸化錫（ＳｎＯ）などのように、ｐ型不純物を添加しなくてもｐ型の伝導性を示すｐ型酸化物半導体で構成されることが望ましい。たとえば、金属酸化物であるＣｕ２Ｏでは、Ｃｕの３ｄ軌道がホール伝導を担う価電子帯上端を形成しており、Ｃｕ欠損に起因して正孔が発現するためｐ型の伝導性を示す。そして、Ｃｕ２Ｏは酸化によってＣｕＯに変化した場合には、Ｃｕの３ｄ軌道が価電子帯上端を形成しなくなり、ｐ型の伝導性が消失する。ｐ型半導体層５は、このような性質を有する金属酸化物からなるｐ型酸化物半導体で構成されることが望ましく、Ｃｕ２Ｏなどのようにｐ型酸化物半導体は、一般的にｐ型不純物を添加しなくてもｐ型の伝導性を示す。
　ｐ型半導体層５をｐ型酸化物半導体に限定した場合、上記のようにｐ型不純物を添加しなくてもｐ型の伝導性を示すｐ型酸化物半導体で構成されるが、そのような場合であっても、ｐ型不純物を添加してもよい。たとえば、ｐ型半導体層５がＣｕ２Ｏである場合には、窒素（Ｎ）をｐ型不純物として用いることができる。
　ｐ型半導体層５のｐ型キャリア濃度（電子キャリア濃度）は、ｐ型不純物を添加していない場合には、ｐ型酸化物半導体の金属原子欠損の濃度であり、ｐ型不純物を添加した場合には、ｐ型酸化物半導体の金属原子欠損とｐ型不純物との合計の濃度である。ｐ型半導体層５にｐ型不純物が添加されている場合には、ｐ型酸化物半導体の金属酸化物が酸化されてｐ型の伝導性を消失しても、ｐ型酸化物半導体全体としてはｐ型不純物によってｐ型の伝導性を示す場合がある。ただし、ｐ型酸化物半導体の金属酸化物が酸化されてその分のｐ型の伝導性を消失すると、ｐ型酸化物半導体全体のｐ型の伝導性が低下するので、ｐ型酸化物半導体の金属酸化物を酸化させないことが好ましい。
　フィールドプレート用絶縁材料層３は、たとえば、二酸化ケイ素（ＳｉＯ２）または酸化アルミニウム（Ａｌ２Ｏ３）など材料で構成されている。これらの材料は、ｎ型酸化ガリウムエピタキシャル層６を構成するＧａ２Ｏ３よりも絶縁破壊電界強度が大きな材料である。フィールドプレート用絶縁材料層３の厚さは、デバイスの構造によって異なるが、１μｍ以下であってよく、たとえば、２００ｎｍ以上、かつ、９００ｎｍ以下であってよい。
　さらに、図１に例が示されるフィールドプレート用絶縁材料層３は単純な１段構造ではなく、階段状に形成される多段フィールドプレート構造である。具体的には、フィールドプレート用絶縁材料層３は、ｐ型半導体層５およびｎ型酸化ガリウムエピタキシャル層６の上面に跨って設けられるが、ｐ型半導体層５のトレンチ構造１００の頂部に設けられる部分（すなわち、アノード電極２を介してｎ型酸化ガリウムエピタキシャル層６の上面に設けられる部分）と、ｐ型半導体層５のトレンチ構造１００の外部のｎ型酸化ガリウムエピタキシャル層６の上面に設けられる部分およびトレンチ構造１００の内部とに跨って形成されているため、多段構造となる。そのため、フィールドプレート用絶縁材料層３は、スロープ状または階段状に形成されることが望ましい。フィールドプレート用絶縁材料層３がスロープ状または階段状に形成される場合には、デバイスの電界集中点における電界強度を抑制することができるので、デバイスの高耐圧化が期待することができる。
　＜半導体装置の製造方法について＞
　次に、本実施の形態に関する半導体装置としての酸化物半導体装置の製造方法について、図１から図８を参照しつつ説明する。なお、図２から図８は、本実施の形態に関する半導体装置の製造方法を説明するための断面図である。
　まず、図２に例が示されるように、ｎ型単結晶酸化ガリウム基板７を準備する。ｎ型単結晶酸化ガリウム基板７には、融液成長法で作製されたβ－Ｇａ２Ｏ３の単結晶バルクから基板状に切り出されたものを用いることができる。
　次に、図３に例が示されるように、ｎ型単結晶酸化ガリウム基板７の上面に、エピタキシャル成長によってｎ型酸化ガリウムエピタキシャル層６を堆積させる。ｎ型酸化ガリウムエピタキシャル層６の形成方法は特に限定されないが、たとえば、ｎ型単結晶酸化ガリウム基板７の上面に、有機金属化学気相堆積（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＭＯＣＶＤ）法、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｙ、すなわち、ＭＢＥ）法、または、ハライド気相成長（ｈａｌｉｄｅ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ、すなわち、ＨＶＰＥ）法などの方法によって形成することができる。
　次に、図４に例が示されるように、ｎ型単結晶酸化ガリウム基板７の下面に、蒸着法またはスパッタリング法によってカソード電極８となる金属材料を堆積させる。たとえば、電子ビーム蒸着（ＥＢ蒸着）でＴｉ層をｎ型単結晶酸化ガリウム基板７の下面に５０ｎｍの厚さで堆積させ、その後、電子ビーム蒸着でＡｕ層を３００ｎｍの厚さで当該Ｔｉ層上に堆積させることによって、２層構造のカソード電極８を形成する。その後、たとえば、窒素雰囲気または酸素雰囲気で５５０℃、かつ、５分間の熱処理を行う。この結果、ｎ型単結晶酸化ガリウム基板７とオーミック接合されたカソード電極８が、ｎ型単結晶酸化ガリウム基板７の下面に形成される。なお、ｎ型単結晶酸化ガリウム基板７とカソード電極８との間のコンタクト抵抗を低下させるために、カソード電極８の形成前に、ＢＣｌ３などのガスを用いたＲＩＥ処理をｎ型単結晶酸化ガリウム基板７の下面におこなってもよい。
　次に、図５に例が示されるように、平面視で終端構造に囲まれる活性領域において、ｎ型酸化ガリウムエピタキシャル層６の上面の一部にアノード電極２を形成する。アノード電極２は、後の工程で形成されるトレンチ構造１００とは、平面視で重ならない位置に形成される。アノード電極２の形成方法は特に限定されるものではないが、たとえば、フォトリソグラフィーによりレジストパターンマスクを形成し、ｎ型酸化ガリウムエピタキシャル層６とショットキー接合する金属を形成した後、リフトオフ工程を経てアノード電極２を形成することができる。
　次に、図６に例が示されるように、アノード電極２をエッチング用マスクとして利用して、トレンチ構造１００を形成する。たとえば、三塩化ホウ素（ＢＣｌ３）などのドライエッチングガスを用いたドライエッチング法を用いて、ｎ型酸化ガリウムエピタキシャル層６の表層部にトレンチ構造１００を形成する。トレンチ構造１００の形成方法は特に限定されるものではなく、ドライエッチング法またはウェットエッチング法などの既存の形成方法を用いることができる。また、エッチングによりｎ型酸化ガリウムエピタキシャル層６に形成されるダメージ層を、後処理において取り除くことが望ましい。
　次に、図７に例が示されるように、トレンチ構造１００の内部と、トレンチ構造１００の外部（具体的には、アノード電極２が形成されているトレンチ構造１００の頂部と、アノード電極２が形成されずに露出しているｎ型酸化ガリウムエピタキシャル層６の上面の一部とを含む部分）を覆うように、ｐ型半導体層５を形成する。ｐ型半導体層５の形成方法は特に限定されるものではなく、たとえば、スパッタ法またはパルスレーザー体積法（Ｐｌｕｓｅ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＰＬＤ）法などの方法を用いて、所望の物性のｐ型半導体層５を形成する方法がある。また、パターンの形成には、リフトオフによる形成またはエッチングによる形成など様々な手法によって形成することができる。
　次に、図８に例が示されるように、終端構造において、露出しているｎ型酸化ガリウムエピタキシャル層６の上面およびｐ型半導体層５の上面に、フィールドプレート用絶縁材料層３を形成する。フィールドプレート用絶縁材料層３の形成方法は、特に限定されるものではなく、たとえば、プラズマＣＶＤ法、スパッタ法または塗布ガラス（Ｓｐｉｎ－ｏｎ　Ｇｌａｓｓ、すなわち、ＳＯＧ）法を用いて形成することができる。
　最後に、ｐ型半導体層５の上面およびフィールドプレート用絶縁材料層３の上面にアノード電極１を形成することで、図１に例が示されるような、本実施の形態に関する半導体装置が完成する。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図９は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。なお、本実施の形態に関する半導体装置の製造方法は、第１の実施の形態に関する半導体装置の製造方法と同様である。
　図１に示された半導体装置では、トレンチ構造１００の内部を埋めるようにｐ型半導体層５が形成されていた。一方で、図９に示される本実施の形態に関する半導体装置では、トレンチ構造１００の側壁部および底部にｐ型半導体層５Ａが形成され、ｐ型半導体層５Ａがトレンチ構造１００の内部を埋めずに、トレンチ構造１００の内部の底面および側面に設けられる。そして、トレンチ構造１００の内部において、ｐ型半導体層５Ａに囲まれてアノード電極１が設けられる。
　ｐ型半導体層はデバイスの抵抗成分として働く場合があるので、図９に示されるようなｐ型半導体層５Ａを備えることによって、低抵抗な半導体装置を実現することができる。
　＜半導体装置の製造方法について＞
　次に、本実施の形態に関する半導体装置としての酸化物半導体装置の製造方法について、図９から図１１を参照しつつ説明する。なお、図１０および図１１は、本実施の形態に関する半導体装置の製造方法を説明するための断面図である。
　まず、図６に示された状態の構造に対し、図１０に例が示されるように、トレンチ構造１００の内部と、トレンチ構造１００の外部（具体的には、アノード電極２が形成されているトレンチ構造１００の頂部と、アノード電極２が形成されずに露出しているｎ型酸化ガリウムエピタキシャル層６の上面の一部とを含む部分）を覆うように、ｐ型半導体層５Ａを形成する。ｐ型半導体層５Ａの形成方法は特に限定されるものではなく、たとえば、スパッタ法またはＰＬＤ法などの方法を用いて、所望の物性のｐ型半導体層５Ａを形成する方法がある。
　次に、図１１に例が示されるように、終端構造において、露出しているｎ型酸化ガリウムエピタキシャル層６の上面およびｐ型半導体層５Ａの上面に、フィールドプレート用絶縁材料層３を形成する。フィールドプレート用絶縁材料層３の形成方法は、特に限定されるものではなく、たとえば、プラズマＣＶＤ法、スパッタ法またはＳＯＧ法を用いて形成することができる。
　最後に、ｐ型半導体層５Ａの上面およびフィールドプレート用絶縁材料層３の上面にアノード電極１を形成することで、図９に例が示されるような、本実施の形態に関する半導体装置が完成する。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図１２は、本実施の形態に関する半導体装置の構成を概略的に例示する断面図である。なお、本実施の形態に関する半導体装置の製造方法は、第１の実施の形態および第２の実施の形態に関する半導体装置の製造方法とほぼ同様である。
　図９に示された半導体装置では、活性領域におけるトレンチ構造１００の頂部にもｐ型半導体層５Ａが形成されていた。一方で、図１２に示される本実施の形態に関する半導体装置では、活性領域におけるトレンチ構造１００の頂部には、アノード電極２の上面を覆ってｐ型変化層４が形成されている。
　ｐ型変化層４は、ｐ型半導体層５Ａよりも電気抵抗が低い層であり、ｐ型半導体層５Ａがたとえば酸化物半導体である場合には、それが還元されて金属化（低電気抵抗化）しているものであることが望ましい。なお、ｐ型変化層４が形成されていない箇所（トレンチ構造１００の外部の頂部以外、トレンチ構造１００の内部、および、アノード電極２の側面）には、ｐ型半導体層５Ｂが形成されている。ｐ型変化層４の電気抵抗は、ｐ型半導体層５Ａの電気抵抗よりも低い。
　ｐ型変化層４の形成方法は特に限定されるものではないが、たとえば、プラズマ処理によって、ｐ型半導体層５Ａを低抵抗層（すなわち、ｐ型変化層４）に変化させることができる。ここで、プラズマ処理には、ヘリウム、アルゴン、水素、窒素または酸素などのガスを用いることができる。これらのガスに由来して、ｐ型変化層４にはヘリウム、アルゴン、水素、窒素および酸素などのうち少なくとも一種が含まれる。
　活性領域におけるトレンチ構造１００の外部の上面にｐ型変化層４が形成されると、アノード電極１とアノード電極２との間の抵抗が低くなる。そのため、半導体装置自体の抵抗を下げることができる。また、アルゴンガスを用いるプラズマ処理によってｐ型半導体層５をｐ型変化層４に変化させることができるため、エッチング耐性が高く、かつ、加工が難しい材料であっても低抵抗化することができる。
　＜半導体装置の製造方法について＞
　次に、本実施の形態に関する半導体装置としての酸化物半導体装置の製造方法について、図１２から図１４を参照しつつ説明する。なお、図１３および図１４は、本実施の形態に関する半導体装置の製造方法を説明するための断面図である。
　まず、図１０に示された状態の構造に対し、図１３に例が示されるように、アノード電極２が形成されているトレンチ構造１００の頂部に、プラズマ照射を行う。そうすることによってアノード電極２の上面に形成されているｐ型半導体層５Ａを変化させて、ｐ型変化層４を形成する。
　次に、図１４に例が示されるように、終端構造において、ｐ型変化層４の上面の一部、露出しているｎ型酸化ガリウムエピタキシャル層６の上面、および、ｐ型半導体層５Ｂの上面に、フィールドプレート用絶縁材料層３を形成する。フィールドプレート用絶縁材料層３の形成方法は、特に限定されるものではなく、たとえば、プラズマＣＶＤ法、スパッタ法またはＳＯＧ法を用いて形成することができる。
　最後に、ｐ型変化層４の上面、ｐ型半導体層５Ａの上面およびフィールドプレート用絶縁材料層３の上面にアノード電極１を形成することで、図１２に例が示されるような、本実施の形態に関する半導体装置が完成する。
　＜以上に記載された複数の実施の形態によって生じる効果について＞
　次に、以上に記載された複数の実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された複数の実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、第１の導電型の酸化ガリウム層と、第１のアノード電極と、第２の導電型の半導体層と、第２のアノード電極とを備える。ここで、酸化ガリウム層は、たとえば、ｎ型酸化ガリウムエピタキシャル層６などに対応するものである。また、第１のアノード電極は、たとえば、アノード電極２などに対応するものである。また、半導体層は、たとえば、ｐ型半導体層５、ｐ型半導体層５Ａ、ｐ型半導体層５Ｂなどに対応するものである。また、第２のアノード電極は、たとえば、アノード電極１などに対応するものである。アノード電極２は、ｎ型酸化ガリウムエピタキシャル層６の上面の一部に設けられる。ｐ型半導体層５は、ｎ型酸化ガリウムエピタキシャル層６の一部と、アノード電極２の少なくとも一部とを覆って設けられる。アノード電極１は、ｐ型半導体層５を覆って設けられる。また、ｎ型酸化ガリウムエピタキシャル層６の表層部には、複数のトレンチが設けられる。ここで、トレンチは、たとえば、トレンチ構造１００などに対応するものである。そして、アノード電極２は、平面視でトレンチ構造１００と重ならないｎ型酸化ガリウムエピタキシャル層６の表層部に設けられる。また、ｐ型半導体層５は、トレンチ構造１００の内部のｎ型酸化ガリウムエピタキシャル層６を覆って設けられる。
　このような構成によれば、リーク電流を抑制することができる。具体的には、アノード電極２がトレンチ構造１００の頂部に形成されることで、アノード電極２の下面とトレンチ構造１００の頂部との間に形成されるショットキー接合が、アノード電極２に保護されるような構造となる。そのため、当該構造が形成された後の製造工程で、アノード電極２の下面とトレンチ構造１００の頂部との間に形成されているショットキー接合がダメージを受けることがない。そうすると、ショットキー接合がダメージを受けることによるリーク電流の増加を抑制することができる。
　なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、ｐ型半導体層５Ａ（ｐ型半導体層５Ｂ）が、トレンチ構造１００の内部の底面および側面に設けられる。そして、アノード電極１が、トレンチ構造１００の内部において、ｐ型半導体層５Ａ（ｐ型半導体層５Ｂ）に囲まれて設けられる。このような構成によれば、トレンチ構造１００の内部全体をｐ型半導体層で埋める場合よりも、素子抵抗を下げることができる。
　また、以上に記載された実施の形態によれば、ｐ型半導体層５が、金属酸化物材料で構成される。このような構成によれば、ｐ型半導体層５がｐ型不純物を添加しなくてもｐ型の伝導性を示すことができる。また、ｐ型半導体層５とｎ型酸化ガリウムエピタキシャル層６とのヘテロｐｎ接合が酸化物同士で形成され、安定性が向上する。
　また、以上に記載された実施の形態によれば、金属酸化物材料が、酸化銅、酸化銀、酸化ニッケルまたは酸化錫である。このような構成によれば、ｐ型半導体層５がｐ型不純物を添加しなくてもｐ型の伝導性を示すことができる。また、ｐ型半導体層５とｎ型酸化ガリウムエピタキシャル層６とのヘテロｐｎ接合が酸化物同士で形成され、安定性が向上する。
　また、以上に記載された実施の形態によれば、半導体装置は、アノード電極２の上面を覆って設けられる第２の導電型の変化層を備える。ここで、変化層は、たとえば、ｐ型変化層４などに対応するものである。ｐ型半導体層５Ｂは、アノード電極２の側面を覆って設けられる。そして、ｐ型変化層４の電気抵抗は、ｐ型半導体層５Ｂの電気抵抗よりも低い。なお、ｐ型半導体層５Ｂとｐ型変化層４とは、一体的に形成された半導体層の一部がプラズマ照射によってｐ型変化層４に変化してもよいし、独立して別々に形成されたものであってもよい。このような構成によれば、アノード電極２とアノード電極１との間の電気抵抗を低減することができるため、デバイスのオン抵抗を下げることができる。
　また、以上に記載された実施の形態によれば、ｐ型変化層４に、ヘリウム、アルゴン、水素、窒素および酸素のうち少なくとも１つが含まれる。このような構成によれば、ヘリウム、アルゴン、水素、窒素および酸素のうち少なくとも１つを用いるプラズマ照射によってｐ型半導体層からｐ型変化層４が形成されることによって、エッチング耐性が高い（かつ、加工の難しい）材料を低抵抗化することができる。
　以上に記載された実施の形態によれば、半導体装置の製造方法において、第１の導電型のｎ型酸化ガリウムエピタキシャル層６の上面の一部に、アノード電極２を設ける。そして、ｎ型酸化ガリウムエピタキシャル層６の表層部に、アノード電極２をマスクとしてエッチングを行い複数のトレンチ構造１００を設ける。そして、トレンチ構造１００の内部を含むｎ型酸化ガリウムエピタキシャル層６の一部と、アノード電極２の少なくとも一部とを覆うように、第２の導電型のｐ型半導体層５を設ける。そして、ｐ型半導体層５を覆うように、アノード電極１を設ける。
　このような構成によれば、リーク電流を抑制することができる。また、アノード電極２をエッチングマスクとしてトレンチ構造１００を形成し、アノード電極２を残したまま、トレンチ構造１００の内部および外部を覆ってｐ型半導体層５を形成することで、ｐ型半導体層５を取り除かずに（平坦化などの加工をせずに）、ＪＢＳ素子を容易に製造することができる。また、ｐ型半導体層５の加工が不要であるため、当該加工の際に生じるｐ型半導体層５へのダメージも抑制され、ショットキー界面の安定性を向上させることができる。
　なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、半導体装置の製造方法において、アノード電極２の上面を覆うように、第２の導電型のｐ型変化層４を設ける。ここで、ｐ型半導体層５Ｂは、アノード電極２の側面を覆って設けられる。また、ｐ型変化層４の電気抵抗は、ｐ型半導体層５Ｂの電気抵抗よりも低い。このような構成によれば、アノード電極２とアノード電極１との間の電気抵抗を低減することができるため、デバイスの抵抗を下げることができる。
　また、以上に記載された実施の形態によれば、ｐ型変化層４が、アノード電極２の上面を覆っているｐ型半導体層５Ａにプラズマ照射することによって形成される。このような構成によれば、ヘリウム、アルゴン、水素、窒素および酸素のうち少なくとも１つを用いるプラズマ照射によってｐ型半導体層からｐ型変化層４が形成されることで、エッチング耐性が高い（かつ、加工の難しい）材料を低抵抗化することができる。
　＜以上に記載された複数の実施の形態の変形例について＞
　以上に記載された複数の実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではないものとする。
　したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された少なくとも１つの実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　１　アノード電極、２　アノード電極。

Claims (9)

  1. 　第１の導電型の酸化ガリウム層と、
    　前記酸化ガリウム層の上面の一部に設けられる第１のアノード電極と、
    　前記酸化ガリウム層の一部と、前記第１のアノード電極の少なくとも一部とを覆って設けられる第２の導電型の半導体層と、
    　前記半導体層を覆って設けられる第２のアノード電極とを備え、
    　前記酸化ガリウム層の表層部には、複数のトレンチが設けられ、
    　前記第１のアノード電極が、平面視で前記トレンチと重ならない前記酸化ガリウム層の前記表層部に設けられ、
    　前記半導体層が、前記トレンチの内部の前記酸化ガリウム層を覆って設けられる、
    　半導体装置。
  2. 　請求項１に記載の半導体装置であり、
    　前記半導体層が、前記トレンチの前記内部の底面および側面に設けられ、
    　前記第２のアノード電極が、前記トレンチの前記内部において、前記半導体層に囲まれて設けられる、
    　半導体装置。
  3. 　請求項１または２に記載の半導体装置であり、
    　前記半導体層が、金属酸化物材料で構成される、
    　半導体装置。
  4. 　請求項３に記載の半導体装置であり、
    　前記金属酸化物材料が、酸化銅、酸化銀、酸化ニッケルまたは酸化錫である、
    　半導体装置。
  5. 　請求項１から４のうちのいずれか１つに記載の半導体装置であり、
    　前記第１のアノード電極の上面を覆って設けられる第２の導電型の変化層をさらに備え、
    　前記半導体層が、前記第１のアノード電極の側面を覆って設けられ、
    　前記変化層の電気抵抗が、前記半導体層の電気抵抗よりも低い、
    　半導体装置。
  6. 　請求項５に記載の半導体装置であり、
    　前記変化層に、ヘリウム、アルゴン、水素、窒素および酸素のうち少なくとも１つが含まれる、
    　半導体装置。
  7. 　第１の導電型の酸化ガリウム層の上面の一部に、第１のアノード電極を設け、
    　前記酸化ガリウム層の表層部に、前記第１のアノード電極をマスクとしてエッチングを行い複数のトレンチを設け、
    　前記トレンチの内部を含む前記酸化ガリウム層の一部と、前記第１のアノード電極の少なくとも一部とを覆うように、第２の導電型の半導体層を設け、
    　前記半導体層を覆うように、第２のアノード電極を設ける、
    　半導体装置の製造方法。
  8. 　請求項７に記載の半導体装置の製造方法であり、
    　前記第１のアノード電極の上面を覆うように、第２の導電型の変化層をさらに設け、
    　前記半導体層が、前記第１のアノード電極の側面を覆って設けられ、
    　前記変化層の電気抵抗が、前記半導体層の電気抵抗よりも低い、
    　半導体装置の製造方法。
  9. 　請求項８に記載の半導体装置の製造方法であり、
    　前記変化層が、前記第１のアノード電極の前記上面を覆っている前記半導体層にプラズマ照射することによって形成される、
    　半導体装置の製造方法。
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