JP2012231109A - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2012231109A
JP2012231109A JP2011192411A JP2011192411A JP2012231109A JP 2012231109 A JP2012231109 A JP 2012231109A JP 2011192411 A JP2011192411 A JP 2011192411A JP 2011192411 A JP2011192411 A JP 2011192411A JP 2012231109 A JP2012231109 A JP 2012231109A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
nitride
layer
electrode
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011192411A
Other languages
English (en)
Other versions
JP5955519B2 (ja
Inventor
Wu-Chol John
ジョン・ウ・チョル
Ki-Yol Park
パク・キ・ヨル
Yon-Hwan Park
パク・ヨン・ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2012231109A publication Critical patent/JP2012231109A/ja
Application granted granted Critical
Publication of JP5955519B2 publication Critical patent/JP5955519B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。
【選択図】図１

Description

本発明は、窒化物半導体素子及びその製造方法に関し、詳しくは、ノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ）動作する窒化物半導体素子及びその製造方法に関する。
グリーンエネルギ政策などによる電力消費の節減への関心が増加している。このため、電力変換効率の向上は必須な要素となる。電力変換において、パワースイッチング素子の効率が全体電力変換の効率を左右する。
現在、通常利用される電力素子は、シリコンを用いるパワーＭＯＳＦＥＴやＩＧＢＴが大部分であるが、シリコンの材料的な限界によって素子の効率向上に限界が生ずるようになる。これを解決するために、窒化ガリウム（Ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ：ＧａＮ）のような窒化物半導体を用いるトランジスタを製作して、変換効率を高めるような特許が出願されている。
しかし、ＧａＮを用いる、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）の時、ドレイン電極とソース電極との間の抵抗が低くて電流が流れるようになるオン状態になる。これによって、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に陰電圧（例えば、−５Ｖ）を加えなければならないという短所がある（ノーマリ−オン（Ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
このようなノーマリ−オン構造の短所を解決するために、図６及び図７のような特許出願が従来に示されている。図６及び図７は、従来の高電子移動度ＨＥＭＴ構造を示す。
図６は、米国特許出願公開第２００７／０２９５９９３号の図面を示す。 図６では、ＡｌＧａＮ層でゲート（Ｇ）の下部領域と、ゲート（Ｇ）とドレイン（Ｄ）との間のゲート電極（Ｇ）に近い領域にイオンを打ち込み、ＡｌＧａＮ層１３３成長で形成されたチャネルの濃度を調節している。図６では、イオンインプラ（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて、ゲート（Ｇ）下部のチャネル領域１３１のキャリア濃度を調節してノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ）動作を具現した。
図７は、米国特許第７０３８２５３号の図面であって、第１及び第２の電子共与層１３３ａ、１３３ｂ間に形成されたチャネル層１３１上を絶縁層１４０で塗布し、絶縁層１４０上にゲート電極（Ｇ）を形成し、ゲート電極（Ｇ）の下部で２ＤＥＧチャネル１３５が形成されないようにしている。図７では、ゲート（Ｇ）下部をリセス（ｒｅｃｅｓｓ）工程を用いてエッチングし、ノーマルオフ動作を具現した。
韓国特許出願公開第１０−２００５−００１０００４号 米国特許第６６９００４２号 米国特許出願公開第２００７／０２９５９９３号 米国特許第７０３８２５３号
前述のようなノーマリ−オン構造の問題を解決すると共にノーマリ−オフ動作する半導体素子を具現する必要がある。
本発明は上記の問題点に鑑みて成されたものであって、その目的は、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ；Ｎ−ｏｆｆ）またはエンハンスメントモード(Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供することにある。
上記目的を解決するために、本発明の好適な実施形態によれば、基板上部に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオミック接合されたドレイン電極と、該ドレイン電極と離間配設され、該窒化物半導体層にショットキー接合され、内部に該窒化物半導体層にオミック接合されるオミックパターンを含むソース電極と、該ドレイン電極と該ソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成された誘電層と、該ドレイン電極と離間して誘電層上に配設され、一部が誘電層を挟んでソース電極のドレイン方向のエッジ部分上部に形成されたゲート電極と、を含む窒化物半導体素子が提供される。
本発明の実施形態によれば、ソース電極のドレイン方向のエッジ部分上部に形成されたゲート電極の一部は、ソース電極のオミックパターンの少なくとも一部をカバーするように形成される。
本発明の実施形態によれば、オミックパターンは、格子配列構造を有する。
本発明の実施形態によれば、オミックパターンは、ドレイン電極の配列と平行にまたは垂直方向に配設された多数の棒構造を有する。
本発明の実施形態によれば、窒化物半導体層は、基板上に配設され、窒化ガリウム系列材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層と、を含む。
望ましくは、第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。
また、上記目的を解決するために、本発明の他の好適な実施形態によれば、基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオミック接合されたドレイン電極と、該ドレイン電極と離間配設され、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオミック接合されるオミックパターンを含むソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成された誘電層と、該誘電層を挟んでソース電極のドレイン方向のエッジ部分上部に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上にドレイン電極と離間して配設された第２の領域を含むゲート電極と、を含む窒化物半導体素子が提供される。
本発明の実施形態によれば、ゲート電極は、第１の領域及び第２の領域に分離され、該第２の領域は、フローティングゲートを形成する。
本発明の実施形態によれば、第１の領域は、ソース電極のオミックパターンの少なくとも一部をカバーするように形成される。
本発明の実施形態によれば、オミックパターンは、格子配列構造を有する。
本発明の実施形態によれば、オミックパターンは、ドレイン電極の配列と平行にまたは垂直方向に配設された多数の棒構造を有する。
本発明の実施形態によれば、窒化物半導体層は、基板上に配設され、窒化ガリウム系列材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層と、を含む。望ましくは、第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。
本発明によれば、窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
本発明によれば、基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いる基板である。
本発明によれば、誘電層は、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含む。
本発明によれば、窒化物半導体素子は、パワートランジスタ素子である。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上部に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオミック接合されるドレイン電極と、該ドレイン電極と離間配設され、該窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオミック接合されるオミックパターンを含むソース電極を形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、ドレイン電極と離間して誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のドレイン方向のエッジ部分上部の誘電層上に形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、ソース電極のドレイン方向のエッジ部分上部に形成されたゲート電極の一部がソース電極のオミックパターンの少なくとも一部をカバーするようにゲート電極を形成する。
本発明によれば、前記ソース電極を形成するステップにおいて、オミックパターンは、格子配列構造を有する。また、一実施形態によれば、前記ソース電極を形成するステップにおいて、オミックパターンは、ドレイン電極の配列と平行にまたは垂直方向に配設された多数の棒構造を有する。
本発明によれば、前記窒化物半導体層を形成するステップは、基板上部に窒化ガリウム系列材料を含む第１の窒化物層をエピタキシャル成長させて形成するステップと、該第１の窒化物層をシード層として該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層をエピタキシャル成長させて形成するステップと、を含む。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオミック接合されるドレイン電極と、該ドレイン電極と離間配設され、該窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオミック接合されるオミックパターンを含むソース電極を形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、誘電層を挟んでソース電極のドレイン方向のエッジ部分上部に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上にドレイン電極と離間して配設された第２の領域を含むゲート電極を形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、第１の領域及び第２の領域を分離して前記ゲート電極を形成し、前記第２の領域は、ドレイン電極とソース電極との間の誘電層上にフローティングゲートとして形成される。
本発明によれば、前記ゲート電極を形成するステップにおいて、第１の領域がソース電極のオミックパターンの少なくとも一部をカバーするように前記ゲート電極を形成する。
また、本発明による窒化物半導体素子の製造方法は、前記窒化物半導体層を形成するステップにおいて、基板上部に窒化物半導体層を形成する前に、該基板上にバッファ層を形成するステップを、さらに含む。
本発明によれば、半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作すると共に高耐圧及び高電流で動作可能な半導体素子を得ることができる。
また、本発明によれば、既存のＧａＮノーマリ−オフ素子に比べて高耐圧及び高電流で動作可能であると共に、製造工程が簡単で素子の製作が容易となる。すなわち、従来のノーマリ−オフＨＥＭＴのイオン注入、２００〜３００オングストロング厚さのＡｌＧａＮ層のエッチングなどの高難易度の工程が必要ではなく、その製作が容易となる。
また、本発明によれば、ソース電極のショットキー障壁によってリーク電流を防止する構造によって、既存ノーマリ−オフＨＥＭＴに比べてリーク電流が低く耐圧が高くなるという効果が奏し、ショットキーソース電極内にオミックパターン電極を備えてオン抵抗を低くして高電流動作が可能になるという効果が奏する。
また、本発明によれば、ゲート構造がソース電極のエッジ部分上部及びドレイン電極とソース電極との間の誘電層上に形成されており、電界が分散して耐圧を高めるフィールドプレートの役割も共に果たすと共に、ソース電極とゲート電極との間の距離が短く、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）が高くなるという長所がある。
本発明の一実施形態による窒化物半導体素子の概略的な断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明の実施形態による窒化物半導体素子の概略的な平面図である。 本発明の実施形態による窒化物半導体素子の概略的な平面図である。 本発明の実施形態による窒化物半導体素子の概略的な平面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
図１は、本発明の一実施形態による窒化物半導体素子の概略的な断面図であって、図４ａ〜図４ｂ中のＩ−Ｉ’に沿った断面図である。図２ａ〜図２ｄは各々、図１の窒化物半導体素子の製造方法を概略的に示す断面図である。図３は、本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。図４ａ〜図４ｃは各々、本発明の実施形態による窒化物半導体素子の概略的な平面図である。図５は、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
まず、図１、図３、図４ａ〜図４ｃ及び図５を参照して、本発明の一実施形態による窒化物半導体素子を詳記する。
図１、図３及び図５に示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。
図１及び図５に示すように、本実施形態において、窒化物半導体層３０は、基板１０上に配設される。基板１０は、一般に絶縁基板を用いて、実に絶縁性及び高抵抗性を有する基板を用いてもよい。
本発明の他の一実施形態によれば、図１、図３及び図５に示すように、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されることができ、または公知の他の基板材料を用いて製造されることができる。
窒化物半導体層３０は、基板１０上に直接形成されてもよい。望ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成する。窒化物半導体層３０を形成するためのエピタキシャル成長工程には、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが挙げられる。
また、図３を参照して、本発明の他の実施形態によれば、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成する。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合(ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ)による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されることができる。また、バッファ層２０は、窒化ガリウム以外の他の３−５族化合物半導体によって形成することもできる。例えば、基板１０がサファイヤ基板１０の場合、窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によって誤整合（ｍｉｓｍａｔｃｈ）になることを阻むために、バッファ層２０の成長は重要である。
図１、図３及び図５を参照して、窒化物半導体層３０の内部には、２次元電子ガス（２ＤＥＧ）チャネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０内の２ＤＥＧチャネル３５を通じて電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
本発明の実施形態によれば、窒化物半導体層３０は、異種接合された窒化ガリウム系列の半導体層３０であって、異種接合された界面でエネルギバンドギャップの差によって２次元電子ガスチャネル３５が形成される。異種接合される窒化ガリウム系列の半導体層３０で異種接合間の格子定数差が小さいほど、バンドギャップとの極性の差が減るようになり、これにより２ＤＥＧチャネル３５の形成が抑制される。異種接合の時、エネルギバンドギャップの不連続性によって広いバンドギャップを有する材料から小さなバンドギャップを有する材料への自由電子が移動するようになる。このような電子は、異種接合界面に蓄積されて２ＤＥＧチャネル３５を形成し、ドレイン電極５０とソース電極６０との間で電流が流れるようにする。
図１、図３及び図５に示すように、窒化物半導体層３０は、第１窒化物層３１及び第２の窒化物層３３を含む。第１窒化物層３１は、基板１０上に配設され、窒化ガリウム系列の材料を含む。第２の窒化物層３３は、第窒化物層３１上に異種接合され、該第１窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む。この時、第２の窒化物層３３は、第１窒化物層３１内に形成される２ＤＥＧチャネル３５へ電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
望ましくは、本発明の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。望ましくは、一実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）を含む。
続いて、図１、図３、図４ａ〜図４ｃ及び図５を参照して、本発明の実施形態の構成がより詳しく説明する。
図１、図３、図４ａ〜図４ｃ及び図５に示すように、本実施形態による窒化物半導体素子のドレイン電極５０及びソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオミック接合５０ａされている。
ソース電極６０は、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合６０ａされる。ショットキーソース電極６０の構造によって、逆方向バイアスによって逆方向に駆動される時、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域によって２次元電子ガス（２ＤＥＧ）による電流の流れを安定して遮断することができる。これによって、逆方向電流の流れを遮断することができ、ノーマリ−オフ状態を具現することができるようになる。より詳しくは、逆方向バイアス電圧が印加された場合、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が２ＤＥＧチャネル３５領域まで拡張され、２ＤＥＧチャネル３５を遮断し、逆方向降伏電流を増加させるようになる。特に、逆方向バイアス電圧の印加時、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
また、本発明では、図１、図３、図４ａ〜図４ｃ及び図５に示すように、ソース電極６０内部に窒化物半導体層３０にオミック接合６５ａされるオミックパターン６５を含ませてソース電極６０を形成する。本発明において、ソース電極６０内部の下端界面のショットキー接合パターン６０ａ間のオミックコンタック６５ａされたオミックパターン電極６５を通じる電流が増加するようにして、オン抵抗を低くした。オン抵抗を低くすることによって高電流動作が可能になった。ショットキー金属電極６０の形成の前に、ショットキーソース電極６０内部の下端領域に一定のパターンを有するオミックパターン電極６５が形成されるようにし、オミックパターン電極６５周囲で窒化物半導体層３０とショットキー接合６０ａされるようにソース電極６０を形成することによって、オン抵抗を低くして高電流動作が可能になる。
図４ａに示すように、本発明によれば、オミックパターン６５は、格子配列構造を有する。
図４ｂ及び図４ｃに示すように、本発明によれば、オミックパターン６５は、ドレイン電極５０の配列と平行にまたは垂直に配設された多数の棒構造を有する。
図４ａ〜図４ｃに示すように、オミックパターン電極６５をソース電極６０の領域に配設させ、ショットキー接合６０ａ間でオミック接合面６５ａを通じて電流が増加するようにし、順方向バイアス電圧の印加によるオン抵抗を低くして高電流動作が可能にする。
続いて、図１、図３、図４ａ〜図４ｃ及び図５に示すように、本発明の実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成される。
望ましくは、本発明の実施形態によれば、図１、図３、図４ａ〜図４ｃ及び図５に示すように、誘電層４０は、酸化膜からなることができ、また、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
続いて、図１、図３、図４ａ〜図４ｃ及び図５に示すように、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離間して誘電層４０上に配設される。また、図１、図３、図４ａ〜図４ｃ及び図５に示すように、ゲート電極７０の一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成される。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアス電圧が印加されると、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
図１、図３及び図４ａ〜図４ｃに示すように、ゲート構造がソース電極６０のエッジ部分上部及びドレイン電極５０とソース電極６０との間の誘電層４０上に亘っており、電界の分散する効果があり、ゲート構造自体が耐圧を高めるフィールドプレートの役割を果たすようになる。
図１、図３、図４ａ〜図４ｃ及び図５に示すように、本発明の実施形態をよれば、ソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０の一部７１、７１’は、ソース電極６０のオミックパターン６５の少なくとも一部をカバーするように形成される。
また、図１及び図５を参照して、本発明の他の実施形態について詳記する。
図１及び図５に示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。窒化物半導体層３０、ドレイン電極５０、ソース電極６０及び誘電層４０については、前述のようである。
本実施形態において、ゲート電極７０は、第１の領域７１、７１’及び第２の領域７３、７３’を備える。第１の領域７１、７１’は、誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設される。第１の領域と第２の領域とは、図１に示すように、一体に形成されてもよく、図５に示すように分離されてもよい。
図１及び図５に示すように、本発明の実施形態において、第１の領域７１、７１’は、ソース電極６０のオミックパターン６５の少なくとも一部をカバーするように形成される。
図５に示すように、本発明の実施形態によれば、ゲート電極７０の第１の領域７１’及び第２の領域７３’は分離されている。この時、第２の領域７３’は、フローティングゲートを形成する。第２の領域７３’がフローティングゲート役割を行うため、第２の領域７３’によって電界の分散するという効果が奏する。望ましくは、第２の領域７３’は、ソース電極６０に近く配設される。
示されていないが、本発明の実施形態によれば、第１の領域７１’と第２の領域７３’とに分離されたゲート電極７０の構造を有する窒化物半導体素子は、図４ａに示すように、格子配列構造のオミックパターン電極６５を備える。また、第１の領域７１’と第２領域７３’とに分離されたゲート電極７０の構造を有する窒化物半導体素子のオミックパターン電極６５は、図４ｂ及び図４ｃに示すように、ドレイン電極５０の配列と平行にまたは垂直に配設された多数の棒構造を備える。オミックパターン電極６５をソース電極６０の領域に配設し、順方向バイアス電圧の印加によるオン抵抗を低くして高電流動作が可能なようにする。
図５には示されていないが、本発明の実施形態によれば、図３に示すように、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成する。
図１、図３、図４ａ〜図４ｃ及び図５に示すように、本発明の実施形態によれば、ゲート電極７０に０Ｖの電圧印加時、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる電流の流れがソース電極６０の領域のショットキー障壁によって遮られる。そして、ゲート電極７０に閾値（ｔｈｒｅｓｈｏｌｄ）電圧以上を駆動した時、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）濃度が高くなってトンネリング（ｔｕｎｎｅｌｌｎｇ）現象によって電流が流れるようになる。この時、ゲートの閾値電圧は、誘電層４０の厚さなどによって決まる。これによって、既存のノーマリ−オフＨＥＭＴ構造に比べて製作が容易で、リーク電流が少なく、高い耐圧特性を現わすようになる
本発明の他の実施形態によれば、前述の実施形態による窒化物半導体素子は、パワートランジスタ素子である。本発明の一実施形態によるパワートランジスタは、水平型ＨＥＭＴ構造を備える。
次に、本発明の他の実施形態による窒化物半導体製造方法を図面を参照して説明する。本発明による窒化物半導体製造方法を説明するに当たって、図２ａ〜図２ｄの他に、前述の実施形態による窒化物半導体素子及び図１、図３、図４ａ〜図４ｃ及び図５を参照する。
図２ａ〜図２ｄは、本発明の一実施形態による窒化物半導体の製造方法を示す。
望ましくは、一実施形態によれば、本発明の窒化物半導体素子の製造方法によって製造される素子は、パワートランジスタである。
まず、図２ａを参照して、基板１０上に、内部に２次元電子ガス（２ＤＥＧ）チャネル３５を生成する窒化物半導体層３０を形成する。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されることができる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
望ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、エピタキシャル成長の時、選択的に成長させて過成長されないように調節する。仮に、過成長された場合には、エッチバック(ｅｔｃｈ ｂａｃｋ)工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて平坦化する過程を追加してもよい。
本発明の他の実施形態による窒化物半導体の製造方法によれば、図２ａに示された第１窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１窒化物層３１は、基板１０上に窒化ガリウム系列単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。続いて、第２窒化物層３３は、第１窒化物層３１をシード層として第１窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む窒化物層をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第２窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む窒化ガリウム系列単結晶をエピタキシャル成長させて形成する。望ましくは、第２窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２窒化物層３３は、第１窒化物層３１より薄い厚さで形成されることが望ましい。
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法、化学気相蒸着法、分子ビーム成長法、有機金属気相蒸着法などが挙げられる。
次に、図２ｂを参照して、窒化物半導体層３０にドレイン電極５０とソース電極６０とを形成する。図２ｂにおいて、ドレイン電極５０は、窒化物半導体層３０にオミック接合５０されるように形成する。該オミック接合を完成するために熱処理を行ってもよい。窒化膜半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成する。ドレイン電極５０は、多層構造で形成されることができる。
ソース電極６０は、ドレイン電極５０と離間して窒化物半導体層３０にショットキー接合６０ａされるように形成する。ショットキー接合６０ａされるソース電極６０は、窒化膜半導体層３０とショットキー接合することができる材料、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ソース電極６０は、多層構造で形成されることができる。ソース電極６０で金属と半導体接合を有するショットキー接合６０ａを用いて、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる逆方向の電流を遮断することができる。
また、本発明の実施形態によれば、図２ｂに示すように、ソース電極６０内部に、窒化物半導体層３０にオミック接合６５ａされるオミックパターン６５を含ませてソース電極６０を形成する。また、本発明によれば、ソース電極６０内部の下端界面のショットキー接合パターン６０ａ間のオミックコンタック６５ａされたオミックパターン電極６５を通じる電流が増加するようにして、オン抵抗を低め、高電流動作が可能なようにする。
また、本発明の実施形態によれば、図４ａに示すように、オミックパターン６５は、格子配列構造を有するように電子ビーム蒸着器などによって蒸着して形成する。また、本発明の実施形態によれば、図４ｂ及び図４ｃに示すように、オミックパターン６５は、ドレイン電極５０の配列と平行にまたは垂直に配設された多数の棒構造を有するように形成される。
本発明の実施形態によるドレイン電極５０及びソース電極６０の形成過程について説明する。基板１０上にエピタキシャル成長形成された窒化物半導体層３０上に電極を形成するための金属層を、電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングし、フォトレジストパターンを取り除いて金属電極５０、６０を形成する。
ここで、本発明の実施形態によれば、ドレインオミック電極５０の形成時と同時にまたは形成後の追加的なオミック金属蒸着過程を通じて、ソース電極６０の領域の一部に一定のパターンを有するオミックパターン電極６５を形成した後、ソース電極６０の残り領域でショットキー接合電極を形成する。
図２ｃに示すように、本発明の一実施形態において、ドレイン電極５０及びソース電極６０を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この時、誘電層４０は、少なくともソース電極６０の一部上に、望ましくは、ドレイン電極５０方のソース電極６０の一部上にかけて形成される。望ましくは、誘電層４０は、酸化膜からなることができ、またＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
図２ｄに示すように、本発明の実施形態において、図２ｃに示す誘電層４０を形成した後に、ドレイン電極５０と離間して誘電層４０上にゲート電極７０を形成する。この時、図２ｄに示すように、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上部の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ゲート電極７０は、ドレイン電極５０または／及びソース電極６０と異なる金属を用いてもよく、多層構造で形成されてもよい。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
本発明の実施形態によれば、ゲート電極７０を形成するステップで、ソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０の一部７１、７１’は、ソース電極６０のオミックパターン６５の少なくとも一部をカバーするように形成される。
本発明の一実施形態によるゲート電極７０の形成過程について説明する、誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着形成し、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上部の誘電層４０上に形成されるように、金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後に、フォトレジストパターンを取り除いて金属電極を形成する。
また、図２ｄ及び図５に示すように、本発明の実施形態によれば、ゲート電極７０は、第領域７１及び第２の領域７３を備える。ゲート電極７０の第１の領域７１は、ソース電極６０のドレイン方向のエッジ部分上部で誘電層４０を挟むように、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設されるようにゲート電極７０を形成する。第１の領域７１と第２の領域７３とは、図２ｄに示すように一体に形成されてもよく、または図５に示すように分離されてもよい。
図２ｄ及び図５に示すように、本発明の実施形態によれば、ゲート電極７０を形成するステップにおいて、第１の領域７１、７１’は、ソース電極６０のオミックパターン６５の少なくとも一部をカバーするように形成される。
図５に示すように、本発明の実施形態によれば、ゲート電極７０を形成するステップにおいて、第１の領域７１と第２の領域７３とを分離してゲート電極７０を形成し、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上にフローティングゲートとして形成する。
本発明のさらに他の実施形態による窒化物半導体の製造方法では、図３に示すように、図２ａの基板１０上に窒化物半導体層３０を形成する前に、基板１０上にバッファ層２０を形成するステップをさらに含む。該バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャネル
４０ 誘電層
５０ ドレイン電極
６０ ソース電極
６５ オミックパターン
７０ ゲート電極

Claims (24)

  1. 基板上部に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオミック接合されたドレイン電極と、
    前記ドレイン電極と離間配設され、前記窒化物半導体層にショットキー接合され、内部に前記窒化物半導体層にオミック接合されるオミックパターンを含むソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に及び前記ソース電極の少なくとも一部上にかけて形成された誘電層と、
    前記ドレイン電極と離間されるように前記誘電層上に配設され、一部が前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上部に形成されたゲート電極と、
    を含む窒化物半導体素子。
  2. 前記ソース電極のドレイン方向のエッジ部分上部に形成された前記ゲート電極の一部は、前記ソース電極のオミックパターンの少なくとも一部をカバーするように形成されたことを特徴とする請求項１に記載の窒化物半導体素子。
  3. 前記オミックパターンは、格子配列構造を有することを特徴とする請求項１に記載の窒化物半導体素子。
  4. 前記オミックパターンは、前記ドレイン電極の配列と平行にまたは垂直に配設された多数の棒構造を有することを特徴とする請求項１に記載の窒化物半導体素子。
  5. 前記窒化物半導体層は、
    前記基板上部に配設され、窒化ガリウム系列材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層と、
    を含むことを特徴とする請求項１に記載の窒化物半導体素子。
  6. 前記第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、
    前記第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含むことを特徴とする請求項５に記載の窒化物半導体素子。
  7. 基板上部に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオミック接合されたドレイン電極と、
    前記ドレイン電極と離間配設され、前記窒化物半導体層にショットキー接合され、内部に前記窒化物半導体層にオミック接合されるオミックパターンを含むソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に及び前記ソース電極の少なくとも一部上にかけて形成された誘電層と、
    前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上部に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離間されるように配設された第２の領域を含むゲート電極と、
    を含む窒化物半導体素子。
  8. 前記ゲート電極は、前記第１の領域と前記第２の領域とに分離され、
    前記第２の領域は、フローティングゲートを形成することを特徴とする請求項７に記載の窒化物半導体素子。
  9. 前記第１の領域は、前記ソース電極のオミックパターンの少なくとも一部をカバーするように形成されたことを特徴とする請求項７に記載の窒化物半導体素子。
  10. 前記オミックパターンは、格子配列構造を有することを特徴とする請求項８に記載の窒化物半導体素子。
  11. 前記オミックパターンは、前記ドレイン電極の配列と平行にまたは垂直に配設された多数の棒構造を有することを特徴とする請求項８に記載の窒化物半導体素子。
  12. 前記窒化物半導体層は、
    前記基板上部に配設され、窒化ガリウム系列材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層と、
    を含むことを特徴とする請求項８に記載の窒化物半導体素子。
  13. 前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層をさらに含むことを特徴とする請求項１〜１２のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  14. 前記基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いることを特徴とする請求項１〜１２のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  15. 前記誘電層は、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことを特徴とする請求項１〜１２のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  16. 前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１〜１２のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  17. 基板上部に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオミック接合されるドレイン電極と、前記ドレイン電極と離間配設され、前記窒化物半導体層にショットキー接合され、内部に前記窒化物半導体層にオミック接合されるオミックパターンを含むソース電極とを形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、
    前記ドレイン電極と離間されるように前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極のドレイン方向のエッジ部分上部の前記誘電層上に形成するステップと、
    を含む窒化物半導体素子の製造方法。
  18. 前記ゲート電極を形成するステップにおいて、前記ソース電極のドレイン方向のエッジ部分上部に形成された前記ゲート電極の一部が前記ソース電極のオミックパターンの少なくとも一部をカバーするように前記ゲート電極を形成することを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  19. 前記ソース電極を形成するステップにおいて、前記オミックパターンは、格子配列構造を有することを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  20. 前記ソース電極を形成するステップにおいて、前記オミックパターンは、前記ドレイン電極の配列と平行にまたは垂直に配設された多数の棒構造を有することを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  21. 前記窒化物半導体層を形成するステップは、
    前記基板上部に窒化ガリウム系列材料を含む第１の窒化物層をエピタキシャル成長させて形成するステップと、
    前記第１の窒化物層をシード層として前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列材料を含む第２の窒化物層をエピタキシャル成長させて形成するステップと、
    を含むことを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  22. 基板上部に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオミック接合されるドレイン電極と、前記ドレイン電極と離間配設され、前記窒化物半導体層にショットキー接合され、内部に前記窒化物半導体層にオミック接合されるオミックパターンを含むソース電極とを形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、
    前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上部に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離間されるように配設された第２の領域を含むゲート電極を形成するステップと、
    を含む窒化物半導体素子の製造方法。
  23. 前記ゲート電極を形成するステップにおいて、前記第１の領域と前記第２の領域とを分離して前記ゲート電極を形成し、前記第２の領域は、前記ドレイン電極と前記ソース電極との間の前記誘電層上にフローティングゲートとして形成することを特徴とする請求項２２に記載の窒化物半導体素子の製造方法。
  24. 前記ゲート電極を形成するステップにおいて、前記第１の領域が前記ソース電極のオミックパターンの少なくとも一部をカバーするように前記ゲート電極を形成することを特徴とする請求項２２に記載の窒化物半導体素子の製造方法。
JP2011192411A 2011-04-25 2011-09-05 窒化物半導体素子及びその製造方法 Expired - Fee Related JP5955519B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110038612A KR20120120826A (ko) 2011-04-25 2011-04-25 질화물 반도체 소자 및 그 제조방법
KR10-2011-0038612 2011-04-25

Publications (2)

Publication Number Publication Date
JP2012231109A true JP2012231109A (ja) 2012-11-22
JP5955519B2 JP5955519B2 (ja) 2016-07-20

Family

ID=47020619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011192411A Expired - Fee Related JP5955519B2 (ja) 2011-04-25 2011-09-05 窒化物半導体素子及びその製造方法

Country Status (3)

Country Link
US (2) US8384130B2 (ja)
JP (1) JP5955519B2 (ja)
KR (1) KR20120120826A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186591B2 (en) 2015-06-26 2019-01-22 Toyota Jidosha Kabushiki Kaisha Nitride semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9676845B2 (en) * 2009-06-16 2017-06-13 Hoffmann-La Roche, Inc. Bispecific antigen binding proteins
KR20120120825A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR101882997B1 (ko) * 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR20130066396A (ko) 2011-12-12 2013-06-20 삼성전기주식회사 질화물 반도체 소자 및 그 제조 방법
CN102945859A (zh) * 2012-11-07 2013-02-27 电子科技大学 一种GaN异质结HEMT器件
JP2014175339A (ja) * 2013-03-06 2014-09-22 Sony Corp 半導体素子および電子機器
CN104183635B (zh) * 2013-05-28 2017-07-04 北京天元广建科技研发有限责任公司 一种场效应晶体管
JP6212124B2 (ja) * 2013-08-30 2017-10-11 国立研究開発法人科学技術振興機構 ＩｎＧａＡｌＮ系半導体素子
KR102100928B1 (ko) * 2013-10-17 2020-05-15 삼성전자주식회사 고전자 이동도 트랜지스터
JP2017059743A (ja) * 2015-09-18 2017-03-23 株式会社東芝 半導体装置
CN107154426A (zh) * 2016-03-03 2017-09-12 北京大学 一种提高硅基GaN HEMT关态击穿电压的器件结构及实现方法
CN113130643B (zh) * 2020-12-18 2022-11-25 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
US20220199822A1 (en) 2020-12-18 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
JP7423569B2 (ja) 2021-03-23 2024-01-29 株式会社東芝 半導体装置
CN113906571B (zh) * 2021-08-11 2023-03-28 英诺赛科(苏州)半导体有限公司 半导体器件及其制造方法
CN114864656A (zh) * 2022-04-15 2022-08-05 晶通半导体(深圳)有限公司 氮化镓肖特基二极管
CN114823850B (zh) * 2022-04-15 2023-05-05 晶通半导体(深圳)有限公司 P型混合欧姆接触的氮化镓晶体管
CN114843364B (zh) * 2022-04-22 2024-01-23 西安电子科技大学 一种β-氧化镓/4H-碳化硅异质结超高温紫外探测器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2008227014A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
US20110057231A1 (en) * 2009-09-08 2011-03-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method for manufacturing of the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3020578B2 (ja) * 1990-09-21 2000-03-15 株式会社日立製作所 半導体装置
US6690042B2 (en) 2000-09-27 2004-02-10 Sensor Electronic Technology, Inc. Metal oxide semiconductor heterostructure field effect transistor
KR20050010004A (ko) 2002-05-16 2005-01-26 스피나커 세미컨덕터, 인크. 쇼트키 배리어 ｃｍｏｓ 디바이스 및 방법
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7800131B2 (en) * 2005-06-10 2010-09-21 Nec Corporation Field effect transistor
KR100782430B1 (ko) * 2006-09-22 2007-12-05 한국과학기술원 고전력을 위한 내부전계전극을 갖는 갈륨나이트라이드기반의 고전자 이동도 트랜지스터 구조
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
JP4967708B2 (ja) * 2007-02-27 2012-07-04 富士通株式会社 化合物半導体装置及びそれを用いたドハティ増幅器
US7745848B1 (en) * 2007-08-15 2010-06-29 Nitronex Corporation Gallium nitride material devices and thermal designs thereof
JP2009049121A (ja) * 2007-08-17 2009-03-05 Oki Electric Ind Co Ltd ヘテロ接合型電界効果トランジスタ及びその製造方法
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
KR101067124B1 (ko) * 2009-09-08 2011-09-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101120921B1 (ko) * 2010-03-25 2012-02-27 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101124017B1 (ko) * 2010-03-26 2012-03-23 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101214742B1 (ko) * 2010-12-09 2012-12-21 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
KR101204622B1 (ko) * 2010-12-09 2012-11-23 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2008227014A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
US20110057231A1 (en) * 2009-09-08 2011-03-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method for manufacturing of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186591B2 (en) 2015-06-26 2019-01-22 Toyota Jidosha Kabushiki Kaisha Nitride semiconductor device

Also Published As

Publication number Publication date
JP5955519B2 (ja) 2016-07-20
US8501557B2 (en) 2013-08-06
US20130143373A1 (en) 2013-06-06
KR20120120826A (ko) 2012-11-02
US20120267686A1 (en) 2012-10-25
US8384130B2 (en) 2013-02-26

Similar Documents

Publication Publication Date Title
JP5955519B2 (ja) 窒化物半導体素子及びその製造方法
JP2012231107A (ja) 窒化物半導体素子及びその製造方法
TWI431770B (zh) 半導體裝置及製造其之方法
JP2012231106A (ja) 窒化物半導体素子及びその製造方法
JP2012231108A (ja) 窒化物半導体素子及びその製造方法
US8716754B2 (en) Nitride semiconductor device
US8860087B2 (en) Nitride semiconductor device and manufacturing method thereof
JP5983999B2 (ja) 半導体装置の製造方法
US20130009165A1 (en) Nitride semiconductor device, method for manufacturing the same and nitride semiconductor power device
EP2339634B1 (en) GaN based FET and method for producing the same
US20120267639A1 (en) Nitride semiconductor device and method for manufacturing the same
JPWO2003071607A1 (ja) ＧａＮ系電界効果トランジスタ
US20070117355A1 (en) Semiconductor device and method for fabricating the same
WO2021189182A1 (zh) 半导体装置及其制造方法
JP2012019186A (ja) 窒化物系半導体素子及びその製造方法
WO2013161478A1 (ja) 窒化物系半導体素子
US9559197B2 (en) Hetero-junction semiconductor device and method of manufacturing a hetero-junction semiconductor device
JP4875660B2 (ja) Ｉｉｉ−ｖ族窒化物半導体装置
CN114078965B (zh) 高电子迁移率晶体管及其制作方法
JP2010245240A (ja) ヘテロ接合型電界効果半導体装置及びその製造方法
JP2008022029A (ja) ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置
JP2015119028A (ja) 半導体装置、電界効果トランジスタ、およびダイオード
JP2009060065A (ja) 窒化物半導体装置
CN117981087A (zh) 降低漏电流的氮化镓半导体装置及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160615

R150 Certificate of patent or registration of utility model

Ref document number: 5955519

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees