JP2012231108A - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

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Abstract

【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。
【選択図】図１

Description

本発明は、窒化物半導体素子及びその製造方法に関し、詳しくは、ノーマリ−オフ動作する窒化物半導体素子及びその製造方法に関する。
グリーンエネルギー政策などによる電力消費の節減への関心が増加している。このため、電力変換効率の向上は必須な要素となる。電力変換において、パワースイッチング素子の効率が全体電力変換の効率を左右する。
現在、通常利用される電力素子は、シリコンを用いるパワーＭＯＳＦＥＴやＩＧＢＴが大部分であるが、シリコンの材料的な限界によって素子の効率向上に限界が生ずるようになる。これを解決するために、窒化ガリウム(Ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ：ＧａＮ)のような窒化物半導体を用いるトランジスタを製作して、変換効率を高めるような特許が出願されている。
しかし、ＧａＮを用いる、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）の時、ドレイン電極とソース電極との間の抵抗が低くて電流が流れるようになるオン状態になる。これによって、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に陰電圧（例えば、−５Ｖ）を加えなければならないという短所がある（ノーマリ−オン（ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
このようなノーマリ−オン構造の短所を解決するために、図８及び図９のような特許出願が従来に示されている。図８及び図９は、従来の高電子移動度ＨＥＭＴ構造を示す。
図８は、アメリカ公開特許ＵＳ２００７−０２９５９９３号の図面を示す。 図８では、ＡｌＧａＮ層でゲート（Ｇ）の下部領域と、ゲート（Ｇ）とドレイン（Ｄ）との間のゲート電極（Ｇ）に近い領域にイオンを打ち込み、ＡｌＧａＮ層１３３成長で形成されたチャネルの濃度を調節している。図８では、イオンインプラ（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて、ゲート（Ｇ）下部のチャネル領域１３１のキャリア濃度を調節してノーマリ−オフ(ｎｏｒｍａｌｌｙ−ｏｆｆ)動作を具現した。
図９は、アメリカ登録特許ＵＳ７０３８２５３号の図面であって、第１及び第２の電子共与層１３３ａ、１３３ｂ間に形成されたチャネル層１３１上を絶縁層１４０で塗布し、絶縁層１４０上にゲート電極（Ｇ）を形成し、ゲート電極（Ｇ）下部で２ＤＥＧチャネル１３５が形成されないようにしている。図９では、ゲート（Ｇ）下部をリセス(ｒｅｃｅｓｓ)工程を用いてエッチングし、ノーマルオフ動作を具現した。
韓国特許第１０−２００５−００１０００４号公報 米国特許第６６９００４２号公報
前述のようなノーマリ−オン構造の問題を解決すると共にノーマリ−オフ動作する半導体素子を具現する必要がある。
本発明は上記の問題点に鑑みて成されたものであって、その目的は、半導体素子、例えばＦＥＴのソース領域にショットキー(Ｓｃｈｏｔｔｋｙ)電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ；Ｎ−ｏｆｆ）またはエンハンスメントモード(Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作する半導体素子及び製造方法を提供することにある。
上記目的を解決するために、本発明の好適な実施形態によれば、基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、該窒化物半導体層にショットキー接合されたソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成された誘電層と、ドレイン電極と離間して誘電層上に配設され、一部が誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成されたゲート電極と、を含む窒化物半導体素子が提供される。
また、上記目的を解決するために、本発明の他の好適な実施形態によれば、窒化物半導体層は、基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。
望ましくは、第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。
また、本発明によれば、ドレイン電極とソース電極との間に配設された誘電層領域は垂直または傾斜段差を有し、ドレイン電極方向の部分がソース電極方向の部分より高く形成される。
また、本発明によれば、ゲート電極は、延設されたフィールドプレートを備える。このフィールドプレートは、ドレイン電極と離間して高く形成されたドレイン電極方向の誘電層部分の一部を覆うように形成される。
また、本発明による窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
また、上記目的を解決するために、本発明の他の好適な実施形態によれば、基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、該窒化物半導体層にショットキー接合されたソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成された誘電層と、該誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上にドレイン電極と離間して配設された第２の領域を含むゲート電極と、を含む窒化物半導体素子が提供される。
本発明によれば、前記窒化物半導体層は、基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。
また、本発明によれば、前記ゲート電極は、前記第１の領域と前記第２の領域とが分離され、該第２の領域はフローティングゲートを形成する。
本発明による窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
また、本発明によれば、前記基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイア（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いた基板である。
また、本発明によれば、前記誘電層は、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含む。
また、本発明によれば、前記窒化物半導体素子は、パワートランジスタ素子である。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上に内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオミック接合されるドレイン電極と、該窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、ドレイン電極と離間して誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のドレイン方向のエッジ部分上の誘電層上に形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
また、本発明の製造方法によれば、前記窒化物半導体層を形成するステップは、基板上に窒化ガリウム系列の材料を含む第１の窒化物層をエピタキシャル成長させて形成するステップと、該第１の窒化物層をシード層として該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層をエピタキシャル成長させて形成するステップと、を含む。
また、本発明の製造方法によれば、前記誘電層を形成するステップにおいて、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を塗布した後、少なくともドレイン電極を露出させるステップと、ドレイン電極とソース電極との間に形成された誘電層の領域でドレイン電極方向の部分がソース電極方向の部分より高く垂直または傾斜に段差を形成するステップとを備える。
また、望ましくは、前記窒化物半導体層を形成するステップにおいて、ゲート電極を誘電層上に形成し、ゲート電極で延在すると共にドレイン電極と離間してフィールドプレートを形成し、フィールドプレートは、ソース電極方向の部分より高く段差が形成されたドレイン電極方向の部分の一部を覆うように形成する。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上に内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオミック接合されるドレイン電極と、該窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上にドレイン電極と離間して配設された第２の領域を含むゲート電極を形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
また、本発明の製造方法によれば、前記ゲート電極を形成するステップにおいて、第１の領域と第２の領域とを分離してゲート電極を形成し、第２の領域は、ドレイン電極とソース電極との間の誘電層上にフローティングゲートとして形成する。
また、本発明による窒化物半導体素子の製造方法は、前記窒化物半導体層を形成するステップにおいて、基板上に窒化物半導体層を形成する前に、該基板上にバッファ層を形成するステップをさらに含む。
本発明によれば、半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子を得ることができる。
また、本発明によれば、既存ＧａＮノーマリ−オフ素子に比べて高耐圧動作が可能で、製造工程が簡単で素子の製作が容易となる。すなわち、従来のノーマリ−オフＨＥＭＴのイオン注入、２００〜３００オングストロング厚さのＡｌＧａＮ層のエッチングなどの高難易工程が必要ではなく、その製作が容易となる。
また、本発明によれば、ソース電極のショットキー障壁によってリーク電流を防止する構造によって、既存ノーマリ−オフＨＥＭＴに比べてリーク電流が低く耐圧が高くなるという効果が奏する。
また、本発明によれば、ゲート構造がソース電極のエッジ部分上部及びドレイン電極とソース電極との間の誘電層上に形成されており、電界が分散して耐圧を高めるフィールドプレートの役割も共に果たすことができる。
また、本発明によれば、ソース電極とゲート電極との間の距離が短く、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）が高くなるという長所がある。
本発明の一実施形態による窒化物半導体素子の概略的な断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明の他の実施形態による窒化物半導体素子の製造方法を示す断面図である。 本発明の他の実施形態による窒化物半導体素子の製造方法を示す断面図である。 本発明の他の実施形態による窒化物半導体素子の製造方法を示す断面図である。 本発明の他の実施形態による窒化物半導体素子の製造方法を示す断面図である。 本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
図１は、本発明の一実施形態による窒化物半導体素子の概略的な断面図である。図２ａ〜図２ｄは各々、図１の窒化物半導体素子の製造方法を概略的に示す断面図である。図３は、本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。図４は、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。図５は、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。図６ａ〜図６ｄは各々、本発明の他の実施形態による窒化物半導体素子の製造方法を示す断面図である。図７は、本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。
まず、図１、図３、図４、図５及び図７を参照して、本発明の一実施形態による窒化物半導体素子を詳記する。
図１、図３、図４、図５及び図７に示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。
図１、図４、図５及び図７に示すように、本実施形態において、窒化物半導体層３０は、基板１０上に配設される。基板１０は、一般に絶縁基板を用いて、絶縁性及び高抵抗性を有する基板を用いてもよい。
本発明の他の実施形態によれば、図１、図３、図４、図５及び図７に示すように、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されることができ、または公知の他の基板材料を用いて製造されることができる。
窒化物半導体層３０は、基板１０上に直接形成されてもよい。望ましくは、窒化物半導体層３０は、単結晶薄膜をエピタキシャル成長させて形成する。窒化物半導体層３０を形成するためのエピタキシャル成長工程では、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが挙げられる。
また、図３を参照して、本発明の他の実施形態によれば、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成する。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合(ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ)による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されることができる。また、バッファ層２０は、窒化ガリウム以外の他の３−５族化合物半導体によって形成することもできる。例えば、基板１０がサファイヤ基板１０の場合窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によって誤整合（ｍｉｓｍａｔｃｈ）になることを阻むために、バッファ層２０の成長は重要である。
図１、図３、図４、図５及び図７を参照して、窒化物半導体層３０の内部には、２次元電子ガス（２ＤＥＧ）チャネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０内部の２ＤＥＧチャネル３５を通じて電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
本発明の実施形態によれば、窒化物半導体層３０は、異種接合された窒化ガリウム系列の半導体層３０であって、異種接合された界面でエネルギバンドギャップの差によって２次元電子ガスチャネル３５が形成される。異種接合される窒化ガリウム系列の半導体層３０で異種接合間の格子定数差が小さいほど、バンドギャップとの極性の差が減るようになり、これにより２ＤＥＧチャネル３５の形成が抑制される。異種接合の時、エネルギバンドギャップの不連続性によって広いバンドギャップを有する材料から小さなバンドギャップを有する材料への自由電子が移動するようになる。このような電子は、異種接合界面に蓄積されて２ＤＥＧチャネル３５を形成し、ドレイン電極５０とソース電極６０との間で電流が流れるようにする。
図１、図３、図４、図５及び図７に示すように、窒化物半導体層３０は、第１の窒化物層３１及び第２の窒化物層３３を含む。第１の窒化物層３１は、基板１０上に配設され、窒化ガリウム系列の材料を含む。第２の窒化物層３３は、第１の窒化物層３１上に異種接合され、該第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む。この時、第２の窒化物層３３は、第１の窒化物層３１内に形成される２ＤＥＧチャネル３５へ電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。望ましくは、一実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）を含む。
続いて、図１、図３、図４、図５及び図７を参照して、本発明の実施形態の構成がより詳しく説明する。
図１、図３、図４、図５及び図７に示すように、本実施形態による窒化物半導体素子のドレイン電極５０及びソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオミック接合５０ａになっている。
ソース電極６０は、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合６０ａされる。ショットキーソース電極６０によって、逆方向に駆動される時、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域によって２次元電子ガス（２ＤＥＧ）による電流の流れを安定して遮断する。これによって、逆方向電流の流れを遮断することができ、ノーマリ−オフ状態を具現することができるようになる。より詳しくは、逆方向バイアス電圧が印加された場合、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が２ＤＥＧチャネル３５領域まで拡張され、２ＤＥＧチャネル３５を遮断し、逆方向降伏電圧を増加させるようになる。特に、逆方向バイアス電圧の印加時、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が小くなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
続いて、図１、図３、図４、図５及び図７に示すように、本発明の一実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成される。
図４を参照して、本発明の他の実施形態について説明する。図４を参照して、ドレイン電極５０とソース電極６０との間に配設された誘電層４０の領域は、垂直または傾斜（図示せず）の段差を有する。このような垂直または傾斜の段差によって、ドレイン電極５０方向の誘電層４０の部分がソース電極６０方向の部分より高く形成される。
望ましくは、本発明の他の実施形態によれば、図１、図３、図４、図５及び図７に示すように、誘電層４０は、酸化膜からなることができ、また、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
続いて、図１、図３、図４、図５及び図７に示すように、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離間して誘電層４０上に配設される。また、図１、図３、図４、図５及び図７に示すように、ゲート電極７０の一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成される。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアス電圧が印加されると、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
図１、図３、図４及び図５に示すように、ゲート構造がソース電極６０のエッジ部分上部及びドレイン電極５０とソース電極６０との間の誘電層４０上に亘っており、電界の分散する効果があり、ゲート構造自体が耐圧を高めるフィールドプレートの役割を果たすようになる。
図５を参照して、本発明の他の実施形態について説明する。図５に示すように、窒化物半導体素子のゲート電極７０は、延設されたフィールドプレート７５を備える。ゲート電極７０における延在されたフィールドプレート７５は、ドレイン電極５０と離間している。また、該延在されたフィールドプレート７５は、図４に示すように、ドレイン電極５０とソース電極６０との間に配設された誘電層４０領域の中で垂直または傾斜（図示せず）段差によって高く形成されたドレイン電極５０方向の誘電層４０部分の一部を覆うように形成される。該延在されたフィールドプレート７５は、ショットキー接合されるゲート電極７０のドレイン側の縁部に集中される電界を分散させるという効果が奏する。
また、図１及び図７を参照して、本発明の他の実施形態について説明する。
図１及び図７に示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。窒化物半導体層３０、ドレイン電極５０、ソース電極６０及び誘電層４０については、前述のようである。
本実施形態において、ゲート電極７０は、第１の領域７１、７１’及び第２の領域７３、７３’を備える。第１の領域７１、７１’は、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設される。第１の領域と第２の領域とは、図１に示すように、一体に形成されてもよく、図７に示すように分離されてもよい。
図７に示すように、本発明の他の実施形態によれば、ゲート電極７０の第１の領域７１’及び第２の領域７３’は分離されている。この時、第２の領域７３’は、フローティングゲートを形成する。第２の領域７３’がフローティングゲート役割を行うため、第２の領域７３’によって電界が分散するという効果が奏する。望ましくは、第２の領域７３’は、ソース電極６０に近く配設される。
図７に示されていないが、本発明の他の実施形態によれば、図３に示すように、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成することができる。
図１、図３、図４、図５及び図７に示す本発明の実施形態によって、ゲート電極７０に０Ｖの電圧印加時、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる電流の流れがソース電極６０領域のショットキー障壁によって遮られる。そして、ゲート電極７０に閾値(ｔｈｒｅｓｈｏｌｄ)電圧以上を駆動した時、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）濃度が高くなってトンネリング(ｔｕｎｎｅｌｉｎｇ)現象によって電流が流れるようになる。この時、ゲートの閾値電圧は、誘電層４０の厚さなどによって決まる。これによって、既存のノーマリ−オフＨＥＭＴ構造に比べて製作が容易で、リーク電流が少なく、高い耐圧特性を現わすようになる
本発明の他の実施形態によれば、前述の実施形態による窒化物半導体素子は、パワートランジスタ素子である。本発明の一実施形態によるパワートランジスタは、水平型ＨＥＭＴ構造を備える。
次に、本発明の他の実施形態による窒化物半導体製造方法を図面を参照して説明する。本発明による窒化物半導体製造方法を説明するに当たって、図２ａ〜図２ｄ、図６ａ〜図６ｄの他に、前述の実施形態による窒化物半導体素子及び図１、図３、図４、図５及び図７を参照する。
図２ａ〜図２ｄは、本発明の一実施形態による窒化物半導体の製造方法を示す。
望ましくは、一実施形態によれば、本発明の窒化物半導体素子の製造方法によって製造される素子は、パワートランジスタである。
まず、図２ａを参照して、基板１０上に、内部に２次元電子ガス（２ＤＥＧ）チャネル３５を生成する窒化物半導体層３０を形成する。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されることができる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
望ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、エピタキシャル成長の時、選択的に成長させて過成長されないように調節する。仮に、過成長された場合には、エッチバック(ｅｔｃｈ ｂａｃｋ)工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて平坦化する過程を追加してもよい。
本発明の他の実施形態による窒化物半導体の製造方法によれば、図２ａに示された第１の窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１の窒化物層３１は、基板１０上に窒化ガリウム系列単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。続いて、第２の窒化物層３３は、第１の窒化物層３１をシード層として第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む窒化物層をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む窒化ガリウム系列単結晶をエピタキシャル成長させて形成する。望ましくは、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２の窒化物層３３は、第１窒化物層３１より薄い厚さで形成されることが望ましい。
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法(ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)、分子ビーム成長法(ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ)、有機金属気相蒸着法(ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ)などが挙げられる。
次に、図２ｂを参照して、窒化物半導体層３０にドレイン電極５０とソース電極６０とを形成する。図２ｂにおいて、ドレイン電極５０は、窒化物半導体層３０にオミック接合５０aされるように形成する。該オミック接合を完成するために熱処理を行ってもよい。窒化膜半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成する。ドレイン電極５０は、多層構造で形成されることができる。
ソース電極６０は、ドレイン電極５０と離間して窒化物半導体層３０にショットキー接合６０ａされるように形成する。ショットキー接合６０ａされるソース電極６０は、窒化膜半導体層３０とショットキー接合することができる材料、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタニウム（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ソース電極６０は、多層構造で形成されることができる。ソース電極６０で金属と半導体接合を有するショットキー接合６０ａを用いて、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる逆方向の電流を遮断することができる。
本発明の一実施形態によるドレイン電極５０及びソース電極６０の形成過程について説明する。基板１０上にエピタキシャル成長形成された窒化物半導体層３０上に電極を形成するための金属層を、電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングし、フォトレジストパターンを取り除いて金属電極５０、６０を形成する。
図２ｃに示すように、本発明の一実施形態において、ドレイン電極５０及びソース電極６０を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この時、誘電層４０は、少なくともソース電極６０の一部上に、望ましくは、ドレイン電極５０方向のソース電極６０の一部上にかけて形成される。望ましくは、誘電層４０は、酸化膜からなることができ、またＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
本発明の他の実施形態による誘電層４０の形成工程を図６ａ〜図６ｃを参照して説明する。図６ａに示すように、窒化物半導体層３０、ドレイン電極５０及びソース電極６０上に誘電層４０を塗布する。望ましくは、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて誘電層４０を塗布する。
続いて、図６ｂを参照して、誘電層４０塗布後に１ステップで少なくともドレイン電極５０を露出させる。ドレイン電極５０露出は、例えばエッチングや研摩を通じて露出させる。
そして、図６ｃに示すように、２ステップにおいてドレイン電極５０とソース電極６０との間の誘電層４０領域でドレイン電極５０方の部分がソース電極６０方向の部分より高く垂直または傾斜（図示せず）段差が形成されるようにする。ドレイン電極５０方向の部分に誘電層４０を付加的に蒸着するか、またはソース電極６０方向の部分の誘電層４０を一部エッチングして段差を形成する。
図２ｄに示すように、本発明の一実施形態において、図２ｃの誘電層４０を形成した後に、ドレイン電極５０と離間して誘電層４０上にゲート電極７０を形成する。この時、図２ｄに示すように、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタニウム（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ゲート電極７０は、ドレイン電極５０または／及びソース電極６０と異なる金属を用いてもよく、多層構造で形成されてもよい。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
本発明の一実施形態によるゲート電極７０の形成過程について説明する、誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着形成し、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上の誘電層４０上に形成されるように、金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後にフォトレジストパターンを取り除いて金属電極を形成する。
また、本発明の他の実施形態による窒化物半導体素子の製造方法において、図６ｄを参照して、ゲート電極７０を誘電層４０上に形成する工程について説明する。図６ｄに示すように、フィールドプレート７５がゲート電極７０から延在すると共にドレイ電極と離間して形成される。この時、フィールドプレート７５は、ソース電極６０方向の部分より高く段差をおいて形成されたドレイン電極５０方向の部分の一部を覆うように形成する。一例として、フィールドプレート７５の形成過程は、ゲート電極７０の形成時、ゲート電極７０と一体で形成することができ、またはゲート電極７０の形成後にゲート電極７０と同一または異なる金属層を形成し、フォトレジストパターン及びエッチング工程によって形成されることもできる。フィールドプレート７５は、ショットキー接合されるゲート電極７０のドレイン側の縁部に集中される電界を分散させるという効果が奏する。
また、図２ｄ及び図７に示すように、本発明のさらに他の実施形態によれば、ゲート電極７０は、第１の領域７１、７１’及び第２の領域７３、７３’を備える。ゲート電極７０の第１の領域７１、７１’は、ソース電極６０のドレイン方向のエッジ部分上で誘電層４０を挟んで、第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設されるようにゲート電極７０を形成する。第１の領域と第２の領域とは、図２ｄに示すように一体に形成されてもよく、または図７に示すように分離されてもよい。
図７に示すように、本発明のさらに他の実施形態によれば、ゲート電極７０を形成するステップにおいて、第１の領域７１’及び第２の領域７３’を分離してゲート電極７０を形成し、第２の領域７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にフローティングゲートとして形成する。
本発明のさらに他の実施形態による窒化物半導体の製造方法では、図３に示すように、図２ａの基板１０上に窒化物半導体層３０を形成する前に、基板１０上にバッファ層２０を形成するステップをさらに含む。該バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャネル
４０ 誘電層
５０ ドレイン電極
６０ ソース電極
７０ ゲート電極
７５ フィールドプレート

Claims (19)

  1. 基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成された誘電層と、
    前記ドレイン電極と離間して前記誘電層上に配設され、一部が前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成されたゲート電極
    とを含む窒化物半導体素子。
  2. 前記窒化物半導体層は、
    前記基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層
    とを含むことを特徴とする請求項１に記載の窒化物半導体素子。
  3. 前記第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、
    前記第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含むことを特徴とする請求項２に記載の窒化物半導体素子。
  4. 前記ドレイン電極と前記ソース電極との間に配設された前記誘電層領域は、垂直または傾斜段差を有し、前記ドレイン電極方向の部分が前記ソース電極方向の部分より高く形成されたことを特徴とする請求項１に記載の窒化物半導体素子。
  5. 前記ゲート電極は、延設されたフィールドプレートを備え、該フィールドプレートは、前記ドレイン電極と離間して前記高く形成されたドレイン電極方向の誘電層部分の一部を覆うように形成されたことを特徴とする請求項４に記載の窒化物半導体素子。
  6. 前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層を、さらに含むことを特徴とする請求項１に記載の窒化物半導体素子。
  7. 基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成された誘電層と、
    前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離間して配設された第２の領域を含むゲート電極
    とを含む窒化物半導体素子。
  8. 前記窒化物半導体層は、
    前記基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層
    とを含むことを特徴とする請求項７に記載の窒化物半導体素子。
  9. 前記ゲート電極は、前記第１の領域と前記第２の領域とが分離され、
    前記第２の領域は、フローティングゲートを形成することを特徴とする請求項７に記載の窒化物半導体素子。
  10. 前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層を、さらに含むことを特徴とする請求項７に記載の窒化物半導体素子。
  11. 前記基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いることを特徴とする請求項１乃至１０のうちのいずれか一つに記載の窒化物半導体素子。
  12. 前記誘電層は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３のうちの少なくともいずれか一つを含むことを特徴とする請求項１乃至１０のうちのいずれか一つに記載の窒化物半導体素子。
  13. 前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１乃至１０のうちのいずれか一つに記載の窒化物半導体素子。
  14. 基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオミック接合されるドレイン電極と、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極とを形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、
    前記ドレイン電極と離間して前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極のドレイン方向のエッジ部分上の前記誘電層上に形成するステップ
    とを含む窒化物半導体素子の製造方法。
  15. 前記誘電層を形成するステップは、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を塗布した後、少なくとも前記ドレイン電極を露出させるステップと、
    前記ドレイン電極と前記ソース電極との間に形成された前記誘電層の領域で前記ドレイン電極方向の部分が前記ソース電極方向の部分より高く垂直または傾斜に段差を形成するステップ
    とを備えることを特徴とする請求項１４に記載の窒化物半導体素子の製造方法。
  16. 前記ゲート電極を形成するステップにおいて、
    前記ゲート電極を前記誘電層上に形成し、前記ゲート電極で延在すると共に前記ドレイ電極と離間してフィールドプレートを形成し、前記フィールドプレートは、前記ソース電極方向の部分より高く段差を形成された前記ドレイン電極方向の部分の一部を覆うように形成することを特徴とする請求項１５に記載の窒化物半導体素子の製造方法。
  17. 基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオミック接合されるドレイン電極と、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極とを形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成するステップと、
    前記ソース電極のドレイン方向のエッジ部分上で前記誘電層を挟んで形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離間して配設された第２の領域とを含むゲート電極を形成するステップ
    とを含む窒化物半導体素子の製造方法。
  18. 前記ゲート電極を形成するステップにおいて、前記第１の領域と前記第２の領域とを分離して前記ゲート電極を形成し、前記第２の領域は、前記ドレイン電極と前記ソース電極との間の前記誘電層上にフローティングゲートとして形成することを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  19. 前記窒化物半導体層を形成するステップにて、前記基板上に前記窒化物半導体層を形成する前に、前記基板上にバッファ層を形成するステップをさらに含むことを特徴とする請求項１４乃至１８のうちのいずれか一つに記載の窒化物半導体素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835834A (zh) * 2014-02-06 2015-08-12 株式会社丰田中央研究所 半导体器件
US9461122B2 (en) 2014-03-19 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US10026804B2 (en) 2014-03-19 2018-07-17 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130066396A (ko) 2011-12-12 2013-06-20 삼성전기주식회사 질화물 반도체 소자 및 그 제조 방법
JP2014175339A (ja) * 2013-03-06 2014-09-22 Sony Corp 半導体素子および電子機器
CN107154426A (zh) * 2016-03-03 2017-09-12 北京大学 一种提高硅基GaN HEMT关态击穿电压的器件结构及实现方法
US10332840B2 (en) 2017-03-21 2019-06-25 Macronix International Co., Ltd. Semiconductor device with physically unclonable function (PUF) and apparatus including the same
KR102424875B1 (ko) * 2017-07-03 2022-07-26 삼성전자주식회사 반도체 소자
CN109727853A (zh) * 2017-10-31 2019-05-07 中国工程物理研究院电子工程研究所 一种高迁移率晶体管的制备方法
US10811527B2 (en) 2018-09-06 2020-10-20 Semiconductor Components Industries, Llc Electronic device including high electron mobility transistors
CN114207840B (zh) * 2021-11-09 2024-01-09 英诺赛科(苏州)科技有限公司 氮化物基半导体装置及其制造方法
CN115863401B (zh) * 2023-03-01 2023-08-11 中芯越州集成电路制造(绍兴)有限公司 常闭型晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027571A (ja) * 1988-06-27 1990-01-11 Nissan Motor Co Ltd 半導体装置
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690042B2 (en) 2000-09-27 2004-02-10 Sensor Electronic Technology, Inc. Metal oxide semiconductor heterostructure field effect transistor
KR20050010004A (ko) 2002-05-16 2005-01-26 스피나커 세미컨덕터, 인크. 쇼트키 배리어 ｃｍｏｓ 디바이스 및 방법
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027571A (ja) * 1988-06-27 1990-01-11 Nissan Motor Co Ltd 半導体装置
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835834A (zh) * 2014-02-06 2015-08-12 株式会社丰田中央研究所 半导体器件
JP2015149382A (ja) * 2014-02-06 2015-08-20 株式会社豊田中央研究所 半導体装置
US9337267B2 (en) 2014-02-06 2016-05-10 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor device
US9461122B2 (en) 2014-03-19 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US10026804B2 (en) 2014-03-19 2018-07-17 Kabushiki Kaisha Toshiba Semiconductor device
US10714566B2 (en) 2014-03-19 2020-07-14 Kabushiki Kaisha Toshiba Semiconductor device

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