JP2012231106A - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

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Abstract

【課題】オン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成され、ドレイン電極５０とソース電極６０との間にリセスを形成する誘電層４０と、ドレイン電極５０と離間して誘電層４０上及びリセスに配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されたゲート電極７０とを含む。
【選択図】図１

Description

本発明は、窒化物半導体素子及びその製造方法に関し、詳しくは、ノーマリ−オフ動作する窒化物半導体素子及びその製造方法に関する。
グリーンエネルギ政策などによる電力消費の節減への関心が増加している。このため、電力変換効率の向上は、必須な要素となる。電力変換において、パワースイッチング素子の効率が全体電力変換の効率を左右する。
現在、通常利用される電力素子は、シリコンを用いるパワーＭＯＳＦＥＴやＩＧＢＴが大部分であるが、シリコンの材料的な限界によって素子の効率向上に限界が生ずるようになる。これを解決するために、窒化ガリウム（Ｇａｌｌｉｕｍｎｉｔｒｉｄｅ：ＧａＮ）のような窒化物半導体を用いるトランジスタを製作して、変換効率を高めるような特許が出願されている。
しかし、ＧａＮを用いる、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）の時、該ドレイン電極と該ソース電極との間の抵抗が低くて電流が流れるようになるオン状態になる。これによって、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に陰電圧（例えば、−５Ｖ）を加えなければならないという短所がある（ノーマリ−オン（ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
このようなノーマリ−オン構造の短所を解決するために、図６及び図７のような特許出願が従来に示されている。図６及び図７は、従来の高電子移動度ＨＥＭＴ構造を示す。
図６は、米国特許出願公開第２００７−０２９５９９３号明細書の図面を示す。図６では、ＡｌＧａＮ層でゲート（Ｇ）の下部領域と、ゲート（Ｇ）とドレイン（Ｄ）との間のゲート電極（Ｇ）に近い領域にイオンを打ち込み、ＡｌＧａＮ層１３３成長で形成されたチャネルの濃度を調節している。図６では、イオンインプラ（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて、ゲート（Ｇ）下部のチャネル領域１３１のキャリア濃度を調節してノーマリ−オフ（ｎｏｒｍａｌｌｙ−ｏｆｆ）動作を具現した。
図７は、米国登録特許第７０３８２５３号明細書の図面であって、第１及び第２の電子共与層１３３ａ、１３３ｂ間に形成されたチャネル層１３１上を絶縁層１４０で塗布し、絶縁層１４０上にゲート電極（Ｇ）を形成し、ゲート電極（Ｇ）下部で２ＤＥＧチャネル１３５が形成されないようにしている。図７では、ゲート（Ｇ）下部をリセス（ｒｅｃｅｓｓ）工程を用いてエッチングし、ノーマリ−オフ動作を具現した。
韓国公開特許１０−２００５−００１０００４号公報 米国特許出願公開第２００６−０１０２９２９号明細書
前述のようなノーマリ−オン構造の問題を解決すると共にノーマリ−オフ動作する半導体素子を具現する必要がある。
本発明は、上記の問題点に鑑みて成されたものであって、その目的は、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体の領域の一部に形成し、該ドレイン電極と該ソース電極との間の誘電層によって形成されたリセス（ｒｅｃｅｓｓ）上にゲート電極の一部を形成することによって、ノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ；Ｎ−ｏｆｆ）またはエンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作し、該リセス上に形成されたショットキーゲート電極を通じる電流供給を増加させてオン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供することにある。
上記目的を解決するために、本発明の好適な実施形態によれば、基板上部に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオーミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、該窒化物半導体層にショットキー接合されたソース電極と、該ドレイン電極と該ソース電極との間の該窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成され、該ドレイン電極と該ソース電極との間にリセスを形成する誘電層と、ドレイン電極と離間して誘電層上及びリセスに配設され、一部が誘電層を挟んでソース電極のドレイン方向へのエッジ部分上部に形成されたゲート電極と、を含む窒化物半導体素子が提供される。
本発明によれば、ゲート電極は、リセスを通じて窒化物半導体層上にショットキー接合される。
本発明によれば、ゲート電極は、リセスの底を成す誘電層とショットキー接合され、順方向バイアス電圧の印加時、リセスの底を挟む窒化物半導体層への電流の供給を増加させる。
本発明によれば、ゲート電極は、リセスからドレイン方向へ延設されたフィールドプレート部を備え、該フィールドプレート部は、ドレイン方向の誘電層の一部を覆うように形成される。
本発明によれば、窒化物半導体層は、基板上部に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。望ましくは、第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。
また、上記目的を解決するために、本発明の他の実施形態によれば、基板上部に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオーミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、窒化物半導体層にショットキー接合されたソース電極と、該ドレイン電極と該ソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成され、該ドレイン電極と該ソース電極との間にリセスを形成する誘電層と、該誘電層を挟んでソース電極のドレイン方向へのエッジ部分上部に形成された第１の領域、及び該ドレイン電極と該ソース電極との間の誘電層上にドレイン電極と離間し、リセスに形成された第２の領域を含むゲート電極と、を含む窒化物半導体素子が提供される。
本発明によれば、ゲート電極は、第１の領域及び第２の領域に分離され、第２の領域は、フローティングゲートを形成する。
望ましくは、ゲート電極の第２の領域は、リセスを通じて窒化物半導体層上にショットキー接合される。
望ましくは、ゲート電極の第２の領域は、リセスの底を成す誘電層とショットキー接合され、順方向バイアス電圧の印加時、リセスの底を挟む窒化物半導体層への電流の供給を増加させる。
望ましくは、ゲート電極の第２の領域は、リセスからドレイン方向へ延設されたフィールドプレート部を備え、該フィールドプレート部は、ドレイン方向の誘電層の一部を覆うように形成される。
本発明によれば、窒化物半導体層は、基板上部に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。
本発明によれば、窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
本発明によれば、窒化物半導体素子は、パワートランジスタ素子である。
また、上記目的を解決するために、本発明のさらに他の実施形態によれば、基板上部に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオーミック接合されるドレイン電極と、該窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、該ドレイン電極と該ソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成し、該ドレイン電極と該ソース電極との間にリセスを形成する誘電層を形成するステップと、該ドレイン電極と離間して誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のドレイン方向のエッジ部分上部の誘電層上に形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、ゲート電極は、リセスを通じて窒化物半導体層上にショットキー接合されるように形成される。
本発明によれば、前記ゲート電極を形成するステップにおいて、順方向バイアス電圧の印加時、リセスの底を挟む窒化物半導体層への電流の供給を増加するように薄く形成されたリセスの底を成す誘電層とゲート電極とをショットキー接合させる。
また、上記目的を解決するために、本発明のさらに他の実施形態によれば、基板上部に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオーミック接合されるドレイン電極と、該窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、該ドレイン電極と該ソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成し、該ドレイン電極と該ソース電極との間にリセスを形成する誘電層を形成するステップと、該誘電層を挟んでソース電極のドレイン方向へのエッジ部分上部に形成された第１の領域、及び該ドレイン電極と該ソース電極との間の誘電層上にドレイン電極と離間し、リセスに形成された第２の領域を含むゲート電極を形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、第１の領域及び第２の領域に分離してゲート電極を形成する。
望ましくは、前記ゲート電極を形成するステップにおいて、該ゲート電極の第２の領域は、リセスを通じて窒化物半導体層上にショットキー接合されるように形成される。
望ましくは、前記ゲート電極を形成するステップにおいて、順方向バイアス電圧の印加時、リセスの底を挟む窒化物半導体層への電流の供給が増加するように薄く形成されたリセスの底を成す誘電層とゲート電極の第２の領域とをショットキー接合させる。
本発明によれば、半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域及び窒化物半導体の領域の一部に形成し、該ドレイン電極と該ソース電極との間の誘電層によって形成されたリセス上にゲート電極の一部を形成することによって、ノーマリ−オフまたは、エンハンスメントモード動作し、リセス上に形成されたショットキーゲート電極を通じる電流供給を増加させ、オン抵抗を低め、高電流で動作する半導体素子を得ることができる。
また、本発明によれば、既存のＧａＮノーマリ−オフ素子に比べて高耐圧動作が可能で、製造工程が簡単で、素子の製作が容易になる。すなわち、従来のノーマリ−オフＨＥＭＴのイオン注入、２００〜３００オングストロング厚さを有するＡｌＧａＮ層に対するエッチングなどの高難易度の工程が必要ではなく、その製作が容易になる。
また、本発明によれば、ソース電極のショットキー障壁によってリーク電流が防止される構造によって、既存のノーマリ−オフＨＥＭＴに比べてリーク電流が低く、耐圧が高くなるという効果が奏する。
また、本発明によれば、ドレイン電極とソース電極との間の誘電層によって形成されるリセス領域に形成されたショットキーゲート電極によって、電流量が増加してオン抵抗を低くするという効果が奏する。それによって、高電流動作が可能になる。
また、本発明によれば、ゲート構造によって、電界が分散して耐圧を高めることができる。また、ソース電極とゲート電極との間の距離が短く、トランスコンダクタンス(ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ)の高くなる長所がある。
本発明の一実施形態による窒化物半導体素子の概略的な断面図である。 本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。 図１の窒化物半導体素子の製造方法を示す断面図である。 図１の窒化物半導体素子の製造方法を示す断面図である。 図１の窒化物半導体素子の製造方法を示す断面図である。 図１の窒化物半導体素子の製造方法を示す断面図である。 図１の窒化物半導体素子の製造方法を示す断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。
以下、本発明の好適な実施の形態は、図面を参考にして詳細に説明する。次に示される各実施の形態は、当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は、以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは、便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は、同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものでは、ない。本明細書において、単数形は、文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は、素子は、一つ以上の他の構成要素、ステップ、動作及び／又は、素子の存在または、追加を排除しないことに理解されたい。
図１は、本発明の一実施形態による窒化物半導体素子の概略的な断面図である。図２は、本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。図３ａ〜図３ｅは、図１の窒化物半導体素子の製造方法を示す断面図である。図４ａ及び図４ｂは、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。図５ａ及び図５ｂは、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
まず、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂを参照して、本発明の一実施形態による窒化物半導体素子を詳記する。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上部に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本実施形態において、窒化物半導体層３０は、基板１０上部に配設される。基板１０は、一般に絶縁基板を用いて、実に絶縁性及び高抵抗性を有する基板を用いてもよい。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されてもよく、公知の他の基板材料を用いて製造されてもよい。
窒化物半導体層３０は、基板１０上部に直接形成されてもよい。望ましくは、窒化物半導体層３０は、単結晶薄膜をエピタキシャル成長させて形成する。窒化物半導体層３０を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが挙げられる。
また、図４ａ及び図４ｂに示すように、本発明の他の実施形態によれば、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成する。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されてもよい。また、バッファ層２０は、窒化ガリウム以外の他の３−５族化合物半導体によって形成されてもよい。例えば、基板１０がサファイヤ基板１０の場合、窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によって誤整合（ｍｉｓｍａｔｃｈ）されることを防ぐため、バッファ層２０の成長は重要である。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、窒化物半導体層３０の内部には２次元電子ガス（２ＤＥＧ）チャネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０内の２ＤＥＧチャネル３５を通じて電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
本発明の実施形態によれば、窒化物半導体層３０は、異種接合された窒化ガリウム系列の半導体層３０であって、異種接合された界面でエネルギバンドギャップの差によって２次元電子ガスチャネル３５が形成される。異種接合される窒化ガリウム系列の半導体層３０で異種接合間の格子定数の差が小さいほど、バンドギャップとの極性の差が減るようになり、２ＤＥＧチャネル３５の形成が抑制される。異種接合の時、エネルギバンドギャップの不連続性によって広いバンドギャップを有する材料から小さなバンドギャップを有する材料への自由電子が移動するようになる。このような電子は、異種接合界面に蓄積されて２ＤＥＧチャネル３５を形成し、ドレイン電極５０とソース電極６０との間で電流が流れるようにする。
より詳しくは、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、窒化物半導体層３０は、第１の窒化物層３１及び第２の窒化物層３３を含む。第１の窒化物層３１は、基板１０上部に配設され、窒化ガリウム系列の材料を含む。第２の窒化物層３３は、第１の窒化物層３１上に異種接合され、該第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む。この時、第２の窒化物層３３は、第１の窒化物層３１内に形成される２ＤＥＧチャネル３５へ電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。望ましくは、一例として、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）を含む。
続いて、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂを参照して、本発明の実施形態の構成がより詳しく説明する。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本実施形態による窒化物半導体素子のドレイン電極５０及びソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされている。
ソース電極６０は、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合６０ａされる。ショットキーソース電極６０によって、逆方向に駆動される時、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域によって２次元電子ガス（２ＤＥＧ）による電流の流れを安定して遮断することができる。そのため、逆方向電流の流れを遮断することができ、ノーマリ−オフ状態を具現することができるようになる。より詳しくは、逆方向バイアス電圧が印加された場合、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が２ＤＥＧチャネル３５領域まで拡張され、２ＤＥＧチャネル３５を遮断し、逆方向の降伏電圧を増加させるようになる。特に、逆方向バイアス電圧の印加時、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
続いて、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本発明の一実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成される。この時、誘電層４０は、ドレイン電極５０とソース電極６０との間でリセスを形成する。望ましくは、図１、図４ａ及び図５ａに示すように、リセス領域４１は、誘電層４０を貫いて窒化物半導体層３０の底を成すように形成されてもよい。または、図２、図４ｂ及び図５ｂに示すように、リセス領域４２は、誘電層４０の一部領域を、例えばエッチングして形成し、窒化物半導体層３０上に薄い膜を残して形成されてもよい。望ましくは、誘電層４０は、酸化膜からなり、一実施形態によれば、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
続いて、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離間して誘電層４０上に配設される。また、ゲート電極７０の一部７１、７１’が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成される。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアスの電圧が印加されると、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
なお、ゲート電極７０の一部７３、７３’は、誘電層４０によって形成されたリセス領域４１、４２に配設されるように形成される。これによって、リセス領域４１、４２に形成されたショットキーゲート電極７０を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなる。
また、図１、図２、図４ａ及び図４ｂに示すように、ゲート構造がソース電極６０のエッジ部分上部及びドレイン電極５０とソース電極６０との間の誘電層４０上に亘っており、電界が分散するという効果があり、ドレイン電極５０とソース電極６０との間の誘電層４０上に掛っているゲート構造自体が耐圧を高めるフィールドプレートの役割を果たすようになる。
望ましくは、図１及び図４ａを参照して、本発明の他の実施形態において、ゲート電極７０は、リセス４１を通じて窒化物半導体３０層上にショットキー接合７０ａされる。これによって、ゲート電極７０に閾値電圧以上のバイアス電圧を印加すると、開放された誘電層４０の領域に形成されたショットキーゲート電極７０を通じて電流キャリアの移動が容易になり、電流量が増加するようになる。よって、オン抵抗が低くなり、高電流動作が可能になる。
また、望ましくは、図２及び図４ｂに示すように、本発明のさらに他の実施形態において、ゲート電極７０は、リセス４２の底を成す誘電層４０とショットキー接合７０ａされて、順方向バイアス電圧の印加時、リセス４２の底を挟む窒化物半導体層３０への電流の供給を増加させる。これによって、ゲート電極７０に閾値電圧以上のバイアス電圧を印加すると、薄いリセス４２の底を成す誘電層４０とショットキー接合７０ａされたゲート電極７０を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加するようになる。よって、オン抵抗が低くなり、高電流動作が可能になる。
また、望ましくは、図１、図２、図４ａ及び図４ｂに示すように、本発明の他の実施形態において、ゲート電極７０は、リセス４１、４２からドレイン方向で延設されたフィールドプレート部１７３を備える。フィールドプレート部１７３は、ドレイン方向の誘電層４０の一部を覆うように形成される。フィールドプレート部１７３は、ゲート電極７０のリセス領域４１、４２に形成された縁部に集中される電界を分散させるという効果が奏する。
また、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂを参照して、本発明の他の実施形態について説明する。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上部に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。窒化物半導体層３０、ドレイン電極５０、ソース電極６０及び誘電層４０については、前述のようである。
本実施形態において、ゲート電極７０は、第１の領域７１、７１’及び第２の領域７３、７３’を備える。第１の領域７１、７１’は、誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設される。この時、第２の領域７３、７３’は、誘電層４０によってドレイン電極５０とソース電極６０との間で形成されるリセス領域４１、４２上にも配設されるように形成される。第１の領域と第２の領域とは、図１、図２、図４ａ及び図４ｂに示すように、一体に形成されてもよく、図５ａ、図５ｂに示すように分離されてもよい。
望ましくは、図５ａ及び図５ｂに示すように、本発明の他の実施形態によれば、ゲート電極７０の第１の領域７１’及び第２の領域７３’は、分離されている。第２の領域７３’によって電界が分散されるという効果が奏する。望ましくは、第２の領域７３’は、ドレイン電極５０よりソース電極６０に近く配設される。
図５ａ及び図５ｂに示されていないが、本発明の他の実施形態によれば、図４ａ及び図４ｂと同様に、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０を該バッファ層２０上に形成してもよい。
望ましくは、図５ａに示すように、他の実施形態によれば、ゲート電極７０の第２の領域７３’は、リセス４１を通じて窒化物半導体３０層上にショットキー接合７０ａされる。これによって、ゲート電極７０に閾値電圧以上のバイアス電圧を印加すると、開放された誘電層４０の領域に形成されたショットキーゲート電極の第２の領域７３’を通じて電流キャリアの移動が容易になり電流量が増加し、オン抵抗が低くなるようになる。
また、望ましくは、図５ｂに示すように、他の実施形態によれば、ゲート電極７０の第２の領域７３’は、リセス４２の底を成す誘電層４０とショットキー接合７０ａされ、順方向バイアス電圧の印加時、リセス４２の底を挟む窒化物半導体層３０への電流の供給を増加させる。これによって、閾値電圧以上のバイアス電圧を印加すると、薄いリセス４２の底を成す誘電層４０とショットキー接合７０ａされたゲート電極の第２の領域７３’を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなるようになる。
また、望ましくは、図５ａ及び図５ｂに示すように、他の実施形態によれば、ゲート電極７０の第２の領域７３’は、リセス４１、４２からドレイン方向へ延設されたフィールドプレート部１７３を備える。該フィールドプレート部１７３は、ドレイン方向の誘電層４０の一部を覆うように形成される。これによって、フィールドプレート部１７３は、ゲート電極の第２の領域７３’のリセス領域４１、４２に形成された縁部に集中される電界を分散させるという効果が奏する。
図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示す本発明の実施形態によれば、ゲート電極７０に０Ｖの電圧を印加すると、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる電流の流れがソース電極６０領域のショットキー障壁によって遮られる。そして、ゲート電極７０に閾値電圧以上を印加すると、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）の濃度が高くなり、トンネリング（ｔｕｎｎｅｌｉｎｇ）現象によって電流が流れるようになる。この時、ゲートの閾値電圧は、誘電層４０の厚さなどによって決まる。これによって、既存のノーマリ−オフＨＥＭＴ構造に比べて製作が容易で、リーク電流が少なく、高い耐圧特性を現わすようになる。
また、誘電層４０によって形成されたリセス領域４１、４２にゲート電極７０の一部を形成させ、ゲート電極７０に閾値電圧以上のバイアス電圧を印加すると、リセス領域４１、４２に形成されたショットキーゲート電極７０を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加するようになる。よって、オン抵抗が低くなり、高電流動作が可能になる。
本発明の他の実施形態によれば、前述の実施形態による窒化物半導体素子は、パワートランジスタ素子である。本発明の実施形態によるパワートランジスタは、水平型ＨＥＭＴ構造を備える。
次に、本発明の他の実施形態による窒化物半導体製造方法を図面を参照して説明する。本発明による窒化物半導体製造方法を説明するに当たって、図３ａ〜図３ｅの他に、前述の実施形態による窒化物半導体素子及び図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂを参照する。反対の場合も同様である。本発明の窒化物半導体素子の製造方法に関する具体的な実施形態に対して、以下説明されないことは、前述と同様であるため、重複する説明は省略する。
図３ａ〜図３ｅは、本発明の他の実施形態による窒化物半導体の製造方法を示す。
望ましくは、本発明の実施形態によれば、窒化物半導体素子の製造方法によって製造される素子は、パワートランジスタである。
まず、図３ａに示すように、基板１０上部に、内部に２次元電子ガス（２ＤＥＧ）チャネル３５を生成する窒化物半導体層３０を形成する。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されてもよい。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
望ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成される。望ましくは、エピタキシャル成長の時、選択的に成長させて過成長されないように調節する。仮に、過成長された場合には、エッチバック（ｅｔｃｈｂａｃｋ）工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて平坦化する過程を追加してもよい。
望ましくは、本発明の実施形態によれば、図３ａに示された第１の窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１の窒化物層３１は、基板１０上部に窒化ガリウム系列単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。続いて、第２の窒化物層３３は、第１の窒化物層３１をシード層として第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む窒化物層をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む窒化ガリウム系列単結晶をエピタキシャル成長させて形成する。望ましくは、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法、化学気相蒸着法、分子ビーム成長法、有機金属気相蒸着法などが挙げられる。
次に、図３ｂに示すように、窒化物半導体層３０にドレイン電極５０とソース電極６０とを形成する。図３ｂにおいて、ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０されるように形成する。該オーミック接合を完成するために熱処理を行ってもよい。窒化膜半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成してもよい。ドレイン電極５０は、多層構造で形成されてもよい。
ソース電極６０は、ドレイン電極５０と離間して窒化物半導体層３０にショットキー接合６０ａされるように形成する。ショットキー接合６０ａされるソース電極６０は、窒化膜半導体層３０とショットキー接合可能な材料、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて形成されてもよい。ソース電極６０は、多層構造で形成されてもよい。ソース電極６０で金属と半導体接合を有するショットキー接合６０ａを用いて、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる逆方向の電流を遮断することができる。
一例として、ドレイン電極５０及びソース電極６０の形成過程について説明する。基板１０上部にエピタキシャル成長によって形成された窒化物半導体層３０上に電極を形成するための金属層を、電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングし、フォトレジストパターンを取り除いて金属電極５０、６０を形成する。
図３ｃに示すように、本発明の一実施形態によれば、ドレイン電極５０及びソース電極６０を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この時、誘電層４０は、少なくともソース電極６０の一部上に、望ましくは、ドレイン電極５０方のソース電極６０の一部上にかけて形成される。望ましくは、誘電層４０は、酸化膜からなってもよく、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つからなってもよい。
また、図３ｄに示すように、ドレイン電極５０とソース電極６０との間に塗布形成された誘電層４０にリセス４１を形成する。例えば、リセス４１はエッチング工程によって設けられる。望ましくは、リセス領域４１は、誘電層４０を貫いて窒化物半導体層３０が底を成すように形成されてもよく、リセス領域４２は、誘電層４０の一部領域をエッチングして形成するものの、窒化物半導体層３０上に薄い膜を残しておくように形成されてもよい。
図３ｅに示すように、本発明の一実施形態によれば、図３ｃ及び図３ｄの誘電層４０を形成した後、ドレイン電極５０と離間して誘電層４０上にゲート電極７０を形成する。そして、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上部の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて形成されてもよい。ゲート電極７０は、ドレイン電極５０及び／またはソース電極６０と異なる金属を使ってもよく、多層構造に形成されてもよい。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
なお、ゲート電極７０の一部７３、７３’は、誘電層４０によって形成されたリセス領域４１、４２に配設されるように形成される。これによって、リセス領域４１、４２に形成されたショットキーゲート電極７０を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなるようになる。
ゲート電極７０の形成過程について説明する、誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。そして、該フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後、フォトレジストパターンを取り除いて金属電極を形成する。
望ましくは、図３ｅ、図１、図４ａ及び図５ａに示すように、ゲート電極７０の一部７３または第２の領域７３’は、リセス４１を通じて窒化物半導体３０層上にショットキー接合７０ａされるように形成される。これによって、ゲート閾値電圧以上のバイアス電圧を印加すると、開放された誘電層４０の領域に形成されたショットキーゲート電極部分７３、７３’を通じて電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなるようになる。
また、さらに他の実施形態によれば、図２、図４ｂ及び図５ｂに示すように、ゲート順方向のバイアス電圧を印加すると、リセス４２の底を挟む窒化物半導体層３０への電流の供給が増加するように、ゲート電極の一部７３または第２の領域７３’は、リセス４２の底を成す誘電層４０とショットキー接合７０ａされるように形成する。これによって、閾値電圧以上のバイアス電圧を印加すると、薄いリセス４２の底を成す誘電層４０とショットキー接合７０ａされたゲート電極部分７３、７３’を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなるようになる。
また、望ましくは、ゲート電極７０の一部領域７３または第２の領域７３’は、リセス４１、４２からドレイン方向へ延設されたフィールドプレート部１７３を備える。この時、フィールドプレート部１７３は、ドレイン方向の誘電層４０の一部を覆うように形成される。これによって、フィールドプレート部１７３は、ゲート電極近隣７３、７３’のリセス領域４１、４２に形成された縁部に集中される電界を分散させるという効果が奏する。
また、図３ｅ、図１、図２、図４ａ及び図４ｂ、図５ａ及び図５ｂに示すように、他の実施形態によれば、ゲート電極７０は、第領域７１、７１’及び第２の領域７３、７３’を備える。ゲート電極７０の第１の領域７１、７１’は、ソース電極６０のドレイン方向のエッジ部分上部で誘電層４０を挟み、第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設されるようにゲート電極７０を形成する。この時、第２の領域７３、７３’は、誘電層４０によってドレイン電極５０とソース電極６０との間で形成されるリセス領域４１、４２上にも配設される。第１の領域及び第２の領域は、図１、図２、図４ａ及び図４ｂに示すように、一体に形成されてもよく、図５ａ及び図５ｂに示すように分離されて形成されてもよい。
図５ａ及び図５ｂに示すように、ゲート電極７０を形成するステップにおいて、第１の領域７１’及び第２の領域７３’を分離してゲート電極７０を形成する。
図５ａ及び図５ｂに示す追加的な実施形態に対する説明は、前述と同様である。
望ましくは、他の実施形態によれば、図３ａの基板１０上部に窒化物半導体層３０を形成する前に、基板１０上部にバッファ層２０を形成するステップをさらに含む。該バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されてもよい。
今回開示された実施の形態は、すべての点で例示であって制限的なものでは、ないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明では、なくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャネル
４０ 誘電層
４１、４２ リセス領域
５０ ドレイン電極
６０ ソース電極
７０ ゲート電極

Claims (20)

  1. 基板上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオーミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成され、前記ドレイン電極と前記ソース電極との間にリセスを形成する誘電層と、
    前記ドレイン電極と離間して前記誘電層上及び前記リセスに配設され、一部が前記誘電層を挟んで前記ソース電極のドレイン方向へのエッジ部分上部に形成されたゲート電極と
    を含む窒化物半導体素子。
  2. 前記ゲート電極は、前記リセスを通じて前記窒化物半導体層上にショットキー接合されることを特徴とする請求項１に記載の窒化物半導体素子。
  3. 前記ゲート電極は、前記リセスの底を成す前記誘電層とショットキー接合され、順方向バイアス電圧の印加時、前記リセスの底を挟む前記窒化物半導体層への電流の供給を増加させることを特徴とする請求項１に記載の窒化物半導体素子。
  4. 前記ゲート電極は、前記リセスからドレイン方向へ延設されたフィールドプレート部を備え、該フィールドプレート部は、前記ドレイン方向の前記誘電層の一部を覆うように形成されたことを特徴とする請求項１に記載の窒化物半導体素子。
  5. 前記窒化物半導体層は、
    前記基板上部に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含むことを特徴とする請求項１に記載の窒化物半導体素子。
  6. 基板上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオーミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成され、前記ドレイン電極と前記ソース電極との間にリセスを形成する誘電層と、
    前記誘電層を挟んで前記ソース電極のドレイン方向へのエッジ部分上部に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上で前記ドレイン電極と離間して、前記リセスに形成された第２の領域を含むゲート電極と
    を含む窒化物半導体素子。
  7. 前記ゲート電極は、前記第１の領域と前記第２の領域とに分離形成されることを特徴とする請求項６に記載の窒化物半導体素子。
  8. 前記ゲート電極の第２の領域は、前記リセスを通じて前記窒化物半導体層上にショットキー接合されることを特徴とする請求項７に記載の窒化物半導体素子。
  9. 前記ゲート電極の第２の領域は、前記リセスの底を成す前記誘電層とショットキー接合され、順方向バイアス電圧の印加時、前記リセスの底を挟む前記窒化物半導体層への電流の供給を増加させることを特徴とする請求項７に記載の窒化物半導体素子。
  10. 前記ゲート電極の第２の領域は、前記リセスからドレイン方向へ延設されたフィールドプレート部を備え、該フィールドプレート部は、前記ドレイン方向の前記誘電層の一部を覆うように形成されたことを特徴とする請求項７に記載の窒化物半導体素子。
  11. 前記窒化物半導体層は、
    前記基板上部に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層とを含むことを特徴とする請求項６に記載の窒化物半導体素子。
  12. 前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層をさらに含むことを特徴とする請求項１〜１１のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  13. 前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１〜１１のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  14. 基板上部に、内部に２次元電子ガスチャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオーミック接合されるドレイン電極と、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成し、前記ドレイン電極と前記ソース電極との間でリセスを形成する前記誘電層を形成するステップと、
    前記ドレイン電極と離間して前記誘電層上及び前記リセスにゲート電極を形成し、前記ゲート電極の一部を前記ソース電極のドレイン方向のエッジ部分上部の前記誘電層上に形成するステップと
    を含む窒化物半導体素子の製造方法。
  15. 前記ゲート電極を形成するステップにおいて、前記ゲート電極は、前記リセスを通じて前記窒化物半導体層上にショットキー接合されるように形成されることを特徴とする請求項１４に記載の窒化物半導体素子の製造方法。
  16. 前記ゲート電極を形成するステップにおいて、順方向バイアス電圧の印加時、前記リセスの底を挟む前記窒化物半導体層への電流の供給を増加させるように薄く形成された前記リセスの底を成す前記誘電層と前記ゲート電極とをショットキー接合させることを特徴とする請求項１４に記載の窒化物半導体素子の製造方法。
  17. 基板上部に、内部に２次元電子ガスチャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオーミック接合されるドレイン電極と、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成し、前記ドレイン電極と前記ソース電極との間にリセスを形成する前記誘電層を形成するステップと、
    前記誘電層を挟んで前記ソース電極のドレイン方向へのエッジ部分上部に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離間し、前記リセスに形成された第２の領域を含むゲート電極を形成するステップと
    を含む窒化物半導体素子の製造方法。
  18. 前記ゲート電極を形成するステップにおいて、前記第１の領域と前記第２の領域とを分離して前記ゲート電極を形成することを特徴とする請求項１７に記載の窒化物半導体素子の製造方法。
  19. 前記ゲート電極を形成するステップにおいて、前記ゲート電極の第２の領域は、前記リセスを通じて前記窒化物半導体層上にショットキー接合されるように形成されることを特徴とする請求項１８に記載の窒化物半導体素子の製造方法。
  20. 前記ゲート電極を形成するステップにおいて、順方向バイアス電圧の印加時、前記リセスの底を挟む前記窒化物半導体層への電流の供給を増加させるように薄く形成された前記リセスの底を成す前記誘電層と前記ゲート電極の第２の領域とをショットキー接合させることを特徴とする請求項１８に記載の窒化物半導体素子の製造方法。
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