JP2012231107A - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2012231107A
JP2012231107A JP2011190747A JP2011190747A JP2012231107A JP 2012231107 A JP2012231107 A JP 2012231107A JP 2011190747 A JP2011190747 A JP 2011190747A JP 2011190747 A JP2011190747 A JP 2011190747A JP 2012231107 A JP2012231107 A JP 2012231107A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
electrode
source electrode
dielectric layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011190747A
Other languages
English (en)
Inventor
Wu-Chol John
ジョン・ウ・チョル
Ki-Yol Park
パク・キ・ヨル
Yon-Hwan Park
パク・ヨン・ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2012231107A publication Critical patent/JP2012231107A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。
【選択図】図１

Description

本発明は、窒化物半導体素子及びその製造方法に関し、詳しくは、ノーマリ−オフ動作する窒化物半導体素子及びその製造方法に関する。
グリーンエネルギー政策などによる電力消費の節減への関心が増加している。このため、電力変換効率の向上は必須な要素となる。電力変換において、パワースイッチング素子の効率が全体電力変換の効率を左右する。
現在、通常利用される電力素子は、シリコンを用いるパワーＭＯＳＦＥＴやＩＧＢＴが大部分であるが、シリコンの材料的な限界によって素子の効率向上に限界が生ずるようになる。これを解決するために、窒化ガリウム(Ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ：ＧａＮ)のような窒化物半導体を用いるトランジスタを製作して、変換効率を高めるような特許が出願されている。
しかし、ＧａＮを用いる、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）の時、ドレイン電極とソース電極との間の抵抗が低くて電流が流れるようになるオン状態になる。これによって、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に陰電圧（例えば、−５Ｖ）を加えなければならないという短所がある（ノーマリ−オン（Ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
このようなノーマリ−オン構造の短所を解決するために、図６及び図７のような特許出願が従来に示されている。図６及び図７は、従来の高電子移動度ＨＥＭＴ構造を示す。
図６は、アメリカ公開特許ＵＳ２００７−０２９５９９３号の図面を示す。 図６では、ＡｌＧａＮ層でゲート（Ｇ）の下部領域と、ゲート（Ｇ）とドレイン（Ｄ）との間のゲート電極（Ｇ）に近い領域にイオンを打ち込み、ＡｌＧａＮ層１３３成長で形成されたチャネルの濃度を調節している。図６では、イオンインプラ（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて、ゲート（Ｇ）下部のチャネル領域１３１のキャリア濃度を調節してノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ）動作を具現した。
図７は、アメリカ登録特許ＵＳ７０３８２５３号の図面であって、第１及び第２の電子共与層１３３ａ、１３３ｂ間に形成されたチャネル層１３１上を絶縁層１４０で塗布し、絶縁層１４０上にゲート電極（Ｇ）を形成し、ゲート電極（Ｇ）下部で２ＤＥＧチャネル１３５が形成されないようにしている。図７では、ゲート（Ｇ）下部をリセス(ｒｅｃｅｓｓ)工程を用いてエッチングし、ノーマリ−オフ動作を具現した。
米国特許出願公開第２０１０／０２４４０４４号明細書 米国特許第６６９００４２号明細書
前述のようなノーマリ−オン構造の問題を解決すると共にノーマリ−オフ動作する半導体素子を具現する必要がある。
本発明は上記の問題点に鑑みて成されたものであって、その目的は、半導体素子、例えばＦＥＴのソース領域にショットキー(Ｓｃｈｏｔｔｋｙ)電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ；Ｎ−ｏｆｆ）またはエンハンスメントモード(Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作する半導体素子及び製造方法を提供することにある。
上記目的を解決するために、本発明の好適な実施形態によれば、基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオーミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、該窒化物半導体層にショットキー接合されたソース電極と、ドレイン電極とソース電極との間において該窒化物半導体層にショットキー接合されたフローティングガードリングと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成され、該ドレイン電極と該ソース電極との間でフローティングガードリングを塗布して形成される誘電層と、ドレイン電極と離間して誘電層上に配設され、一部が誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成されたゲート電極と、を含む窒化物半導体素子が提供される。
本発明によれば、ゲート電極は、ドレイン方向へ延在するフィールドプレート部を備え、該フィールドプレートは、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成される。
本発明によれば、フローティングガードリングは、窒化物半導体層にショットキー接合される金属、金属シリサイドまたはこれらの合金からなる。
本発明によれば、該ゲート電極は、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上でドレイン電極と離間して形成され、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含み、第１の領域と第２の領域とは分離形成され、第２の領域は、フローティングゲートを形成する。
本発明によれば、窒化物半導体層は、基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。望ましくは、第１の窒化物層は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。
また、上記目的を解決するために、本発明の他の好適な実施形態によれば、基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、該窒化物半導体層にオーミック接合されたドレイン電極と、該ドレイン電極と離間して配設され、該窒化物半導体層にショットキー接合されたソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて形成され、ドレイン電極とソース電極との間で内部にフローティングガードリングを含んで形成される誘電層と、ドレイン電極と離間して誘電層上に形成され、一部は、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成されたゲート電極と、を含む窒化物半導体素子が提供される。
本発明によれば、ゲート電極は、ドレイン方向へ延在するフィールドプレート部を備え、該フィールドプレートは、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成される。
本発明によれば、ゲート電極は、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上でドレイン電極と離間して形成され、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含み、第１の領域と第２の領域とは分離形成され、第２の領域は、フローティングゲートを形成する。
本発明によれば、窒化物半導体層は、基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、該第１の窒化物層上に異種接合され、該第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含む。
本発明によれば、窒化物半導体素子は、基板と窒化物半導体層との間に設けられるバッファ層をさらに含む。
本発明によれば、窒化物半導体素子は、パワートランジスタ素子である。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオーミック接合されるドレイン電極を形成し、窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成し、ドレイン電極とソース電極との間で窒化物半導体層にショットキー接合されるフローティングガードリングを形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成し、ドレイン電極とソース電極との間でフローティングガードリングを塗布して誘電層を形成するステップと、ドレイン電極と離間して誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のドレイン方向のエッジ部分上の誘電層上に形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、ゲート電極からドレイン方向へ延在するフィールドプレート部が誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成する。
本発明によれば、前記ゲート電極を形成するステップにおいて、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上でドレイン電極と離間して形成され、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含むゲート電極を形成し、第１の領域と第２の領域を分離して形成し、第２の領域は、フローティングゲートを形成するようにする。
また、上記目的を解決するために、本発明のさらに他の好適な実施形態によれば、基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、該窒化物半導体層にオーミック接合されるドレイン電極を形成し、窒化物半導体層にドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、ドレイン電極とソース電極との間の窒化物半導体層上及び該ソース電極の少なくとも一部上にかけて誘電層を形成し、ドレイン電極とソース電極との間で内部にフローティングガードリングを含むように誘電層を形成するステップと、ドレイン電極と離間して誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のドレイン方向のエッジ部分上の誘電層上に形成するステップと、を含む窒化物半導体素子の製造方法が提供される。
本発明によれば、前記ゲート電極を形成するステップにおいて、ゲート電極からドレイン方向へ延在するフィールドプレート部が誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成する。
本発明によれば、前記ゲート電極を形成するステップにおいて、誘電層を挟んでソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及びドレイン電極とソース電極との間の誘電層上でドレイン電極と離間して形成され、誘電層を挟んでフローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含むゲート電極を形成し、第１の領域と第２の領域を分離して形成し、第２の領域は、フローティングゲートを形成するようにする。
本発明によれば、半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域及び窒化物半導体領域の一部に形成し、ドレイン電極とソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフまたはエンハンスメントモード動作し、該フローティングガードリングによってゲート電極の電界集中を防止すると共に、高耐圧で動作する半導体素子を得ることができるという効果が奏する。
また、本発明によれば、既存のＧａＮノーマリ−オフ素子に比べて高耐圧動作が可能であり、製造工程が簡単なので素子の製作が容易になる。すなわち、従来のノーマリ−オフＨＥＭＴのイオン注入、２００〜３００オングストロング厚さのＡｌＧａＮ層エッチングなどを形成する高難易度の工程が必要ではなく、その製作が容易になる。
また、本発明によれば、ソース電極のショットキー障壁によってリーク電流が防止される構造で、既存ノーマリ−オフＨＥＭＴに比べてリーク電流が低く、耐圧が高くなるという効果が奏する。
また、ドレイン電極とソース電極との間にフローティングガードリングが設けられることによって、ゲート電極のドレイン方向の縁部での電界の集中を防止し、高耐圧動作が可能になる。
また、本発明によるゲート構造によっても、電界が分散して耐圧をさらに増加させることができる。また、ソース電極とゲート電極との間の距離が短く、トランスコンダクタンス(ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ)が高くなるという長所がある。
本発明の一実施形態による窒化物半導体素子の概略的な断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 図１の窒化物半導体素子の製造方法を概略的に示す断面図である。 本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。 従来の高電子移動度ＨＥＭＴ構造を示す断面図である。
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
図１は、本発明の一実施形態による窒化物半導体素子の概略的な断面図である。図２ａ〜図２ｄは各々、図１の窒化物半導体素子の製造方法を概略的に示す断面図である。図３は、本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。図４は、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。図５は、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
まず、図１、図３、図４及び図５に示すように、本発明の一実施形態による窒化物半導体素子を詳記する。
図１、図４及び図５に示すように、本発明の一実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０、フローティングガードリング７５及びゲート電極７０を含む。本発明の実施形態によれば、示されていないが、フローティングガードリング７５が誘電層４０内に含まれるように構成されてもよい。
図１、図４及び図５に示すように、本実施形態において、窒化物半導体層３０は、基板１０上に配設される。基板１０は、一般に絶縁基板を用いて、実に絶縁性及び高抵抗性を有する基板を用いてもよい。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されることができ、または公知の他の基板材料を用いて製造されることができる。
窒化物半導体層３０は、基板１０上に直接形成されてもよい。望ましくは、窒化物半導体層３０は、単結晶薄膜をエピタキシャル成長させて形成する。窒化物半導体層３０を形成するためのエピタキシャル成長工程では、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが挙げられる。
また、図３を参照して、本発明の他の実施形態によれば、基板１０と窒化物半導体層３０との間にバッファ層２０を設け、窒化物半導体層３０をバッファ層２０上に形成する。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合(ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ)による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されてもよい。また、バッファ層２０は、窒化ガリウム以外の他の３−５族化合物半導体によって形成してもよい。例えば、基板１０がサファイヤ基板１０の場合、窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によって誤整合（ｍｉｓｍａｔｃｈ）されることを防ぐため、バッファ層２０の成長は重要である。
図１、図３、図４及び図５に示すように、窒化物半導体層３０の内部には、２次元電子ガス（２ＤＥＧ）チャネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０内の２ＤＥＧチャネル３５を通じて電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
本発明の実施形態によれば、窒化物半導体層３０は、異種接合された窒化ガリウム系列の半導体層３０であって、異種接合された界面でエネルギバンドギャップの差によって２次元電子ガスチャネル３５が形成される。異種接合される窒化ガリウム系列の半導体層３０で異種接合間の格子定数の差が小さいほど、バンドギャップとの極性の差が減るようになり、これにより２ＤＥＧチャネル３５の形成が抑制される。異種接合の時、エネルギバンドギャップの不連続性によって広いバンドギャップを有する材料から小さなバンドギャップを有する材料への自由電子が移動するようになる。このような電子は、異種接合界面に蓄積されて２ＤＥＧチャネル３５を形成し、ドレイン電極５０とソース電極６０との間で電流が流れるようにする。
より詳しくは、図１、図３、図４及び図５に示すように、窒化物半導体層３０は、第１の窒化物層３１及び第２の窒化物層３３を含む。第１の窒化物層３１は、基板１０上に配設され、窒化ガリウム系列の材料を含む。第２の窒化物層３３は、第１の窒化物層３１上に異種接合され、該第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む。この時、第２の窒化物層３３は、第１の窒化物層３１内に形成される２ＤＥＧチャネル３５へ電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む。望ましくは、一例として、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）を含む。
続いて、図１、図３、図４及び図５に示すように、本発明の実施形態の構成がより詳しく説明する。
図１、図３、図４及び図５に示すように、本実施形態による窒化物半導体素子のドレイン電極５０及びソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされている。
ソース電極６０は、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合６０ａされる。ショットキーソース電極６０によって逆方向に駆動される時、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域によって２次元電子ガス（２ＤＥＧ）による電流の流れを安定して遮断することができる。これによって、逆方向電流の流れを遮断することができ、ノーマリ−オフ状態を具現することができるようになる。より詳しくは、逆方向バイアス電圧が印加された場合、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が２ＤＥＧチャネル３５領域まで拡張され、２ＤＥＧチャネル３５を遮断し、逆方向の降伏電圧を増加させるようになる。特に、逆方向バイアス電圧の印加時、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａで生成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
続いて、図１、図３、図４及び図５に示すように、フローティングガードリング７５が設けられている。一実施形態によれば、図１、図３、図４及び図５に示すように、フローティングガードリング７５は、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合７５ａされる。示されていないが、実施形態によって、誘電層４０内にフローティングガードリング７５を含むように構成してもよい。
フローティングガードリング７５は、ゲート電極７０と異なり、電源が接続されていなく、フローティングガードリング７５によってゲート電極７０のドレイン方向の境界または縁部での電界集中が防止される。そのため、高耐圧動作が可能になる。
望ましくは、本発明の他の実施形態によれば、フローティングガードリング７５は、窒化物半導体層３０にショットキー接合される金属、金属シリサイドまたはこれらの合金を用いて形成される。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて形成してもよい。フローティングガードリング７５は、多層構造で形成されてもよく、ドレイン電極５０、ソース電極６０または／及びゲート電極７０の材料と同じまたは他の種類の金属、金属シリサイド及びこれらの合金を用いて形成されてもよい。
続いて、図１、図３、図４及び図５に示すように、本発明の一実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成される。誘電層４０は、ドレイン電極５０とソース電極６０との間でフローティングガードリング７５を塗布するように形成される。図５に示すように、誘電層４０の厚さは、フローティングガードリング７５の上部は周辺より薄く形成することができる。
望ましくは、誘電層４０は酸化膜からなり、一実施形態によれば、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
示されていないが、他の実施形態によれば、誘電層４０は、ドレイン電極５０とソース電極６０との間の内部にフローティングガードリング７５を含んで形成される。この時、フローティングガードリング７５は、窒化物半導体層３０と直接ショットキー接触７５ａされないが、フローティングガードリング７５と窒化物半導体層３０との間の誘電層４０の間隔を小さくして、実質的にフローティングガードリング７５が窒化物半導体層３０にショットキー接触して窒化物半導体層３０との電流移動を増大させる役割を行うようにしてもよい。
続いて、図１、図３、図４及び図５に示すように、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離間して誘電層４０上に配設される。また、ゲート電極７０の一部７１、７１’が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成される。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアス電圧が印加されると、ソース電極６０のドレイン側のコーナー寄りのショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャネル３５を通じてドレイン電極５０とソース電極６０との間に電流が流れるようになる。
また、図１、図３、図４及び図５に示すように、ゲート構造によって実質的にフィールドプレートの役割を行うようになり、ゲート電極７０のドレイン方向の境界または縁部での電界の集中を分散するという効果があり、ゲート構造自体が耐圧を高める役割を行うようになる。
また、図１、図３、図４及び図５を参照して、本発明の他の実施形態について説明する。本実施形態において、ゲート電極７０は、第１の領域７１、７１’及び第２の領域７３、７３’を備える。第１の領域７１、７１’は、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上にドレイン電極５０と離間して配設される。
望ましくは、第２の領域７３、７３’は、誘電層４０を挟んでフローティングガードリング７５の少なくとも一部を覆うように形成される。これによって、第２の領域７３、７３’は、ゲート電極７０のドレイン方向の境界または縁部での電界の集中を分散させて、耐圧を高めるフィールドプレートの役割を行うようになる。
第１の領域と第２の領域とは、図１、図３及び図５に示すように、一体に形成されてもよく、または図４に示すように分離されてもよい。分離される場合、望ましくは、第２の領域７３’は、ドレイン電極５０よりソース電極６０に近く配設される。
一実施形態において、図４のように第１の領域７１’及び第２の領域７３’は分離されて形成される。この時、第２の領域７３’は、ゲート電極７０のドレイン方向の境界または縁部での電界の集中を分散させて耐圧を高める役割を行うフローティングゲートを形成する。また、図４には示されていないが、基板１０と窒化物半導体層３０との間にバッファ層２０を設けてもよい。
なお、第２の領域７３、７３’は、ドレイン方向へ延設されたフィールドプレート部１７３を備えてもよい。
望ましくは、図１、図３及び図４に示すように、本発明の他の実施形態によれば、ゲート電極７０は、ドレイン方向へ延設されたフィールドプレート部１７３を備える。フィールドプレート部１７３は、誘電層４０を挟んでフローティングガードリング７５の少なくとも一部を覆うように形成される。フィールドプレート部１７３は、フローティングガードリング７５と共にまたはその自体でゲート電極７０のドレイン方向に形成された縁部に集中される電界を分散させるという効果が奏する。図５では、符号７３がフィールドプレート部の役割を行う。
以下、本発明の他の実施形態について説明する。説明の便宜上、図１、図３、図４及び図５中の構成要素と同じ構成に対して、同じ符号を付して説明する。
示されていないが、本発明の実施形態による窒化物半導体素子は、基板１０上に配設された窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０を含む。また、バッファ層２０をさらに含む。本実施形態において、窒化物半導体層３０、ドレイン電極５０、ソース電極６０、誘電層４０及びゲート電極７０について、後述と重複しない範囲で前述のことを参照すると共に、多様な実施形態による構成要素について重複する説明は省略することにする。
本実施形態では、前述のことと異なり、誘電層４０は、内部にフローティングガードリング７５を含むように形成される。よって、フローティングガードリング７５は、窒化物半導体層３０と直接ショットキー接触されないが、フローティングガードリング７５と窒化物半導体層３０との間の誘電層４０の間隔を小さくし、実質的にフローティングガードリング７５が窒化物半導体層３０にショットキー接触して窒化物半導体層３０との電流移動を増大させる役割を行うことができる。
図１、図３、図４及び図５に示すように、本発明の実施形態によれば、ゲート電極７０に０Ｖ電圧を印加すると、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる電流の流れがソース電極６０領域のショットキー障壁によって遮られる。そして、ゲート電極７０に閾値電圧以上を印加すると、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）の濃度が高くなり、トンネリング現象によって電流が流れるようになる。この時、ゲートの閾値電圧は、誘電層４０の厚さなどによって決まる。これによって、既存のノーマリ−オフＨＥＭＴ構造に比べて製作が容易で、リーク電流が少なく高い耐圧特性を示すようになる。
また、フローティングガードリング７５によってゲート電極７０のドレイン方向の境界または縁部での電界の集中が防止され、高耐圧動作が可能になる。
なお、誘電層４０を挟んでフローティングガードリング７５の一部を覆うフィールドプレート部１７３が設けられ、フローティングガードリング７５と共にまたはその自体で電界を分散させるという効果が奏する。
本発明の他の実施形態によれば、前述の実施形態による窒化物半導体素子は、パワートランジスタ素子である。本発明の実施形態によるパワートランジスタは、水平型ＨＥＭＴ構造を備える。
次に、本発明の他の実施形態による窒化物半導体製造方法を図面を参照して説明する。本発明による窒化物半導体の製造方法を説明するにおいて、図２ａ〜図２ｄだけでなく、前述の実施形態による窒化物半導体素子及び図１、図３、図４及び図５を参照する。反対の場合も同様である。窒化物半導体素子の製造方法に関する具体的な実施形態について、後述と重複しない範囲で前述のことを参照すると共に、多様な実施形態による構成要素について重複する説明は省略することにする。
図２ａ〜図２ｄは、本発明の実施形態による窒化物半導体の製造方法を示す。
望ましくは、本発明の窒化物半導体素子の製造方法によって製造される素子は、パワートランジスタである。
まず、図２ａに示すように、基板１０上に、内部に２次元電子ガス（２ＤＥＧ）チャネル３５を生成する窒化物半導体層３０を形成する。望ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）及びサファイヤ（Ａｌ２Ｏ３）のうちの少なくともいずれか一つを用いて製造されてもよい。窒化物半導体層３０を成す窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが挙げられる。
望ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成する。望ましくは、エピタキシャル成長の時、選択的に成長させて過成長されないように調節する。仮に、過成長された場合には、エッチバック(ｅｔｃｈ ｂａｃｋ)工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いて平坦化する過程を追加してもよい。
望ましくは、本発明の他の実施形態によれば、図２ａに示された第１の窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１の窒化物層３１は、基板１０上に窒化ガリウム系列単結晶薄膜をエピタキシャル成長させて形成する。また、図３に示すように、基板１０上にバッファ層２０をエピタキシャル成長させた後、バッファ層２０上に第１の窒化物層３１をエピタキシャル成長させる。望ましくは、本発明の他の実施形態によれば、第１の窒化物層３１は、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。続いて、第２の窒化物層３３は、第１の窒化物層３１をシード層として第１の窒化物層３１より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む窒化物層をエピタキシャル成長させて形成する。望ましくは、本発明の他の実施形態によれば、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）及びインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）のうちのいずれか一つを含む窒化ガリウム系列単結晶をエピタキシャル成長させて形成する。望ましくは、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さで形成されることが望ましい。
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ）、化学気相蒸着法（ＣＶＤ）、分子ビーム成長法（ＭＢＥ）、有機金属気相蒸着法（ＭＯＣＶＤ）などが挙げられる。
次に、図２ｂに示すように、窒化物半導体層３０にドレイン電極５０、ソース電極６０及びフローティングガードリング７５を形成する。 示されていないが、一実施形態において、フローティングガードリング７５が誘電層４０内に含まれる場合、ドレイン電極５０及びソース電極６０を形成してから誘電層４０を形成する工程で、誘電層４０内にフローティングガードリング７５を形成する。図２ｂに示すように、ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０されるように形成する。該オーミック接合を完成するために熱処理を行ってもよい。窒化膜半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成する。ドレイン電極５０は、多層構造で形成されてもよい。
ソース電極６０は、ドレイン電極５０と離間して窒化物半導体層３０にショットキー接合６０ａされるように形成する。ショットキー接合６０ａされるソース電極６０は、窒化膜半導体層３０とショットキー接合可能な材料、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金によって形成されてもよい。ソース電極６０は、多層構造で形成されてもよい。ソース電極６０において金属との半導体接合を有するショットキー接合６０ａを用いて、ドレイン電極５０とソース電極６０との間に２ＤＥＧチャネル３５を通じる逆方向の電流を遮断することができる。
一実施形態において、フローティングガードリング７５は、窒化物半導体層３０にショットキー接合６０ａされるように形成する。ショットキー接合７５ａされるフローティングガードリング７５は、窒化膜半導体層３０とショットキー接合可能な材料、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて形成されてもよい。フローティングガードリング７５は、電極と異なり電源が接続されない。
一例として、ドレイン電極５０、ソース電極６０またはフローティングガードリング７５の形成過程について説明する。基板１０上にエピタキシャル成長によって形成された窒化物半導体層３０上に電極を形成するための金属層を、電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングし、該フォトレジストパターンを取り除いて金属電極５０、６０またはフローティングガードリング７５を形成する。
図２ｃに示すように、本発明の一実施形態において、ドレイン電極５０、ソース電極６０及びフローティングガードリング７５を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この時、誘電層４０は、少なくともソース電極６０の一部上に、望ましくは、ドレイン電極５０方向のソース電極６０の一部上にかけて形成される。また、誘電層４０は、ドレイン電極５０とソース電極６０との間でフローティングガードリング７５を塗布するように形成される。
示されていないが、誘電層４０内にフローティングガードリング７５を形成する実施形態の場合には、誘電層４０の形成過程を分けて、中間にフローティングガードリング７５が挿入されるようにするか、または誘電層４０材料の塗布の際にフローティングガードリング７５を挿入して該誘電層４０を形成することができる。
望ましくは、誘電層４０は、酸化膜からなり、一実施形態によれば、ＳｉＮ、ＳｉＯ２及びＡｌ２Ｏ３のうちの少なくともいずれか一つを含むことができる。
図２ｄに示すように、本発明の一実施形態によれば、図２ｃの誘電層４０を形成した後、ドレイン電極５０と離間して誘電層４０上にゲート電極７０を形成する。そして、ゲート電極７０の一部がソース電極６０のドレイン方向のエッジ部分上の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）及び亜鉛（Ｚｎ）のうちの少なくともいずれか一つの金属、金属シリサイド及びこれらの合金を用いて形成されることができる。ゲート電極７０は、ドレイン電極５０または／及びソース電極６０と異なる金属を用いてもよく、多層構造で形成されてもよい。望ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
なお、ゲート電極７０の一部７３、７３’は、誘電層４０によって形成されたリセス領域に配設されるように形成される。これによって、リセス領域に形成されたショットキーゲート電極７０を通じて窒化物半導体層３０との電流キャリアの移動が容易になり、電流量が増加し、オン抵抗が低くなるようになる。
次に、ゲート電極７０の形成過程について説明する。誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着形成し、該金属層上にフォトレジストパターンを形成する。続いて、該フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後、フォトレジストパターンを取り除いて金属電極を形成する。
望ましくは、前述の窒化物半導体の製造方法において、他の実施形態によれば、図２ａに示された基板１０上に窒化物半導体層３０を形成する前に、基板１０上にバッファ層２０を形成するステップをさらに含む。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合による問題点を解決するために提供される。バッファ層２０は、一つの層だけではなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む複数の層で形成されてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャネル
４０ 誘電層
５０ ドレイン電極
６０ ソース電極
７０ ゲート電極
７５ フローティングガードリング

Claims (17)

  1. 基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオーミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間で前記窒化物半導体層にショットキー接合されたフローティングガードリングと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成され、前記ドレイン電極と前記ソース電極との間で前記フローティングガードリングを塗布して形成される誘電層と、
    前記ドレイン電極と離間して前記誘電層上に形成され、一部が、前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成されたゲート電極と
    を含む窒化物半導体素子。
  2. 前記ゲート電極は、ドレイン方向へ延在するフィールドプレート部を備え、
    前記フィールドプレートは、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成されることを特徴とする請求項１に記載の窒化物半導体素子。
  3. 前記フローティングガードリングは、前記窒化物半導体層にショットキー接合される金属、金属シリサイドまたはこれらの合金からなることを特徴とする請求項１に記載の窒化物半導体素子。
  4. 前記ゲート電極は、前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上で前記ドレイン電極と離間して形成され、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含み、
    前記第１の領域と前記第２の領域は分離されて形成され、
    前記第２の領域は、フローティングゲートを形成することを特徴とする請求項１に記載の窒化物半導体素子。
  5. 前記窒化物半導体層は、
    前記基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含むことを特徴とする請求項１に記載の窒化物半導体素子。
  6. 基板上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層と、
    前記窒化物半導体層にオーミック接合されたドレイン電極と、
    前記ドレイン電極と離間して配設され、前記窒化物半導体層にショットキー接合されたソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて形成され、前記ドレイン電極と前記ソース電極との間で内部にフローティングガードリングを含んで形成される誘電層と、
    前記ドレイン電極と離間して前記誘電層上に形成され、一部は、前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成されたゲート電極と
    を含む窒化物半導体素子。
  7. 前記ゲート電極は、ドレイン方向へ延在するフィールドプレート部を備え、
    前記フィールドプレートは、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成されることを特徴とする請求項６に記載の窒化物半導体素子。
  8. 前記ゲート電極は、前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上で前記ドレイン電極と離間して形成され、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含み、
    前記第１の領域と前記第２の領域は、分離されて形成され、
    前記第２の領域は、フローティングゲートを形成することを特徴とする請求項６に記載の窒化物半導体素子。
  9. 前記窒化物半導体層は、
    前記基板上に配設され、窒化ガリウム系列の材料を含む第１の窒化物層と、
    前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギバンドギャップを有する異種の窒化ガリウム系列の材料を含む第２の窒化物層と、を含むことを特徴とする請求項６に記載の窒化物半導体素子。
  10. 前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層をさらに含むことを特徴とする請求項１〜９のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  11. 前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１〜９のうちの少なくともいずれか一つに記載の窒化物半導体素子。
  12. 基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオーミック接合されるドレイン電極を形成し、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極を形成し、前記ドレイン電極と前記ソース電極との間で前記窒化物半導体層にショットキー接合されるフローティングガードリングを形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成し、前記ドレイン電極と前記ソース電極との間で前記フローティングガードリングを塗布して前記誘電層を形成するステップと、
    前記ドレイン電極と離間して前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極のドレイン方向のエッジ部分上の前記誘電層上に形成するステップと
    を含む窒化物半導体素子の製造方法。
  13. 前記ゲート電極を形成するステップにおいて、前記ゲート電極からドレイン方向へ延在するフィールドプレート部が前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成されることを特徴とする請求項１２に記載の窒化物半導体素子の製造方法。
  14. 前記ゲート電極を形成するステップにおいて、前記誘電層を挟んで前記ソース電極のドレイン方向へのエッジ部分上に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上で前記ドレイン電極と離間して形成され、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含む前記ゲート電極を形成し、
    前記第１の領域と前記第２の領域とを分離して形成し、
    前記第２の領域は、フローティングゲートを形成するようにすることを特徴とする請求項１２に記載の窒化物半導体素子の製造方法。
  15. 基板上に、内部に２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化物半導体層を形成するステップと、
    前記窒化物半導体層にオーミック接合されるドレイン電極を形成し、前記窒化物半導体層に前記ドレイン電極と離間してショットキー接合されるソース電極を形成するステップと、
    前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上及び前記ソース電極の少なくとも一部上にかけて誘電層を形成し、前記ドレイン電極と前記ソース電極との間で内部にフローティングガードリングを含むように前記誘電層を形成するステップと、
    前記ドレイン電極と離間して前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極のドレイン方向のエッジ部分上の前記誘電層上に形成するステップと
    を含む窒化物半導体素子の製造方法。
  16. 前記ゲート電極を形成するステップにおいて、前記ゲート電極からドレイン方向へ延在するフィールドプレート部が前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成されることを特徴とする請求項１５に記載の窒化物半導体素子の製造方法。
  17. 前記ゲート電極を形成するステップにおいて、前記誘電層を挟んで前記ソース電極のドレイン方向のエッジ部分上に形成された第１の領域、及び前記ドレイン電極と前記ソース電極との間の前記誘電層上で前記ドレイン電極と離間して形成され、前記誘電層を挟んで前記フローティングガードリングの少なくとも一部を覆うように形成された第２の領域を含む前記ゲート電極を形成し、
    前記第１の領域と前記第２の領域とを分離して形成し、
    前記第２の領域は、フローティングゲートを形成するようにすることを特徴とする請求項１５に記載の窒化物半導体素子の製造方法。
JP2011190747A 2011-04-25 2011-09-01 窒化物半導体素子及びその製造方法 Pending JP2012231107A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0038615 2011-04-25
KR1020110038615A KR20120120829A (ko) 2011-04-25 2011-04-25 질화물 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
JP2012231107A true JP2012231107A (ja) 2012-11-22

Family

ID=47020597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011190747A Pending JP2012231107A (ja) 2011-04-25 2011-09-01 窒化物半導体素子及びその製造方法

Country Status (3)

Country Link
US (1) US20120267637A1 (ja)
JP (1) JP2012231107A (ja)
KR (1) KR20120120829A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189718B2 (en) 2019-05-22 2021-11-30 Kabushiki Kaisha Toshiba Semiconductor device with suppressed self-turn-on

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
KR20130066396A (ko) 2011-12-12 2013-06-20 삼성전기주식회사 질화물 반도체 소자 및 그 제조 방법
JP5659182B2 (ja) * 2012-03-23 2015-01-28 株式会社東芝 窒化物半導体素子
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
CN102945859A (zh) * 2012-11-07 2013-02-27 电子科技大学 一种GaN异质结HEMT器件
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
DE102014103540B4 (de) * 2014-03-14 2020-02-20 Infineon Technologies Austria Ag Halbleiterbauelement und integrierte schaltung
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
EP3238281A4 (en) 2014-12-24 2018-08-08 INTEL Corporation Resistive memory cells and precursors thereof, methods of making the same, and devices including the same
WO2017123999A1 (en) 2016-01-15 2017-07-20 Transphorm Inc. Enhancement mode iii-nitride devices having an al(1-x)sixo gate insulator
TWI813243B (zh) 2016-05-31 2023-08-21 美商創世舫科技有限公司 包含漸變空乏層的三族氮化物裝置
CN110364574B (zh) * 2019-06-05 2020-08-07 西安电子科技大学 基于P-GaN帽层和浮空金属环的AlGaN/GaN异质结肖特基二极管器件
CN113838935A (zh) * 2020-06-24 2021-12-24 广东致能科技有限公司 一种半导体器件、制造方法及其应用
TWI740554B (zh) * 2020-06-29 2021-09-21 世界先進積體電路股份有限公司 高電子遷移率電晶體
WO2022011633A1 (en) * 2020-07-16 2022-01-20 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
US11201234B1 (en) 2020-09-08 2021-12-14 Vanguard International Semiconductor Corporation High electron mobility transistor
US11929429B2 (en) 2021-06-02 2024-03-12 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
CN114566550B (zh) * 2022-01-14 2023-03-28 深圳大学 一种垂直氮化镓肖特基二极管及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100831A (ja) * 1998-09-22 2000-04-07 Nec Corp 電界効果型トランジスタ
US20060145189A1 (en) * 2004-12-30 2006-07-06 Robert Beach III-nitride power semiconductor with a field relaxation feature
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
JP2009522812A (ja) * 2006-01-09 2009-06-11 インターナショナル レクティファイアー コーポレイション 電界緩和機能を有するｉｉｉ族窒化物電力半導体
JP2010067816A (ja) * 2008-09-11 2010-03-25 Toshiba Corp 半導体装置
JP2010519754A (ja) * 2007-02-22 2010-06-03 フォルシュングスフェアブント ベルリン エー ファウ 半導体素子およびその製造方法
JP2010287732A (ja) * 2009-06-11 2010-12-24 Toshiba Corp 窒化物半導体素子

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100831A (ja) * 1998-09-22 2000-04-07 Nec Corp 電界効果型トランジスタ
US20060145189A1 (en) * 2004-12-30 2006-07-06 Robert Beach III-nitride power semiconductor with a field relaxation feature
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2009522812A (ja) * 2006-01-09 2009-06-11 インターナショナル レクティファイアー コーポレイション 電界緩和機能を有するｉｉｉ族窒化物電力半導体
JP2010519754A (ja) * 2007-02-22 2010-06-03 フォルシュングスフェアブント ベルリン エー ファウ 半導体素子およびその製造方法
JP2008306058A (ja) * 2007-06-08 2008-12-18 Sanken Electric Co Ltd 半導体装置
JP2010067816A (ja) * 2008-09-11 2010-03-25 Toshiba Corp 半導体装置
JP2010287732A (ja) * 2009-06-11 2010-12-24 Toshiba Corp 窒化物半導体素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189718B2 (en) 2019-05-22 2021-11-30 Kabushiki Kaisha Toshiba Semiconductor device with suppressed self-turn-on

Also Published As

Publication number Publication date
KR20120120829A (ko) 2012-11-02
US20120267637A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
JP5955519B2 (ja) 窒化物半導体素子及びその製造方法
JP2012231107A (ja) 窒化物半導体素子及びその製造方法
US8716754B2 (en) Nitride semiconductor device
JP2012231106A (ja) 窒化物半導体素子及びその製造方法
US8896026B2 (en) Semicondutor device
US8860087B2 (en) Nitride semiconductor device and manufacturing method thereof
US20130009165A1 (en) Nitride semiconductor device, method for manufacturing the same and nitride semiconductor power device
US10833159B1 (en) Semiconductor device and method for manufacturing the same
JP5526470B2 (ja) 窒化物系化合物半導体装置
JP2012231128A (ja) 窒化物半導体素子及びその製造方法
WO2013161478A1 (ja) 窒化物系半導体素子
US9559197B2 (en) Hetero-junction semiconductor device and method of manufacturing a hetero-junction semiconductor device
JP4875660B2 (ja) Ｉｉｉ−ｖ族窒化物半導体装置
JP4875577B2 (ja) Ｉｉｉ−ｖ族窒化物半導体装置
JP2015119028A (ja) 半導体装置、電界効果トランジスタ、およびダイオード
CN114080691A (zh) 氮化物基半导体装置及其制造方法
US8586433B2 (en) Compound semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160105