CN113838935A - 一种半导体器件、制造方法及其应用 - Google Patents

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张树昕
陈卫宾
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Abstract

本公开内容提供一种半导体器件及其制作方法。所述半导体器件包括基底；生成二维电荷载流子气的一界面；第一电极和第二电极；基底上形成的第一类型掺杂的第一半导体层，在所述第一半导体层中形成第一类型掺杂原子不具备电活性的第一区域和第一类型掺杂原子具备电活性的第二区域；所述第二区域中包含与所述第一区域共面的部分。所述半导体器件既能避免晶体结构的损伤，又能在工艺上容易实现，且能保持较好的二维电荷载流子气的输送性质，有利于器件性能的提升。

Description

一种半导体器件、制造方法及其应用
技术领域
本公开内容涉及半导体技术领域，具体而言，涉及一种具有III族氮化物半导体器件、制造方法及其应用。
背景技术
III族氮化物半导体是一种重要的新型半导体材料，主要包括AlN、GaN、InN及这些材料的化合物如AlGaN、InGaN、AlInGaN等。利用所述III族氮化物半导体具有直接带隙、宽禁带、高击穿电场强度等优点，通过器件结构与工艺的优化设计，III族氮化物半导体在功率半导体领域拥有巨大前景。
利用所述III族氮化物半导体的上述优点，通过器件结构与工艺的优化设计，来开发具有高功率、低导通电阻等高性能的半导体器件是期望的。
在现有的III族氮化物半导体器件中，大多是通过选区生长的方式来处理栅极或阳极附近的半导体层，进而实现期望的器件，然而上述工艺方法涉及到选区生长所产生的较大形貌，所以工艺的控制上也相对复杂。
为了解决现有的问题，本公开内容旨在提供一种新颖的III族氮化物半导体常闭型器件的制造工艺及结构，既能避免晶体结构的损伤，又能在工艺上容易实现，且能保持较好的二维电荷载流子气的输送性质，有利于器件性能的提升。
发明内容
在下文中将给出关于本公开内容的简要概述，以便提供关于本公开内容某些方面的基本理解。应当理解，此概述并不是关于本公开内容的穷举性概述。它并不是意图确定本公开内容的关键或重要部分，也不是意图限定本公开内容的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
根据本公开内容的一方面，提供了一种器件结构，其包括：基底；生成二维电荷载流子气的一界面；第一电极和第二电极；基底上形成的包含第一类型掺杂原子的第一半导体层，在所述第一半导体层中形成第一类型掺杂原子不具备电活性的第一区域和第一类型掺杂原子具备电活性的第二区域；所述第二区域中包含与所述第一区域共面的部分。
进一步的，其中所述第一区域为第一类型掺杂原子和第二类型掺杂原子共掺杂区域，所述第二区域为第一类型掺杂原子掺杂区域，且所述第一区域不耗尽其对应的界面处的二维电荷载流子气，第二区域中的一子区域基本耗尽其对应的界面处的二维电荷载流子气。
进一步的，当所述半导体器件为HEMT或二极管时，所述第一区域整体为N-型、弱P-型、高阻型或绝缘型；当所述半导体器件为HHMT时，所述第一区域整体为P-型或弱N-型、高阻型或绝缘型。
进一步的，其中所述第一区域的厚度小于或等于所述第二区域的厚度。
进一步的，其中所述第一区域至少对应于所述第一电极和所述第二电极之间的区域。
进一步的，其中当所述半导体器件为HEMT/HHMT时所述第二区域中一子区域相对基底的投影小等于所述第二电极相对所述基底的投影范围；当所述半导体器件二极管时，所述第二区域中一子区域相对基底的投影大于所述第二电极相对所述基底的投影范围。
进一步的，其中所述第二类型掺杂原子为N-型或能产生深能级效果的原子,所述第一类型掺杂原子为P-型原子，或者所述第二类型掺杂原子为P-型或能产生深能级效果的原子，所述第一类型掺杂原子为N-型。
进一步的，其中所述第二类型掺杂原子的掺杂浓度大于所述第一类型掺杂原子的掺杂浓度的10％。
进一步的，其中所述的第二类型掺杂原子的掺杂浓度沿着第一电极垂直衬底的方向均匀分布或逐渐递减。
进一步的，其中所述N-型掺杂原子为硅或锗，其中所述P-型掺杂原子为镁。
进一步的，其中所述能产生深能级效果的原子为氮、碳、铁或氩，所述P-型掺杂原子为镁。
进一步的，其中所述第一区域是连续或分立；或者所述第一区域各剖面的形状规则或不规则。
进一步的，其中当所述第一区域为分立时，所述第一区域的厚度相等或不等。
进一步的，其中还包括在所述第一半导体层上形成的第二半导体层，所述第一半导体层和所述第二半导体层之间的界面处形成所述二维电荷载流子气。
进一步的，其中还包括在所述第一半导体层上形成的第三半导体层，所述第三半导体层和所述第二半导体层之间的界面处形成所述二维电荷载流子气。
进一步的，其中所述第一半导体层中所述第一类型掺杂原子的掺杂浓度设置为：均匀分布、从所述电极垂直基底的方向逐渐递增、或者从所述电极垂直基底的方向上以两头高中间低的方式设置。
进一步的，其中所述第二半导体层上还进一步具有一钝化层。
进一步的，其中衬底上还进一步具有成核层、缓冲层或插入层。
进一步的，其中所述第一电极是阴极，所述第二电极是阳极。
进一步的，其中所述第一电极是源极或漏极，所述第二电极是栅极。
进一步的，其中还包括一体电极，所述体电极与所述第一电极电性连接或者无连接。
进一步的，其中还包括一体电极，其中所述体电极与所述第一半导体层形成欧姆接触。
根据本公开内容的一方面，提供了一种半导体器件的制造方法，其包括：提供一基底；形成一产生二维电荷载流子气的界面；至少形成第一电极和第二电极；在基底上形成含有第一类型掺杂原子掺杂的第一半导体层，在所述第一半导体层中的第一区域掺杂第二类型掺杂原子使得所述第一区域中第一类型掺杂原子不具备电活性，第一半导体层中未进行第二类型掺杂原子掺杂的第二区域中的所述第一类型掺杂原子具备电活性。
进一步的，其中所述第二类型掺杂原子为N-型或能产生深能级效果的原子,所述第一类型掺杂原子为P-型原子，或者所述第二类型掺杂原子为P-型或能产生深能级效果的原子，所述第一类型掺杂原子为N-型。
进一步的，其中所述第二类型掺杂原子的掺杂浓度大于所述第一类型掺杂原子的掺杂浓度的10％。
进一步的，其中所述的第二类型掺杂原子的掺杂浓度沿着第一电极垂直衬底的方向均匀分布或逐渐递减。
进一步的，其中所述N-型掺杂原子为硅或锗，所述P-型掺杂原子为镁，所述能产生深能级效果的原子为碳、氩、铁、氮。
进一步的，其中所述第一区域不耗尽其对应的界面处的二维电荷载流子气，所述第二区域中的一子区域基本耗尽其对应的界面处的二维电荷载流子气。
进一步的，其中至少在对应于第一电极到第二电极区域间的所述第一半导体层中形成所述第一区域。
进一步的，其中所述第一区域的形成方式为在所述第一半导体层上形成一掩膜层，所述掩膜层上光刻刻蚀形成具有开口的图案，然后离子注入所述第二类型掺杂原子。
进一步的，其中在所述开口选自：
遮挡对应于第二电极和远离第二电极方向的所述第一电极的附近的所述第一半导体层的上表面；
遮挡对应于第二电极的所述第一半导体层的上表面。
进一步的，其中所述第一区域的形成方式选自：
方式一：在所述第一半导体层上形成一第二类型掺杂原子材料层，所述材料层上光刻刻蚀形成具有开口的图案，然后第二类型掺杂原子通过热处理从所述材料层中扩散到所述第一半导体层中。
方式二：在所述第一半导体层上形成一具有开口的掩膜层，然后在所述掩膜层上形成一第二类型掺杂原子材料层，通过剥离掩膜层，仅留下掩膜开口处的所述第二类型掺杂原子材料层，然后第二类型掺杂原子通过热处理从所述材料层中扩散到所述第一半导体层中。
进一步的，其中方式一中所述开口选自：
露出对应于第二电极和远离第二电极方向的第一电极附近的所述第一半导体层的上表面；
露出对应于第二电极的所述第一半导体层的上表面；
其中所述方式二中的开口与所述方式一中的开口为互补图案的方式。
进一步的，其中通过开口设置使得所述第一区域内形成为包括连续或分立、规则或不规则的子区域，或为上述组合方式。
进一步的，所述各子区域中离子注入的深度或离子扩散的深度小于或等于所述第一半导体层的厚度、各子区域之间的注入剂量、或扩散的时间相同或不同，或者为上述组合方式。
进一步的，还包括在所述第一半导体层上可选择地形成第三半导体层。
进一步的，还包括在所述第一半导体层或第三半导体层上形成第二半导体层，从而在所述第一/第二半导体层之间的界面处或在所述第三/第二半导层之间的界面处形成所述二维电荷载流子气。
进一步的，其中还包括形成第一电极、第二电极和第三电极；其中所述第一电极和第三电极与所述二维电荷载流子气欧姆接触，所述第二电极与所述第二半导体层或所述第一半导体层形成肖特基接触。
进一步的，其中还包括在第二电极和所述第二半导体层之间形成一绝缘层。
进一步的，其中还进一步包括在第二半导体层上形成一钝化层；或者
在所述衬底上形成成核层和/或缓冲层。
进一步的，其中还包括形成第四电极，所述第四电极与所述第一半导体层欧姆接触。
进一步的，其中所述第四电极与所述第一电极电性连接或不连接。根据本公开内容的另一方面，提供了一种电子设备，其包括上述任一项的半导体器件。
本公开内容的方案至少能有助于实现如下效果之一：避免晶体结构的损伤，且工艺上容易实现，还能保持较好的二维电荷载流子气的输送性质，实现更好的阈值电压的稳定性，有助于器件的电场分布，实现更高的耐压能力等。
附图说明
参照附图下面说明本公开内容的具体内容，这将有助于更加容易地理解本公开内容的以上和其他目的、特点和优点。附图只是为了示出本公开内容的原理。在附图中不必依照比例绘制出单元的尺寸和相对位置。在附图中：
图1-2示出了根据第一实施方案的示意性剖视图；
图3-11示出了根据第二实施方案的示意性剖视图；
图12-15示出了根据第三实施方案的示意性剖视图；
图16-17示出了根据第四实施方案的示意性剖视图；
图18-24示出了根据第五实施方案的示意性剖视图；
图25-28示出了根据第六实施方案的示意性剖视图。
具体实施方式
在下文中将结合附图对本公开内容的示例性公开内容进行描述。为了清楚和简明起见，在说明书中并未描述实现本公开内容的所有特征。然而，应该了解，在开发任何实现本公开内容的过程中可以做出很多特定于本公开内容的决定，以便实现开发人员的具体目标，并且这些决定可能会随着本公开内容的不同而有所改变。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本公开内容，在附图中仅仅示出了与根据本公开内容的方案密切相关的器件结构，而省略了与本公开内容关系不大的其他细节。
应理解的是，本公开内容并不会由于如下参照附图的描述而只限于所描述的实施形式。本公开内容中，在可行的情况下，不同实施方案之间的特征可替换或借用、以及在一个实施方案中可省略一个或多个特征。
在以下具体实施方案中可参照附图，附图形成了本公开内容的一部分并例示了示例性实施方案。此外，应理解的是，在不脱离所请求保护的主题的范围的情况下，可以利用其它实施方案并可以做出结构和/或逻辑改变。还应当指出，方向和参照(例如，上、下、顶部、底部、等等)仅用于帮助对附图中的特征的描述，并非在限制性意义上仅采用以下具体实施方案。
如在本公开内容的说明书和所附权利要求书中所使用的，除非上下文另外明确指示，单数形式“一”、“一个”和“所述”也包括复数形式。还将理解的是，如本文中所使用的术语“和/或”指代并包括相关联的列出的项中的一个或多个的任何和所有可能的组合。
具体地，本公开内容的半导体器件为包含氮化物半导体材料的化合物半导体器件，也称为氮化物半导体器件,其中所述氮化物半导体器件是III族氮化物半导体器件。进一步的，所述III族氮化物半导体器件包括使用纤锌矿(Wurtzite)III族氮化物半导体材料的晶体管和包含GaN半导体材料的GaN二极管。更进一步的，所述晶体管是包含GaN半导体材料的GaN晶体管。特别的，所述GaN晶体管是常闭的晶体管GaN-HEMT和/或GaN-HHMT。
第一实施方案
目前，制作III族氮化物半导体常闭型器件的工艺一般都是通过在势垒层上制作P-型氮化物半导体栅电极实现的。由于势垒层的绝缘性能较差，容易导致较大栅电流的出现。同时，栅电极由于势垒层的间隔与沟道的距离也相对较远，不利于获得较高的阈值电压。
有鉴于此，本申请提供了一种III族氮化物半导体常闭型器件，通过设计新的工艺流程方法，从而克服现有的缺陷，达到如前所述的有益的技术效果。
参照图1-2来描述根据第一实施方案的半导体器件，其中图1中示出的是HEMT的结构，图2示出的是二极管的结构。
如图1-2所示，在第一实施方案中，所述半导体器件，包括基底100，所述基底100的材质可以根据实际需要选取，本实施方案中并不限制基底100的具体形式。可选的，所述基底100可以是ZnO、SiC、AlN、GaAs、LiAlO、GaAlLiO、GaN、Al2O3或单晶硅等；优选的，所述基底100可以是(0001)面的Al2O3；更优选的，所述基底100可以是(111)面的硅基底100。
在基底100第一表面1001上形成的第一半导体层201，所述第一半导体层201具有第一表面A和第二表面B，所述第一半导体层201示例性可为P-GaN，进一步的，所述第一半导体层201中P-掺杂的浓度可以为均匀的；或者所述第一半导体层201中沿着第一表面A至第二表面B方向的掺杂浓度可变。例如，可以是从第一表面A至第二表面B逐渐递增的，或者第一表面A和第二表面B掺杂浓度较高，中间浓度较低的方式设置。所述P-型杂质的掺杂浓度可设置在1E+17/cm3-1E+20/cm3的范围内。
在所述第一半导体层201上形成的第二半导体层202。第一半导体层201具有比第二半导体层202更小的禁带宽度，在第一半导体层201和第二半导体层202之间形成二维电荷载流子气，例如2DEG。可选的，所述第二半导体层202为AlN、AlGaN、InAlGaN、InAlN层等。
可以理解的是，还可以在所述第一半导体层201上形成第三半导体层203，所述第三半导体层203用作沟道层，可以减少P-GaN或杂质导致的散射效应，提高沟道的电子迁移率。第三半导体层203和第二半导体层202之间形成二维电荷载流子气，例如2DEG，第三半导体层203可为本征或非故意掺杂的GaN层。
接着，如图1中所述在所述第二半导体层202上形成源极301、栅极302和漏极303,所述漏极、源极与所述二维电荷载流子气形成欧姆接触，所述栅极与所述第二半导体层形成肖特基接触或栅极与第二绝缘层、第二半导体层形成MIS栅；或者如图2中所示在所述第二半导体层202上形成阴极304和阳极305，所述阴极与所述二维电荷载流子气形成欧姆接触，所述阳极与所述第一半导体层或所述第二半导体层形成肖特基接触。
可以理解的是，也可以在所述基底100和所述第一半导体层201之间形成一成核层204和或缓冲层205，其中当同时具有成核层和缓冲层时，所述缓冲层形成在所述成核层上。缓冲层可减缓后续形成于缓冲层上方的第一或第三半导体层的应变，以防止缺陷形成于上方的第一或第三半导体层中以及减少晶格常数和热膨胀系数等差异，降低阳极与衬底之间的漏电流。缓冲层的材料示例性的可为半绝缘GaN、AlN、AlGaN、InGaN、AlInN和AlGaInN中的一种或多种。
可以理解的是，还可以在所述第二半导体层202上形成一第一绝缘层400。所述绝缘层400可为钝化层，其可以使得器件更加稳定，可选的所述钝化层材料为SiO2、SiN、Al2O3等。如图1所示，还可以在位于栅电极与所述第二半导体层之间形成第二绝缘层401，其材料为SiO2、SiN、Al2O3等，以降低栅漏电流。
所述第一半导体层201中的子区域2012’可以使得所述第二半导体层与所述第一或第三半导体层构成的界面可以在不加偏压的时候由于所述第一半导体层的耗尽使得所述界面处不存在2DEG，但在所述正偏压的情况下所述界面处存在2DEG。示例性的，P-型杂质的掺杂浓度可以为1E+17/cm3-1E+20/cm3，所述杂质可为镁原子。其中所述子区域2012’的上下表面与第一半导体层201中的子区域2011/2013的上下表面共面或不共面，优选的，所述子区域2012’的厚度为10-100nm，其能更好提高器件的性能参数。
如图1中所示在所述第一半导体层201中对应于所述源极和所述栅极之间的子区域2011处、在所述第一半导体层201中对应于所述漏极和所述栅极之间的子区域2013处或者如图2中所示在所述第一半导体层201中对应于所述阴极和所述阳极之间的子区域2011还存在有掺杂与P-型不同类型的杂质原子。所述掺杂的杂质原子可以为硅或锗等N-型原子，其中所述硅或锗等N-型原子的掺杂浓度使得第一半导体层201中具有所述N-掺杂原子和所述P-型原子共存的区域2011/2013整体呈现出N-型或弱P-型的形态即可，示例性的，使得所述硅或锗等N-型原子的掺杂浓度大等于所述P-型原子掺杂浓度的10％。示例性的，所述掺杂深度在1纳米-50纳米之间。
或者所述掺杂的杂质为碳、氮、铁或氩原子，其掺杂浓度可选择为使得第一半导体层201中具有所述掺杂原子和所述P-型原子共存的区域2011/2013整体呈现出阻抗比起第一半导体层201中没有两种不同原子共存区域2012的阻抗高十倍以上的形态即可。示例性的，所述掺杂浓度在1纳米-50纳米之间。
图1中所述第一半导体层201中对应于所述源极和所述栅极之间的区域2011处可以包括从对应于栅极302的靠近所述源极301的边缘E1起始到对应于所述源极远离栅极的边缘F1为止的区域范围，或者图2中所述第一半导体层201中对应于所述阴极和所述阳极之间的区域2011处可以包括对应于阴极靠近所述阳极的边缘E1’起始到对应于所述阴极远离阳极的边缘F1’为止的所述第一半导体层201中的区域范围。对应的，其中所述第一半导体层201中对应于所述漏极和栅极之间的区域2013可以从对应于栅极302靠近漏极303的边缘E2起始到对应于所述漏极远离栅极的边缘F2为止的区域范围，当所述器件为HEMT时，其中所述第一半导体层的子区域2012’的长度可小等于所述栅极大小，优选地，该长度为第一电极和第三电极之间长度的1/5-1/4，当所述器件为二极管时，所述第一半导体层的子区域2012’的长度可大于所述阳极大小，优选的，该长度为1-10微米。
不难理解所述第一半导体层201中具有所述不同掺杂原子共存区域2011/2013的宽度可调所述硅或锗等N-型原子的掺杂浓度可以是均匀分布的或者不均匀的例如沿着所述第一电极垂直衬底的方向也即从所述第一表面2011垂直指向所述第二表面2012的方向逐渐递减的。所述硅或锗等N-型原子的掺杂深度可以小等于所述第一半导体层的厚度，图1中的区域2011和2013是分立的或连续的，图2中的区域2011是连续的。优选的，在区域2011中杂质原子的掺杂深度可以小于在区域2013的杂质原子的掺杂深度，以进一步满足栅漏之间的更均匀化的电场分布需求，所述区域2011/2013可以是规则的区域，也可以各自是不规则的区域，或者上述任意的组合形式，所述区域的设置同样用于适配均匀化的电场需求。
应当指出的是，所述区域2011/2013不会出现P型氮化物层对二维电荷载流子气的耗尽，从而保持了较好的输送性质。
第一半导体层201中的所述子区域2012’对应于所述栅极或所述阳极的区域，该子区域2012’的尺寸也可以精确控制，进而实现先前所述的长度尺寸。该区域2012’的存在可以使得所述第一或第三半导体层与所述第二半导体层构成的界面可以在不加偏压的时候由于所述第一半导体层的耗尽使得所述界面处不存在2DEG，也就是说在该区域2012’，还保留了P-GaN的电活性。由于减少所述部分2012’的长度可以有效降低器件的导通电阻，也有利于缩小器件的尺寸、提高晶圆的面积利用率，但是也需指出太短的长度可能导致器件反偏时出现较大的漏电流。示例性的，当半导体器件为HEMT/HHMT时该区域的长度可以为2-4微米；当半导体器件为二极管时该区域可以为6-8微米。
上述器件结构也可以在所述第一半导体层的位置处生长本征或非故意掺杂的GaN层，而将所述第一半导体层(P-GaN)层设置在所述第二半导体层上，以及对所述第一半导体层(P-GaN)层进行如前所述的相应处理。
但应当指出，将所述第一半导体层(P-GaN)设置在所述第二半导体层下方再进行相应区域掺杂处理的结构相对于将所述第一半导体(P-GaN)层设置在第二半导体层上方在进行相应区域掺杂处理的结构而言，由于栅电极与所述第一/第三半导体层的距离相对较近，性能测试中表明此种设置方式有着更加优异的性能，例如更能有利于获得较高的阈值电压，以及工艺上更好控制，避免损伤等。因此本实施方式中最优选将所述第一半导体层(P-GaN)设置在所述第二半导体层下方再进行相应区域掺杂处理的结构。
可以理解的是，上述器件中虽然对第一半导体层的设置是以P-GaN为例进行的说明，但本领域技术人员悉知，当所述器件为HHMT时，所述第一半导体层可设置为N-GaN，及对所述子区域2011和子区域2013存在的共掺杂类型进行对应的适应性更改，使得第一半导体层201中具有所述掺杂原子共存的区域2011/2013整体呈现出P-型、弱N-型的形态、高阻态或绝缘态，其它部分对照前述HEMT的方式对应设置即可。
第二实施方案
现将参照图3-11来示例性描述用于制造第一实施方案的半导体器件的制造方法。应理解，本实施方案中的半导体器件虽然以HEMT和二极管为例，但其仅为示例性说明，并不是对所述半导体器件类型的限制。
步骤100、提供一基底100，基底100材料的选取参见第一实施方案中的描述，在此不再赘述。
步骤200、在基底100的第一表面上形成所述第一半导体层201，所述第一半导体层201包含P-型氮化物半导体，例如P-GaN。这里，优选以材料生长方法来形成第一半导体层201，例如采用外延生长的方式来形成所述第一半导体层201，如此可以避免离子注入方式导致的晶体结构的损伤。其中所述第一半导体层的掺杂模式可如第一实施方案中的描述，在此不再赘述。
步骤300：在所述第一半导体层201上形成掩膜层206，然后仅保留对应于后续栅区域或者阳极区域位置处的掩膜，离子注入N-型杂质如Si、Ge，或者离子注入N、Ar、C、Fe等原子。从而使得未被掩膜保护的所述第一半导体层中的区域2011/2013形成整体呈现出N-型、弱P-型的形态或者呈现出比被掩膜保护的所述第一半导体层的阻值高的状态或绝缘态。
可以理解的是，还可以根据具体的需求进行设计相应的掩膜，注射剂量、时间等参数使得所述区域2011整体呈现出N-型、弱P-型、阻值高或者绝缘状态。所述区域的大小、形状、深度、掺杂浓度等都可调可控。
然后去除掩膜，再通过热处理修复晶格，降低离子注入带来的损伤。
在本实施方案中，通过离子注入的方法实现所述第一半导体层201中未被掩膜保护的区域2011/2013整体呈现出N-型、弱P-型的形态或者呈现出比被掩膜保护的所述第一半导体层的区域2012阻值高的状态或绝缘态。本制造方法工艺制造、控制简单，避免了P-GaN非常靠近漏电极，从而导致器件的耐击穿电压急剧降低。
步骤400、在处理后的所述第一半导体层201上形成所述第二半导体202，从而在所述第二半导体层和所述第一半导体层的界面处形成二维电荷载流子气。应当理解的是，也可以在处理后的所述第一半导体层201上先外延生长一层第三半导体层203，再进而形成所述第二半导体层202。
步骤500、在所述第二半导体层202上形成一钝化层400。
步骤600、在所述钝化层400和所述第二半导体层202的相应位置形成开口进而分别形成所述源极301和漏极303和在所述钝化层400的相应位置形成开口进而在所述第二半导体层202上形成栅极302，或者在所述钝化层400和所述第二半导体层202的相应位置形成开口进而分别形成阴极304和阳极305。
步骤700、可选的，在所述第二半导体层202和栅极402之间形成第二绝缘层401。
可以理解的，在步骤200之前，可以先在基底100上先形成成核层、缓冲层等。
第三实施方案
现将参照图12-15来示例性描述用于制造第一实施方案的半导体器件的另一制造方法。
所述制造方法与前述制造方法的区别仅在于：
步骤300、在所述第一半导体层201中沉积含待扩散的N-型杂质的材料层207，例如，含硅的材料层或含锗的材料层，或者含非晶碳或含铁元素的材料层等。然后在所述材料层207上光刻刻蚀，去除对应于后续形成栅区域或者阳极区域位置的材料层，然后加热使得所述杂质材料扩散到所述第一半导体层201内，然后去除所述材料层207。
可以理解的是，步骤300也可以采用剥离工艺：在所述第一半导体层201上形成一具有开口的掩膜层，然而在所述掩膜层上形成待扩散的N-型杂质的材料层207，例如，含硅的材料层或含锗的材料层，或者含非晶碳或含铁元素的材料层等。通过剥离掩膜层，仅留下掩膜开口处的所述第二类型掺杂原子材料层，然后第二类型掺杂原子通过热处理从所述材料层中扩散到所述第一半导体层中。
可以理解的是，还可以根据具体的需求进行设计相应的掩膜，掺杂剂量、时间等参数使得所述整体呈现出N-型、弱P-型、阻值高或者绝缘状态的区域，且其大小、形状、深度、掺杂浓度等都可调可控。
可以理解的是，上述通过扩散方式引入杂质的方式，由于没有采用离子注入方式，其工艺的实现及控制都非常简单，且相比离子注入方式，其生产成本更低，且没有离子注入造成的损伤，更有利于器件性能的提升。
第四实施方案
参照图16-17来描述根据第四实施方案的半导体器件。
第四实施方案与所述第一实施方案的区别在于，第一半导体层201中的没有两种不同原子共存的区域也即保留了P型杂质电活性的区域2012不仅仅包含了对应于所述栅极或所述阳极的区域，还包含了对应于所述源极的边缘处F1起或所述阴极的边缘处F1起远离所述栅极或所述阳极处的子区域2012”。
然后在所述子区域2012”上形成与所述第一半导体层欧姆接触的体电极306。应当指出的是，虽然本实施方案中所述体电极306位于所述子区域2012”上，但所述体电极也可以位于其它位置，只要其与所述第一半导体层形成欧姆接触即可。
所述体电极306可以与所述源电极物理连接、电性连接，或者与所述源电极不进行电性连接。
第五实施方案
现将参照图18-24来示例性描述用于制造第四实施方案的半导体器件的制造方法。
所述制造方法与第三实施方案中的制造方法的区别在于步骤300和步骤600，其余的步骤处理与第三实施方案中的制造方法相同：
步骤300、在所述第一半导体层201中沉积含待扩散杂质的材料层207，例如，含硅的材料层、含锗的材料层、含碳的材料层或含铁的材料层等。然后在所述材料层207上光刻刻蚀，去除对应于后续形成栅极区域或者阳极区域位置的材料层，以及去除对应于后续所述源极或所述阴极处远离所述栅极或所述阳极处的材料层，也就是使得子区域2012”和子区域2012’的所述材料层被去除，然后再加热使得所述杂质材料扩散到所述第一半导体层201内，接着去除所述材料层207。
可以理解的是，步骤300也可以采用第三实施方案中所述的剥离工艺的步骤类似，通过设置掩膜开口，沉积材料层207，通过剥离掩膜层，去除区域2012”和区域2012’的材料层，然后第二类型掺杂原子通过热处理从所述材料层中扩散到所述第一半导体层中的子区域2011/2013。
可以理解的是，还可以根据具体的需求进行设计相应的掩膜，掺杂剂量、时间等参数使得所述整体呈现出N-型、弱P-型、阻值高或者绝缘状态的区域的大小、形状、深度、数目、掺杂浓度等同样都可调可控。
步骤600、在所述钝化层400和所述第二半导体层202的相应位置形成开口进而分别形成所述源极301、漏极303和体电极306，以及在所述钝化层400的相应位置形成开口进而在所述第二半导体层上形成栅极302或者在所述钝化层400和所述第二半导体层202的相应位置形成开口进而分别形成阴极304、阳极305和体电极306。
第六实施方案
参照图25-28来描述根据第四实施方案的半导体器件的制造方法。
第六实施方案与所述第五实施方案的区别在于步骤300:
步骤300：在所述第一半导体层201上形成掩膜层，然后保留对应于后续形成栅极区域或者阳极区域位置的掩膜层，以及保留对应于后续所述源极或所述阴极处远离所述栅极或所述阳极处的掩膜层206，也就是使得区域2012”和区域2012’被所述掩膜层覆盖，离子注入N-型杂质如Si、Ge，或者离子注入N、Ar、C、Fe等原子。从而使得未被掩膜保护的所述第一半导体层中整体呈现出N-型、弱P-型的形态或者呈现出比被掩膜保护的所述第一半导体层的阻值高的状态或绝缘态。
可以理解的是，还可以根据具体的需求进行设计相应的掩膜，注射剂量、时间等参数使得所述整体呈现出N-型、弱P-型、阻值高或者绝缘状态的区域的大小、形状、深度、掺杂浓度等都可调可控。
第七实施方案
一种电子设备，所述电子设备可以是稳压器、整流器、逆变器、充电器等等。所述电子设备包括上述实施方案中的任一种半导体器件，所述半导体器件构成了所述电子电力器件中的基本构成单元。
以上结合具体的实施方案对本公开内容进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本公开内容的保护范围的限制。本领域技术人员可以根据本公开内容的精神和原理对本公开内容做出各种变型和修改，这些变型和修改也在本公开内容的范围内。

Claims (10)

1.一种半导体器件，其包括：
基底；
生成二维电荷载流子气的一界面；
第一电极和第二电极；
基底上形成的包含第一类型掺杂原子的第一半导体层，在所述第一半导体层中形成第一类型掺杂原子不具备电活性的第一区域和第一类型掺杂原子具备电活性的第二区域；
所述第二区域中包含与所述第一区域共面的部分。
2.如权利要求1所述的半导体器件，其中所述第一区域为第一类型掺杂原子和第二类型掺杂原子共掺杂区域，所述第二区域为第一类型掺杂原子掺杂区域，且所述第一区域不耗尽其对应的界面处的二维电荷载流子气，第二区域中的一子区域基本耗尽其对应的界面处的二维电荷载流子气。
3.如权利要求1所述的半导体器件，当所述半导体器件为HEMT或二极管时，所述第一区域整体为N-型、弱P-型、高阻型或绝缘型；当所述半导体器件为HHMT时，所述第一区域整体为P-型或弱N-型、高阻型或绝缘型。
4.如权利要求1所述的半导体器件，其中当所述半导体器件为HEMT/HHMT时所述第二区域中一子区域相对基底的投影小等于所述第二电极相对所述基底的投影范围；当所述半导体器件二极管时，所述第二区域中一子区域相对基底的投影大于所述第二电极相对所述基底的投影范围。
5.如权利要求1所述的半导体器件，其中当所述第一区域为分立时，所述第一区域的厚度相等或不等。
6.一种半导体器件的制造方法，其包括：
提供一基底；
形成一产生二维电荷载流子气的界面；
至少形成第一电极和第二电极；
在基底上形成含有第一类型掺杂原子掺杂的第一半导体层，在所述第一半导体层中的第一区域掺杂第二类型掺杂原子使得所述第一区域中第一类型掺杂原子不具备电活性，第一半导体层中未进行第二类型掺杂原子掺杂的第二区域中的所述第一类型掺杂原子具备电活性。
7.如权利要要求6所述的制造方法，其中所述第二类型掺杂原子为N-型或能产生深能级效果的原子,所述第一类型掺杂原子为P-型原子，或者所述第二类型掺杂原子为P-型或能产生深能级效果的原子，所述第一类型掺杂原子为N-型。
8.如权利要求6-7所述的制造方法，其中还包括形成第四电极，所述第四电极与所述第一半导体层欧姆接触。
9.如权利要求8所述的制造方法，其中所述第四电极与所述第一电极电性连接或不连接。
10.一种电子设备，其包括权利要求1-9中任一项的半导体器件。
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