JP2010519754A - 半導体素子およびその製造方法 - Google Patents

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Abstract

本発明はトランジスタに関し、このトランジスタでは、フィールドプレートを用いて、重要な区域の活性領域（チャネル）の電界を弱める（制御する）ことにより、電界が素子に渡って均等に分布する。本発明の目的は、トランジスタとその製造方法を提供することであり、これにより活性領域の電界が均される（すなわち電界ピークが低くなる）ことであり、ここで素子はより安価におよびより簡単に製造できる。本発明による半導体素子は、基板（２０）であって、この上に半導体物質からなる少なくとも１つの層（２４、２６）を含む活性層構造が設けられた基板を備え、ここでこの活性層構造（２４、２６）の上にソースコンタクト（３０）とドレインコンタクト（２８）とが配置されており、そしてソースコンタクト（３０）とドレインコンタクト（２８）とは互いに離されており、そしてゲートコンタクト（３２）の少なくとも一部がソースコンタクト（３０）とドレインコンタクト（２８）の間の活性層構造（２４、２６）の上に配置されており、ここでゲートフィールドプレート（３４）はゲートコンタクト（３２）と電気的に接続されており、そしてここで、ここで追加的に少なくとも２つの分離したフィールドプレート（５０、５２、５４、５６、５８、６０）が活性層構造（２４、２６）の上にまたは直接パッシベーション層（３６）の上に配置される。

Description

本発明は半導体素子およびその製造方法に関する。とりわけ本発明はトランジスタに関し、このトランジスタでは、フィールドプレートを用いて、重要な区域の活性領域（チャネル）の電界を弱める（制御する）ことにより、電界が素子に渡って均等に分布し、これにより素子の性能が改善される。
フィールドプレート（Feldplatten）はＨＥＭＴ、ＭＩＳＦＥＴ、ＭＯＳＦＥＴなどの非常に多くの半導体素子に一般的に使用されている。フィールドプレートは重要な区域（チャネル）の電界を制御し、これによって特定の素子特性（例えば、高い絶縁破壊耐性またはより良いリニアリティ）を得ることである。電界は素子（チャネル）に渡って均等に分布され、これにより素子での電力損失を低減することができる。
フィールドプレートは種々の電位源および電極に繋がれていてもよく、または単独、すなわち決まった電位に繋がれていなくともよい（いわゆる「グラウンドフリー」、「フローティング」または“Freischwebend”）。フィールドプレートは電場の傾きを減らすには有効であるが、基本的な欠点がある。フィールドプレートは素子の静電容量を増大させ、高周波領域での性能を劣化させる。これは増大した素子の静電容量がカットオフ周波数の低下をもたらすからである。
１つの一様なフィールドプレート（すなわち、文字通り１つのフィールドプレートで、チャネル領域に置かれている）、例えば１つの一様なフィールドプレートを持つ電界効果トランジスタでこのフィールドプレートはゲート電圧に繋がれているもの、は、チャネルに沿って２つの電界のピークを作り、この内１つのピークはドレイン側のエッジ近辺に見られ、もう１つのピークはドレイン電極のゲート側のエッジ近辺に見られる。これは素子の電界がまだ局所的に強く集中しており、大きな絶対値をもっていることを示している。この問題を克服し、電界ピークを均すために、米国出願公開公報２００５／０２５３１６８およびフイリ等の論文（X. Huili et al. “High breakdown voltage ALGaN-GaN HEMTs achieved by multiple field plates”, Electron Device Letters, IEEE, vol.25, no.4, pp.161-163, 2004）には、２つの互いにスタックされたフィールドプレートが提案されている。これらの素子では、電界のピークは全てのスタックされたフィールドプレートで生じ、そしてこれにより電界はチャネルに沿って均等に分布する。
この従来技術で提案された、スタックされたフィールドプレートの欠点は、必要なプロセスステップの数が多いために素子の製造コストが高いことであり、複数のフィールドプレートを互いに正確に位置合わせる必要があるために不良が発生しやすいことである。
そこで本発明の課題は、トランジスタとその製造方法を提供することであり、これにより活性領域の電界が均される（すなわち電界ピークが低くなる）。ここで素子はより安価におよびより簡単に製造でき、そして更に、高いプロセス収率が達成できることである。更に、電界の分布に関する半導体素子の様々な要求にとりわけ簡便に対応できなければならない。
この課題は独立請求項１および１０に記載される特徴により解決される。本発明の好ましい実施形態は従属項に含まれている。
本発明は多数の分離されたフィールドプレート（フィンガー、Finger、とも呼ぶ）を１つの共通のプロセスステップで生成することにある。ここでフィールドプレートは電界をチャネルに沿って均等に分布させる。これにより比較的小さい（すなわち均された、geglatteten）電界ピーク（ドレイン側エッジ／ゲート側エッジの領域での）を持つトランジスタを、同時に少ない静電容量で極めて簡単に製造できる。
更に、本発明は、導電材質から成る複数のフィールドプレートを直接（物理的に）互いに接触することなしに設けることができることにある。これにより複数のフィールドプレートは直接電気的に互いに接続されない。しかしながら、フィールドプレートを、たとえばゲート電極すなわちゲートパッド経由で、間接的に電気的に互いに接続することが考えられる。本発明に基づく実施例により、ゲートコンタクトのドレイン側エッジにおいて、およびドレインコンタクトのゲート側エッジにおいて、電界ピークは効率よく低減される。好ましくは多数の分離されたフィールドプレート（すなわち少なくとも２つのフィールドプレート）がチャネルに沿って周期的に配置される。しかしながら、複数の分離されたフィールドプレートは、互いに周期的に配置されないことも可能である。好ましくは、個々のフィールドプレートは、チャネルにおいて、トランジスタの支持基板（Tragersubstrat）に対し垂直に突出する方向では重ならない。好ましくは本発明では、チャネル領域（活性領域）に２〜５０の間の数のフィールドプレートが配置されており、更に好ましくは２〜１０の間の数の分離されたフィールドプレートが設置されている。
フィールドプレートは、好ましくは、リソグラフィーで形成される。これはしかし、高分解能で堆積でき導電物質の構造を形成できるものであれば、他の代替方法を用いることが可能である。用いられる方法に拘わらず、少なくとも２つの分離されたフィールドプレートが同時に形成される。
フィールドプレートは導電物質から成り、好ましくはチタン／金（とりわけ好ましくは３０ｎｍ／５００ｎｍ）の層構造またはアルミニウムから成る。代替として他の非腐食性の金属を用いることができる。導電物質の各々のフィンガー（複数のフィールドプレートの各々）はトランジスタ（好ましくはＨＥＭＴ、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ）の異なる電極（たとえばゲート、ソース、ドレイン）と接続されているか、または他にどの電極とも接続されていなくてよい。後者の場合、フィールドプレートは「グラウンドフリー」（フローティング）と呼ばれる。これにより本発明によれば、電界の分布をフィールドプレートで最適化するに際し、多くの自由度が提供される。最適な構成は、好ましくは、物理的な素子配置のシミュレーションにより決定される。とりわけ有利な点は、フィールドプレートの構造とフィールドプレート構造の各フィンガーの選択配置択が、１回の標準的な（リソグラフィーの）プロセスにより形成されることである。更に有利な点は、このフィンガーが個別にアドレシングできることである。
チャネルの長さ（すなわちソースコンタクトとドレインコンタクトとの間の距離）は好ましくは３μｍ〜１００μｍの間であり、更に好ましくは３μｍ〜１２μｍの間である。フィールドプレートのチャネルに沿った（すなわち電流の流れる方向に沿った）長さは、好ましくは１μｍ〜１００μｍの間であり、とりわけ好ましくは３μｍ〜１２μｍの間である。チャネルに直角方向のフィールドプレートの幅は、好ましくは５０〜５００μｍの間である。
フィールドプレートの構造は、好ましくは（少なくとも部分的には）、ゲート層のプロセスの間か、ゲート−フィールドプレート層のプロセスの間か、または両方のプロセスの間に形成される。第１の場合、フィールドプレート格子のフィンガーは同一の面に、実際にはゲート構造と同様に、たとえば電子ビーム露光により、実現される。第２の場合は、フィールドプレート格子のフィンガーは、追加の他のメタル層で形成される。本発明のフィールドプレート技術の極めて有利な点はその簡便さにある。すなわち追加のプロセス層を導入することなしに行えることにある。これにより、しっかりした、再現可能なプロセスが保障される。これはたとえばスタックされたフィールドプレートでは必要不可欠であった位置合わせの問題から完全に逃れることができるからである。
本発明によるフィールドプレートの構造は、好ましくはＦＥＴの設計において、全ての個々のフィールドプレートのフィンガーを、ソース、ドレイン、またはゲートのような電位のように異なる電位に、またはドリフト（フローティング）状態にすることができる。フィールドプレート構造の個々のフィールドプレートを異なる外部の電位に接続することは、調整可能なフィールドプレートの構造を可能とする。この構造では、内部の電界がフィールドプレートの構造の配置により影響されるが、製造方法は殆どそのまま同じである。これにより素子の特性は個別に最適化され、そして個別の要求により良く合わせることができる。
本発明による方法はその簡便さの他に、フィールドプレートの構造が、一様なフィールドプレートよりも小さな静電容量を持つという有利な点がある。これは格子の間の誘電体の距離によるものである。静電容量の低減は、好ましくは「グラウンドフリー」のフィールドプレートフィンガーおよび／または小さい格子の線と間隔の比（ＬＳ／ＬＩ＞１）により実現される。好ましくは隣接する２つのフィールドプレートの距離とフィールドプレートフィンガーの長さの比は１．５より大きく、更に好ましくは２より大きく、そしてさらに好ましくは３より大きい。本発明によるフィールドプレート構造は、これより、高周波用途（ＨＥＭＴ）にも用いることができる。
本発明による方法は以下のような方法ステップを含む。半導体物質からなる少なくとも１つの層を含む活性層構造を有する基板を準備するステップであって、ここでこの活性層構造はソース電極とソースコンタクトとドレイン電極とドレインコンタクトとに接続されており、そしてソースコンタクトとドレインコンタクトとは互いに離されているステップと、ゲートコンタクトを活性層構造の上に堆積するステップであって、ここでゲートコンタクトの少なくとも一部がソースコンタクトとドレインコンタクトの間に配置されているステップと、ゲートコンタクトの上にゲートフィールドプレートを堆積するステップであって、ここでゲートフィールドプレートはゲートコンタクトと電気的（および物理的）に接続されており、ここで追加的に少なくとも２つの分離したフィールドプレートが活性層構造の上に同時に形成されるステップを含む。
好ましくは、フィールドプレートは光リソグラフィーの方法を用いて形成される。好ましくは、追加のフィールドプレート（フィンガー）は、ゲートコンタクトの形成のためのプロセスと同時におよび／またはゲートフィールドプレートの形成のためのプロセスと同時に、形成される。好ましくは、少なくとも２つの追加のフィールドプレートの堆積の前に、活性層構造の上にパッシベーション層を堆積し、そして少なくとも２つの追加のフィールドプレートが（同時に）パッシベーション層の上に堆積される。好ましくは少なくとも２つのフィールドプレートがストライプ状かつ互いに平行に形成される。好ましくは、活性層構造は第１の半導体物質からなる第１の層と、第２の半導体物質からなる第２の層とを備え、ここで第１の半導体層のバンドギャップは第２の半導体物質のバンドギャップと異なり、そして第１の半導体物質と第２の半導体物質は、第１の層と第２の層の間の境界層で２次元電子ガスが形成されるように選択されている。
好ましくは、少なくとも２つのフィールドプレートが異なる電位に接続されている。好ましくは少なくとも１つのフィールドプレートがドレインコンタクトと、および／または少なくとも１つのフィールドプレートがゲートコンタクトと、および／または少なくとも１つのフィールドプレートがソースコンタクトと接続されている。好ましくは少なくとも１つのフィールドプレートがグラウンドフリー（freischwebend）に設定されている。好ましくはゲートフィールドプレートと少なくとも２つの追加のフィールドプレートが保護フィルムでカバーされている。
パッシベーション層および／または保護フィルムは、好ましくは、層の厚さが１００ｎｍ〜３００ｎｍの間である。パッシベーション層および／または保護フィルムは好ましくは二酸化珪素か、酸化アルミニウムかまたは窒化珪素からなる。
好ましくは、追加のフィールドプレートの内少なくとも２つはデルタ層を形成する。すなわち、追加のフィールドプレートはチャネルに沿った断面においての長さ（横方向）が、高さ（垂直方法）より小さい。好ましくはこの高さはフィールドプレートの長さの２倍より大きい。これにより素子の静電容量は更に低減される。最小の長さ（チャネルに沿った横方向への長さ）は使用できるプロセス技術（例えばリソグラフィー）の分解能により下側に制限されている。
本発明による半導体素子は以下のものを備える。半導体物質からなる少なくとも１つの層を含む活性層構造が設けられた基板であって、ここでこの活性層構造の上にソースコンタクトとドレインコンタクトとが配置されており、そしてこのソースコンタクトとドレインコンタクトとは互いに離されている基板と、少なくとも一部がソースコンタクトとドレインコンタクトの間に配置されているゲートコンタクトと、ゲートコンタクトと電気的に接続されており、ここで追加的に少なくとも２つの分離したフィールドプレートが活性層構造の上に配置されているゲートフィールドプレートとを備える。
好ましくは、少なくとも２つのフィールドプレートはストライプ状でありかつ互いに平行に形成される。好ましくは、少なくとも２つの追加のフィールドプレートは互いに隣接し、直接活性層の上に（または活性層の上にあるパッシベーション層の上に直接）配置される。これにより、好ましくは活性層構造と少なくとも２つの追加のフィールドプレートとの間に、パッシベーション層が設けられる。好ましくは、少なくとも２つの追加のフィールドプレートは互いに隣接し、直接パッシベーション層の上に配置される。好ましくは、活性層構造は第１の半導体物質からなる第１の層と、第２の半導体物質からなる第２の層とを備え、ここで第１の半導体層のバンドギャップは第２の半導体物質のバンドギャップと異なり、そして第１の半導体物質と第２の半導体物質は、第１の層と第２の層の間の境界層で２次元電子ガスが形成されるように選択されている。
好ましくは、少なくとも２つのフィールドプレートが異なる電位に接続されている。好ましくは少なくとも１つのフィールドプレートがドレインコンタクトと、および／または少なくとも１つのフィールドプレートがゲートコンタクトと、および／または少なくとも１つのフィールドプレートがソースコンタクトと接続されている。好ましくは少なくとも１つのフィールドプレートがグラウンドフリー（またはフローティング、freischwebend、すなわち決まった電位とされていない）に設定されている。好ましくはゲートフィールドプレートと少なくとも２つの追加のフィールドプレートが保護フィルムでカバーされている。
本発明は、以下のように、図に示された実施形態を用いて詳細に説明される。
図１は、本発明によるフィールドプレート格子（メタル層に形成されている）を持つ高電子移動度トランジスタの概略的な断面図である。 図２は、本発明によるフィールドプレート格子を持つ高電子移動度トランジスタの上面図である。ここで３つのフィンガーはゲート電極と接続され、２つのフィンガーはドリフト状態に設定されている。 図３は、本発明によるフィールドプレート格子を持つ高電子移動度トランジスタを示し、ここで２つのフィンガーはゲート電極と接続され、２つのフィンガーはソース電極と接続され、１つの電極はドレイン電極と接続され、また２つのフィンガーはグラウンドフリーに設定されている。 図４は、本発明によるフィールドプレート格子を持つ高電子移動度トランジスタの概略の断面図であり、２つの異なるメタル層で形成されている。 図５は、ＨＥＭＴのチャネル領域での電界の分布を、フィールドプレート格子（フィールドプレート構造）を持つものと持たないもので概略的に示す。 図６は、図５に基づく電界分布から生ずる電子密度を、ゲート電極とドレイン電極の間での２ＤＥＧで示す。 図７は、ソース−ドレイン方向で２ＤＥＧ場でシミュレーションされた電界の分布を、フィールドプレート格子を持つものと持たないもので概略的に示す。
図１と図２は、メタル層で形成された、本発明によるフィールドプレート格子を持つ高電子移動度トランジスタの断面図／上面図を示す。
基板２０の上に核形成層２２が堆積される。この上に、続いて半導体物質からなるバッファ層２４が堆積される。バッファ層２４の上に半導体物質からなるバリヤ層２６が堆積される。バッファ層２４とバリヤ層２６は明確に異なるバンドギャップと、異なるフェルミ準位とで形成されており、これにより２次元電子ガスがソース３０とドレイン２８の間のチャネルとして形成され、ここでソース３０とドレイン２８はバリヤ層２６の上に配置されている。これらの異なるフェルミエネルギーを合わせるため、そしてＧａＮ素子で層２４と層２６とで異なる自発分極およびピエゾ電気の分極のため、電子は層２４と層２６の間の境界層に集中する。導電帯には比較的鋭い、境界層に限定されたエネルギー極小値が形成される。電子は境界層に平行に高い移動度を示す。中程度の動作電圧では最初にゲートのドレイン側エッジに高い電界が生じる。これは高いチャネル導電性のため、ドレイン電位は実質的にこのゲートエッジの下にあるからである。更に高い動作電圧でやっと第２の電界のピークがドレインコンタクトで形成される。
本発明は、しかしながら、ＨＥＭＴに限定されない。実際、本発明は電界効果トランジスタの全ての種類に適用でき、たとえばＭＩＳＦＥＴやＭＯＳＦＥＴに適用できる。これらに対応してチャネルは、代替として、１つの半導体層によっても形成される。
これに続いてパッシベーション層３６が、例えばＳｉＯ２、Ａｌ２Ｏ３からなる１００ｎｍから３００ｎｍの厚さの層厚で、形成される。
パッシベーション層３６には、標準的な技術（例えばリソグラフィー）によって凹部（Aussparung、（切れ目：Discontinuitat））を形成する。この凹部にゲート３２が堆積される。これに続いて、唯１つのプロセスステップで、同時にゲートフィールドプレート３４および分離されたフィールドプレート５０、５２、５４、５６、５８が堆積される。このゲートフィールドプレート３４とフィンガーの内の３個５０、５２、５４は電気的にゲートパッド電極３３に接続されている。そしてフィンガーの内の２個５６、５８はグラウンドフリーであり、すなわち、これらは決まった電位（ソース、ドレイン、またはゲートのような）と接続されていない。
共通のプロセスステップは、リソグラフィーのような標準的な技術で実施されるが、他の構造形成方法でも実施できる。重要なことは、パッシベーション層３６の上に同時に、分離された複数のフィールドプレート（これはゲート３２と接続されていない）が堆積されることである。
最後に保護層３８が堆積される。この保護層はゲートフィールドプレート３４および分離されたフィールドプレート５０、５２、５４、５６、５８を被覆する。
図３は更にもう１つの他の実施例である、本発明によるフィールドプレートの構造を持つＨＥＭＴを示す。この場合はフィールドプレートの異なるフィンガーは異なる電極に接続されている。フィンガー５０はゲートパッド３３に接続され、フィンガー５２と５４はソースパッド３０に接続され、フィンガー５６と５８はグラウンドフリーであり、そしてフィンガー６０はドレインパッド２８に接続されている。このフィールドプレート構造における電界分布を最適化するため、フィールドプレート格子の一部を任意の外部の電位に接続することも可能である。
図４は、本発明のフィールドプレート格子の他の変形実施例でのＨＥＭＴを示す。ここでフィールドプレート格子のフィンガー５６と５８は、追加の他のメタル層に形成されている。これはパッシベーション層３６が対応してパターン化されることを意味する。
図５は、図１（フィールドプレート構造を持つ）に基づくＨＥＭＴのチャネル領域での電界分布の概略図を示し、同構造のフィールドプレート構造を持たないものと比較している。フィールドプレートは、トランジスタが遮断され、高い遮断電圧にある場合において、フィールドプレートの下で直接、ゲートとドレインの間のチャネル領域に追加の電界を供給し、これによりゲート構造のドレイン側エッジで直接電界ピークを抑える。
図６は図５に基づく電界分布で、生じた電子ガス密度を、ゲート電極とドレイン電極の間での２ＤＥＧで示す。フィールドプレート格子により更に空乏化したチャネル領域が明らかに認識できる。この空乏化した領域はチャネルに沿った追加の電圧降下をもたらし、これにより絶縁破壊耐性を高める。
図７は、ソース−ドレイン方向で、フィールドプレート有りと無しの場合での、２ＤＥＧ（zweidimensionales Electronengas）場での電界分布のシミュレーションの概略を示す。ここでもまた、フィールドプレート構造が、ゲートのドレイン側エッジの電界ピークを低減している。
本発明によるトランジスタは好ましい実施形態としてＨＥＭＴを用いて示されたが、上記の実施は他のトランジスタにも同様に適用でき、とりわけＭＩＳＦＥＴやＭＯＳＦＥＴのようなＦＥＴへの応用に適用できる。本発明によるトランジスタは個々のトランジスタであっても、複数の同様のトランジスタ（複数のフィンガー）からなるアレイ構造であっても、また集積化された回路においても適用できる。
参照記号リスト（Bezugszeichenliste）

１０ ＨＥＭＴ素子
１８ 活性面
１９ ２ＤＥＧ
２０ 基板
２２ 核形成層（Nukleationsschicht）
２４ バッファ層
２６ バリヤ層
２８ ドレイン電極とドレインパッド
３０ ソース電極とソースパッド
３２ ゲート
３３ ゲート電極とゲートパッド
３４ ゲートフィールドプレート
３６ パッシベーション層
３８ 保護膜
５０ フィールドプレート
５２ フィールドプレート
５４ フィールドプレート
５６ フィールドプレート
５８ フィールドプレート
６０ フィールドプレート
Ｌｐ フィールドプレート：周期的配置の長さ
Ｌｓ ２つの隣接するフィールドプレートの間の距離
ＬＩ フィールドプレートの長さ
Ｌｇｆ ゲートフィールドプレートの長さ
Ｌｇ ゲート長
ｔｐ１ パッシベーション層の厚さ
ｔｐ２ 保護膜の厚さ

Claims (20)

  1. 以下のステップで半導体素子を製造する方法であって、
    −基板（２０）を準備するステップであって、この上に半導体物質からなる少なくとも１つの層（２４、２６）を含む活性層構造を設け、ここで、この活性層構造（２６）はソースコンタクト（３０）とドレインコンタクト（２８）とに接続されており、そして前記ソースコンタクト（３０）と前記ドレインコンタクト（２８）とは互いに離されているステップと、
    −ゲートコンタクト（３２）を前記活性層構造（２６）の上に堆積するステップであって、
    ここで、前記ゲートコンタクト（３２）の少なくとも一部がソースコンタクト（３０）とドレインコンタクト（２８）の間に配置されているステップと、
    −前記ゲートコンタクト（３２）の上にゲートフィールドプレート（３４）を堆積するステップであって、ここで、前記ゲートフィールドプレート（３４）は前記ゲートコンタクト（３２）と電気的に接続されているステップを含み、
    追加的に少なくとも２つの分離したフィールドプレート（５０、５２、５４、５６、５８、６０）が活性層構造（２４、２６）の上に同時に形成されることを特徴とする半導体素子を製造する方法。
  2. 請求項１に記載の方法において、
    前記フィールドプレート（３２、５０、５２、５４、５６、５８、６０）は光リソグラフィーの方法を用いて形成されることを特徴とする方法。
  3. 請求項１または２に記載の方法において、
    前記追加のフィールドプレート（５０、５２、５４、５６、５８、６０）は、前記ゲートコンタクト（３２）の形成のためのプロセスと同時に、および／または前記ゲートフィールドプレート（３４）の形成のためのプロセスと同時に、形成されることを特徴とする方法。
  4. 請求項１から３のいずれか１項に記載の方法において、
    前記追加のフィールドプレート（５０、５２、５４、５６、５８、６０）の堆積の前に、前記活性層構造（２４、２６）の上にパッシベーション層（３６）を堆積し、そして前記追加のフィールドプレート（５０、５２、５４、５６、５８、６０）が前記パッシベーション層（３６）の上に堆積されることを特徴とする方法。
  5. 請求項１から４のいずれか１項に記載の方法において、
    前記の少なくとも２つのフィールドプレート（５０、５２、５４、５６、５８）がストライプ状かつ互いに平行に形成されることを特徴とする方法。
  6. 請求項１から５のいずれか１項に記載の方法において、
    前記活性層構造は第１の半導体物質からなる第１の層（２４）と、第２の半導体物質からなる第２の層（２６）とを備え、そして前記第１の半導体層のバンドギャップは前記第２の半導体物質のバンドギャップと異なり、および／または前記第１の半導体物質の自発分極または前記第１の半導体物質のピエゾ電気分極は、前記第２の半導体物質の自発分極または前記第２の半導体物質のピエゾ電気分極と異なり、そして前記第１の半導体物質と前記第２の半導体物質は、前記第１の層（２４）と前記第２の層（２６）の間の境界層で２次元電子ガス（１９）が形成されるように選択されていることを特徴とする方法。
  7. 請求項１から６のいずれか１項に記載の方法において、
    少なくとも２つのフィールドプレート（５０、５２、５４、６０）が異なる電位（２８、３０、３２）に接続されていることを特徴とする方法。
  8. 請求項７に記載の方法において、
    少なくとも１つのフィールドプレート（６０）が前記ドレインコンタクト（２８）と接続され、および／または少なくとも１つのフィールドプレート（５０）が前記ゲートコンタクト（３２）と接続され、および／または少なくとも１つのフィールドプレート（５２、５４）が前記ソースコンタクト（３０）と接続されていることを特徴とする方法。
  9. 請求項１から８のいずれか１項に記載の方法において、
    少なくとも１つのフィールドプレート（６０）がグラウンドフリーに設定されていることを特徴とする方法。
  10. 請求項１から９のいずれか１項に記載の方法において、
    前記ゲートフィールドプレート（３４）および前記少なくとも２つのフィールドプレート（５０、５２、５４、５６、５８、６０）が保護フィルム（３８）で被覆されていることを特徴とする方法。
  11. 半導体物質からなる少なくとも１つの層（２４、２６）を含む活性層構造が設けられる基板（２０）であって、この活性層構造（２４、２６）の上にソースコンタクト（３０）とドレインコンタクト（２８）とが配置されており、そして前記ソースコンタクト（３０）と前記ドレインコンタクト（２８）とは互いに離されている基板（２０）と、
    少なくとも一部がソースコンタクト（３０）とドレインコンタクト（２８）の間の前記活性層構造（２４、２６）の上に配置されているゲートコンタクト（３２）と、
    前記ゲートコンタクト（３２）と電気的に接続されているゲートフィールドプレート（３４）とを備え、
    追加的に少なくとも２つの分離したフィールドプレート（５０、５２、５４、５６、５８、６０）が前記活性層構造（２４、２６）の上に配置されることを特徴とする半導体素子。
  12. 請求項１１に記載の半導体素子において、
    前記少なくとも２つのフィールドプレート（５０、５２、５４、５６、５８）がストライプ状かつ互いに平行に形成されることを特徴とする半導体素子。
  13. 請求項１１または１２に記載の半導体素子において、
    少なくとも２つの追加のフィールドプレート（５６、５８）は互いに隣接し、直接前記活性層（２６）の上に配置されることを特徴とする半導体素子。
  14. 請求項１１から１３のいずれか１項に記載の半導体素子において、
    前記活性層構造（２４、２６）と前記追加の複数のフィールドプレート（５０、５２、５４）との間に、パッシベーション層が配置されていることを特徴とする半導体素子。
  15. 請求項１４に記載の半導体素子において、
    少なくとも２つの追加のフィールドプレート（５０、５２、５４）は互いに隣接し、直接前記パッシベーション層の上に配置されていることを特徴とする半導体素子。
  16. 請求項１１または１５に記載の半導体素子において、
    前記活性層構造は第１の半導体物質からなる第１の層（２４）と、第２の半導体物質からなる第２の層（２６）とを備え、そして前記第１の半導体層のバンドギャップは前記第２の半導体物質のバンドギャップと異なり、および／または前記第１の半導体物質の自発分極または前記第１の半導体物質のピエゾ電気分極は、前記第２の半導体物質の自発分極または前記第２の半導体物質のピエゾ電気分極と異なり、そして前記第１の半導体物質と前記第２の半導体物質は、前記第１の層（２４）と前記第２の層（２６）の間の境界層で２次元電子ガス（１９）が形成されるように選択されていることを特徴とする方法。
  17. 請求項１１から１６のいずれか１項に記載の半導体素子において、
    少なくとも２つのフィールドプレート（５０、５２、５４、６０）が異なる電位（２８、３０、３２）に接続されていることを特徴とする半導体素子。
  18. 請求項１１から１７のいずれか１項に記載の半導体素子において、
    少なくとも１つのフィールドプレート（６０）が前記ドレインコンタクト（２８）と接続され、および／または少なくとも１つのフィールドプレート（５０）が前記ゲートコンタクト（３２）と接続され、および／または少なくとも１つのフィールドプレート（５２、５４）が前記ソースコンタクト（３０）と接続されていることを特徴とする半導体素子。
  19. 請求項１１から１８のいずれか１項に記載の半導体素子において、
    少なくとも１つのフィールドプレート（６０）がグラウンドフリーに設定されていることを特徴とする半導体素子。
  20. 請求項１１から１９のいずれか１項に記載の半導体素子において、
    前記ゲートフィールドプレート（３４）と前記少なくとも２つのフィールドプレート（５０、５２、５４、５６、５８、６０）が保護フィルム（３８）で被覆されていることを特徴とする半導体素子。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2012231107A (ja) * 2011-04-25 2012-11-22 Samsung Electro-Mechanics Co Ltd 窒化物半導体素子及びその製造方法
JP2013058662A (ja) * 2011-09-09 2013-03-28 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP5550740B2 (ja) * 2010-11-10 2014-07-16 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP2016174063A (ja) * 2015-03-17 2016-09-29 株式会社日立製作所 半導体装置、半導体装置の製造方法および回路システム
JP2017123432A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体装置
JP2017168624A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2020127025A (ja) * 2020-04-07 2020-08-20 ローム株式会社 半導体装置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136364B2 (en) 2009-09-16 2015-09-15 Power Integrations, Inc. Field effect transistor with access region recharge
US7999287B2 (en) * 2009-10-26 2011-08-16 Infineon Technologies Austria Ag Lateral HEMT and method for the production of a lateral HEMT
IT1401748B1 (it) * 2010-08-02 2013-08-02 Selex Sistemi Integrati Spa Transistori ad alta mobilita' elettronica con elettrodo di field plate
US9647076B2 (en) 2011-11-21 2017-05-09 Sensor Electronic Technology, Inc. Circuit including semiconductor device with multiple individually biased space-charge control electrodes
US9673285B2 (en) 2011-11-21 2017-06-06 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting buried and/or surface layers
US9443941B2 (en) 2012-06-04 2016-09-13 Infineon Technologies Austria Ag Compound semiconductor transistor with self aligned gate
US9245879B2 (en) 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US10192981B2 (en) * 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
JP6268366B2 (ja) * 2012-09-28 2018-01-31 パナソニックＩｐマネジメント株式会社 半導体装置
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
CN104183635B (zh) * 2013-05-28 2017-07-04 北京天元广建科技研发有限责任公司 一种场效应晶体管
JP6211804B2 (ja) * 2013-05-30 2017-10-11 トランスフォーム・ジャパン株式会社 半導体装置
TWI615977B (zh) * 2013-07-30 2018-02-21 高效電源轉換公司 具有匹配臨界電壓之積體電路及其製造方法
CN103779407B (zh) * 2014-01-20 2016-05-18 西安电子科技大学 加源场板耗尽型AlGaN/GaN HEMT器件结构及其制作方法
CN104201200B (zh) * 2014-08-27 2017-07-28 电子科技大学 一种具有电偶极层结构的氮化镓基异质结场效应晶体管
CN104409431B (zh) * 2014-10-24 2017-07-04 苏州能讯高能半导体有限公司 一种半导体器件
WO2016100805A1 (en) * 2014-12-19 2016-06-23 Sensor Electronic Technology, Inc. Semiconductor device with multiple space-charge control electrodes
JP6478395B2 (ja) * 2015-03-06 2019-03-06 住友電工デバイス・イノベーション株式会社 半導体装置
US10553689B2 (en) 2015-12-23 2020-02-04 Intel Corporation Multiple stacked field-plated GaN transistor and interlayer dielectrics to improve breakdown voltage and reduce parasitic capacitances
US10461161B1 (en) * 2017-01-23 2019-10-29 Navitas Semiconductor, Inc. GaN device with floating field plates
CN107275384B (zh) * 2017-06-23 2020-09-25 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316895A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107275386A (zh) * 2017-06-23 2017-10-20 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
US10262938B2 (en) * 2017-08-31 2019-04-16 Vanguard International Semiconductor Corporation Semiconductor structure having conductive layer overlapping field oxide
US11575036B2 (en) * 2017-09-28 2023-02-07 Intel Corporation Gallium nitride transistors with source and drain field plates and their methods of fabrication
US10103239B1 (en) * 2017-12-28 2018-10-16 Vanguard International Semiconductor Corporation High electron mobility transistor structure
US11862691B2 (en) * 2019-11-01 2024-01-02 Raytheon Company Field effect transistor having field plate
US11316019B2 (en) 2020-07-29 2022-04-26 Globalfoundries U.S. Inc. Symmetric arrangement of field plates in semiconductor devices
CN112635552A (zh) * 2020-12-20 2021-04-09 华南师范大学 多栅极场板结构hemt器件及其制备方法
CN112768505B (zh) * 2020-12-31 2023-02-10 西安电子科技大学 异质结功率器件及其制作方法
CN115498034B (zh) * 2022-09-13 2024-03-19 北京无线电测量研究所 一种GaN HEMT器件及其制备方法
CN117457735A (zh) * 2023-12-22 2024-01-26 英诺赛科（珠海）科技有限公司 一种晶体管结构及其制作方法、芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62173764A (ja) * 1986-01-27 1987-07-30 Matsushita Electric Works Ltd 半導体装置
JPH10335353A (ja) * 1997-04-04 1998-12-18 Nec Corp 半導体装置の製造方法
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
WO2006098801A1 (en) * 2005-03-11 2006-09-21 Cree, Inc. Wide bandgap transistors with gate-source field plates
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947232A (en) 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
EP0565808B1 (en) * 1992-04-17 1996-12-11 STMicroelectronics S.r.l. Junction-isolated high voltage MOS integrated device
JP4670121B2 (ja) * 1999-08-19 2011-04-13 富士通株式会社 半導体装置
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
DE10137343C1 (de) 2001-07-31 2002-09-12 Infineon Technologies Ag Halbleiterstruktur mit Feldplatte
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
JP4433184B2 (ja) * 2004-11-05 2010-03-17 株式会社富士通ゼネラル 圧縮機
EP1901342A4 (en) * 2005-06-10 2009-07-22 Nec Corp FIELD EFFECT TRANSISTOR
TW200715570A (en) * 2005-09-07 2007-04-16 Cree Inc Robust transistors with fluorine treatment
US7420225B1 (en) * 2005-11-30 2008-09-02 Sandia Corporation Direct detector for terahertz radiation
JP5162823B2 (ja) * 2005-12-08 2013-03-13 三菱電機株式会社 半導体装置及び半導体装置の製造方法
KR100782430B1 (ko) * 2006-09-22 2007-12-05 한국과학기술원 고전력을 위한 내부전계전극을 갖는 갈륨나이트라이드기반의 고전자 이동도 트랜지스터 구조
US8283699B2 (en) * 2006-11-13 2012-10-09 Cree, Inc. GaN based HEMTs with buried field plates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62173764A (ja) * 1986-01-27 1987-07-30 Matsushita Electric Works Ltd 半導体装置
JPH10335353A (ja) * 1997-04-04 1998-12-18 Nec Corp 半導体装置の製造方法
JP2004214471A (ja) * 2003-01-07 2004-07-29 Nec Corp 電界効果トランジスタ
WO2006098801A1 (en) * 2005-03-11 2006-09-21 Cree, Inc. Wide bandgap transistors with gate-source field plates
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5550740B2 (ja) * 2010-11-10 2014-07-16 三菱電機株式会社 半導体装置、および半導体装置の製造方法
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2012231107A (ja) * 2011-04-25 2012-11-22 Samsung Electro-Mechanics Co Ltd 窒化物半導体素子及びその製造方法
JP2013058662A (ja) * 2011-09-09 2013-03-28 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9406773B2 (en) 2011-09-09 2016-08-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2016174063A (ja) * 2015-03-17 2016-09-29 株式会社日立製作所 半導体装置、半導体装置の製造方法および回路システム
JP2017123432A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体装置
JP2017168624A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
JP2020127025A (ja) * 2020-04-07 2020-08-20 ローム株式会社 半導体装置

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