JP7208167B2 - 半導体装置およびその製造方法 - Google Patents
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Description
2 半導体積層構造
3 ソース電極
4 ゲート電極
4a オーバーラップ部
5 ドレイン電極
6 第1ソースフィールドプレート
7 フローティングプレート
8 第2ソースフィールドプレート
9 ソース配線
10 ドレイン配線
11 ゲート配線
12 ドレインパッド
13 ソースパッド
14 ゲートパッド
15 基板コンタクト部
16 アクティブエリア
17 ノンアクティブエリア
18 素子分離線
20 プレート膜
21 基板
22 バッファ層
23 電子走行層
24 電子供給層
25 二次元電子ガス
29 パッシベーション膜
31 第1保護膜
32 第2保護膜
33 第1層間絶縁膜
34 第2層間絶縁膜
35 第3層間絶縁膜
36 ソースコンタクトホール
37 ドレインコンタクトホール
38 ゲート開口部
38a 第1開口部
38b 第2開口部
39 サイドウォール
40 ゲート絶縁膜
41 第1ソースビアホール
42 第1ドレインビアホール
43 第1ゲートビアホール
44 第1SFP用ビアホール
45 第2SFP用ビアホール
51 ソースビアメタル
52 ドレインビアメタル
53 ゲートビアメタル
54 第1SFP用ビアメタル
55 第2SFP用ビアメタル
61 第4層間絶縁膜
62 第2ドレインビアホール
63 基板コンタクトホール
64 基板コンタクトメタル
65 第3保護膜
66 ドレインパッド開口部
67 樹脂層
72 ベース部
73 電極部(第1ソースフィールドプレート6)
74 ベース部
75 電極部(フローティングプレート7)
76 ベース部
81 電極部(ゲート電極4)
82 ベース部
91 電極部(第2ソースフィールドプレート8)
92 ベース部
Claims (19)
- 半導体積層構造上に配置され、互いに平行にかつ所定の第1方向に延びるソース電極、ゲート電極およびドレイン電極を含む電極構造と、前記電極構造上に配置され、互いに平行にかつ前記第1方向に直交する第2方向に延びるソース配線、ドレイン配線およびゲート配線を含む配線構造とを有し、前記ソース配線、ドレイン配線およびゲート配線が、それぞれ前記ソース電極、ドレイン電極およびゲート電極に電気的に接続されている半導体装置であって、
前記ゲート電極と前記ドレイン配線との間に配置され、前記ソース電極に電気的に接続された導電膜を含み、
前記ソース配線は、前記ソース電極とは材料が異なるソースビアメタルを介して、前記ソース電極に接続され、
前記ドレイン配線は、前記ドレイン電極とは材料が異なるドレインビアメタルを介して、前記ドレイン電極に接続され、
前記ゲート配線は、前記ゲート電極とは材料が異なるゲートビアメタルを介して、前記ゲート電極に接続されており、
前記ソース電極および前記ドレイン電極は、Ti膜、AlSiCu膜、Ti膜およびTiN膜が、下層からその順に積層されたTi/AlSiCu/Ti/TiN積層膜から構成されている、半導体装置。 - 半導体積層構造上に配置され、互いに平行にかつ所定の第1方向に延びるソース電極、ゲート電極およびドレイン電極を含む電極構造と、前記電極構造上に配置され、互いに平行にかつ前記第1方向に直交する第2方向に延びるソース配線、ドレイン配線およびゲート配線を含む配線構造とを有し、前記ソース配線、ドレイン配線およびゲート配線が、それぞれ前記ソース電極、ドレイン電極およびゲート電極に電気的に接続されている半導体装置であって、
前記ゲート電極と前記ドレイン配線との間に配置され、前記ソース電極に電気的に接続された導電膜を含み、
前記ソース配線は、前記ソース電極とは材料が異なるソースビアメタルを介して、前記ソース電極に接続され、
前記ドレイン配線は、前記ドレイン電極とは材料が異なるドレインビアメタルを介して、前記ドレイン電極に接続され、
前記ゲート配線は、前記ゲート電極とは材料が異なるゲートビアメタルを介して、前記ゲート電極に接続されており、
前記ゲート電極は、TiN膜、W膜、AlCu膜およびTiN膜が、下層からその順に積層されたTiN/W/AlCu/TiN積層膜から構成されている、半導体装置。 - 半導体積層構造上に配置され、互いに平行にかつ所定の第1方向に延びるソース電極、ゲート電極およびドレイン電極を含む電極構造と、前記電極構造上に配置され、互いに平行にかつ前記第1方向に直交する第2方向に延びるソース配線、ドレイン配線およびゲート配線を含む配線構造とを有し、前記ソース配線、ドレイン配線およびゲート配線が、それぞれ前記ソース電極、ドレイン電極およびゲート電極に電気的に接続されている半導体装置であって、
前記ゲート電極と前記ドレイン配線との間に配置され、前記ソース電極に電気的に接続された導電膜を含み、
前記ソース配線は、前記ソース電極とは材料が異なるソースビアメタルを介して、前記ソース電極に接続され、
前記ドレイン配線は、前記ドレイン電極とは材料が異なるドレインビアメタルを介して、前記ドレイン電極に接続され、
前記ゲート配線は、前記ゲート電極とは材料が異なるゲートビアメタルを介して、前記ゲート電極に接続されており、
前記ソース配線、前記ドレイン配線および前記ゲート配線は、TiN膜、AlCu膜およびTiN膜が、下層からその順に積層されたTiN/AlCu/TiN積層膜から構成されている、半導体装置。 - 前記導電膜は、前記ゲート電極の上面に沿って前記第1方向に延びている、請求項1~3のいずれか一項に記載の半導体装置。
- 前記導電膜の幅が前記ゲート電極の上面の幅よりも大きく、平面視において、前記導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している、請求項4に記載の半導体装置。
- 前記導電膜の各側縁の前記ゲート電極の上面の対応する側縁からの突出量が、0.3μm以上0.9μm以下である、請求項5に記載の半導体装置。
- 前記ゲート電極の上面と前記導電膜の下面との間の距離が、0.15μm以上0.25μm以下である、請求項6に記載の半導体装置。
- 前記ソース電極および前記ドレイン電極は、前記ゲート電極を挟むように、前記ゲート電極から離れて配置されている、請求項1~7のいずれか一項に記載の半導体装置。
- 前記半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブエリアと、前記アクティブエリア外のノンアクティブエリアとを含み、
前記ノンアクティブエリアにおいて、前記ソース配線と前記導電膜とが電気的に接続されている、請求項8に記載の半導体装置。 - 前記半導体積層構造は、電子走行層と、前記電子走行層上に形成され、電子走行層に達する下側開口部が形成された電子供給層とを含み、
前記半導体積層構造上には、前記下側開口部に連通する上側開口部を有する絶縁層が形成されており、
前記絶縁層の表面および前記下側開口部および前記上側開口部からなるゲート開口部の底部および側部を覆うように、ゲート絶縁膜が形成されており、
前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成されている、請求項8に記載の半導体装置。 - 前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート電極から絶縁され、前記ソース電極に電気的に接続された第2導電膜をさらに含み、
前記第2導電膜は、前記ゲート開口部の一側部の高さ中間位置で露出している、請求項10に記載の半導体装置。 - 前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート電極および前記ソース電極から絶縁されている第3導電膜をさらに含む、請求項11に記載の半導体装置。
- 前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む、請求項11または12に記載の半導体装置。
- 前記ゲート電極は、前記ゲート開口部の周縁において、前記ゲート絶縁膜上に形成されたオーバーラップ部を含む、請求項10~13のいずれか一項に記載の半導体装置。
- 前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、それぞれソースビアホール、ドレインビアホールおよびゲートビアホールに埋め込まれており、
前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、対応するビアホールの側壁に形成されるTiNバリア膜と、前記TiNバリア膜の内側に埋め込まれるタングステンとから構成される、請求項1~14のいずれか一項に記載の半導体装置。 - 前記ソース電極と前記ゲート電極との間に配置され、前記ソース電極、前記ゲート電極および前記ドレイン電極のいずれの電極にも電気的に接続されていないフローティングプレートをさらに含む、請求項1~15のいずれか一項に記載の半導体装置。
- 電子走行層と前記電子走行層上に形成された電子供給層とを含む半導体積層構造上に、互いに平行にかつ所定の第1方向に延びたソース電極、ドレイン電極およびゲート電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上方に配置され、前記ゲート電極を覆う第1絶縁層を形成する工程と、
前記第1絶縁層上の前記ゲート電極の上面に対向する位置に、導電膜を形成する工程と、
前記第1絶縁層上に、前記導電膜を覆うように、第2絶縁層を形成する工程と、
前記ソース電極、前記ドレイン電極および前記ゲート電極を、それぞれ、前記第2絶縁層上に形成されるソース配線、ドレイン配線およびゲート配線に接続するためのソースビアメタル、ドレインビアメタルおよびゲートビアメタルをそれらの間の絶縁層内に形成するとともに、前記導電膜を前記ソース配線に接続するための導電膜ビアメタルを前記第2絶縁層内に形成する工程と、
前記第2絶縁層上に、互いに平行にかつ前記第2絶縁層の表面に沿う方向であって前記第1方向と直交する第2方向に延びた前記ソース配線、前記ドレイン配線および前記ゲート配線を形成する工程とを含む、半導体装置の製造方法。 - 前記導電膜は、前記ゲート電極の上面に沿って前記第1方向に延びている、請求項17に記載の半導体装置の製造方法。
- 前記導電膜の幅が前記ゲート電極の上面の幅よりも大きく、前記導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している、請求項18に記載の半導体装置の製造方法。
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