CN117457735A - 一种晶体管结构及其制作方法、芯片 - Google Patents

一种晶体管结构及其制作方法、芯片 Download PDF

Info

Publication number
CN117457735A
CN117457735A CN202311774880.3A CN202311774880A CN117457735A CN 117457735 A CN117457735 A CN 117457735A CN 202311774880 A CN202311774880 A CN 202311774880A CN 117457735 A CN117457735 A CN 117457735A
Authority
CN
China
Prior art keywords
layer
substrate
drain
orthographic projection
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311774880.3A
Other languages
English (en)
Inventor
吴克平
赵起越
石瑜
李晓琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innoscience Zhuhai Technology Co Ltd
Original Assignee
Innoscience Zhuhai Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innoscience Zhuhai Technology Co Ltd filed Critical Innoscience Zhuhai Technology Co Ltd
Priority to CN202311774880.3A priority Critical patent/CN117457735A/zh
Publication of CN117457735A publication Critical patent/CN117457735A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

本申请提供一种晶体管结构及其制作方法、芯片，晶体管结构包括：衬底基板，以及沿远离衬底基板的方向依次层叠设置于衬底基板上的外延缓冲层、异质结膜层和栅极；晶体管结构还包括：场板，设置于栅极远离衬底基板的一侧；漏极互联金属层，设置于场板远离衬底基板的一侧；漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影至少部分交叠；场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分。由此，可以减少栅极和漏极互联金属层之间的米勒电容，提高晶体管的效率和性能。

Description

一种晶体管结构及其制作方法、芯片
技术领域
本申请涉及半导体技术领域，尤其涉及一种晶体管结构及其制作方法、芯片。
背景技术
氮化镓高迁移率晶体管（GaN high electron mobility transfer，GaN HEMT，）与传统晶体管相比具有高迁移率、高击穿电场和低栅极电荷等优点。在高频、高功率等开关器件中有着广泛的应用前景。米勒电容(Qgd)是由于栅极(Gate）与后段漏极互联金属层交叠而产生的电容，其与器件的结构设计和制造工艺相关。现有的GaN HEMT结构中由于栅极金属与后段漏极互联金属层间的寄生电容导致器件的米勒电容(Qgd)偏高。
为了使栅极电荷较低从而使器件具有较低的开通损耗，目前的结构设计中源极金属场板（EX_FP）与栅极 (Gate)的交叠面积经过严格计算与设计，通常采用无交叠或较少交叠设计。该设计方案导致栅极与后段漏极互联金属层之间产生交叠栅漏电容，使得器件的米勒电容（Cqd）较大，另一方面也使得器件的米勒比（Miller Ratio）较大，从而影响了晶体管的开关速度等，降低了晶体管的性能。
发明内容
本申请的目的在于提供一种晶体管结构及其制作方法、芯片，用于解决相关技术中栅极与后段漏极互联金属层第一层金属之间产生交叠栅漏电容，使得器件的米勒电容较大，从而影响了晶体管的开关速度等，降低了晶体管的性能的技术问题。
为了实现上述目的，本申请提供如下技术方案：
第一方面，本申请实施例提供一种晶体管结构，包括：
衬底基板，以及沿远离所述衬底基板的方向依次层叠设置于所述衬底基板上的外延缓冲层、异质结膜层和栅极；所述晶体管结构还包括：
场板，设置于所述栅极远离所述衬底基板的一侧；
漏极互联金属层，设置于所述场板远离所述衬底基板的一侧；所述漏极互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影至少部分交叠；
所述场板在所述衬底基板上的正投影，至少部分覆盖所述漏极互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影的交叠部分。
可选的，所述场板在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影的交叠部分的投影面积由所述晶体管结构所需的米勒电容值确定。
可选的，所述场板的高度至少由所述晶体管结构所需的米勒电容值确定。
可选的，还包括：
源极互联金属层和源极；
所述源极互联金属层下方的所述场板，在衬底基板上的正投影与所述栅极在衬底基板上的正投影不交叠，其中，所述下方为所述源极互联金属层靠近所述衬底基板的方向；
所述源极和所述栅极存在部分交叠。
可选的，所述场板为多层，多层场板在所述衬底基板上的正投影之间彼此互不交叠或部分交叠，且延水平方向依次排列。
可选的，还包括：
栅极层，所述栅极层设置于所述异质结膜层和所述栅极之间；
所述栅极层在所述异质结膜层上的正投影与所述栅极在所述异质结膜层上的正投影至少部分交叠；
其中，所述栅极层包括P型氮化镓层。
可选的，还包括：
外延钝化层，所述外延钝化层设置在所述异质结膜层远离所述衬底基板的一侧，并覆盖所述栅极和所述栅极层，所述外延钝化层用于保护所述异质结膜层、所述栅极和所述栅极层。
可选的，还包括：漏极和漏极衬垫；
所述漏极和所述漏极互联金属层之间设置有第一层间介质层；
所述漏极互联金属层和所述漏极衬垫之间设置有第二层间介质层；
所述第一层间介质层中开设有第一过孔；
所述第一过孔用于连接所述漏极和所述漏极互联金属层；
所述第二层间介质层中开设有第二过孔；
所述第二过孔用于连接所述漏极互联金属层和所述漏极衬垫。
可选的，所述场板为米勒电容自隔离场板。
第二方面，本申请实施例还提供一种芯片，包括第一方面所述的晶体管结构。
第三方面，本申请实施例还提供一种晶体管结构的制作方法，用于制作第一方面所述的晶体管结构，所述制作方法包括：
提供衬底基板；
在所述衬底基板上制作外延缓冲层；
在所述外延缓冲层上制作异质结膜层；
在所述异质结膜层上制作栅极；
在所述栅极远离所述衬底基板的一侧形成场板；
在场板远离衬底基板的一侧形成漏极互联金属层；漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影至少部分交叠；场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分。
由此，通过在栅极和漏极互联金属层之间增加场板，且场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分，以达到减少栅极和漏极互联金属层的直接交叠面积的作用，进而可以减少栅极和漏极互联金属层之间的米勒电容，提高晶体管的效率和性能。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本申请的各方面。经审慎考虑的是，各种特征可能未按比例绘制。实际上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1是根据本申请实施例提供的一种晶体管结构的剖面示意图；
图2是根据本申请实施例提供的一种晶体管结构的剖面示意图；
图3是根据本申请实施例提供的一种晶体管结构的俯视图；
图4是根据本申请实施例提供的一种晶体管结构的制作方法的流程图；
贯穿附图和具体实施方式，使用共同的附图标记来指示相同或类似的组件。根据以下结合附图进行的详细描述，本申请将更加明显。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述了组件和布置的具体实例。当然，这些仅是实例并且不旨在是限制性的。在本申请中，对在第二特征之上或上方形成或设置第一特征的引用可以包含将第一特征和第二特征被形成或设置为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成或设置另外的特征使得第一特征和第二特征可以不直接接触的实施例。另外，本申请可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且并非用于限定所讨论的各个实施例和/或配置之间的关系。
图1示出了根据本申请实施例提供的一种晶体管结构，如图1所示，晶体管结构包括：
衬底基板1，以及沿远离衬底基板1的方向依次层叠设置于衬底基板1上的外延缓冲层、异质结膜层2和栅极15；晶体管结构还包括：
场板17，设置于栅极15远离衬底基板1的一侧；
漏极互联金属层6，设置于场板17远离衬底基板1的一侧；漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影至少部分交叠；
场板17在衬底基板1上的正投影，至少部分覆盖漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影的交叠部分。
其中，衬底基板1是晶体管的基础部分，衬底基板1的制作材料可以包含但不限于硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底基板1可以包含但不限于蓝宝石、绝缘体上硅(SOI，silicon on insulator)或其它合适的材料。衬底基板1是半导体器件的基础，它提供了一个稳定的平台，用于构建器件的其他部分。
外延缓冲层和异质结膜层2沿远离衬底基板1的方向依次层叠设置于衬底基板1之上，外延缓冲层的目的是减少衬底基板1和活性层（如：异质结膜层2）之间的晶体缺陷，以提高器件的性能。外延缓冲层是一种用于减少晶体管中电荷迁移和电场效应的技术。在晶体管制造过程中，外延缓冲层被用来降低材料之间晶格不匹配引起的不稳定性，同时也有助于减小晶体管中的漏电流。
异质结膜层2紧随外延缓冲层设置，且相较于外延缓冲层来说，异质结膜层2远离衬底基板1的程度更高，异质结膜层2中存在异质结，异质结是指两种不同半导体材料相接触而形成的结，其具有不同的带隙宽度。这种结构对于调控电流流动和电子特性非常重要。
进一步地，异质结膜层2可以包括：第一氮化物半导体层和第二氮化物半导体层，第一氮化物半导体层可以包含III-V族层。第一氮化物半导体层可以包含但不限于III族氮化物，例如化合物InaAlbGa1−a−bN，其中a + b ≦ 1。所述III族氮化物进一步包含但不限于例如化合物AlaGa(1-a)N，其中a ≦ 1。第一氮化物半导体层可以包含GaN层。GaN的能隙为约3.4 eV。第二氮化物半导体层可以设置在第一氮化物半导体层上，并且其带隙大于第一氮化物半导体层的带隙。第二氮化物半导体层可以包含III-V族层。第二氮化物半导体层可以包含但不限于III族氮化物，例如化合物InaAlbGa1−a−bN，其中a + b ≦ 1。所述III族氮化物可以进一步包含但不限于例如化合物AlaGa(1-a)N，其中a ≦ 1。第二氮化物半导体层的能隙可以大于第一氮化物半导体层的能隙。第二氮化物半导体层可以包含铝氮化镓(AlGaN)层。AlGaN的能隙为约4.0 eV。第二氮化物半导体层与第一氮化物半导体层之间可以形成异质结，并且异质结的极化在第一氮化物半导体层中形成二维电子气(two-dimensional electron gas，2DEG)区域。
栅极15，设置在异质结膜层2之上，栅极15是半导体器件的关键部分，用于控制器件中的电流流动。它通常位于异质结膜层2的表面，通过控制栅极15的电压可以调节通道区域的电导率。漏极互联金属层6与漏极4连接，是指漏极后段金属走线。需要说明的是，在图1中，漏极互联金属层6与漏极4通过第一过孔5相连接。漏极互联金属层6，设置于场板17远离衬底基板1的一侧，漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影至少部分交叠；场板17在衬底基板1上的正投影，至少部分覆盖漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影的交叠部分。
场板17可以为米勒电容自隔离场板（Miller Capacitance Self-IsolationField Plate），可用于减少米勒电容的影响。在GaN HEMT中，米勒电容是由于栅极15和漏极互联金属层6之间的交叠部分产生的。米勒电容可记为：Qgd。且与米勒电容相关的参数：米勒比可记为：Qgd/Qgs，米勒比是指米勒电容（Qgd）和栅源电容（Qgs）之间的比率。在Qgs不变的情况下，由于Qgd的增加，米勒比也随之增大。高米勒电容会影响晶体管的开关速度和效率，类似于高速公路上的交通拥堵，使得电子流动受阻，影响整体性能。而本申请实施例中，场板17的设计旨在减少栅极15和漏极互联金属层6之间不必要的电容耦合，减少米勒电容，降低米勒比，提高器件的性能。
在本申请实施例中，场板17、栅极15和漏极互联金属层6的位置关系为：场板17设置于栅极15远离衬底基板1的一侧，而漏极互联金属层6则设置于场板17远离衬底基板1的一侧。且漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影至少部分交叠。也就是说，从垂直方向看下去，漏极互联金属层6和栅极15在衬底基板1上的投影有一部分是交叠的。需要说明的是，在晶体管结构设计中，栅极15和漏极互联金属层6的一部分可能会物理交叠。这种交叠会导致栅极15和漏极互联金属层6之间形成一个小电容，即米勒电容。这种交叠是为了优化晶体管的其他性能特征（如减少栅极电荷）。
在本申请实施例中，场板17在衬底基板1上的正投影，至少部分覆盖漏极互联金属层6在衬底基板1上的正投影与栅极15在衬底基板1上的正投影的交叠部分，也就是说，从垂直方向看下去，漏极互联金属层6和栅极15在衬底基板1上的投影有一部分是交叠的，而场板17至少部分覆盖这个交叠的部分。由于米勒电容的大小与栅极15和漏极互联金属层6之间的距离以及它们之间的交叠面积有关，因此，场板17相当于在栅极15和漏极互联金属层6之间放置了隔离层或者说阻挡层，可在保障栅极电荷不增加的同时，减少米勒电容。
具体地，场板17可更好地控制漏极互联金属层6和栅极15之间的电场分布，减少不必要的电容耦合，从而提高器件的开关速度和效率。且该设计在对性能有高要求的半导体器件中可起到关键作用，如：高速、高频、高功率的应用场景。场板17通过物理结构改变电场分布，从而减少栅极15与漏极互联金属层6之间不必要的电容耦合，可减少米勒电容引起的动态开关损耗。这对于提高器件在高频率下的性能和降低开关时的能量损失至关重要。
在一种可能的实现方式中，场板17在衬底基板1上的正投影与栅极15在衬底基板1上的正投影的交叠部分的投影面积由晶体管结构所需的米勒电容值确定。和/或，场板17的高度至少由晶体管结构所需的米勒电容值确定。其中，场板17的高度是指场板17到衬底基板1在垂直方向上的距离。
需要说明的是，由于米勒电容的大小与栅极15和漏极互联金属层6之间的距离以及它们之间的交叠面积有关，因此，可通过调节场板17与栅极15交叠的面积精细控制米勒电容的大小，使得米勒电容值处于制作晶体管结构的可接受范围内，从而达到改善晶体管性能的目的。而场板17的高度的增加或减少会改变栅极15和漏极互联金属层6之间的电场分布，进而影响米勒电容的大小，因此，场板17的高度也是需要考量的关键因素，另外，场板17的高度不仅由晶体管结构所需的米勒电容值确定，还由器件耐压及器件可靠性等因素确定。
在一种可能的实现方式中，米勒电容自隔离场板为多层，多层米勒电容自隔离场板在衬底基板1上的正投影之间彼此互不交叠或部分交叠，且延水平方向依次排列。
多层米勒电容自隔离场板的结构：在这种设计中，米勒电容自隔离场板由多个层次构成，每个层次都是独立的场板。这些多层场板在衬底基板1上的正投影互不交叠，且这些场板沿水平方向依次排列，形成一系列平行的层，由此，可提供更为灵活的场板设计方式，优化器件的整体性能。且多层结构能够更精确地调节电容耦合，每一层都可以独立地对晶体管中的电场产生影响。这种设计有助于进一步减少米勒电容效应，提高晶体管的开关速度和效率。
在一种可能的实现方式中，如图2所示，晶体管结构还包括：源极互联金属层19和源极18；源极互联金属层19下方的场板17，在衬底基板1上的正投影与栅极15在衬底基板1上的正投影不交叠，其中，下方为源极互联金属层19靠近衬底基板1的方向；源极18和栅极15部分交叠。
需要说明的是，在图2中，源极18可通过第三过孔20与源极互联金属层19连接，且场板17也可与源极18连接。源极18是晶体管的输入端，负责提供电子或电荷。需要说明的是，由于在源极互联金属层19下方的场板17对降低米勒电容（Qgd）没有贡献，为了获得较优米勒电容或者米勒比的同时维持较低的栅极电荷（Qg），源极互联金属层19下方的场板17设计与栅极15没有交叠。且需要说明的是，本申请实施例中，由于制作工艺原因，栅极15和源极18存在少量交叠部分，源极18和栅极层14由于工艺限制至少部分交叠。
且需要说明的是，图1中，漏极互联金属层6通过第一过孔5与漏极4相连，而在图2中，源极互联金属层19通过第三过孔20与源极18相连，因此，金属层的名称不同，可根据实际走线情况进行命名。
在一种可能的实现方式中，晶体管结构还包括：栅极层14，栅极层14设置于异质结膜层2和栅极15之间；栅极层14在异质结膜层2上的正投影与栅极15在异质结膜层2上的正投影至少部分交叠；其中，栅极层14包括P型氮化镓层。
需要说明的是，栅极层14可以被掺杂杂质。栅极层14可以包含p型掺杂质，具体地，栅极层14可以包含p型掺杂GaN层、p型掺杂AlGaN层、p型掺杂AlN层或其它合适的III-V族层。p型掺杂质可以包含镁(Mg)、铍(Be)、锌(Zn)和镉(Cd)。栅极层14通常用来调整电流的流动和控制电荷的分布。
在一种可能的实现方式中，晶体管结构还包括：外延钝化层3，外延钝化层3设置在异质结膜层2远离衬底基板1的一侧，并覆盖栅极15和栅极层14，外延钝化层3用于保护异质结膜层2、栅极15和栅极层14。
需要说明的是，外延钝化层3（1st EPI PASV）的主要目的是保护异质结膜层2、栅极15和栅极层14免受环境因素（如湿气、氧化和其他化学反应）的影响。外延钝化层3的存在有助于提高器件的稳定性和长期可靠性。外延钝化层3的材料通常是高质量的绝缘材料，如氧化硅（SiO2）、氮化硅（Si3N4）或其他高性能的绝缘材料。这些材料能有效阻挡外部污染物和化学物质，保护器件内部结构。外延钝化层3的覆盖范围为：异质结膜层2、栅极15和栅极层14，这不仅提供了保护，还有助于维持栅极区的电气稳定性。
在一种可能的实现方式中，晶体管结构还包括：漏极4和漏极衬垫8，漏极4和漏极互联金属层6之间设置有第一层间介质层12；漏极互联金属层6和漏极衬垫8之间设置有第二层间介质层13；第一层间介质层12中开设有第一过孔5；第一过孔5用于连接漏极4和漏极互联金属层6；第二层间介质层13中开设有第二过孔7；第二过孔7用于连接漏极互联金属层6和漏极衬垫8。
需要说明的是，漏极4、漏极互联金属层6和漏极衬垫8可连接导通，且构成材料可以是铝、铜或其他导电金属，每层都有其特定的功能，如提供电气连接、热管理或增加机械强度。其中，漏极4为形成欧姆接触的金属层，用于提供良好的电接触。且漏极衬垫8为第一金属层的一部分，第一金属层包括两个漏极衬垫8和一个源极互联金属层源极互联金属层衬垫，且漏极衬垫8和源极互联金属层源极互联金属层衬垫之间填充有钝化层9，用于电气隔离金属，防止短路。
而第一层间介质层12（ILD介层绝缘）和第二层间介质层13（IMD金属间绝缘）分别位于漏极4和漏极互联金属层6之间，以及漏极互联金属层6和漏极衬垫8之间。这些介质层通常由绝缘材料制成，如氧化硅或氮化硅，用于电气隔离不同的金属层，防止短路。第一过孔5（或称之为接触点）和第二过孔7（VIA）是在层间介质层中开设的小孔，它们用于连接不同的金属层。第一过孔5连接漏极4和漏极互联金属层6，而第二过孔7连接漏极互联金属层6和漏极衬垫8。这些过孔通常由金属填充，如铜或钨，提供从一个金属层到另一个金属层的电气路径。漏极衬垫8处可引出导线，通过漏极衬垫8可连接漏极4、漏极互联金属层6与外部电路。
在一种可能的实现方式中，晶体管结构还包括：第二层外延钝化层10、第三层外延钝化层11以及源极金属场板（EX_FP）16，其中，源极金属场板16设置于外延钝化层3远离衬底基板1的一侧，第二层外延钝化层10设置于外延钝化层3远离衬底基板1的一侧，且覆盖源极金属场板16，第三层外延钝化层11设置于第二层外延钝化层10远离衬底基板1的一侧，且覆盖第二层外延钝化层10。需要说明的是，如图1所示，漏极4从远离衬底基板1的方向来说，在与异质结膜层2连接后，依次穿过外延钝化层3、第二层外延钝化层10、第三层外延钝化层11，再通过第一过孔5与漏极互联金属层6相连。
综上，本申请在原有器件结构的基础上引入场板17，使得栅极15与漏极互联金属层6实现隔离，从而减小Cgd，优化米勒电容及米勒比。具体地，场板17与栅极15有交叠，可根据电路对米勒比的实际需求，调节场板17与栅极15交叠的面积，且在可能的实现方式中，由于在源极互联金属层19下方的场板17对降低米勒电容（Qgd）没有贡献，为了获得较优米勒比的同时维持较低的栅极电荷（Qg），源极互联金属层19下方的场板17设计与栅极15没有交叠（如图2所示）。
由此，本申请实施例与常规氮化镓高迁移率场效应晶体管相比，有如下优点：可根据器件指标需求，调节器件米勒电容与米勒比（通过调节场板17与栅极15的交叠面积来调节）；在常规设计上增加一层场板17设计即可，器件工艺可与常规的GaN HEMT的工艺相兼容；场板17可适用于常规只有一层场板的器件也可适用于常规结构上有两层或多层场板的器件。
需要说明的是，图3为俯视图，可结合图1、图2及图3更加明晰本申请晶体管的结构，如图3所示，包括：栅极互联金属层、源极互联金属层（即图2中所示的源极互联金属层6）、漏极互联金属层（即上述漏极互联金属层6）、源极18、漏极4、栅极15、源极金属场板16、场板17、欧姆金属（在附图3中，指源极18和漏极4）以及钨塞通孔，其中的结构描述可参考图1。且图3中，延标号为1的横虚线剖开器件后，对应图1所示的剖面图。延标号为2的横虚线剖开器件后，对应图2所示的剖面图。
本申请实施例还提供一种芯片，芯片包括图1或图2所示的晶体管结构。
本申请实施例还提供一种晶体管结构的制作方法，如图4所示，用于制作如图1所示的晶体管结构，制作方法包括：
步骤S101、提供衬底基板；
步骤S102、在衬底基板上制作外延缓冲层；
步骤S103、在外延缓冲层上制作异质结膜层；
步骤S104、在异质结膜层上制作栅极；
步骤S105、在栅极远离衬底基板的一侧形成米勒电容自隔离场板；
步骤S106、在米勒电容自隔离场板远离衬底基板的一侧形成漏极互联金属层；
需要说明的是，先提供衬底基板，这是晶体管制作的起点，衬底基板通常由硅或其他半导体材料制成，作为后续层的支撑平台，然后在衬底基板上制作外延缓冲层，外延缓冲层通常用来减少衬底和活性层之间的晶体缺陷，改善器件性能。之后在外延缓冲层上制作异质结膜层，这一层由不同的半导体材料构成，如氮化镓和氮化铝镓，用于控制电流流动和电子特性。最后在异质结膜层上制作电极层；电极层包括栅极，电极层负责连接到晶体管的电导部分，用于控制电流的流入和流出；在栅极远离衬底基板的一侧形成米勒电容自隔离场板；在米勒电容自隔离场板远离衬底基板的一侧形成漏极互联金属层。其中，漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影至少部分交叠；米勒电容自隔离场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分。
由此，通过在栅极和漏极互联金属层之间增加米勒电容自隔离场板，且米勒电容自隔离场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分，以达到减少栅极和漏极互联金属层的直接交叠面积的作用，进而可以减少栅极和漏极互联金属层之间的米勒电容，提高晶体管的效率和性能。
进一步地，现有GaN HEMT制备主要分为以下工艺流程：
1、Si基氮化镓外延层制备，即在硅基板上生长一层氮化镓，这一步骤为晶体管的其他层提供了基础；
2、栅极金属沉积，即在氮化镓层上沉积栅极所需的金属材料；
3、栅极金属与PGaN介质光刻及刻蚀图形定义，即通过光刻和刻蚀工艺，定义栅极金属和PGaN（极化氮化镓）介质的准确图形；
4、界面处理及外延钝化层3生长，即对晶体管的界面进行处理，并在其上生长第一层钝化保护层，以保护器件免受外部影响；
5、第一层场板金属沉积，即沉积第一层场板金属，这有助于控制晶体管的电场分布；
6、第一层场板图形定义及刻蚀，即定义并刻蚀第一层场板的具体图形；
7、第二层外延钝化层10沉积，即沉积第二层钝化保护层，进一步保护晶体管；
8、场板（可以为米勒电容自隔离场板）金属沉积；
9、场板（可以为米勒电容自隔离场板）图形定义与刻蚀；
8、第三层外延钝化层11沉积，即添加第三层钝化保护层，以增强保护；
9、源极场板金属沉积，即在源极区域沉积场板金属；
10、源极场板光刻图形定义及刻蚀，即定义并刻蚀源极场板的图形；
11、源极，漏极开口，ohmic metal沉积，图形定义及欧姆接触形成，即在源极和漏极区域形成开口，沉积欧姆金属（用于形成良好的电接触），并定义相应图形。
12、ILD 介质层沉积及平坦化；沉积介电层（ILD）并进行表面平坦化处理，以提高晶体管的性能。
13、后段结构制程；完成晶体管的后段制程，包括最终的组装、封装和测试等步骤。
由此，通过在栅极和漏极互联金属层之间增加米勒电容自隔离场板，且米勒电容自隔离场板在衬底基板上的正投影，至少部分覆盖漏极互联金属层在衬底基板上的正投影与栅极在衬底基板上的正投影的交叠部分，以达到减少栅极和漏极互联金属层的直接交叠面积的作用，进而可以减少栅极和漏极互联金属层之间的米勒电容，提高晶体管的效率和性能。
上文详细讨论了本申请的实施例。然而，应当理解的是，本申请提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本申请的范围。
除非另外规定，否则如“在…上”、“在…下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在…上方”、“在…下方”的空间描述是相对于图式中所展示的定向指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本申请的实施例的优点不会因此类布置而有偏差。
如本文中所使用，术语“竖直”用以指向上和向下方向，而术语“水平”是指横向于竖直方向的方向。
如本文中所使用，术语“大约”、“大体上”、“大体”和“约”用以描述和解释小的变化。当与事件或情况结合使用时，术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10%的变化范围，如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%或小于或等于±0.05%。举例来说，如果第一数值在第二数值的小于或等于±10%的变化范围内，如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%或小于或等于±0.05%，那么第一数值可认为“大体上”相同于或等于第二数值。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。
如果两个表面之间的移位不超过5 µm、不超过2 µm、不超过1 µm或不超过0.5 µm，那么可认为这两个表面是共面的或大体上共面的。如果表面的最高点与最低点之间的移位不超过5 µm、不超过2 µm、不超过1 µm或不超过0.5 µm，那么可认为表面大体上平坦。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是导电性大于大约104S/m (如至少105 S/m或至少106 S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率在室温下测量。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本申请的具体实施例描述并说明本申请，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本申请的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造过程和公差，本申请中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本申请的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本申请的目标、精神和范围。所有此类修改是既定在随附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本申请的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本申请的限制。

Claims (11)

1.一种晶体管结构，其特征在于，所述晶体管结构包括：
衬底基板，以及沿远离所述衬底基板的方向依次层叠设置于所述衬底基板上的外延缓冲层、异质结膜层和栅极；所述晶体管结构还包括：
场板，设置于所述栅极远离所述衬底基板的一侧；
漏极互联金属层，设置于所述场板远离所述衬底基板的一侧；所述漏极互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影至少部分交叠；
所述场板在所述衬底基板上的正投影，至少部分覆盖所述互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影的交叠部分。
2.根据权利要求1所述的晶体管结构，其特征在于，所述场板在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影的交叠部分的投影面积由所述晶体管结构所需的米勒电容值确定。
3.根据权利要求1所述的晶体管结构，其特征在于，所述场板的高度至少由所述晶体管结构所需的米勒电容值确定。
4.根据权利要求1所述的晶体管结构，其特征在于，还包括：
源极互联金属层和源极；
所述源极互联金属层下方的所述场板在衬底基板上的正投影，与所述栅极在衬底基板上的正投影不交叠，其中，所述下方为所述源极互联金属层靠近所述衬底基板的方向；
所述源极和所述栅极存在部分交叠。
5.根据权利要求1所述的晶体管结构，其特征在于，所述场板为多层，多层场板在所述衬底基板上的正投影之间彼此互不交叠或部分交叠，且沿水平方向依次排列。
6.根据权利要求1所述的晶体管结构，其特征在于，还包括：
栅极层，所述栅极层设置于所述异质结膜层和所述栅极之间；
所述栅极层在所述异质结膜层上的正投影与所述栅极在所述异质结膜层上的正投影至少部分交叠；
其中，所述栅极层包括P型氮化镓层。
7.根据权利要求6所述的晶体管结构，其特征在于，还包括：
外延钝化层，所述外延钝化层设置在所述异质结膜层远离所述衬底基板的一侧，并覆盖所述栅极和所述栅极层，所述外延钝化层用于保护所述异质结膜层、所述栅极和所述栅极层。
8.根据权利要求1所述的晶体管结构，其特征在于，还包括：漏极和漏极衬垫；
所述漏极和所述漏极互联金属层之间设置有第一层间介质层；
所述漏极互联金属层和所述漏极衬垫之间设置有第二层间介质层；
所述第一层间介质层中开设有第一过孔；
所述第一过孔用于连接所述漏极和所述漏极互联金属层；
所述第二层间介质层中开设有第二过孔；
所述第二过孔用于连接所述漏极互联金属层和所述漏极衬垫。
9.根据权利要求1-8中任一项所述的晶体管结构，其特征在于，所述场板为米勒电容自隔离场板。
10.一种芯片，其特征在于，包括如权利要求1-9中任一项所述的晶体管结构。
11.一种晶体管结构的制作方法，其特征在于，用于制作如权利要求1~9中任一项所述的晶体管结构，所述制作方法包括：
提供衬底基板；
在所述衬底基板上制作外延缓冲层；
在所述外延缓冲层上制作异质结膜层；
在所述异质结膜层上制作栅极；
在所述栅极远离所述衬底基板的一侧形成场板；
在所述场板远离所述衬底基板的一侧形成漏极互联金属层；所述漏极互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影至少部分交叠；所述场板在所述衬底基板上的正投影，至少部分覆盖所述漏极互联金属层在所述衬底基板上的正投影与所述栅极在所述衬底基板上的正投影的交叠部分。
CN202311774880.3A 2023-12-22 2023-12-22 一种晶体管结构及其制作方法、芯片 Pending CN117457735A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311774880.3A CN117457735A (zh) 2023-12-22 2023-12-22 一种晶体管结构及其制作方法、芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311774880.3A CN117457735A (zh) 2023-12-22 2023-12-22 一种晶体管结构及其制作方法、芯片

Publications (1)

Publication Number Publication Date
CN117457735A true CN117457735A (zh) 2024-01-26

Family

ID=89585890

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311774880.3A Pending CN117457735A (zh) 2023-12-22 2023-12-22 一种晶体管结构及其制作方法、芯片

Country Status (1)

Country Link
CN (1) CN117457735A (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1788634A1 (en) * 2005-11-16 2007-05-23 Forschungsverbund Berlin e.V. Field effect transistor and method for manufactoring the same
US20100259321A1 (en) * 2009-04-14 2010-10-14 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US20110221011A1 (en) * 2007-02-22 2011-09-15 Eldat Bahat-Treidel Semiconductor component and method for producing the same
US20120018735A1 (en) * 2010-07-20 2012-01-26 Sumitomo Electric Device Innovations, Inc. Semiconductor device
CN104704616A (zh) * 2012-11-09 2015-06-10 夏普株式会社 场效应晶体管
CN105938799A (zh) * 2015-03-02 2016-09-14 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
US20180158942A1 (en) * 2016-12-02 2018-06-07 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
CN109285830A (zh) * 2017-07-20 2019-01-29 台达电子工业股份有限公司 半导体结构
US20190140086A1 (en) * 2017-11-02 2019-05-09 Rohm Co., Ltd. Semiconductor device
DE102019104424A1 (de) * 2018-02-23 2019-08-29 Rohm Co., Ltd. Halbleitervorrichtung
US20200357736A1 (en) * 2018-01-19 2020-11-12 Rohm Co., Ltd. Semiconductor device and method for producing same
CN115461874A (zh) * 2020-05-14 2022-12-09 玛科姆技术方案控股有限公司 用于功率晶体管的改进的布局技术和优化
JP7231122B1 (ja) * 2022-01-24 2023-03-01 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN116504759A (zh) * 2023-06-30 2023-07-28 广东致能科技有限公司 一种半导体器件及其制备方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1788634A1 (en) * 2005-11-16 2007-05-23 Forschungsverbund Berlin e.V. Field effect transistor and method for manufactoring the same
US20110221011A1 (en) * 2007-02-22 2011-09-15 Eldat Bahat-Treidel Semiconductor component and method for producing the same
US20100259321A1 (en) * 2009-04-14 2010-10-14 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
US20120018735A1 (en) * 2010-07-20 2012-01-26 Sumitomo Electric Device Innovations, Inc. Semiconductor device
CN104704616A (zh) * 2012-11-09 2015-06-10 夏普株式会社 场效应晶体管
CN105938799A (zh) * 2015-03-02 2016-09-14 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
US20180158942A1 (en) * 2016-12-02 2018-06-07 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
CN109285830A (zh) * 2017-07-20 2019-01-29 台达电子工业股份有限公司 半导体结构
US20190140086A1 (en) * 2017-11-02 2019-05-09 Rohm Co., Ltd. Semiconductor device
US20200357736A1 (en) * 2018-01-19 2020-11-12 Rohm Co., Ltd. Semiconductor device and method for producing same
DE102019104424A1 (de) * 2018-02-23 2019-08-29 Rohm Co., Ltd. Halbleitervorrichtung
US20190267467A1 (en) * 2018-02-23 2019-08-29 Rohm Co., Ltd. Semiconductor device
CN115461874A (zh) * 2020-05-14 2022-12-09 玛科姆技术方案控股有限公司 用于功率晶体管的改进的布局技术和优化
JP7231122B1 (ja) * 2022-01-24 2023-03-01 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN116504759A (zh) * 2023-06-30 2023-07-28 广东致能科技有限公司 一种半导体器件及其制备方法

Similar Documents

Publication Publication Date Title
US9892961B1 (en) Air gap spacer formation for nano-scale semiconductor devices
EP2465141B1 (en) Gallium nitride microwave and power switching transistors with matrix layout
US7935983B2 (en) Nitride semiconductor device
CN104319238B (zh) 形成高电子迁移率半导体器件的方法及其结构
US7622357B2 (en) Semiconductor device structures with backside contacts for improved heat dissipation and reduced parasitic resistance
TWI525753B (zh) 利用島狀形貌之氮化鎵功率器件
US11515409B2 (en) Semiconductor device with asymmetric gate structure
US20190363185A1 (en) Laterally diffused metal oxide semiconductor device and method for manufacturing the same
CN103065968A (zh) 具有穿孔接触的半导体器件及其制造方法
US5073810A (en) Semiconductor integrated circuit device and manufacturing method thereof
WO2023015495A1 (en) Semiconductor device and method for manufacturing the same
WO2023082071A1 (en) Semiconductor device and method for manufacturing the same
US20170062276A1 (en) Semiconductor Device with Contact Structures Extending Through an Interlayer and Method of Manufacturing
WO2023082204A1 (en) Semiconductor device and method for manufacturing the same
CN117457735A (zh) 一种晶体管结构及其制作方法、芯片
WO2023102744A1 (en) Nitride-based semiconductor device and method for manufacturing the same
WO2021173810A1 (en) Iii-nitride transistor with a cap layer for rf operation
CN114256229A (zh) 具有氮化镓结构的电阻器、电阻晶体管逻辑电路及其制法
KR20020014225A (ko) 미세 인덕터와 중첩되는 트렌치 내에 절연막을 구비하는집적 소자 및 그 제조 방법
TWI834121B (zh) 半導體元件及其形成方法
TWI790655B (zh) 半導體結構及高電子遷移率電晶體
CN117497584B (zh) 一种晶体管结构及其制作方法、芯片
CN117457736B (zh) 一种晶体管结构和芯片
CN117976709A (zh) 一种晶体管结构及其制作方法、芯片
US20240063212A1 (en) Integrated circuit structure with diode over lateral bipolar transistor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination