DE102019104424A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102019104424A1
DE102019104424A1 DE102019104424.3A DE102019104424A DE102019104424A1 DE 102019104424 A1 DE102019104424 A1 DE 102019104424A1 DE 102019104424 A DE102019104424 A DE 102019104424A DE 102019104424 A1 DE102019104424 A1 DE 102019104424A1
Authority
DE
Germany
Prior art keywords
layer
electrode
gate
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019104424.3A
Other languages
English (en)
Inventor
Kenichi Yoshimochi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE102019104424A1 publication Critical patent/DE102019104424A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66431Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/452Ohmic electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

Eine Halbleitervorrichtung umfasst eine Halbleiterschicht, die ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet aufweist, einen ersten HEMT, der in dem ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, einen zweiten HEMT, der in dem zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und eine Gebietstrennstruktur, die in der Halbleiterschicht ausgebildet ist und das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsgebiet definiert.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der japanischen Patentanmeldung Nr. 2018-030901 , die am 23. Februar 2018 eingereicht wurde. Die gesamten Inhalte der Anmeldung sind hierdurch durch Rückbezug aufgenommen.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die einen High-Electron-Mobility-Transistor (HEMT, Transistor mit hoher Elektronenbeweglichkeit) aufweist.
  • Beschreibung des Stands der Technik
  • JP2011-192834A offenbart eine Halbleitervorrichtung, die einen High-Electron-Mobility-Transistor (HEMT, Transistor mit hoher Elektronenbeweglichkeit) aufweist. Die Halbleitervorrichtung weist ein Siliziumsubstrat auf. Eine Pufferschicht ist auf dem Siliziumsubstrat ausgebildet. Eine GaN-Schicht ist auf der Pufferschicht ausgebildet. Eine Gateelektrodenschicht wird auf der GaN-Schicht ausgebildet, wobei eine Gateisolationsschicht dazwischen angeordnet wird. Eine Sourceelektrodenschicht und eine Drainelektrodenschicht werden auf der GaN-Schicht ausgebildet, wobei eine AIGaN-Schicht dazwischen angeordnet wird.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, umfassend: eine Halbleiterschicht, die ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet aufweist, einen ersten HEMT, der in dem ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases bzw. ein zweidimensionales Elektronengasgebiet als einen Kanal aufweist, einen zweiten HEMT, der in dem zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und eine Gebietstrennstruktur, die in der Halbleiterschicht ausgebildet ist und das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsgebiet definiert.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, umfassend: eine Halbleiterschicht, die eine Elektronendurchgangsschicht und eine Elektronenzufuhrschicht, die auf bzw. an der Elektronendurchgangsschicht ausgebildet ist, aufweist, eine Gebietstrennstruktur, die einen Graben aufweist, der die Elektronenzufuhrschicht durchdringt, und einen eingebetteten Isolator aufweist, der in den Graben eingebettet ist, wobei die Gebietstrennstruktur die Halbleiterschicht in ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet trennt, einen ersten HEMT, der im ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein erstes Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und einen zweiten HEMT, der im zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein zweites Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist.
  • Die vorstehenden und andere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung werden durch die nachstehende Beschreibung von bevorzugten Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen erläutert werden.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • 2 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie II-II gezeichnet ist.
    • 3 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie III-III gezeichnet ist.
    • 4 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie IV-IV gezeichnet ist.
    • 5 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie V-V gezeichnet ist.
    • 6 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie VI-VI gezeichnet ist.
    • 7 eine Vergrößerungsansicht eines in 2 dargestellten Gebiets VII.
    • 8 eine Vergrößerungsansicht eines in 2 dargestellten Gebiets VIII.
    • 9 ist eine Draufsicht zum Erläutern eines Modus eines laminierten Strukturabschnitts, wobei die Strukturen über dem laminierten Strukturabschnitt entfernt sind.
    • 10 ist eine Draufsicht, wobei Strukturen über einer ersten Sourceelektrode, einer ersten Drainelektrode, einer zweiten Sourceelektrode und einer zweiten Drainelektrode entfernt sind.
    • 11 ist eine Draufsicht, wobei Strukturen über einer ersten Gateelektrode und einer zweiten Gateelektrode entfernt sind.
    • 12 ist eine Draufsicht, wobei Strukturen über einer ersten Sourcekontaktelektrode, einer ersten Drainkontaktelektrode, einer zweiten Sourcekontaktelektrode und einer zweiten Drainkontaktelektrode entfernt sind.
    • 13 ist eine Draufsicht, wobei Strukturen über einer Source-Drain-Verdrahtungsschicht, einer erster Gateverdrahtungsschicht, einer Drainverdrahtungsschicht, einer zweiten Gateverdrahtungsschicht und einer Sourceverdrahtungsschicht entfernt sind.
    • 14 ist ein Schaltplan zum Erläutern einer elektrischen Struktur der in 1 gezeigten Halbleitervorrichtung.
    • 15 ist ein Schaltsignalverlauf zum Erläutern der Schalteigenschaft der in 1 gezeigten Halbleitervorrichtung.
    • 16A bis 16Z sind Querschnittsansichten zum Erläutern eines Beispiels eines Verfahrens zum Herstellen der Halbleitervorrichtung von 1.
    • 17 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Offenbarung zeigt.
    • 18 ist ein schematisches Blockdiagramm zum Erläutern eines Modus elektrischer Verbindung jedes Elements in der in 17 dargestellten Halbleitervorrichtung.
    • 19 ist ein schematisches Blockdiagramm, das 18 entspricht, und eine Ansicht zum Erläutern eines anderen Beispiels elektrischer Verbindung jedes Elements.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die Halbleitervorrichtung gemäß JP2011-192834A kann als ein HEMT-Chip ausgebildet werden. In einem Fall, in dem eine Vielzahl von HEMT-Chips auf einem Verbindungsobjekt, wie z.B. einer Montageplatte, montiert wird, muss die Vielzahl von HEMT-Chips nebeneinander angeordnet werden. Folglich ist die Gesamtfläche, die in dem Verbindungsobjekt durch die HEMT-Chips eingenommen wird, erhöht. Außerdem ist in einem Fall, in dem die HEMT-Chips elektrisch miteinander verbunden sind, eine Verdrahtungsdistanz zwischen den HEMT-Chips vergrößert. Dies führt zu Problemen, wie z.B. Zunahme des Verdrahtungswiderstands und der Verdrahtungsinduktivität.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt daher eine Halbleitervorrichtung bereit, die eine Vielzahl von HEMTs aufweist, die unabhängig gesteuert werden können und deren Größe reduziert und Leistungsfähigkeit verbessert werden kann.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, die umfasst: eine Halbleiterschicht, die ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet aufweist, einen ersten HEMT, der in dem ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases bzw. ein zweidimensionales Elektronengasgebiet als einen Kanal aufweist, einen zweiten HEMT, der in dem zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und eine Gebietstrennstruktur, die in der Halbleiterschicht ausgebildet ist und das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsgebiet definiert.
  • Gemäß der Halbleitervorrichtung wurden der erste HEMT und der zweite HEMT, die unabhängig voneinander gesteuert werden können, in die einzelne Halbleiterschicht inkorporiert. Dies ermöglicht es, dass der erste HEMT und der zweite HEMT in einem begrenzten Gebiet der Halbleiterschicht beschränkt bzw. eingegrenzt sind, wodurch es möglich wird, die Größe der Vorrichtung zu reduzieren.
  • Außerdem kann in einem Fall, in dem der erste HEMT und der zweite HEMT in der Halbleitervorrichtung elektrisch miteinander verbunden sind, eine Verdrahtung, die mit dem ersten HEMT und dem zweiten HEMT zu verbinden ist, in dem begrenzten Gebiet der Halbleiterschicht eingegrenzt werden. Da dies eine Verkürzung einer Verdrahtungsdistanz ermöglicht, können ein Verdrahtungswiderstand und eine Verdrahtungsinduktivität reduziert werden. Es ist daher möglich, eine Halbleitervorrichtung bereitzustellen, deren Leistungsfähigkeit verbessert werden kann, indem die Größenreduzierung genutzt wird.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, die umfasst: eine Halbleiterschicht, die eine Elektronendurchgangsschicht und eine Elektronenzufuhrschicht, die auf der Elektronendurchgangsschicht ausgebildet ist, aufweist, eine Gebietstrennstruktur, die einen Graben aufweist, der die Elektronenzufuhrschicht durchdringt, und einen eingebetteten Isolator aufweist, der in den Graben eingebettet ist, wobei die Gebietstrennstruktur die Halbleiterschicht in ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet trennt, einen ersten HEMT, der im ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein erstes Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und einen zweiten HEMT, der im zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein zweites Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist.
  • Gemäß der Halbleitervorrichtung wurden der erste HEMT und der zweite HEMT, die unabhängig voneinander gesteuert werden können, in eine einzelne Halbleiterschicht inkorporiert. Dies ermöglicht es, dass der erste HEMT und der zweite HEMT in einem begrenzten Gebiet der Halbleiterschicht beschränkt bzw. eingegrenzt sind, wodurch möglich wird, die Größe der Vorrichtung zu reduzieren.
  • Außerdem kann in einem Fall, in dem der erste HEMT und der zweite HEMT in der Halbleitervorrichtung elektrisch miteinander verbunden sind, eine Verdrahtung, die mit dem ersten HEMT und dem zweiten HEMT zu verbinden ist, in dem begrenzten Gebiet der Halbleiterschicht eingegrenzt werden. Da dies eine Verkürzung einer Verdrahtungsdistanz ermöglicht, können ein Verdrahtungswiderstand und eine Verdrahtungsinduktivität reduziert werden. Es ist daher möglich, eine Halbleitervorrichtung bereitzustellen, deren Leistungsfähigkeit verbessert werden kann, indem die Größenreduzierung genutzt wird.
  • Nachstehend werden bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen ausführlich beschrieben.
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Offenbarung zeigt.
  • Unter Bezugnahme auf 1 weist die Halbleitervorrichtung 1 einen Chipkörper 2 auf, der in einer rechteckigen Parallelepipedform ausgebildet ist. Der Chipkörper 2 weist eine erste Chiphauptfläche 3 auf einer Seite, eine zweite Chiphauptfläche 4 auf der anderen Seite, und vier Chipseitenflächen 5A, 5B, 5C und 5D, die die erste Chiphauptfläche 3 und die zweite Chiphauptfläche 4 verbinden, auf. Die erste Chiphauptfläche 3 und die zweite Chiphauptfläche 4 werden in einer viereckigen Form (insbesondere in einer rechteckigen Form) in einer Draufsicht bei Betrachtung in Normalrichtung Z der Chiphauptflächen (nachstehend einfach als „in Draufsicht“ genannt) ausgebildet.
  • Die Chipseitenflächen 5A und 5C erstrecken sich in einer ersten Richtung X und liegen entlang einer zweiten Richtung Y, die die erste Richtung X schneidet, einander gegenüber. Die Chipseitenflächen 5B und 5D erstrecken sich in der zweiten Richtung Y und liegen entlang der ersten Richtung X einander gegenüber. Die erste Richtung X ist in dieser bevorzugten Ausführungsform auf die Längsrichtung des Chipkörpers 2 eingestellt. Die zweite Richtung Y ist in dieser bevorzugten Ausführungsform auf eine Richtung, die zur ersten Richtung X senkrecht ist, das heißt, die Querrichtung des Chipkörpers 2, eingestellt.
  • Eine Vielzahl von externen Anschlüssen, die extern verbunden werden sollen, ist auf der ersten Chiphauptfläche 3 des Chipkörpers 2 ausgebildet. Die Vielzahl von externen Anschlüssen weist einen externen Source-Drain-Anschluss 6, einen ersten externen Gateanschluss 7, einen externen Drainanschluss 8, einen zweiten externen Gateanschluss 9 und einen externen Sourceanschluss 10 auf.
  • Der externe Source-Drain-Anschluss 6 ist in dieser bevorzugten Ausführungsform in einem mittleren Abschnitt der ersten Chiphauptfläche 3 ausgebildet. Der externe Source-Drain-Anschluss 6 ist in einer Bandform ausgebildet, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Der erste externe Gateanschluss 7 ist in dieser bevorzugten Ausführungsform in einem Gebiet entlang eines Eckabschnitts in der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der erste externe Gateanschluss 7 an einem Gebiet entlang eines Eckabschnitts, der die Chipseitenfläche 5A und die Chipseitenfläche 5B verbindet, in der ersten Chiphauptfläche 3 ausgebildet.
  • Der erste externe Gateanschluss 7 ist in Draufsicht in einer viereckigen Form (insbesondere in einer quadratischen Form) ausgebildet. Der erste externe Gateanschluss 7 kann in einer Bandform ausgebildet sein, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Der externe Drainanschluss 8 ist in dieser bevorzugten Ausführungsform in einem Gebiet an einer Endabschnittsseite, in Bezug auf die erste Richtung X, der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der externe Drainanschluss 8 in einem Gebiet in der ersten Chiphauptfläche 3 auf der Seite der Chipseitenfläche 5C ausgebildet. Der externe Drainanschluss 8 ist in einer Bandform ausgebildet, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Der zweite externe Gateanschluss 9 ist in dieser bevorzugten Ausführungsform in einem Gebiet entlang eines Eckabschnitts in der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der zweite externe Gateanschluss 9 in einem Gebiet entlang eines Eckabschnitts, der die Chipseitenfläche 5C und die Chipseitenfläche 5D verbindet, in der ersten Chiphauptfläche 3 ausgebildet. Der zweite externe Gateanschluss 9 liegt dem ersten externen Gateanschluss 7 entlang einer Diagonalrichtung der ersten Chiphauptfläche 3 gegenüber.
  • Der zweite externe Gateanschluss 9 ist in Draufsicht in einer viereckigen Form (insbesondere in einer quadratischen Form) ausgebildet. Der zweite externe Gateanschluss 9 kann in einer Bandform ausgebildet sein, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Der externe Sourceanschluss 10 ist in dieser bevorzugten Ausführungsform in Bezug auf die erste Richtung X in einem Gebiet auf der Seite des anderen Endabschnitts der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der externe Sourceanschluss 10 in einem Gebiet der ersten Chiphauptfläche 3 auf der Seite der Chipseitenfläche 5D ausgebildet. Der externe Sourceanschluss 10 ist in einer Bandform ausgebildet, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Der externe Sourceanschluss 10 liegt dem externen Drainanschluss 8 in der ersten Richtung X gegenüber, wobei der externe Source-Drain-Anschluss 6 zwischen dem externen Sourceanschluss 10 und dem externen Drainanschluss 8 angeordnet ist. Der externe Source-Drain-Anschluss 6, der externe Drainanschluss 8 und der externe Sourceanschluss 10 sind in einer Streifenform ausgebildet, die sich in der Draufsicht entlang der zweiten Richtung Y erstreckt.
  • 2 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie II-II gezeichnet ist. 3 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie III-III gezeichnet ist. 4 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie IV-IV gezeichnet ist. 5 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie V-V gezeichnet ist. 6 ist eine Querschnittansicht, die entlang der in 1 gezeigten Linie VI-VI gezeichnet ist. 7 eine Vergrößerungsansicht eines in 2 dargestellten Gebiets VII. 8 eine Vergrößerungsansicht eines in 2 dargestellten Gebiets VIII.
  • Unter Bezugnahme auf 2 bis 6 umfasst der Chipkörper 2 ein Substrat 11 und einen auf dem Substrat 11 ausgebildeten laminierten Strukturabschnitt 12. Das Substrat 11 kann ein Si-Substrat, ein SiC-Substrat, ein Saphir-Substrat, ein GaN-Substrat oder dergleichen sein. Das Substrat 11 besteht in dieser bevorzugten Ausführungsform aus dem Si-Substrat.
  • Das Substrat 11 weist eine erste Hauptfläche 13 auf einer Seite, eine zweite Hauptfläche 14 auf der anderen Seite, und vier Seitenflächen 15A, 15B, 15C und 15D, die die erste Hauptfläche 13 und die zweite Hauptfläche 14 verbinden, auf. Die Normalrichtung der ersten Hauptfläche 13 und der zweiten Hauptfläche 14 fällt mit der Normalrichtung Z zusammen. Daher ist die vorstehend erwähnte Draufsicht auch bei Betrachtung in Normalrichtung Z der ersten Hauptfläche 13 und der zweiten Hauptfläche 14 eine Draufsicht
  • Die erste Hauptfläche 13 und die zweite Hauptfläche 14 weisen eine plane Form auf, die in Draufsicht auf die plane Form des Chipkörpers 2 ausgerichtet ist. Die zweite Hauptfläche 14 des Substrats 11 bildet die zweite Chiphauptfläche 4. Die Seitenflächen 15A bis 15D bilden jeweils Teile der Chipseitenflächen 5A bis 5D.
  • Der laminierte Strukturabschnitt 12 umfasst eine Kernbildungsschicht 21, eine Pufferschicht 22, eine Elektronendurchgangsschicht 23, eine Elektronenzufuhrschicht 24 und eine obere Isolationsschicht 25, die in dieser Reihenfolge von der ersten Hauptfläche 13 des Substrats 11 ausgebildet sind. Der laminierte Strukturabschnitt 12 wird durch eine epitaktische Schicht ausgebildet, die auf der ersten Hauptfläche 13 mithilfe eines epitaktischen Aufwachsverfahrens ausgebildet wird. Die Kernbildungsschicht 21, die Pufferschicht 22, die Elektronendurchgangsschicht 23 und die Elektronenzufuhrschicht 24 in dem laminierten Strukturabschnitt 12 definieren einen laminierten Halbleiterstrukturabschnitt 26 (Halbleiterschicht).
  • Die Kernbildungsschicht 21 wird auf der ersten Hauptfläche 13 ausgebildet. Die Kernbildungsschicht 21 umfasst eine AIN-Schicht. Die Kernbildungsschicht 21 kann eine Dicke von 100 nm oder mehr und 300 nm oder weniger aufweisen. Die Kernbildungsschicht 21 kann eine Dicke von 100 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 200 nm oder weniger, 200 nm oder mehr und 250 nm oder weniger, oder 250 nm oder mehr und 300 nm oder weniger aufweisen. Die Kernbildungsschicht 21 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 200 nm auf.
  • Die Pufferschicht 22 wird auf der Kernbildungsschicht 21 ausgebildet. Die Pufferschicht 22 weist eine AlGaN-Schicht auf. Die Pufferschicht 22 kann eine Dicke von 100 nm oder mehr und 300 nm oder weniger aufweisen. Die Pufferschicht 22 kann eine Dicke von 100 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 200 nm oder weniger, 200 nm oder mehr und 250 nm oder weniger, oder 250 nm oder mehr und 300 nm oder weniger aufweisen. Die Pufferschicht 22 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 200 nm auf.
  • Die Pufferschicht 22 kann eine laminierte Struktur aufweisen, in der eine Vielzahl (zwei oder mehr) von AIGaN-Schichten, welche verschiedene Al-Zusammensetzungsanteile aufweisen, laminiert sind. Die Pufferschicht 22 kann eine Vielzahl (zwei oder mehr) von AIGaN-Schichten aufweisen, die auf der Kernbildungsschicht 21 in einer Reihenfolge ausgebildet sind, in der sich die Al-Zusammensetzungsanteile allmählich zu einer Laminierungsrichtung hin verringern.
  • Die Elektronendurchgangsschicht 23 weist AlxInyGa(1-x-y)N (0 ≤ x+y ≤ 1) auf. Die Elektronendurchgangsschicht 23 besteht in dieser bevorzugten Ausführungsform aus GaN. Die Elektronendurchgangsschicht 23 kann eine Dicke von 50 nm oder mehr und 300 nm oder weniger aufweisen. Die Elektronendurchgangsschicht 23 kann eine Dicke von 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 200 nm oder weniger, 200 nm oder mehr und 250 nm oder weniger, oder 250 nm oder mehr und 300 nm oder weniger aufweisen. Die Elektronendurchgangsschicht 23 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 200 nm auf.
  • Die Elektronendurchgangsschicht 23 kann ein undotiertes AlxInyGa(1-x-y)N aufweisen (GaN in dieser bevorzugten Ausführungsform). Die Elektronendurchgangsschicht 23 kann AlxInyGa(1-x-y)N aufweisen (GaN in dieser bevorzugten Ausführungsform), das mit Kohlenstoff als einer Verunreinigung dotiert ist.
  • Die Elektronenzufuhrschicht 24 wird auf der Elektronendurchgangsschicht 23 ausgebildet. Die Elektronenzufuhrschicht 24 weist einen Nitridhalbleiter auf, der einen Al-Zusammensetzungsanteil z aufweist, der von dem Al-Zusammensetzungsanteil x der Elektronendurchgangsschicht 23 verschieden ist. Die Elektronenzufuhrschicht 24 weist den Al-Zusammensetzungsanteil z auf, der größer ist als der Al-Zusammensetzungsanteil x der Elektronendurchgangsschicht 23.
  • Insbesondere weist die Elektronenzufuhrschicht 24 eine Barriereschicht 27 und eine Abdeckschicht 28 auf. Die Barriereschicht 27 weist AlzGa(1-z)N (0 < z ≤1) auf. Die Barriereschicht 27 besteht in dieser bevorzugten Ausführungsform aus AIN. Die Barriereschicht 27 kann eine Dicke von 1 nm oder mehr und 5 nm oder weniger aufweisen. Die Barriereschicht 27 kann eine Dicke von 1 nm oder mehr und 2 nm oder weniger, 2 nm oder mehr und 3 nm oder weniger, 3 nm oder mehr und 4 nm oder weniger, oder 4 nm oder mehr und 5 nm oder weniger aufweisen. Die Barriereschicht 27 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 2 nm auf.
  • Die Abdeckschicht 28 wird auf der Barriereschicht 27 ausgebildet. Die Abdeckschicht 28 wird ausgebildet, um die Flachheit eines Gebiets der Barriereschicht 27 zu verbessern. Die Abdeckschicht 28 kann GaN aufweisen.
  • Die Abdeckschicht 28 kann eine Dicke von 0,5 nm oder mehr und 5 nm oder weniger aufweisen. Die Abdeckschicht 28 kann eine Dicke von 0,5 nm oder mehr und 1 nm oder weniger, 1 nm oder mehr und 2 nm oder weniger, 2 nm oder mehr und 3 nm oder weniger, 3 nm oder mehr und 4 nm oder weniger, oder 4 nm oder mehr und 5 nm oder weniger aufweisen. Die Abdeckschicht 28 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 1 nm auf. Die Abdeckschicht 28 kann eine Dicke aufweisen, die kleiner gleich der Dicke der Barriereschicht 27 ist.
  • Die Elektronenzufuhrschicht 24 weist den Al-Zusammensetzungsanteil z auf, der größer ist als der Al-Zusammensetzungsanteil x der Elektronendurchgangsschicht 23. Eine Gitterkonstante der Elektronenzufuhrschicht 24 ist kleiner als eine Gitterkonstante der Elektronendurchgangsschicht 23. Dies verursacht eine Gitterfehlanpassung zwischen der Elektronenzufuhrschicht 24 und der Elektronendurchgangsschicht 23. Außerdem weist die Elektronenzufuhrschicht 24 eine Zugspannung auf, die entlang einer Richtung auftritt, die zu einer Aufwachsfläche der Elektronenzufuhrschicht 24 parallel ist.
  • In einem Grenzgebiet zwischen der Elektronendurchgangsschicht 23 und der Elektronenzufuhrschicht 24 ist ein Energieniveau eines Leitungsbands der Elektronendurchgangsschicht 23 aufgrund einer spontanen Polarisation der Elektronendurchgangsschicht 23 und der Elektronenzufuhrschicht 24 und aufgrund einer Piezopolarisation, die durch die Gitterfehlanpassung zwischen der Elektronendurchgangsschicht 23 und der Elektronenzufuhrschicht 24 verursachst wird, kleiner gleich einem Fermi-Niveau. Daher wird ein Gebiet 29 zweidimensionalen Elektronengases in einem Flächenschichtabschnitt der Elektronendurchgangsschicht 23 im Grenzgebiet zwischen der Elektronendurchgangsschicht 23 und der Elektronenzufuhrschicht 24 ausgebildet. In 2 bis 6 ist das Gebiet 29 zweidimensionalen Elektronengases durch eine gestrichelte Linie gezeigt.
  • Die obere Isolationsschicht 25 wird auf der Elektronenzufuhrschicht 24 ausgebildet. Die obere Isolationsschicht 25 weist eine SiN-Schicht auf. Die obere Isolationsschicht 25 wird auch als eine Passivierungsschicht bezeichnet. Die obere Isolationsschicht 25 kann eine Dicke von 1 nm oder mehr und 30 nm oder weniger aufweisen. Die obere Isolationsschicht 25 kann eine Dicke von 1 nm oder mehr und 10 nm oder weniger, 10 nm oder mehr und 20 nm oder weniger, oder 20 nm oder mehr und 30 nm oder weniger aufweisen. Die obere Isolationsschicht 25 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 10 nm auf.
  • Ein erstes Vorrichtungsausbildungsgebiet 31 und ein zweites Vorrichtungsausbildungsgebiet 32 werden in dem laminierten Strukturabschnitt 12 definiert. Ein erster HEMT (High-Electron-Mobility-Transistor, Transistor mit einer hohen Elektronenbeweglichkeit) 33 wird im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Ein zweiter HEMT 34 wird im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet.
  • Das erste Vorrichtungsausbildungsgebiet 31 ist in dieser bevorzugten Ausführungsform in Bezug auf die erste Richtung X in einem Gebiet an einer Endabschnittseite des laminierten Strukturabschnitts 12 ausgebildet. Insbesondere wird das erste Vorrichtungsausbildungsgebiet 31 in einem Gebiet im laminierten Strukturabschnitt 12 auf der Seite der Seitenfläche 15B definiert.
  • Das erste Vorrichtungsausbildungsgebiet 31 ist in einer viereckigen Form (in dieser bevorzugten Ausführungsform in einer quadratischen Form) ausgebildet, die vier Seiten aufweist, die in Draufsicht zu den Seitenflächen 15A bis 15D parallel sind. Die plane Form des ersten Vorrichtungsausbildungsgebiets 31 ist beliebig und nicht auf die viereckige Form beschränkt. Das erste Vorrichtungsausbildungsgebiet 31 kann in einer, in Draufsicht, polygonalen Form, kreisförmigen Form, elliptischen Form oder dergleichen definiert sein.
  • Das zweite Vorrichtungsausbildungsgebiet 32 ist in dieser bevorzugten Ausführungsform in Bezug auf die erste Richtung X in einem Gebiet auf der anderen Endabschnittseite des laminierten Strukturabschnitts 12 ausgebildet. Insbesondere wird das zweite Vorrichtungsausbildungsgebiet 32 in einem Gebiet im laminierten Strukturabschnitt 12 auf der Seite der Seitenfläche 15D definiert.
  • Das zweite Vorrichtungsausbildungsgebiet 32 ist in einer viereckigen Form (in dieser bevorzugten Ausführungsform in einer quadratischen Form) definiert, die vier Seiten aufweist, die in Draufsicht zu den Seitenflächen 15A bis 15D parallel sind. Die plane Form des zweiten Vorrichtungsausbildungsgebiets 32 ist beliebig und nicht auf die viereckige Form beschränkt. Das zweite Vorrichtungsausbildungsgebiet 32 kann in einer, in Draufsicht, polygonalen Form, kreisförmigen Form, elliptischen Form oder dergleichen definiert sein.
  • Eine Gebietstrennstruktur 35, die das erste Vorrichtungsausbildungsgebiet 31 und das zweite Vorrichtungsausbildungsgebiet 32 definiert, wird im laminierten Strukturabschnitt 12 ausgebildet. Nachstehend wird unter Bezugnahme auf 9 ein Modus der Gebietstrennstruktur 35 beschrieben. 9 ist eine Draufsicht zum Erläutern des Modus des laminierten Strukturabschnitts 12, wobei Strukturen über dem laminierten Strukturabschnitt 12 entfernt sind.
  • Unter Bezugnahme auf 2 bis 9 wird die Gebietstrennstruktur 35 in einem Gebiet zwischen dem ersten Vorrichtungsausbildungsgebiet 31 und dem zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet und trennt das erste Vorrichtungsausbildungsgebiet 31 und das zweite Vorrichtungsausbildungsgebiet 32 voneinander.
  • Insbesondere weist die Gebietstrennstruktur 35 eine erste Gebietstrennstruktur 35A und eine zweite Gebietstrennstruktur 35B auf. Die erste Gebietstrennstruktur 35A wird in einer Endlosform (in dieser bevorzugten Ausführungsform in einer ringförmigen viereckigen Form) ausgebildet, die in Draufsicht das erste Vorrichtungsausbildungsgebiet 31 umgibt. Die zweite Gebietstrennstruktur 35B wird in einer Endlosform (in dieser bevorzugten Ausführungsform in einer ringförmigen viereckigen Form) ausgebildet, die in Draufsicht das zweite Vorrichtungsausbildungsgebiet 32 umgibt. Die erste Gebietstrennstruktur 35A und die zweite Gebietstrennstruktur 35B kommunizieren miteinander in einem Gebiet zwischen dem ersten Vorrichtungsausbildungsgebiet 31 und dem zweiten Vorrichtungsausbildungsgebiet 32.
  • Die Gebietstrennstruktur 35 weist einen Gebietstrenngraben 36 und einen eingebetteten Isolator 37, der in den Gebietstrenngraben 36 eingebettet ist, auf. Der Gebietstrenngraben 36 durchdringt die Elektronenzufuhrschicht 24 von der Hauptfläche des laminierten Strukturabschnitts 12 und legt die Elektronendurchgangsschicht 23 frei.
  • Der Gebietstrenngraben 36 weist Seitenwände und eine untere Wand auf. Die obere Isolationsschicht 25, die Elektronenzufuhrschicht 24 und die Elektronendurchgangsschicht 23 sind von den Seitenwänden des Gebietstrenngrabens 36 freigelegt. Die Elektronendurchgangsschicht 23 ist von der unteren Wand des Gebietstrenngrabens 36 freigelegt.
  • Der Gebietstrenngraben 36 teilt das Gebiet 29 zweidimensionalen Elektronengases in ein erstes Gebiet 29A zweidimensionalen Elektronengases der Seite des ersten Vorrichtungsausbildungsgebiets 31 und ein zweites Gebiet 29B zweidimensionalen Elektronengases der Seite des zweiten Vorrichtungsausbildungsgebiets 32. Der erste HEMT 33 arbeitet mit dem ersten Gebiet 29A zweidimensionalen Elektronengases als einem Kanal. Der zweite HEMT 34 arbeitet mit dem zweiten Gebiet 29B zweidimensionalen Elektronengases als einem Kanal.
  • Der Gebietstrenngraben 36 wird in einer verjüngten Form ausgebildet, deren Öffnungsfläche größer ist als eine untere Fläche. Ein Abschnitt entlang des Umfangsrands des Substrats 11 in der unteren Wand des Gebietstrenngrabens 36 kommuniziert in dieser bevorzugten Ausführungsform mit den Seitenflächen 15A bis 15D.
  • Der Gebietstrenngraben 36 kann eine Tiefe von 3 nm oder mehr und 100 nm oder weniger aufweisen. Die Tiefe des Gebietstrenngrabens 36 ist die Distanz entlang der Normalrichtung Z zwischen der Hauptfläche des laminierten Strukturabschnitts 12 und der unteren Wand des Gebietstrenngrabens 36. Der Gebietstrenngraben 36 kann eine Tiefe von 3 nm oder mehr und 20 nm oder weniger, 20 nm oder mehr und 40 nm oder weniger, 40 nm oder mehr und 60 nm oder weniger, 60 nm oder mehr und 80 nm oder weniger, oder 80 nm oder mehr und 100 nm oder weniger aufweisen. Der Gebietstrenngraben 36 weist in dieser bevorzugten Ausführungsform eine Tiefe von ungefähr 60 nm auf.
  • Das erste Vorrichtungsausbildungsgebiet 31 weist eine geneigte Fläche auf, die von der Hauptfläche des laminierten Strukturabschnitts 12 zur unteren Wand des Gebietstrenngrabens 36 nach unten geneigt ist. Daher wird das erste Vorrichtungsausbildungsgebiet 31 in einer Kegelstumpfform (in dieser bevorzugten Ausführungsform in einer abgeschnittenen quadratischen Pyramidenform) ausgebildet. Das zweite Vorrichtungsausbildungsgebiet 32 weist eine geneigte Fläche auf, die von der Hauptfläche des laminierten Strukturabschnitts 12 zur unteren Wand des Gebietstrenngrabens 36 nach untern geneigt ist. Daher wird das zweite Vorrichtungsausbildungsgebiet 32 in einer Kegelstumpfform (in dieser bevorzugten Ausführungsform in einer abgeschnittenen quadratischen Pyramidenform) ausgebildet.
  • Der eingebettete Isolator 37 verbessert Isolationseigenschaften des ersten Gebiets 29A zweidimensionalen Elektronengases und des zweiten Gebiets 29B zweidimensionalen Elektronengases. Der eingebettete Isolator 37 weist eine laminierte Struktur auf, in der eine Vielzahl von Isolationsschichten laminiert ist. Die konkrete Struktur des eingebetteten Isolators 37 wird später beschrieben.
  • Unter Bezugnahme auf 2 bis 8 wird eine aus einem Isolator gefertigte Schutzschicht 40 auf dem laminierten Strukturabschnitt 12 ausgebildet. Die Schutzschicht 40 wird in Form einer Folie entlang der Hauptfläche des laminierten Strukturabschnitts 12 und einer Innenwand des Gebietstrenngrabens 36 ausgebildet. Die Schutzschicht 40 definiert einen ausgesparten Raum im Gebietstrenngraben 36.
  • Die Schutzschicht 40 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste Schutzschicht 41 und eine zweite Schutzschicht 42 aufweist. Die erste Schutzschicht 41 wird in Form einer Folie entlang der Hauptfläche des laminierten Strukturabschnitts 12 und der Innenwand des Gebietstrenngrabens 36 ausgebildet. Die zweite Schutzschicht 42 wird in Form einer Folie entlang der Hauptfläche der ersten Schutzschicht 41 ausgebildet.
  • Die erste Schutzschicht 41 kann eine Dicke von 10 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Schutzschicht 41 kann eine Dicke von 10 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Schutzschicht 41 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 40 nm auf.
  • Die zweite Schutzschicht 42 kann eine Dicke von 50 nm oder mehr und 200 nm oder weniger aufweisen. Die zweite Schutzschicht 42 kann eine Dicke von 50 nm oder mehr und 75 nm oder weniger, 75 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 125 oder weniger, 125 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 175 nm oder weniger, oder 175 nm oder mehr und 200 nm oder weniger aufweisen. Die Dicke der zweiten Schutzschicht 42 kann größer gleich der Dicke der ersten Schutzschicht 41 sein. Die zweite Schutzschicht 42 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 100 nm auf.
  • Die erste Schutzschicht 41 kann mindestens eines von SiO2 und SiN aufweisen. Die zweite Schutzschicht 42 kann mindestens eines von SiO2 und SiN aufweisen.
  • Die zweite Schutzschicht 42 kann ein Isolationsmaterial aufweisen, das eine Eigenschaft aufweist, die von einer Eigenschaft der ersten Schutzschicht 41 verschieden ist. Zum Beispiel kann die erste Schutzschicht 41 CVD-SiO2 aufweisen, das mithilfe eines CVD-Verfahrens ausgebildet wird, während die zweite Schutzschicht 42 TEOS-SiO2 aufweisen kann, das mithilfe eines Plasma-CVD-Verfahrens ausgebildet wird.
  • Eine erste Sourceöffnung 45, eine erste Drainöffnung 46, eine zweite Sourceöffnung 47 und eine zweite Drainöffnung 48 werden in der Schutzschicht 40 und der oberen Isolationsschicht 25 ausgebildet.
  • Die erste Sourceöffnung 45 und die erste Drainöffnung 46 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Sourceöffnung 45 und die erste Drainöffnung 46 werden derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die erste Sourceöffnung 45 und die erste Drainöffnung 46 erstrecken sich in Bandformen entlang der zweiten Richtung Y. Die erste Sourceöffnung 45 und die erste Drainöffnung 46 durchdringen die Schutzschicht 40 und die obere Isolationsschicht 25, so dass die Elektronenzufuhrschicht 24 freigelegt wird.
  • Die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 werden derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 erstrecken sich in Bandformen entlang der zweiten Richtung Y. Die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 durchdringen die Schutzschicht 40 und die obere Isolationsschicht 25, so dass die Elektronenzufuhrschicht 24 freigelegt wird.
  • Eine erste Sourceelektrode 51 und eine erste Drainelektrode 52 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Sourceelektrode 51 wird in die erste Sourceöffnung 45 eingebettet, und die erste Drainelektrode 52 wird in die erste Drainöffnung 46 eingebettet.
  • Eine zweite Sourceelektrode 53 und eine zweite Drainelektrode 54 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Sourceelektrode 53 wird in die zweite Sourceöffnung 47 eingebettet, und die zweite Drainelektrode 54 wird in die zweite Drainöffnung 48 eingebettet.
  • Nachstehend werden unter Bezugnahme auf 10 Modi der ersten Sourceelektrode 51, der ersten Drainelektrode 52, der zweiten Sourceelektrode 53 und der zweiten Drainelektrode 54 beschrieben. 10 ist eine Draufsicht, wobei Strukturen über der ersten Sourceelektrode 51, der ersten Drainelektrode 52, der zweiten Sourceelektrode 53 und der zweiten Drainelektrode 54 entfernt sind.
  • Unter Bezugnahme auf 10 werden die erste Sourceelektrode 51 und die erste Drainelektrode 52 in dieser bevorzugten Ausführungsform derart ausgebildet, das sie voneinander entlang der ersten Richtung X beabstandet sind. Die erste Sourceelektrode 51 und die erste Drainelektrode 52 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Die zweite Sourceelektrode 53 und die zweite Drainelektrode 54 werden in dieser bevorzugten Ausführungsform derart ausgebildet, das sie voneinander entlang der ersten Richtung X beabstandet sind. Die zweite Sourceelektrode 53 und die zweite Drainelektrode 54 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Unter Bezugnahme auf 2 bis 8 (insbesondere 7) weist die erste Sourceelektrode 51 eine eingebettete Elektrodenschicht 61 und eine Abdeckelektrodenschicht 62 auf. Die eingebettete Elektrodenschicht 61 ist in die erste Sourceöffnung 45 eingebettet. Die Abdeckelektrodenschicht 62 deckt die eingebettete Elektrodenschicht 61 ab. Die eingebettete Elektrodenschicht 61 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste eingebettete Elektrodenschicht 63 und eine zweite eingebettete Elektrodenschicht 64 aufweist.
  • Die erste eingebettete Elektrodenschicht 63 wird in Form einer Folie entlang einer Innenwand der ersten Sourceöffnung 45 ausgebildet. Die erste eingebettete Elektrodenschicht 63 definiert einen ausgesparten Raum in der ersten Sourceöffnung 45. Die erste eingebettete Elektrodenschicht 63 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die erste eingebettete Elektrodenschicht 63 kann mindestens eines von Ti und TiN aufweisen. Die erste eingebettete Elektrodenschicht 63 besteht in dieser bevorzugten Ausführungsform aus einer Ti-Schicht.
  • Die erste eingebettete Elektrodenschicht 63 kann eine Dicke von 10 nm oder mehr und 30 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 63 kann eine Dicke von 10 nm oder mehr und 15 nm oder weniger, 15 nm oder mehr und 20 nm oder weniger, 20 nm oder mehr und 25 nm oder weniger, oder 25 nm oder mehr und 30 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 63 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 20 nm auf.
  • Die zweite eingebettete Elektrodenschicht 64 ist in die erste Sourceöffnung 45 eingebettet, wobei die erste eingebettete Elektrodenschicht 63 zwischen der zweiten eingebetteten Elektrodenschicht 64 und der ersten Sourceöffnung 45 angeordnet ist. Die zweite eingebettete Elektrodenschicht 64 kann mindestens eines von AI, Si und Cu aufweisen. Die zweite eingebettete Elektrodenschicht 64 kann mindestens eines von einer leitfähigen Poly-Si-Schicht, einer AlSiCu-Legierungsschicht und einer AICu-Legierungsschicht aufweisen. Die zweite eingebettete Elektrodenschicht 64 besteht in dieser bevorzugten Ausführungsform aus der AICu-Legierungsschicht.
  • Die zweite eingebettete Elektrodenschicht 64 kann eine Dicke von 1500 nm oder mehr und 2500 nm oder weniger aufweisen. Die zweite eingebettete Elektrodenschicht 64 kann eine Dicke von 1500 nm oder mehr und 1750 nm oder weniger, 1750 nm oder mehr und 2000 nm oder weniger, 2000 nm oder mehr und 2250 nm oder weniger, oder 2250 nm oder mehr und 2500 nm oder weniger aufweisen. Die Dicke der zweiten eingebetteten Elektrodenschicht 64 kann größer gleich der Dicke der ersten eingebetteten Elektrodenschicht 63 sein. Die zweite eingebettete Elektrodenschicht 64 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 2000 nm auf.
  • Die Abdeckelektrodenschicht 62 deckt die eingebettete Elektrodenschicht 61 auf der Schutzschicht 40 ab. Die Abdeckelektrodenschicht 62 überlappt einen Öffnungsrandabschnitt der ersten Sourceöffnung 45. Insbesondere überlappt die Abdeckelektrodenschicht 62 die Schutzschicht 40. Die Abdeckelektrodenschicht 62 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet.
  • Die Abdeckelektrodenschicht 62 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste Abdeckelektrodenschicht 65 und eine zweite Abdeckelektrodenschicht 66 aufweist, die in dieser Reihenfolge von der Seite der eingebetteten Elektrodenschicht 61 laminiert werden. Die Abdeckelektrodenschicht 62 kann eine Einzellagenstruktur aufweisen, die lediglich eine von der ersten Abdeckelektrodenschicht 65 und der zweiten Abdeckelektrodenschicht 66 aufweist.
  • Die erste Abdeckelektrodenschicht 65 weist in dieser bevorzugten Ausführungsform eine Ti-Schicht auf. Die erste Abdeckelektrodenschicht 65 kann eine Dicke von 10 nm oder mehr und 30 nm oder weniger aufweisen. Die erste Abdeckelektrodenschicht 65 kann eine Dicke von 10 nm oder mehr und 15 nm oder weniger, 15 nm oder mehr und 20 nm oder weniger, 20 nm oder mehr und 25 nm oder weniger, oder 25 nm oder mehr und 30 nm oder weniger. Die erste Abdeckelektrodenschicht 65 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 20 nm auf.
  • Die zweite Abdeckelektrodenschicht 66 weist in dieser bevorzugten Ausführungsform eine TiN-Schicht auf. Die zweite Abdeckelektrodenschicht 66 kann eine Dicke von 10 nm oder mehr und 100 nm oder weniger aufweisen. Die zweite Abdeckelektrodenschicht 66 kann eine Dicke von 10 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die Dicke der zweiten Abdeckelektrodenschicht 66 kann größer gleich der Dicke der ersten Abdeckelektrodenschicht 65 sein. Die zweite Abdeckelektrodenschicht 66 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 50 nm auf.
  • Die erste Drainelektrode 52, die zweite Sourceelektrode 53 und die zweite Drainelektrode 54 weisen jeweils eine Struktur auf, die der Struktur der ersten Sourceelektrode 51 ähnlich ist. Die Beschreibung für die erste Sourceelektrode 51 gilt entsprechend für die Beschreibungen jeweils für die erste Drainelektrode 52, die zweite Sourceelektrode 53 und die zweite Drainelektrode 54. Die Strukturen, die der Struktur der ersten Sourceelektrode 51 in der ersten Drainelektrode 52, der zweiten Sourceelektrode 53 und der zweiten Drainelektrode 54 entsprechen, werden mit denselben Bezugszeichen versehen und Beschreibungen davon werden ausgelassen.
  • Unter Bezugnahme auf 2 bis 8 wird eine erste isolierende Zwischenschicht 71 auf der Schutzschicht 40 ausgebildet. Eine Hauptfläche der ersten isolierenden Zwischenschicht 71 kann eine Massefläche sein. Die erste isolierende Zwischenschicht 71 kann mindestens eines von SiO2 und SiN aufweisen.
  • Die erste isolierende Zwischenschicht 71 kann eine Dicke von 200 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste isolierende Zwischenschicht 71 kann eine Dicke von 200 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste isolierende Zwischenschicht 71 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Die erste isolierende Zwischenschicht 71 wird in Form einer Folie entlang einer Hauptfläche der Schutzschicht 40 ausgebildet. Die erste isolierende Zwischenschicht 71 dringt in den ausgesparten Raum ein, der durch die Schutzschicht 40 im Gebietstrenngraben 36 definiert ist.
  • Eine laminierte Isolationsstruktur, die die Schutzschicht 40 und die erste isolierende Zwischenschicht 71 aufweist, die in dieser Reihenfolge von der Seite der unteren Wand des Gebietstrenngrabens 36 laminiert werden, wird auf diese Weise im Gebietstrenngraben 36 ausgebildet. Der eingebettete Isolator 37 wird durch die laminierte Isolationsstruktur ausgebildet.
  • Das heißt, der eingebettete Isolator 37 weist eine laminierte Isolationsstruktur auf, in der eine Vielzahl von Isolationsschichten laminiert ist. Das erste Vorrichtungsausbildungsgebiet 31 und das zweite Vorrichtungsausbildungsgebiet 32 werden voneinander durch den eingebetteten Isolator 37 isoliert, der die laminierte Isolationsstruktur aufweist.
  • Eine erste Gateöffnung 72 und eine zweite Gateöffnung 73 werden in der ersten isolierenden Zwischenschicht 71, der Schutzschicht 40, der oberen Isolationsschicht 25 und der Elektronenzufuhrschicht 24 ausgebildet.
  • Die erste Gateöffnung 72 wird im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Gateöffnung 72 wird in einem Gebiet zwischen der ersten Sourceöffnung 45 und der ersten Drainöffnung 46 ausgebildet. Die erste Gateöffnung 72 wird in dieser bevorzugten Ausführungsform derart ausgebildet, dass sie von der ersten Sourceöffnung 45 und der ersten Drainöffnung 46 entlang der ersten Richtung X beabstandet ist.
  • Im Hinblick auf die erste Richtung X ist eine Distanz zwischen der ersten Gateöffnung 72 und der ersten Sourceöffnung 45 kleiner als eine Distanz zwischen der ersten Gateöffnung 72 und der ersten Drainöffnung 46. Die erste Gateöffnung 72 kann in einer Bandform ausgebildet sein, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Die erste Gateöffnung 72 durchdringt die erste isolierende Zwischenschicht 71, die Schutzschicht 40, die obere Isolationsschicht 25 und die Elektronenzufuhrschicht 24, so dass die Elektronendurchgangsschicht 23 freigelegt wird. Ein Ausbilden des ersten Gebiets 29A zweidimensionalen Elektronengases wird an einem Abschnitt, der von der unteren Wand der ersten Gateöffnung 72 in der Elektronendurchgangsschicht 23 freigelegt ist, unterdrückt. Der erste HEMT 33 wird daher als eine normalerweise ausgeschaltete Vorrichtung ausgebildet.
  • Die erste Gateöffnung 72 weist insbesondere ein erstes Gatekontaktloch 74 und ein erstes Durchgangsloch 75 auf. Das erste Gatekontaktloch 74 wird in der Elektronenzufuhrschicht 24 derart ausgebildet, dass die Elektronendurchgangsschicht 23 freigelegt wird. Das erste Durchgangsloch 75 wird in der ersten isolierenden Zwischenschicht 71, der Schutzschicht 40 und der oberen Isolationsschicht 25 derart ausgebildet, dass es mit dem ersten Gatekontaktloch 74 kommuniziert.
  • Die zweite Gateöffnung 73 wird im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Gateöffnung 73 wird in einem Gebiet zwischen der zweiten Sourceöffnung 47 und der zweiten Drainöffnung 48 ausgebildet. Die zweite Gateöffnung 73 wird in dieser bevorzugten Ausführungsform derart ausgebildet, dass sie von der zweiten Sourceöffnung 47 und der zweiten Drainöffnung 48 entlang der ersten Richtung X beabstandet ist.
  • In der ersten Richtung X ist eine Distanz zwischen der zweiten Gateöffnung 73 und der zweiten Sourceöffnung 47 kleiner als eine Distanz zwischen der zweiten Gateöffnung 73 und der zweiten Drainöffnung 48. Die zweite Gateöffnung 73 kann in einer Bandform ausgebildet sein, die sich in Draufsicht entlang der zweiten Richtung Y erstreckt.
  • Die zweite Gateöffnung 73 durchdringt die erste isolierende Zwischenschicht 71, die Schutzschicht 40, die obere Isolationsschicht 25 und die Elektronenzufuhrschicht 24, so dass die Elektronendurchgangsschicht 23 freigelegt wird. Ein Ausbilden des zweiten Gebiets 29B zweidimensionalen Elektronengases wird an einem Abschnitt, der von der unteren Wand der zweiten Gateöffnung 73 in der Elektronendurchgangsschicht 23 freigelegt ist, unterdrückt. Der zweite HEMT 34 wird daher als eine normalerweise ausgeschaltete Vorrichtung ausgebildet.
  • Die zweite Gateöffnung 73 weist insbesondere ein zweites Gatekontaktloch 76 und ein zweites Durchgangsloch 77 auf. Das zweite Gatekontaktloch 76 wird in der Elektronenzufuhrschicht 24 derart ausgebildet, dass die Elektronendurchgangsschicht 23 freigelegt wird. Das zweite Durchgangsloch 77 wird in der ersten isolierenden Zwischenschicht 71, der Schutzschicht 40 und der oberen Isolationsschicht 25 derart ausgebildet, dass es mit dem zweiten Gatekontaktloch 76 kommuniziert.
  • Eine erste Gateisolationsschicht 81 und eine erste Gateelektrode 82 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Gateisolationsschicht 81 wird in Form einer Folie entlang der Innenwand der ersten Gateöffnung 72 ausgebildet. Die erste Gateisolationsschicht 81 definiert einen ausgesparten Raum in der ersten Gateöffnung 72. Die erste Gateelektrode 82 wird in die erste Gateöffnung 72 eingebettet, wobei die erste Gateisolationsschicht 81 zwischen der ersten Gateelektrode 82 und der ersten Gateöffnung 72 angeordnet wird. Die erste Gateelektrode 82 wird in den ausgesparten Raum eingebettet, der durch die erste Gateisolationsschicht 81 in der ersten Gateöffnung 72 definiert ist.
  • Eine zweite Gateisolationsschicht 83 und eine zweite Gateelektrode 84 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Gateisolationsschicht 83 wird in Form einer Folie entlang der Innenwand der zweiten Gateöffnung 73 ausgebildet. Die zweite Gateisolationsschicht 83 definiert einen ausgesparten Raum in der zweiten Gateöffnung 73. Die zweite Gateelektrode 84 wird in die zweite Gateöffnung 73 eingebettet, wobei die zweite Gateisolationsschicht 83 zwischen der zweiten Gateelektrode 84 und der zweiten Gateöffnung 73 angeordnet ist. Die zweite Gateelektrode 84 wird in den ausgesparten Raum eingebettet, der durch die zweite Gateisolationsschicht 83 in der zweiten Gateöffnung 73 definiert ist.
  • Nachstehend werden Modi der ersten Gateelektrode 82 und der zweiten Gateelektrode 84 beschrieben. 11 ist eine Draufsicht, wobei Strukturen über der ersten Gateelektrode 82 und der zweiten Gateelektrode 84 entfernt sind.
  • Unter Bezugnahme auf 11 wird die erste Gateelektrode 82 in einem Gebiet zwischen der ersten Sourceelektrode 51 und der ersten Drainelektrode 52 ausgebildet. Die erste Gateelektrode 82 wird derart ausgebildet, dass sie von der ersten Sourceelektrode 51 und der ersten Drainelektrode 52 entlang der ersten Richtung X beabstandet ist.
  • In der ersten Richtung X ist eine Distanz zwischen der ersten Gateelektrode 82 und der ersten Sourceelektrode 51 kleiner als eine Distanz zwischen der ersten Gateelektrode 82 und der ersten Drainelektrode 52. Die erste Gateelektrode 82 erstreckt sich in einer Bandform entlang der zweiten Richtung Y.
  • Die zweite Gateelektrode 84 wird in einem Gebiet zwischen der zweiten Sourceelektrode 53 und der zweiten Drainelektrode 54 ausgebildet. Die zweite Gateelektrode 84 wird derart ausgebildet, dass sie von der zweiten Sourceelektrode 53 und der zweiten Drainelektrode 54 entlang der ersten Richtung X beabstandet ist.
  • In der ersten Richtung X ist eine Distanz zwischen der zweiten Gateelektrode 84 und der zweiten Sourceelektrode 53 kleiner als eine Distanz zwischen der zweiten Gateelektrode 84 und der zweiten Drainelektrode 54. Die zweite Gateelektrode 84 erstreckt sich in einer Bandform entlang der zweiten Richtung Y.
  • Unter Bezugnahme auf 2 bis 8 (insbesondere 8) wird eine Hauptflächenisolationsschicht 85 auf einer Hauptfläche der ersten isolierenden Zwischenschicht 71 ausgebildet. Die Hauptflächenisolationsschicht 85 deckt die Hauptfläche der ersten isolierenden Zwischenschicht 71 ab. Die Hauptflächenisolationsschicht 85 kommuniziert mit der ersten Gateisolationsschicht 81 und der zweiten Gateisolationsschicht 83.
  • Das heißt, eine Insolationsschicht 86, die die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 einstückig aufweist, wird auf der ersten isolierenden Zwischenschicht 71 ausgebildet. Die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 können jeweils mindestens eines von SiO2 und SiN aufweisen.
  • Die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 können jeweils eine Dicke von 1 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 können jeweils eine Dicke von 1 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 weisen in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 20 nm auf.
  • Die erste Gateelektrode 82 weist eine eingebettete Elektrodenschicht 91 und eine Abdeckelektrodenschicht 92 auf. Die eingebettete Elektrodenschicht 91 wird in die erste Gateöffnung 72 eingebettet. Die Abdeckelektrodenschicht 92 deckt die eingebettete Elektrodenschicht 91 ab.
  • Die eingebettete Elektrodenschicht 91 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste eingebettete Elektrodenschicht 93 und eine zweite eingebettete Elektrodenschicht 94 aufweist. Die erste eingebettete Elektrodenschicht 93 wird in Form einer Folie entlang der Innenwand der ersten Gateöffnung 72 ausgebildet. Die erste eingebettete Elektrodenschicht 93 definiert einen ausgesparten Raum in der ersten Gateöffnung 72.
  • Die erste eingebettete Elektrodenschicht 93 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die erste eingebettete Elektrodenschicht 93 kann mindestens eines von Ti und TiN aufweisen. Die erste eingebettete Elektrodenschicht 93 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die erste eingebettete Elektrodenschicht 93 kann eine Dicke von 50 nm oder mehr und 200 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 93 kann eine Dicke von 50 nm oder mehr und 75 nm oder weniger, 75 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 125 nm oder weniger, 125 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 175 nm oder weniger, oder 175 nm oder mehr und 200 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 93 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 100 nm auf.
  • Die zweite eingebettete Elektrodenschicht 94 wird in die erste Gateöffnung 72 eingebettet, wobei die erste eingebettete Elektrodenschicht 93 zwischen der zweiten eingebetteten Elektrodenschicht 94 und der ersten Gateöffnung 72 angeordnet wird. Die zweite eingebettete Elektrodenschicht 94 wird in den ausgesparten Raum eingebettet, der durch die erste eingebettete Elektrodenschicht 93 in der ersten Gateöffnung 72 definiert ist. Die zweite eingebettete Elektrodenschicht 94 weist in dieser bevorzugten Ausführungsform eine W-Schicht (Wolfram) auf.
  • Die zweite eingebettete Elektrodenschicht 94 kann eine Dicke von 100 nm oder mehr und 1000 nm oder weniger aufweisen. Die zweite eingebettete Elektrodenschicht 94 kann eine Dicke von 100 nm oder mehr und 250 nm oder weniger, 250 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die Dicke der zweiten eingebetteten Elektrodenschicht 94 kann größer gleich der Dicke der ersten eingebetteten Elektrodenschicht 93 sein. Die zweite eingebettete Elektrodenschicht 94 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Die Abdeckelektrodenschicht 92 deckt die eingebettete Elektrodenschicht 91 auf der Hauptflächenisolationsschicht 85 ab. Die Abdeckelektrodenschicht 92 überlappt einen Öffnungsrandabschnitt der ersten Gateöffnung 72. Insbesondere überlappt die Abdeckelektrodenschicht 92 die Hauptflächenisolationsschicht 85.
  • Die Abdeckelektrodenschicht 92 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste Abdeckelektrodenschicht 95 und eine zweite Abdeckelektrodenschicht 96 aufweist, die in dieser Reihenfolge von der Seite der eingebetteten Elektrodenschicht 91 laminiert werden. Die Abdeckelektrodenschicht 92 weist möglicherweise lediglich eine von der ersten Abdeckelektrodenschicht 95 und der zweiten Abdeckelektrodenschicht 96 auf.
  • Die erste Abdeckelektrodenschicht 95 kann mindestens eines von Al, Si und Cu aufweisen. Die erste Abdeckelektrodenschicht 95 kann mindestens eines von einer leitfähigen Poly-Si-Schicht, einer AlSiCu-Legierungsschicht und einer AICu-Legierungsschicht aufweisen. Die erste Abdeckelektrodenschicht 95 besteht in dieser bevorzugten Ausführungsform aus der AlCu-Legierungsschicht.
  • Die erste Abdeckelektrodenschicht 95 kann eine Dicke von 100 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste Abdeckelektrodenschicht 95 kann eine Dicke von 100 nm oder mehr und 250 nm oder weniger, 250 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste Abdeckelektrodenschicht 95 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Die zweite Abdeckelektrodenschicht 96 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die zweite Abdeckelektrodenschicht 96 kann mindestens eines von Ti und TiN aufweisen. Die zweite Abdeckelektrodenschicht 96 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die zweite Abdeckelektrodenschicht 96 kann eine Dicke von 10 nm oder mehr und 100 nm oder weniger aufweisen. Die zweite Abdeckelektrodenschicht 96 kann eine Dicke von 10 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die Dicke der zweiten Abdeckelektrodenschicht 96 kann kleiner gleich der Dicke der ersten Abdeckelektrodenschicht 95 sein. Die zweite Abdeckelektrodenschicht 96 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 50 nm auf.
  • Die zweite Gateelektrode 84 weist eine Struktur auf, die der Struktur der ersten Gateelektrode 82 ähnlich ist. Die Beschreibung für die erste Gateelektrode 82 gilt entsprechend für die Beschreibung für die zweite Gateelektrode 84. Die Strukturen, die der Struktur der ersten Gateelektrode 82 in der zweiten Gateelektrode 84 entsprechen, werden mit denselben Bezugszeichen versehen und Beschreibungen davon werden ausgelassen.
  • Unter Bezugnahme auf 2 bis 8 werden eine erste Source-Feldelektrodenschicht 101 und eine erste floatende Elektrodenschicht 102 im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102 entlasten („relieve“) ein elektrisches Feld in Bezug auf die erste Gateelektrode 82.
  • Die erste Source-Feldelektrodenschicht 101 wird in einem Gebiet zwischen der ersten Sourceelektrode 51 und der ersten Gateelektrode 82 ausgebildet. Die erste Source-Feldelektrodenschicht 101 wird derart ausgebildet, dass sie von der ersten Sourceelektrode 51 und der ersten Gateelektrode 82 entlang der ersten Richtung X beabstandet ist. Die erste Source-Feldelektrodenschicht 101 wird näher der ersten Gateelektrode 82 als der ersten Sourceelektrode 51 ausgebildet. Die erste Source-Feldelektrodenschicht 101 kann sich in einer Bandform entlang der zweiten Richtung Y erstrecken. Eine Referenzspannung (z.B. eine Sourcespannung oder eine Massespannung) wird an die erste Source-Feldelektrodenschicht 101 angelegt.
  • Die erste floatende Elektrodenschicht 102 wird in einem Gebiet zwischen der ersten Drainelektrode 52 und der ersten Gateelektrode 82 ausgebildet. Die erste Source-Feldelektrodenschicht 101 wird derart ausgebildet, dass sie von der ersten Drainelektrode 52 und der ersten Gateelektrode 82 entlang der ersten Richtung X beabstandet ist. Die erste floatende Elektrodenschicht 102 wird näher der ersten Gateelektrode 82 als der ersten Drainelektrode 52 ausgebildet. Die erste floatende Elektrodenschicht 102 kann sich in einer Bandform entlang der zweiten Richtung Y erstrecken. Die erste floatende Elektrodenschicht 102 wird in einem elektrisch floatenden bzw. potentialfreien Zustand ausgebildet.
  • Die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102 liegen einander entlang der ersten Richtung X gegenüber, wobei die erste Gateelektrodenschicht 82 zwischen der Source-Feldelektrodenschicht 101 und der ersten floatenden Elektrodenschicht 102 angeordnet ist. Die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102 werden in dieser bevorzugten Ausführungsform in der Schutzschicht 40 ausgebildet. Insbesondere werden die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102 in einem Gebiet zwischen der ersten Schutzschicht 41 und der zweiten Schutzschicht 42 angeordnet.
  • Eine zweite Source-Feldelektrodenschicht 103 und eine zweite floatende Elektrodenschicht 104 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 entlasten ein elektrisches Feld in Bezug auf die zweite Gateelektrode 84.
  • Die zweite Source-Feldelektrodenschicht 103 wird in einem Gebiet zwischen der zweiten Sourceelektrode 53 und der zweiten Gateelektrode 84 ausgebildet. Die zweite Source-Feldelektrodenschicht 103 wird derart ausgebildet, dass sie von der zweiten Sourceelektrode 53 und der zweiten Gateelektrode 84 in der ersten Richtung X beabstandet ist. Die zweite Source-Feldelektrodenschicht 103 wird näher der zweiten Gateelektrode 84 als der zweiten Sourceelektrode 53 ausgebildet. Die zweite Source-Feldelektrodenschicht 103 kann sich in einer Bandform entlang der zweiten Richtung Y erstrecken. Eine Referenzspannung (z.B. eine Sourcespannung oder eine Massespannung) wird an die zweite Source-Feldelektrodenschicht 103 angelegt.
  • Die zweite floatende Elektrodenschicht 104 wird in einem Gebiet zwischen der zweiten Drainelektrode 54 und der zweiten Gateelektrode 84 ausgebildet. Die zweite floatende Elektrodenschicht 104 wird derart ausgebildet, dass sie von der zweiten Drainelektrode 54 und der zweiten Gateelektrode 84 in der ersten Richtung X beabstandet ist. Die zweite floatende Elektrodenschicht 104 wird näher der zweiten Gateelektrode 84 als der zweiten Drainelektrode 54 ausgebildet. Die zweite floatende Elektrodenschicht 104 kann sich in einer Bandform entlang der zweiten Richtung Y erstrecken. Die zweite floatende Elektrodenschicht 104 wird in einem elektrisch potentialfreien Zustand ausgebildet.
  • Die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 liegen einander in der ersten Richtung X gegenüber, wobei die zweite Gateelektrodenschicht 84 zwischen der zweiten Source-Feldelektrodenschicht 103 und der zweiten floatenden Elektrodenschicht 104 angeordnet ist. Die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 werden in dieser bevorzugten Ausführungsform in der Schutzschicht 40 ausgebildet. Insbesondere werden die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 in einem Gebiet zwischen der ersten Schutzschicht 41 und der zweiten Schutzschicht 42 angeordnet.
  • Die erste Source-Feldelektrodenschicht 101, die erste floatende Elektrodenschicht 102, die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 können ein leitfähiges Material desselben Typs aufweisen.
  • Die erste Source-Feldelektrodenschicht 101, die erste floatende Elektrodenschicht 102, die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 können mindestens eines von Ti und TiN aufweisen. Die erste Source-Feldelektrodenschicht 101, die erste floatende Elektrodenschicht 102, die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 bestehen in dieser bevorzugten Ausführungsform jeweils aus einer TiN-Schicht.
  • Die erste floatende Elektrodenschicht 102, die erste Source-Feldelektrodenschicht 101, die zweite floatende Elektrodenschicht 104 und die zweite Source-Feldelektrodenschicht 103 können eine Dicke von 50 nm oder mehr und 200 nm oder weniger aufweisen.
  • Die erste floatende Elektrodenschicht 102, die erste Source-Feldelektrodenschicht 101, die zweite floatende Elektrodenschichte 104 und die zweite Source-Feldelektrodenschicht 103 können eine Dicke von 50 nm oder mehr und 75 nm oder weniger, 75 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 125 nm oder weniger, 125 nm oder mehr und 150 nm oder weniger, 150 nm oder mehr und 175 nm oder weniger, oder 175 nm oder mehr und 200 nm oder weniger aufweisen.
  • Die erste floatende Elektrodenschicht 102, die erste Source-Feldelektrodenschicht 101, die zweite floatende Elektrodenschicht 104 und die zweite Source-Feldelektrodenschicht 103 weisen in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 100 nm auf.
  • Die erste floatende Elektrodenschicht 102, die erste Source-Feldelektrodenschicht 101, die zweite floatende Elektrodenschicht 104 und die zweite Source-Feldelektrodenschicht 103 können eine im Wesentlichen gleiche Dicke aufweisen.
  • Unter Bezugnahme auf 2 bis 8 (insbesondere 8) wird ein Öffnungsabschnitt der ersten Gateöffnung 72 durch eine erste Seitenwandisolationsschicht 105 im ersten Vorrichtungsausbildungsgebiet 31 definiert. Die erste Seitenwandisolationsschicht 105 definiert eine Innenwand des ersten Durchgangslochs 75. Die erste Seitenwandisolationsschicht 105 erstreckt sich vom Öffnungsabschnitt der ersten Gateöffnung 72 zur unteren Wand der ersten Gateöffnung 72.
  • Die erste Seitenwandisolationsschicht 105 wird in einem Gebiet zwischen der ersten Gateisolationsschicht 81 und der ersten Source-Feldelektrodenschicht 101 und einem Gebiet zwischen der ersten Gateisolationsschicht 81 und der ersten floatenden Elektrodenschicht 102 derart angeordnet, dass sie mit der Schutzschicht 40 (der ersten Schutzschicht 41) verbunden ist. Die erste Seitenwandisolationsschicht 105 kann die erste Schutzschicht 41 durchdringen, so dass sie mit der Elektronenzufuhrschicht 24 verbunden ist.
  • Ein oberer Endabschnitt der ersten Seitenwandisolationsschicht 105 ist R-abgeschrägt („R-chamfered“). Der obere Endabschnitt der ersten Seitenwandisolationsschicht 105 wird in einer konvex gekrümmten Form zu einer Innenseite der ersten Gateöffnung 72 ausgebildet. Der obere Endabschnitt der ersten Seitenwandisolationsschicht 105 ist ein Abschnitt, der an der Öffnungsabschnittsseite der ersten Gateöffnung 72 in der ersten Seitenwandisolationsschicht 105 angeordnet ist.
  • Eine Öffnungsfläche der ersten Gateöffnung 72 ist größer als eine untere Fläche der ersten Gateöffnung 72. Die erste Gateisolationsschicht 81 und die erste Gateelektrode 82 dringen in die erste Gateöffnung 72 entlang einer gekrümmten Fläche der ersten Seitenwandisolationsschicht 105.
  • Ein Öffnungsabschnitt der zweiten Gateöffnung 73 wird durch eine zweite Seitenwandisolationsschicht 106 im zweiten Vorrichtungsausbildungsgebiet 32 definiert. Die zweite Seitenwandisolationsschicht 106 definiert eine Innenwand des zweiten Durchgangslochs 77. Die zweite Seitenwandisolationsschicht 106 erstreckt sich von dem Öffnungsabschnitt der zweiten Gateöffnung 73 zur unteren Wand der zweiten Gateöffnung 73.
  • Die zweite Seitenwandisolationsschicht 106 wird in einem Gebiet zwischen der zweiten Gateisolationsschicht 83 und der zweiten Source-Feldelektrodenschicht 103 und einem Gebiet zwischen der zweiten Gateisolationsschicht 83 und der zweiten floatenden Elektrodenschicht 104 derart angeordnet, dass sie mit der Schutzschicht 40 (der ersten Schutzschicht 41) verbunden ist. Die zweite Seitenwandisolationsschicht 106 kann die erste Schutzschicht 41 durchdringen, so dass sie mit der Elektronenzufuhrschicht 24 verbunden ist.
  • Ein oberer Endabschnitt der zweiten Seitenwandisolationsschicht 106 ist R-abgeschrägt. Der obere Endabschnitt der zweiten Seitenwandisolationsschicht 106 wird in einer konvex gekrümmten Form zu einer Innenseite der zweiten Gateöffnung 73 ausgebildet. Der obere Endabschnitt der zweiten Seitenwandisolationsschicht 106 ist ein Abschnitt, der an der Öffnungsabschnittsseite der zweiten Gateöffnung 73 in der zweiten Seitenwandisolationsschicht 106 angeordnet ist.
  • Eine Öffnungsfläche der zweiten Gateöffnung 73 ist größer als eine untere Fläche der zweiten Gateöffnung 73. Die zweite Gateisolationsschicht 83 und die zweite Gateelektrode 84 dringen in die zweite Gateöffnung 73 entlang einer gekrümmten Fläche der zweiten Seitenwandisolationsschicht 106.
  • Unter Bezugnahme auf 2 bis 8 wird eine zweite isolierende Zwischenschicht 111 auf der Hauptflächenisolationsschicht 85 ausgebildet. Eine Hauptfläche der zweiten isolierenden Zwischenschicht 111 kann eine Massefläche sein. Die zweite isolierende Zwischenschicht 111 wird in Form einer Folie entlang einer Hauptfläche der Hauptflächenisolationsschicht 85 ausgebildet. Die zweite isolierende Zwischenschicht 111 deckt die erste Gateelektrode 82 und die zweite Gateelektrode 84 ab.
  • Die zweite isolierende Zwischenschicht 111 kann mindestens eines von SiO2 und SiN aufweisen. Die zweite isolierende Zwischenschicht 111 kann eine Dicke von 50 nm oder mehr und 500 nm oder weniger aufweisen. Die zweite isolierende Zwischenschicht 111 kann eine Dicke von 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 200 oder weniger, 200 nm oder mehr und 300 nm oder weniger, 300 nm oder mehr und 400 nm oder weniger, oder 400 nm oder mehr und 500 nm oder weniger aufweisen. Die zweite isolierende Zwischenschicht 111 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 200 nm auf.
  • Eine erste Sourcekontaktöffnung 112, eine erste Drainkontaktöffnung 113, eine zweite Sourcekontaktöffnung 114 und eine zweite Drainkontaktöffnung 115 werden in der zweiten isolierenden Zwischenschicht 111, der Hauptflächenisolationsschicht 85 und der ersten isolierenden Zwischenschicht 71 ausgebildet.
  • Die erste Sourcekontaktöffnung 112 und die erste Drainkontaktöffnung 113 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Sourcekontaktöffnung 112 und die erste Drainkontaktöffnung 113 werden derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die erste Sourcekontaktöffnung 112 und die erste Drainkontaktöffnung 113 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Die erste Sourcekontaktöffnung 112 durchdringt die zweite isolierende Zwischenschicht 111, die Hauptflächenisolationsschicht 85 und die erste isolierende Zwischenschicht 71, so dass die erste Sourceelektrode 51 freigelegt wird. Die erste Drainkontaktöffnung 113 durchdringt die zweite isolierende Zwischenschicht 111, die Hauptflächenisolationsschicht 85 und die erste isolierende Zwischenschicht 71, so dass die erste Drainelektrode 52 freigelegt wird.
  • Die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 werden derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Die zweite Sourcekontaktöffnung 114 durchdringt die zweite isolierende Zwischenschicht 111, die Hauptflächenisolationsschicht 85 und die erste isolierende Zwischenschicht 71, so dass die zweite Sourceelektrode 53 freigelegt wird. Die zweite Drainkontaktöffnung 115 durchdringt die zweite isolierende Zwischenschicht 111, die Hauptflächenisolationsschicht 85 und die erste isolierende Zwischenschicht 71, so dass die zweite Drainelektrode 54 freigelegt wird.
  • Eine erste Sourcekontaktelektrode 121 und eine erste Drainkontaktelektrode 122 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Die erste Sourcekontaktelektrode 121 wird in die erste Sourcekontaktöffnung 112 eingebettet. Die erste Drainkontaktelektrode 122 wird in die erste Drainkontaktöffnung 113 eingebettet.
  • Eine zweite Sourcekontaktelektrode 123 und eine zweite Drainkontaktelektrode 124 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet. Die zweite Sourcekontaktelektrode 123 wird in die zweite Sourcekontaktöffnung 114 eingebettet. Die zweite Drainkontaktelektrode 124 wird in die zweite Drainkontaktöffnung 115 eingebettet.
  • Nachstehend werden unter Bezugnahme auf 12 Modi der ersten Sourcekontaktelektrode 121, der ersten Drainkontaktelektrode 122, der zweiten Sourcekontaktelektrode 123 und der zweiten Drainkontaktelektrode 124 beschrieben. 12 ist eine Draufsicht, wobei Strukturen über der ersten Sourcekontaktelektrode 121, der ersten Drainkontaktelektrode 122, der zweiten Sourcekontaktelektrode 123 und der zweiten Drainkontaktelektrode 124 entfernt sind.
  • Unter Bezugnahme auf 12 werden die erste Sourcekontaktelektrode 121 und die erste Drainkontaktelektrode 122 derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die erste Sourcekontaktelektrode 121 und die erste Drainkontaktelektrode 122 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124 werden derart ausgebildet, dass sie voneinander entlang der ersten Richtung X beabstandet sind. Die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124 erstrecken sich in Bandformen entlang der zweiten Richtung Y.
  • Unter Bezugnahme auf 2 bis 8 (insbesondere 7) weist die erste Gatekontaktstruktur 121 eine eingebettete Elektrodenschicht 131 und eine Abdeckelektrodenschicht 132 auf. Die eingebettete Elektrodenschicht 131 wird in die erste Sourcekontaktöffnung 112 eingebettet. Die Abdeckelektrodenschicht 132 deckt die eingebettete Elektrodenschicht 131 ab.
  • Die eingebettete Elektrodenschicht 131 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste eingebettete Elektrodenschicht 133 und eine zweite eingebettete Elektrodenschicht 134 aufweist. Die erste eingebettete Elektrodenschicht 133 wird in Form einer Folie entlang einer Innenwand der ersten Sourcekontaktöffnung 112 ausgebildet. Die erste eingebettete Elektrodenschicht 133 definiert einen ausgesparten Raum in der ersten Sourcekontaktöffnung 112.
  • Die erste eingebettete Elektrodenschicht 133 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die erste eingebettete Elektrodenschicht 133 kann mindestens eines von Ti und TiN aufweisen. Die erste eingebettete Elektrodenschicht 133 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die erste eingebettete Elektrodenschicht 133 kann eine Dicke von 10 nm oder mehr und 200 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 133 kann eine Dicke von 10 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 150 nm oder weniger, oder 150 nm oder mehr und 200 nm oder weniger aufweisen. Die erste eingebettete Elektrodenschicht 133 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 100 nm auf.
  • Die zweite eingebettete Elektrodenschicht 134 wird in die erste Sourcekontaktöffnung 112 eingebettet, wobei die erste eingebettete Elektrodenschicht 133 zwischen der zweiten eingebetteten Elektrodenschicht 134 und der ersten Sourcekontaktöffnung 112 angeordnet ist. Die zweite eingebettete Elektrodenschicht 134 wird in den ausgesparten Raum eingebettet, der durch die erste eingebettete Elektrodenschicht 133 in der ersten Sourcekontaktöffnung 112 definiert ist. Die zweite eingebettete Elektrodenschicht 134 weist in dieser bevorzugten Ausführungsform eine W-Schicht (Wolfram) auf.
  • Die zweite eingebettete Elektrodenschicht 134 kann eine Dicke von 100 nm oder mehr und 1000 nm oder weniger aufweisen. Die zweite eingebettete Elektrodenschicht 134 kann eine Dicke von 100 nm oder mehr und 250 nm oder weniger, 250 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die Dicke der zweiten eingebetteten Elektrodenschicht 134 kann größer gleich der Dicke der ersten eingebetteten Elektrodenschicht 133 sein. Die zweite eingebettete Elektrodenschicht 134 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Die Abdeckelektrodenschicht 132 deckt die eingebettete Elektrodenschicht 131 auf der zweiten isolierenden Zwischenschicht 111 ab. Die Abdeckelektrodenschicht 132 überlappt einen Öffnungsrandabschnitt der ersten Sourcekontaktöffnung 112. Insbesondere überlappt die Abdeckelektrodenschicht 132 die zweite isolierende Zwischenschicht 111.
  • Die Abdeckelektrodenschicht 132 weist eine laminierte Struktur auf, die in dieser bevorzugten Ausführungsform eine erste Abdeckelektrodenschicht 135 und eine zweite Abdeckelektrodenschicht 136 aufweist, die in dieser Reihenfolge von der Seite der eingebetteten Elektrodenschicht 131 laminiert werden. Die Abdeckelektrodenschicht 132 weist möglicherweise lediglich eine von der ersten Abdeckelektrodenschicht 135 und der zweiten Abdeckelektrodenschicht 136 auf.
  • Die erste Abdeckelektrodenschicht 135 kann mindestens eines von AI, Si und Cu aufweisen. Die erste Abdeckelektrodenschicht 135 kann mindestens eines von einer leitfähigen Poly-Si-Schicht, einer AlSiCu-Legierungsschicht und einer AICu-Legierungsschicht aufweisen. Die erste Abdeckelektrodenschicht 135 besteht in dieser bevorzugten Ausführungsform aus der AlCu-Legierungsschicht.
  • Die erste Abdeckelektrodenschicht 135 kann eine Dicke von 100 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste Abdeckelektrodenschicht 135 kann eine Dicke von 100 nm oder mehr und 250 nm oder weniger, 250 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die erste Abdeckelektrodenschicht 135 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Die zweite Abdeckelektrodenschicht 136 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die zweite Abdeckelektrodenschicht 136 kann mindestens eines von Ti und TiN aufweisen. Die zweite Abdeckelektrodenschicht 136 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die zweite Abdeckelektrodenschicht 136 kann eine Dicke von 10 nm oder mehr und 200 nm oder weniger aufweisen. Die zweite Abdeckelektrodenschicht 136 kann eine Dicke von 10 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 100 nm oder weniger, 100 nm oder mehr und 150 nm oder weniger, oder 150 nm oder mehr und 200 nm oder weniger aufweisen. Die Dicke der zweiten Abdeckelektrodenschicht 136 kann kleiner gleich der Dicke der ersten Abdeckelektrodenschicht 135 sein. Die zweite Abdeckelektrodenschicht 136 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 100 nm auf.
  • Die erste Drainkontaktelektrode 122, die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124 weisen jeweils eine Struktur auf, die der Struktur der ersten Sourcekontaktelektrode 121 ähnlich ist. Die Beschreibung für die erste Sourcekontaktelektrode 121 gilt entsprechend jeweils für die Beschreibungen für die erste Drainkontaktelektrode 122, die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124. Die Strukturen, die der ersten Sourcekontaktelektrode 121 in der Struktur der ersten Drainkontaktelektrode 122, der zweiten Sourcekontaktelektrode 123 und der zweiten Drainkontaktelektrode 124 entsprechen, werden mit denselben Bezugszeichen versehen und Beschreibungen davon werden ausgelassen.
  • Unter Bezugnahme auf 2 bis 8 wird eine dritte isolierende Zwischenschicht 141 auf der zweiten isolierenden Zwischenschicht 111 ausgebildet. Eine Hauptfläche der dritten isolierenden Zwischenschicht 141 kann eine Massefläche sein. Die dritte isolierende Zwischenschicht 141 wird in Form einer Folie entlang der Hauptfläche der der zweiten isolierenden Zwischenschicht 111 ausgebildet.
  • Die dritte isolierende Zwischenschicht 141 deckt die erste Sourcekontaktelektrode 121, die erste Drainkontaktelektrode 122, die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124 ab. Die dritte isolierende Zwischenschicht 141 kann mindestens eines von SiO2 und SiN aufweisen.
  • Die dritte isolierende Zwischenschicht 141 kann eine Dicke von 100 nm oder mehr und 1000 nm oder weniger aufweisen. Die dritte isolierende Zwischenschicht 141 kann eine Dicke von 100 nm oder mehr und 250 nm oder weniger, 250 nm oder mehr und 500 nm oder weniger, 500 nm oder mehr und 750 nm oder weniger, oder 750 nm oder mehr und 1000 nm oder weniger aufweisen. Die dritte isolierende Zwischenschicht 141 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 500 nm auf.
  • Unter Bezugnahme auf 2 bis 6 werden ein erstes Gatekontaktloch 142, ein erstes Sourcekontaktloch 143, ein erstes Drainkontaktloch 144, ein zweites Gatekontaktloch 145, ein zweites Sourcekontaktloch 146 und ein zweites Drainkontaktloch 147 in der dritten isolierenden Zwischenschicht 141 und der zweiten isolierenden Zwischenschicht 111 ausgebildet.
  • Das erste Gatekontaktloch 142, das erste Sourcekontaktloch 143 und das erste Drainkontaktloch 144 werden im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet. Das zweite Gatekontaktloch 145, das zweite Sourcekontaktloch 146 und das zweite Drainkontaktloch 147 werden im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet.
  • Das erste Gatekontaktloch 142 durchdringt die dritte isolierende Zwischenschicht 141 und die zweite isolierende Zwischenschicht 111, so dass die erste Gateelektrode 82 freigelegt wird. Das erste Sourcekontaktloch 143 durchdringt die dritte isolierende Zwischenschicht 141, so dass die erste Sourcekontaktelektrode 121 freigelegt wird. Das erste Drainkontaktloch 144 durchdringt die dritte isolierende Zwischenschicht 141, sodass die erste Drainkontaktelektrode 122 freigelegt wird.
  • Das zweite Gatekontaktloch 145 durchdringt die dritte isolierende Zwischenschicht 141 und die zweite isolierende Zwischenschicht 111, so dass die zweite Gateelektrode 84 freigelegt wird. Das zweite Sourcekontaktloch 146 durchdringt die dritte isolierende Zwischenschicht 141, so dass die zweite Sourcekontaktelektrode 123 freigelegt wird. Das zweite Drainkontaktloch 147 durchdringt die dritte isolierende Zwischenschicht 141, so dass die zweite Drainkontaktelektrode 124 freigelegt wird.
  • Das erste Sourcekontaktloch 143 und das zweite Drainkontaktloch 147 liegen einander entlang der ersten Richtung X gegenüber. Das erste Gatekontaktloch 142, das erste Drainkontaktloch 144, das zweite Gatekontaktloch 145 und das zweite Sourcekontaktloch 146 werden in dieser bevorzugten Ausführungsform derart ausgebildet, dass sie voneinander entlang der zweiten Richtung Y beabstandet sind, so dass sie in der ersten Richtung X nicht einander gegenüber liegen.
  • Eine Source-Drain-Verdrahtungsschicht 151, eine erste Gateverdrahtungsschicht 152, eine Drainverdrahtungsschicht 153, eine zweite Gateverdrahtungsschicht 154 und eine Sourceverdrahtungsschicht 155 werden auf der dritten isolierenden Zwischenschicht 141 ausgebildet. Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 werden alle über der ersten Sourceelektrode 51, der ersten Drainelektrode 52, der zweiten Sourceelektrode 53, der zweiten Drainelektrode 54, der ersten Gateelektrode 82 und der zweiten Gateelektrode 84 ausgebildet.
  • Nachstehend werden unter Bezugnahme auf 13 Modi der Source-Drain-Verdrahtungsschicht 151, der ersten Gateverdrahtungsschicht 152, der Drainverdrahtungsschicht 153, der zweiten Gateverdrahtungsschicht 154 und der Sourceverdrahtungsschicht 155 beschrieben. 13 ist eine Draufsicht, wobei Strukturen über der Source-Drain-Verdrahtungsschicht 151, der ersten Gateverdrahtungsschicht 152, der Drainverdrahtungsschicht 153, der zweiten Gateverdrahtungsschicht 154 und der Sourceverdrahtungsschicht 155 entfernt sind.
  • Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 sind derart angeordnet, dass sie in Draufsicht voneinander entlang der zweiten Richtung Y beabstandet sind.
  • Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 werden in Bandformen ausgebildet, die sich in Draufsicht entlang der ersten Richtung X erstrecken. Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 werden auf diese Weise in einer Streifenform ausgebildet, die sich in Draufsicht entlang der ersten Richtung X erstreckt.
  • Die Anordnungsreihenfolgen der Source-Drain-Verdrahtungsschicht 151, der ersten Gateverdrahtungsschicht 152, der Drainverdrahtungsschicht 153, der zweiten Gateverdrahtungsschicht 154 und der Sourceverdrahtungsschicht 155 sind beliebig und daher nicht auf die in 13 gezeigte Reihenfolge und dergleichen beschränkt.
  • Unter Bezugnahme auf 2 und 13 schneidet in Draufsicht die Source-Drain-Verdrahtungsschicht 151 die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124). Die Source-Drain-Verdrahtungsschicht 151 erstreckt sich entlang einer Richtung, in der die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124) in einer Draufsicht einander gegenüberliegen.
  • Die Source-Drain-Verdrahtungsschicht 151 verbindet linear in einer Draufsicht die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124). Die Source-Drain-Verdrahtungsschicht 151 verbindet die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124) bei einer kürzesten Distanz.
  • Die Source-Drain-Verdrahtungsschicht 151 dringt in das erste Sourcekontaktloch 143 von der dritten isolierenden Zwischenschicht 141. Die Source-Drain-Verdrahtungsschicht 151 ist mit der ersten Sourcekontaktelektrode 121 im ersten Sourcekontaktloch 143 elektrisch verbunden. Die Source-Drain-Verdrahtungsschicht 151 ist dadurch mit der ersten Sourceelektrode 51 über die erste Sourcekontaktelektrode 121 elektrisch verbunden.
  • Die Source-Drain-Verdrahtungsschicht 151 dringt in das zweite Drainkontaktloch 147 von der dritten isolierenden Zwischenschicht 141. Die Source-Drain-Verdrahtungsschicht 151 ist mit der zweiten Drainkontaktelektrode 124 im zweiten Drainkontaktloch 147 elektrisch verbunden. Die Source-Drain-Verdrahtungsschicht 151 ist dadurch mit der zweiten Drainelektrode 54 über die zweite Drainkontaktelektrode 124 elektrisch verbunden.
  • Unter Bezugnahme auf 3 und 13 erstreckt sich die erste Gateverdrahtungsschicht 152 in einer Bandform entlang der ersten Richtung X und schneidet in einer Draufsicht die erste Gateelektrode 82. Die erste Gateverdrahtungsschicht 152 dringt in das erste Gatekontaktloch 142 von einem Bereich auf der dritten isolierenden Zwischenschicht 141. Die erste Gateverdrahtungsschicht 152 ist mit der ersten Gateelektrode 82 im ersten Gatekontaktloch 142 elektrisch verbunden.
  • Die erste Gateverdrahtungsschicht 152 weist einen Endabschnitt, der auf einer Seite, in der ersten Richtung X, angeordnet ist, und den anderen Endabschnitt, der auf der anderen Seite, in der ersten Richtung X, angeordnet ist, auf. Der eine Endabschnitt der ersten Gateverdrahtungsschicht 152 ist ein Endabschnitt, der auf der Seite der Seitenfläche 15B des Substrats 11 angeordnet ist. Der andere Endabschnitt der ersten Gateverdrahtungsschicht 152 ist ein Endabschnitt, der auf der Seite der Seitenfläche 15D des Substrats 11 angeordnet ist.
  • Die erste Gateverdrahtungsschicht 152 schneidet in dieser bevorzugten Ausführungsform in einer Draufsicht die erste Drainelektrode 52, die zweite Sourceelektrode 53, die zweite Gateelektrode 84 und die zweite Drainelektrode 54. Die erste Gateverdrahtungsschicht 152 kann eine beliebige Länge aufweisen und es gibt keine Anforderung, dass sie immer alle von der ersten Drainelektrode 52, der zweiten Sourceelektrode 53, der zweiten Gateelektrode 84 und der zweiten Drainelektrode 54 schneidet.
  • Unter Bezugnahme auf 4 und 13 erstreckt sich die Drainverdrahtungsschicht 153 in einer Bandform entlang der ersten Richtung X und schneidet in einer Draufsicht die erste Drainelektrode 52. Die Drainverdrahtungsschicht 153 dringt in das erste Gatekontaktloch 144 von einem Bereich auf der dritten isolierenden Zwischenschicht 141.
  • Die Drainverdrahtungsschicht 153 ist mit der ersten Drainkontaktelektrode 122 im ersten Drainkontaktloch 144 elektrisch verbunden. Die Drainverdrahtungsschicht 153 ist dadurch mit der ersten Drainelektrode 52 über die erste Drainkontaktelektrode 122 elektrisch verbunden.
  • Die Drainverdrahtungsschicht 153 schneidet in dieser bevorzugten Ausführungsform in einer Draufsicht die erste Sourceelektrode 51, die erste Gateelektrode 82, die zweite Sourceelektrode 53, die zweite Gateelektrode 84 und die zweite Drainelektrode 54. Die Drainverdrahtungsschicht 153 kann eine beliebige Länge aufweisen und es gibt keine Anforderung, dass sie immer alle von der ersten Sourceelektrode 51, der ersten Gateelektrode 82, der zweiten Sourceelektrode 53, der zweiten Gateelektrode 84 und der zweiten Drainelektrode 54 schneidet.
  • Unter Bezugnahme auf 5 und 13 erstreckt sich die zweite Gateverdrahtungsschicht 154 in einer Bandform entlang der ersten Richtung X und schneidet in einer Draufsicht die zweite Gateelektrode 84. Die zweite Gateverdrahtungsschicht 154 dringt in das zweite Gatekontaktloch 145 von einem Bereich auf der dritten isolierenden Zwischenschicht 141. Die zweite Gateverdrahtungsschicht 154 ist mit der zweiten Gateelektrode 84 im zweiten Gatekontaktloch 145 elektrisch verbunden.
  • Die zweite Gateverdrahtungsschicht 154 weist einen Endabschnitt, der auf einer Seite, in der ersten Richtung X, angeordnet ist, und den anderen Endabschnitt auf, der auf der anderen Seite, in der ersten Richtung X, angeordnet ist. Der eine Endabschnitt der zweiten Gateverdrahtungsschicht 154 ist ein Abschnitt, der auf der Seite der Seitenfläche 15B des Substrats 11 angeordnet ist. Der andere Endabschnitt der zweiten Gateverdrahtungsschicht 154 ist ein Abschnitt, der auf der Seite der Seitenfläche 15D des Substrats 11 angeordnet ist.
  • Die zweite Gateverdrahtungsschicht 154 schneidet in dieser bevorzugten Ausführungsform in einer Draufsicht die erste Sourceelektrode 51, die erste Gateelektrode 82, die erste Drainelektrode 52 und die zweite Sourceelektrode 53. Die zweite Gateverdrahtungsschicht 154 kann eine beliebige Länge aufweisen und es gibt keine Anforderung, dass sie immer alle von der ersten Sourceelektrode 51, der ersten Gateelektrode 82, der ersten Drainelektrode 52 und der zweiten Sourceelektrode 53 schneidet.
  • Unter Bezugnahme auf 6 und 13 erstreckt sich die Sourceverdrahtungsschicht 155 in einer Bandform entlang der ersten Richtung X und schneidet in einer Draufsicht die zweite Sourceelektrode 53. Die Sourceverdrahtungsschicht 155 dringt in das zweite Sourcekontaktloch 146 von einem Bereich auf der dritten isolierenden Zwischenschicht 141.
  • Die Sourceverdrahtungsschicht 155 ist mit der zweiten Sourcekontaktelektrode 123 im zweiten Sourcekontaktloch 146 elektrisch verbunden. Die Sourceverdrahtungsschicht 155 ist dadurch mit der zweiten Sourceelektrode 53 über die zweite Sourcekontaktelektrode 123 elektrisch verbunden.
  • Die Sourceverdrahtungsschicht 155 schneidet in dieser bevorzugten Ausführungsform in einer Draufsicht die erste Sourceelektrode 51, die erste Gateelektrode 82, die erste Drainelektrode 52, die zweite Gateelektrode 84 und die zweite Drainelektrode 54. Die Sourceverdrahtungsschicht 155 kann eine beliebige Länge aufweisen und es gibt keine Anforderung, dass sie immer alle von der ersten Sourceelektrode 51, der ersten Gateelektrode 82, der ersten Drainelektrode 52, der zweiten Gateelektrode 84 und der zweiten Drainelektrode 54 schneidet.
  • Unter Bezugnahme auf 13 ist in dieser bevorzugten Ausführungsform eine erste Gatezuleitungs-Verdrahtungsschicht 156 mit dem einem Endabschnitt der ersten Gateverdrahtungsschicht 152 verbunden. Die erste Gatezuleitungs-Verdrahtungsschicht 156 wird als ein Teilbereich der ersten Gateverdrahtungsschicht 152 ausgebildet.
  • Die erste Gatezuleitungs-Verdrahtungsschicht 156 wird aus dem einen Ende der ersten Gateverdrahtungsschicht 152 zu einem Eckabschnitt des Substrats 11 entlang der zweiten Richtung Y geführt. Die erste Gatezuleitungs-Verdrahtungsschicht 156 wird in dieser bevorzugten Ausführungsform zu einem Eckabschnitt hinausgeführt, der in einer Draufsicht die Seitenfläche 15A und Seitenfläche 15B des Substrats 11 verbindet.
  • Eine zweite Gatezuleitungs-Verdrahtungsschicht 157 ist in dieser bevorzugten Ausführungsform mit dem einem Endabschnitt der zweiten Gateverdrahtungsschicht 154 verbunden. Die zweite Gatezuleitungs-Verdrahtungsschicht 157 wird als ein Teilbereich der zweiten Gateverdrahtungsschicht 154 ausgebildet.
  • Die zweite Gatezuleitungs-Verdrahtungsschicht 157 wird aus dem einen Ende der zweiten Gateverdrahtungsschicht 154 zu einem Eckabschnitt des Substrats 11 entlang der zweiten Richtung Y geführt. Die zweite Gatezuleitungs-Verdrahtungsschicht 157 wird in dieser bevorzugten Ausführungsform zu einem Eckabschnitt hinausgeführt, der in einer Draufsicht die Seitenfläche 15C und Seitenfläche 15D des Substrats 11 verbindet.
  • Unter Bezugnahme auf 2 weist die Source-Drain-Verdrahtungsschicht 151 insbesondere eine laminierte Struktur auf, die eine erste Verdrahtungsschicht 161, eine zweite Verdrahtungsschicht 162 und eine dritte Verdrahtungsschicht 163 aufweist, die in dieser Reihenfolge von der dritten isolierenden Zwischenschicht 141 laminiert werden.
  • Die erste Verdrahtungsschicht 161 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die erste Verdrahtungsschicht 161 weist mindestens eines von Ti und TiN auf. Die erste Verdrahtungsschicht 161 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die erste Verdrahtungsschicht 161 kann eine Dicke von 10 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Verdrahtungsschicht 161 kann eine Dicke von 10 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die erste Verdrahtungsschicht 161 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 40 nm auf.
  • Die zweite Verdrahtungsschicht 162 kann mindestens eines von AI, Si und Cu aufweisen. Die zweite Verdrahtungsschicht 162 kann mindestens eines von einer leitfähigen Poly-Si-Schicht, einer AISiCu-Legierungsschicht und einer AICu-Legierungsschicht aufweisen. Die Dicke der zweiten Verdrahtungsschicht 162 kann größer gleich jener der ersten Verdrahtungsschicht 161 sein. Die zweite Verdrahtungsschicht 162 besteht in dieser bevorzugten Ausführungsform aus der AICu-Legierungsschicht.
  • Die zweite Verdrahtungsschicht 162 kann eine Dicke von 500 nm oder mehr und 1500 nm oder weniger aufweisen. Die zweite Verdrahtungsschicht 162 kann eine Dicke von 500 nm oder mehr und 750 nm oder weniger, 750 nm oder mehr und 1000 nm oder weniger, 1000 nm oder mehr und 1250 nm oder weniger, oder 1250 nm oder mehr und 1500 nm oder weniger aufweisen. Die Dicke der zweiten Verdrahtungsschicht 162 übersteigt der Dicke der ersten Verdrahtungsschicht 161. Die Dicke der zweiten Verdrahtungsschicht 162 beträgt in dieser bevorzugten Ausführungsform ungefähr 1000 nm.
  • Die dritte Verdrahtungsschicht 163 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die dritte Verdrahtungsschicht 163 weist mindestens eines von Ti und TiN auf. Die dritte Verdrahtungsschicht 163 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die dritte Verdrahtungsschicht 163 kann eine Dicke von 10 nm oder mehr und 100 nm oder weniger aufweisen. Die dritte Verdrahtungsschicht 163 kann eine Dicke von 10 nm oder mehr und 25 nm oder weniger, 25 nm oder mehr und 50 nm oder weniger, 50 nm oder mehr und 75 nm oder weniger, oder 75 nm oder mehr und 100 nm oder weniger aufweisen. Die Dicke der dritten Verdrahtungsschicht 163 ist kleiner als die Dicke der zweiten Verdrahtungsschicht 162. Die dritte Verdrahtungsschicht 163 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 40 nm auf.
  • Unter Bezugnahme auf 3 bis 6 weisen die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 jeweils eine Struktur auf, die der Struktur der Source-Drain-Verdrahtungsschicht 151 ähnlich ist. Die Beschreibung für die Source-Drain-Verdrahtungsschicht 151 gilt entsprechend jeweils für die Beschreibungen der ersten Gateverdrahtungsschicht 152, der Drainverdrahtungsschicht 153, der zweiten Gateverdrahtungsschicht 154 und der Sourceverdrahtungsschicht 155. Die Strukturen, die der Source-Drain-Verdrahtungsschicht 151 in der ersten Gateverdrahtungsschicht 152, der Drainverdrahtungsschicht 153, der zweiten Gateverdrahtungsschicht 154 und der Sourceverdrahtungsschicht 155 entsprechen, sind mit denselben Bezugszeichen versehen und Beschreibungen davon werden ausgelassen.
  • Unter Bezugnahme auf 2 bis 6 wird eine vierte isolierende Zwischenschicht 164 auf der dritten isolierenden Zwischenschicht 141 ausgebildet. Die vierte isolierende Zwischenschicht 164 wird in Form einer Folie entlang der Hauptfläche der dritten isolierenden Zwischenschicht 141 ausgebildet. Die vierte isolierende Zwischenschicht 164 deckt die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 ab. Die vierte isolierende Zwischenschicht 164 kann mindestens eines von SiO2 und SiN aufweisen.
  • Die vierte isolierende Zwischenschicht 164 kann eine Dicke von 500 nm oder mehr und 2500 nm oder weniger aufweisen. Die vierte isolierende Zwischenschicht 164 kann eine Dicke von 500 nm oder mehr und 1000 nm oder weniger, 1000 nm oder mehr und 1500 nm oder weniger, oder 1500 nm oder mehr und 2000 nm oder weniger aufweisen. Die vierte isolierende Zwischenschicht 164 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 1500 nm auf.
  • Eine Harzschicht 165 wird auf der vierten isolierenden Zwischenschicht 164 ausgebildet. Die Harzschicht 165 bildet die erste Chiphauptfläche 3. Die Harzschicht 165 wird in Form einer Folie bzw. eines Films entlang einer Hauptfläche der vierten isolierenden Zwischenschicht 164 ausgebildet. Die Harzschicht 165 kann Polyimid aufweisen.
  • Die Harzschicht 165 kann eine Dicke von 1 µm oder mehr und 50 µm oder weniger aufweisen. Die Harzschicht 165 kann eine Dicke von 1 µm oder mehr und 10 µm oder weniger, 10 µm oder mehr und 20 µm oder weniger, 20 µm oder mehr und 30 µm oder weniger, 30 µm oder mehr und 40 µm oder weniger, oder 40 µm oder mehr und 50 µm oder weniger aufweisen. Die Harzschicht 165 weist in dieser bevorzugten Ausführungsform eine Dicke von ungefähr 10 µm auf.
  • Eine Source-Drain-Padöffnung 166, eine erste Gatepadöffnung 167, eine Drainpadöffnung 168, eine zweite Gatepadöffnung 169 und eine Sourcepadöffnung 170 werden in der vierten isolierenden Zwischenschicht 164 und der Harzschicht 165 ausgebildet.
  • Die Source-Drain-Padöffnung 166 legt ein beliebiges Gebiet der Source-Drain-Verdrahtungsschicht 151 als ein Source-Drain-Padgebiet frei. Das beliebige Gebiet der Source-Drain-Verdrahtungsschicht 151 ist ein Gebiet, in dem der externe Source-Drain-Anschluss 6 verbunden werden soll.
  • Die erste Gatepadöffnung 167 legt ein beliebiges Gebiet der ersten Gateverdrahtungsschicht 152 als ein erstes Gatepadgebiet frei. Das beliebige Gebiet der ersten Gateverdrahtungsschicht 152 ist ein Gebiet, in dem der erste externe Gateanschluss 7 verbunden werden soll. Die erste Gatepadöffnung 167 legt in dieser bevorzugten Ausführungsform die erste Gatezuleitungs-Verdrahtungsschicht 156 frei.
  • Die Drainpadöffnung 168 legt ein beliebiges Gebiet der Drainverdrahtungsschicht 153 als ein Drainpadgebiet frei. Das beliebige Gebiet der Drainverdrahtungsschicht 153 ist ein Gebiet, in dem der externe Drainanschluss 8 verbunden werden soll.
  • Die zweite Gatepadöffnung 169 legt ein beliebiges Gebiet der zweiten Gateverdrahtungsschicht 154 als ein zweites Gatepadgebiet frei. Das beliebige Gebiet der zweiten Gateverdrahtungsschicht 154 ist ein Gebiet, in dem der zweite externe Gateanschluss 9 verbunden werden soll. Die zweite Gatepadöffnung 169 legt in dieser bevorzugten Ausführungsform die zweite Gatezuleitungs-Verdrahtungsschicht 157 frei.
  • Die Sourcepadöffnung 170 legt ein beliebiges Gebiet der Sourceverdrahtungsschicht 155 als den externen Sourceanschluss 10 frei. Das beliebige Gebiet der Sourceverdrahtungsschicht 155 ist ein Gebiet, in dem der externe Sourceanschluss 10 verbunden werden soll.
  • Unter Bezugnahme auf 2 wird der externe Source-Drain-Anschluss 6 in der Source-Drain-Padöffnung 166 ausgebildet. Insbesondere dringt der externe Source-Drain-Anschluss 6 in die Source-Drain-Padöffnung 166 aus einem Bereich auf der Harzschicht 165. Der externe Source-Drain-Anschluss 6 steht von einer Hauptfläche der Harzschicht 165 nach oben hervor.
  • Der externe Source-Drain-Anschluss 6 ist mit der Source-Drain-Verdrahtungsschicht 151 in der Source-Drain-Padöffnung 166 elektrisch verbunden. Der externe Source-Drain-Anschluss 6 ist dadurch mit der ersten Sourceelektrode 51 und der zweiten Drainelektrode 54 über die Source-Drain-Verdrahtungsschicht 151 elektrisch verbunden.
  • Unter Bezugnahme auf 3 wird der erste externe Gateanschluss 7 in der ersten Gatepadöffnung 167 ausgebildet. Insbesondere dringt der erste externe Gateanschluss 7 in die erste Gatepadöffnung 167 aus einem Bereich auf der Harzschicht 165. Der erste externe Gateanschluss 7 steht von der Hauptfläche der Harzschicht 165 nach oben hervor.
  • Der erste Gateanschluss 7 ist mit der ersten Gatezuleitungs-Verdrahtungsschicht 156 in der ersten Gatepadöffnung 167 elektrisch verbunden. Der erste externe Gateanschluss 7 ist dadurch mit der ersten Gateelektrode 82 über die erste Gateverdrahtungsschicht 152 elektrisch verbunden.
  • Unter Bezugnahme auf 4 wird der externe Drainanschluss 8 in der Drainpadöffnung 168 ausgebildet. Insbesondere dringt der externe Drainanschluss 8 in die Drainpadöffnung 168 aus einem Bereich auf der Harzschicht 165. Der externe Drainanschluss 8 steht von der Hauptfläche der Harzschicht 165 nach oben hervor.
  • Der externe Drainanschluss 8 ist mit der Drainverdrahtungsschicht 153 in der Drainpadöffnung 168 elektrisch verbunden. Der externe Drainanschluss 8 ist dadurch mit der ersten Drainelektrode 52 über die Drainverdrahtungsschicht 153 elektrisch verbunden.
  • Unter Bezugnahme auf 5 wird der zweite externe Gateanschluss 9 in der zweiten Gatepadöffnung 169 ausgebildet. Insbesondere dringt der zweite externe Gateanschluss 9 in die zweite Gatepadöffnung 169 aus einem Bereich auf der Harzschicht 165. Der zweite externe Gateanschluss 9 steht von der Hauptfläche der Harzschicht 165 nach oben hervor.
  • Der zweite externe Gateanschluss 9 ist mit der zweiten Gatezuleitungs-Verdrahtungsschicht 157 in der zweiten Gatepadöffnung 169 elektrisch verbunden. Der zweite externe Gateanschluss 9 ist dadurch mit der zweiten Gateelektrode 84 über die zweite Gateverdrahtungsschicht 154 elektrisch verbunden.
  • Unter Bezugnahme auf 6 wird der externe Sourceanschluss 10 in der Sourcepadöffnung 170 ausgebildet. Insbesondere dringt der externe Sourceanschluss 10 in die Sourcepadöffnung 170 aus einem Bereich auf der Harzschicht 165. Der externe Sourceanschluss 10 steht von der Hauptfläche der Harzschicht 165 nach oben hervor.
  • Der externe Sourceanschluss 10 ist mit der Sourceverdrahtungsschicht 155 in der Sourcepadöffnung 170 elektrisch verbunden. Der externe Sourceanschluss 10 ist dadurch mit der zweiten Sourceelektrode 53 über die Sourceverdrahtungsschicht 155 elektrisch verbunden.
  • Unter Bezugnahme auf 2 weist insbesondere der externe Source-Drain-Anschluss 6 eine laminierte Struktur auf, die eine Basiselektrodenschicht 171 und eine leitfähige Bondmaterialschicht 172 aufweist. Die Basiselektrodenschicht 171 dringt in die Source-Drain-Padöffnung 166 aus einem Bereich auf der Harzschicht 165.
  • Die Basiselektrodenschicht 171 wird in Form einer Folie entlang der Hauptfläche der Harzschicht 165 und einer Innenwand der der Source-Drain-Padöffnung 166 ausgebildet. Die Basiselektrodenschicht 171 definiert einen ausgesparten Raum in der Source-Drain-Padöffnung 166. Die Basiselektrodenschicht 171 wird in dieser bevorzugten Ausführungsform als eine Barriereelektrodenschicht ausgebildet. Die Basiselektrodenschicht 171 kann mindestens eines von Ti und TiN aufweisen. Die Basiselektrodenschicht 171 besteht in dieser bevorzugten Ausführungsform aus einer TiN-Schicht.
  • Die leitfähige Bondmaterialschicht 172 wird auf der Basiselektrodenschicht 171 ausgebildet. Die leitfähige Bondmaterialschicht 172 wird in die Source-Drain-Padöffnung 166 eingebettet, wobei die Basiselektrodenschicht 171 zwischen der leitfähigen Bondmaterialschicht 172 und der Source-Drain-Padöffnung 166 angeordnet wird. Die leitfähige Bondmaterialschicht 172 steht von der Hauptfläche der Harzschicht 165 nach oben hervor. Die leitfähige Bondmaterialschicht 172 weist einen Abschnitt auf, der der Hauptfläche der Harzschicht 165 gegenüberliegt, wobei die Basiselektrodenschicht 171 zwischen der leitfähigen Bondmaterialschicht 172 und der Hauptfläche der Harzschicht 165 angeordnet ist. Die leitfähige Bondmaterialschicht 172 kann ein Lot aufweisen.
  • Unter Bezugnahme auf 3 bis 6 weisen der erste externe Gateanschluss 7, der externe Drainanschluss 8, der zweite externe Gateanschluss 9 und der externe Sourceanschluss 10 jeweils eine Struktur auf, die der Struktur des externen Source-Drain-Anschlusses 6 ähnlich ist. Die Beschreibung für den externen Source-Drain-Anschluss 6 gilt entsprechend jeweils für die Beschreibungen des ersten externen Gateanschlusses 7, des externen Drainanschlusses 8, des zweiten externen Gateanschlusses 9 und des externen Sourceanschlusses 10. Die Strukturen, die der Struktur des externen Source-Drain-Anschlusses 6 in dem ersten externen Gateanschluss 7, dem externen Drainanschluss 8, dem zweiten externen Gateanschluss 9 und dem externen Sourceanschlusses 10 entsprechen, sind mit denselben Bezugszeichen versehen und Beschreibung davon werden ausgelassen.
  • 14 ist ein Schaltplan zum Erläutern einer elektrischen Struktur der in 1 gezeigten Halbleitervorrichtung 1.
  • Unter Bezugnahme auf 14 weist die Halbleitervorrichtung 1 den ersten HEMT 33 und den zweiten GEMT 34 auf. Der erste HEMT 33 weist ein erstes Gate G1, eine erste Source S1 und einen ersten Drain D1 auf. Der zweite HEMT 34 weist ein zweites Gate G2, eine zweite Source S2 und einen zweiten Drain D2 auf.
  • Das erste Gate G1 des ersten HEMT 33 weist die erste Gateelektrode 82 auf. Die erste Source S1 des ersten HEMT 33 weist die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) auf. Der erste Drain D1 des ersten HEMT 33 weist die erste Drainelektrode 52 (die erste Drainkontaktelektrode 122) auf.
  • Das zweite Gate G2 des zweiten HEMT 34 weist die zweite Gateelektrode 84 auf. Die zweite Source S2 des zweiten HEMT 34 weist die zweite Sourceelektrode 53 (die zweite Sourcekontaktelektrode 123) auf. Der zweite Drain D2 des zweiten HEMT 34 weist die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124) auf.
  • Der externe Source-Drain-Anschluss 6 ist mit der ersten Source S1 des ersten HEMT 33 und dem zweiten Drain D2 des zweiten HEMT 34 über die Source-Drain-Verdrahtungsschicht 151 verbunden. Der erste externe Gateanschluss 7 ist mit dem ersten Gate G1 des ersten HEMT 33 über die erste Gateverdrahtungsschicht 152 verbunden.
  • Der externe Drainanschluss 8 ist mit dem ersten Drain D1 des ersten HEMT 33 über die Drainverdrahtungsschicht 153 verbunden. Der zweite externe Gateanschluss 9 ist mit dem zweiten Gate G2 des zweiten HEMT 34 über die zweite Gateverdrahtungsschicht 154 verbunden. Der externe Sourceanschluss 10 ist mit der zweiten Source S2 des zweiten HEMT 34 über die Sourceverdrahtungsschicht 155 verbunden.
  • Die Halbleitervorrichtung 1 weist daher eine Halbbrückenschaltung 173 auf, die den ersten HEMT 33 und den zweiten HEMT 34 aufweist. Die Halbbrückenschaltung 173 kann in einer Leistungsumwandlungs- bzw. Stromrichtungsschaltung verwendet werden, wie z.B. einer Umrichterschaltung oder einer Gleichspannungswandlerschaltung.
  • Die Halbbrückenschaltung 173 kann bei Gleichspannungswandlerschaltungen in einer Gleichspannungswandlerschaltung für einen Hochfrequenzbetrieb verwendet werden, der eine Betriebsfrequenz von 1 MHz oder mehr aufweist. In der Halbbrückenschaltung 173 kann der erste HEMT 33 einen HEMT einer Hochvolt-Seite bilden, während der zweite HEMT 34 einen HEMT einer niedrigen Spannung bilden kann.
  • Eine erste parasitäre Diode Di1, eine erste parasitäre Kapazität C1 und eine erste parasitäre Induktivität L1 sind mit dem ersten HEMT 33 verbunden. Die erste parasitäre Diode Di1 ist parallel zwischen der ersten Source S1 und dem ersten Drain D1 in einer Richtung verbunden, in der ein Vorwärts- bzw. Durchlassstrom durch den ersten Drain D1 fließt. Die erste parasitäre Kapazität C1 ist parallel zwischen der ersten Source S1 und dem ersten Drain D1 verbunden. Die erste parasitäre Induktivität L1 ist zwischen dem externen Source-Drain-Anschluss 6 und der ersten Source S1 verbunden.
  • Eine zweite parasitäre Diode Di2, eine zweite parasitäre Kapazität C2 und eine zweite parasitäre Induktivität L2 sind mit dem zweiten HEMT 34 verbunden. Die zweite parasitäre Diode Di2 ist parallel zwischen der zweiten Source S2 und dem zweiten Drain D2 in einer Richtung verbunden, in der ein Durchlassstrom durch den zweiten Drain D2 fließt. Die zweite parasitäre Kapazität C2 ist parallel zwischen der zweiten Source S2 und dem zweiten Drain D2 verbunden. Die zweite parasitäre Induktivität L2 ist zwischen dem externen Source-Drain-Anschluss 6 und dem zweiten Drain D2 verbunden.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 1 den ersten HEMT 33 und den zweiten HEMT 34 auf, die unabhängig voneinander gesteuert werden können. Der erste HEMT 33 und der zweite HEMT 34 sind in den einzelnen laminierten Strukturabschnitt 12 (den laminierten Halbleiterstrukturabschnitt 26) eingebaut. Dies ermöglicht es, dass der erste HEMT 33 und der zweite HEMT 34 in einem begrenzten Gebiet des laminierten Strukturabschnitts 12 (des laminierten Halbleiterstrukturabschnitts 26) beschränkt bzw. eingegrenzt sind, wodurch es möglich wird, die Größe der Halbleitervorrichtung 1 zu reduzieren.
  • Außerdem kann in einem Fall, in dem der erste HEMT 33 und der zweite HEMT 34 miteinander elektrisch verbunden sind, eine Verdrahtungsschicht, die mit dem ersten HEMT 33 und dem zweiten HEMT 34 verbunden ist, in dem begrenzten Gebiet des laminierten Strukturabschnitts 12 (des laminierten Halbleiterstrukturabschnitts 26) beschränkt bzw. eingegrenzt werden. Insbesondere können in einer Draufsicht die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 in einem Gebiet beschränkt bzw. eingegrenzt sein, das in einer Draufsicht durch einen Umfangsrand des laminierten Strukturabschnitts 12 (des laminierten Halbleiterstrukturabschnitts 26) umgeben ist.
  • Dies ermöglicht es, dass eine Verdrahtungsdistanz zwischen dem ersten HEMT 33 und dem zweiten HEMT 34 verkürzt wird und daher der Verdrahtungswiderstand, die erste parasitäre Induktivität L1, die zweite parasitäre Induktivität L2 und dergleichen reduziert werden. Es ist daher möglich, eine Halbleitervorrichtung 1 bereitstellen, die eine Leistungsfähigkeit verbessern kann, indem die Größenreduzierung genutzt wird.
  • Gemäß der Halbleitervorrichtung 1 wird insbesondere die Source-Drain-Verdrahtungsschicht 151 als eine Verbindungsverdrahtungsschicht ausgebildet, die mit der ersten Sourceelektrode 51 des ersten HEMT 33 und der zweiten Drainelektrode 54 des zweiten HEMT 34 elektrisch verbunden werden soll. Dies ermöglicht es, dass die Verdrahtungsdistanz zwischen der ersten Sourceelektrode 51 des ersten HEMT 33 und der zweiten Drainelektrode 54 des zweiten HEMT 34 auf eine geeignete Weise verkürzt wird.
  • Dadurch wird möglich, dass der Verdrahtungswiderstand, der zwischen der ersten Sourceelektrode 51 des ersten HEMT 33 und der zweiten Drainelektrode 54 des zweiten HEMT 34 vorhanden ist, die erste parasitäre Induktivität L1, die zweite parasitäre Induktivität L2 und dergleichen geeignet reduziert werden.
  • In der Halbleitervorrichtung 1 wird insbesondere die Source-Drain-Verdrahtungsschicht 151 in einer Linienform ausgebildet, die eine lineare Verbindung zwischen der ersten Sourceelektrode 51 des ersten HEMT 33 und der zweiten Drainelektrode 54 des zweiten HEMT 34 bildet. Insbesondere erstreckt sich die Source-Drain-Verdrahtungsschicht 151 entlang der ersten Richtung X, so dass sie die erste Sourceelektrode 51 und die zweite Drainelektrode 54, die sich entlang der zweiten Richtung Y erstrecken, schneidet.
  • Dies ermöglicht es, dass die erste Sourceelektrode 51 des ersten HEMT 33 und die zweite Drainelektrode 54 des zweiten HEMT 34 mit der kürzesten Distanz verbunden werden. Da die Verdrahtungsdistanz der Source-Drain-Verdrahtungsschicht 151 wirksam verkürzt werden kann, können folglich der Verdrahtungswiderstand, die erste parasitäre Induktivität L1, die zweite parasitäre Induktivität L2 und dergleichen wirksam reduziert werden. Beim Reduzieren des Verdrahtungswiderstands, der ersten parasitären Induktivität L1, der zweiten parasitären Induktivität L2 und dergleichen ist es auch wirksam, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 in Bandformen (linearen Formen) auszubilden.
  • Gemäß der Halbleitervorrichtung 1 ist es möglich, die in 15 dargestellten Wirkungen zu erzielen. 15 ist ein Schaltsignalverlauf zum Erläutern der Schalteigenschaft der in 1 gezeigten Halbleitervorrichtung 1.
  • Ein erster Signalverlauf WF1 (siehe die durchgezogene Linie) und ein zweiter Signalverlauf WF2 (siehe die gestrichelte Linie) sind in 15 dargestellt. Der erste Signalverlauf WF1 zeigt ein Überschwingungsrauschen („ringing noise“), wenn die Halbleitervorrichtung 1 bei hohen Frequenzen arbeitet. Der zweite Signalverlauf WF2 zeigt ein Überschwingungsrauschen, wenn eine Source einer Halbleitervorrichtung, die lediglich den ersten HEMT 33 aufweist, und ein Drain einer Halbleitervorrichtung, die lediglich den zweiten HEMT 34 aufweist, extern verbunden sind.
  • Unter Bezugnahme auf den ersten Signalverlauf WF1 und den zweiten Signalverlauf WF2 können gemäß der Halbleitervorrichtung 1 der Verdrahtungswiderstand, die erste parasitäre Induktivität L1 und die zweite parasitäre Induktivität L2 reduziert werden, wodurch es möglich wird, dementsprechend das Überschwingungsrauschen zu reduzieren.
  • 16A bis 16Z sind Querschnittsansichten zum Erläutern eines Beispiels eines Verfahrens zum Herstellen der in 1 gezeigten Halbleitervorrichtung 1. 16A bis 16Z sind Querschnittsansichten, die solche Abschnitte zeigen, die 2 entsprechen, welche ein Gebiet zeigen, in dem eine Halbleitervorrichtung 1 ausgebildet wird.
  • Unter Bezugnahme auf 16A wird ein Wafer 181 bereitgestellt. Der Wafer 181 weist eine erste Waferhauptfläche 182 auf einer Seite und eine zweite Waferhauptfläche 183 auf der anderen Seite auf. Die erste Waferhauptfläche 182 und die zweite Waferhauptfläche 183 entsprechen jeweils der ersten Hauptfläche 13 bzw. der zweiten Hauptfläche 14 des Substrats 11.
  • Eine Vielzahl von Halbleitervorrichtungsgebieten 184, in denen die Halbleitervorrichtung 1 ausgebildet wird, ist auf dem Wafer 181 festgelegt. Zum Beispiel sind die Halbleitervorrichtungsgebiete 184 in einer Matrixform eingestellt und durch Trennlinien (nicht dargestellt) definiert.
  • Das erste Vorrichtungsausbildungsgebiet 31, in dem der erste HEMT 33 ausgebildet wird, das zweite Vorrichtungsausbildungsgebiet 32, in dem der zweite HEMT 34 ausgebildet wird, und ein Grenzgebiet 185 zwischen dem ersten Vorrichtungsausbildungsgebiet 31 und dem zweiten Vorrichtungsausbildungsgebiet 32 sind ferner in jedem der Halbleitervorrichtungsgebiete 184 eingestellt. Der Wafer 181 wird entlang der Halbleitervorrichtungsgebiete 184 (der Trennlinien) in eine Vielzahl von Halbleitervorrichtungen 1 geschnitten, nachdem vorgegebene Herstellungsprozesse am Wafer 181 ausgeführt wurden.
  • Als Nächstes wird unter Bezugnahme auf 16B der laminierte Strukturabschnitt 12, der die Kernbildungsschicht 21, die Pufferschicht 22, die Elektronendurchgangsschicht 23, die Elektronenzufuhrschicht 24 und die obere Isolationsschicht 25 aufweist, auf der ersten Waferhauptfläche 182 ausgebildet. Die Kernbildungsschicht 21, die Pufferschicht 22, die Elektronendurchgangsschicht 23, die Elektronenzufuhrschicht 24 und die obere Isolationsschicht 25 werden jeweils mithilfe von epitaktischen Aufwachsverfahren ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 16C eine Maske 186, die eine vorgegebene Struktur aufweist, auf dem laminierten Strukturabschnitt 12 ausgebildet. Die Maske 186 weist eine Öffnung 187 auf, die einen Abschnitt entlang des Grenzgebiets 185 in dem laminierten Strukturabschnitt 12 freilegt. Das heißt, die Öffnung 187 legt ein Gebiet frei, in dem der Gebietstrenngraben 36 im laminierten Strukturabschnitt 12 ausgebildet werden soll.
  • Als Nächstes wird ein unnötiger Abschnitt des laminierten Strukturabschnitts 12 mithilfe eines Ätzverfahrens über die Maske 186 entfernt. Der Gebietstrenngraben 36 wird dadurch in dem laminierten Strukturabschnitt 12 ausgebildet. Die Maske 186 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16D die erste Schutzschicht 41 derart ausgebildet, dass sie den laminierten Strukturabschnitt 12 abdeckt. Die erste Schutzschicht 41 kann mithilfe eines CVD-Verfahrens (chemische Gasphasenabscheidung) ausgebildet. Das CVD-Verfahren kann ein Niederduck-CVD-Verfahren sein. Die erste Schutzschicht 41 kann CVD-SiO2 aufweisen.
  • Als Nächstes wird unter Bezugnahme auf 16E eine Basiselektrodenschicht 188, die als Basis für die erste Source-Feldelektrodenschicht 101, die erste floatende Elektrodenschicht 102, die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 dient, auf der ersten Schutzschicht 41 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 16F eine Maske 189, die eine vorgegebene Struktur aufweist, auf der Basiselektrodenschicht 188 ausgebildet. Die Maske 189 deckt Gebiete der Basiselektrodenschicht 188 ab, in denen eine erste Basiselektrodenschicht 190 und eine zweite Basiselektrodenschicht 191 auszubilden sind. Die erste Basiselektrodenschicht 190 dient als eine Basis für die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102. Die zweite Basiselektrodenschicht 191 dient als eine Basis für die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104.
  • Als Nächstes wird ein unnötiger Abschnitt der Basiselektrodenschicht 188 mithilfe eines Ätzverfahrens über die Maske 189 entfernt. Die Basiselektrodenschicht 188 wird dadurch in die erste Basiselektrodenschicht 190 und die zweite Basiselektrodenschicht 191 geteilt. Die Maske 189 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16G die zweite Schutzschicht 42 auf der ersten Schutzschicht 41 ausgebildet. Die zweite Schutzschicht 42 deckt die erste Basiselektrodenschicht 190 und die zweite Basiselektrodenschicht 191 ab. Die zweite Schutzschicht 42 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Das CVD-Verfahren kann ein Plasma-CVD-Verfahren sein. Die zweite Schutzschicht 42 kann TE-OS-SiO2 aufweisen. Die einzelne Schutzschicht 40 wird durch die laminierte Struktur ausgebildet, wobei sie die erste Schutzschicht 41 und die zweite Schutzschicht 42 aufweist.
  • Als Nächstes wird unter Bezugnahme auf 16H eine Maske 192, die eine vorgegebene Struktur aufweist, auf der Schutzschicht 40 ausgebildet. Die Maske 192 weist Öffnungen 193 auf, die Gebiete freilegen, in denen die erste Sourceöffnung 45, die erste Drainöffnung 46, die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 in der Schutzschicht 40 und der oberen Isolationsschicht 25 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der Schutzschicht 40 und der oberen Isolationsschicht 25 mithilfe von Ätzverfahren über die Maske 192 entfernt. Die erste Sourceöffnung 45, die erste Drainöffnung 46, die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 werden dadurch in der Schutzschicht 40 und der oberen Isolationsschicht 25 ausgebildet. Die Maske 192 wird danach entfernt.
  • Als Nächstes werden unter Bezugnahme auf 161 die erste Sourceelektrode 51, die erste Drainelektrode 52, die zweite Sourceelektrode 53 und die zweite Drainelektrode 54 in die erste Sourceöffnung 45, die erste Drainöffnung 46, die zweite Sourceöffnung 47 und die zweite Drainöffnung 48, die jeweils diesen Elektroden entsprechen, eingebettet. Dieser Schritt weist einen Schritt des Ausbildens der eingebetteten Elektrodenschicht 61 und einen Schritt des Ausbildens der Abdeckelektrodenschicht 62 auf.
  • Der Schritt des Ausbildens der eingebetteten Elektrodenschicht 61 weist einen Schritt des Einbettens der eingebetteten Elektrodenschicht 61 in die erste Sourceöffnung 45, die erste Drainöffnung 46, die zweite Sourceöffnung 47 und die zweite Drainöffnung 48 auf. In diesem Schritt wird die zweite eingebettete Elektrodenschicht 64 in die erste Sourceöffnung 45, die erste Drainöffnung 46, die zweite Sourceöffnung 47, und die zweite Drainöffnung 48 eingebettet, wobei die erste eingebettete Elektrodenschicht 63 zwischen der zweiten eingebetteten Elektrodenschicht 64 und der jeweiligen Öffnung angeordnet wird.
  • Die erste eingebettete Elektrodenschicht 63 und die zweite eingebettete Elektrodenschicht 64 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste eingebettete Elektrodenschicht 63 kann Ti aufweisen. Die zweite eingebettete Elektrodenschicht 64 kann AlSiCu-Legierung aufweisen.
  • Nach dem Schritt des Ausbildens der eingebetteten Elektrodenschicht 61 wird der Schritt des Ausbildens der Abdeckelektrodenschicht 62 durchgeführt. In diesem Schritt werden die erste Abdeckelektrodenschicht 65 und die zweite Abdeckelektrodenschicht 66 in dieser Reihenfolge auf jeder eingebetteten Elektrodenschicht 61 ausgebildet. Die erste Abdeckelektrodenschicht 65 und die zweite Abdeckelektrodenschicht 66 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste Abdeckelektrodenschicht 65 kann Ti aufweisen. Die zweite Abdeckelektrodenschicht 66 kann TiN aufweisen. Die ersten Sourceelektrode 51, die erste Drainelektrode 52, die zweite Sourceelektrode 53 und die zweite Drainelektrode 54 werden dadurch ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 16J die erste isolierende Zwischenschicht 71 auf der Schutzschicht 40 ausgebildet. Die erste isolierende Zwischenschicht 71 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Die erste isolierende Zwischenschicht 71 kann SiO2 aufweisen. Die Hauptfläche der ersten isolierenden Zwischenschicht 71 kann nach dem Ausbilden der ersten isolierenden Zwischenschicht 71 geebnet werden
  • Als Nächstes wird unter Bezugnahme auf 16F eine Maske 194, die eine vorgegebene Struktur aufweist, auf der ersten isolierenden Zwischenschicht 71 ausgebildet. Die Maske 194 weist Öffnungen 195 auf, die Gebiete freilegen, in denen die erste Gateöffnung 72 und die zweite Gateöffnung 73 in der ersten isolierenden Zwischenschicht 71, der Schutzschicht 40, der ersten Basiselektrodenschicht 190 und der zweiten Basiselektrodenschicht 191 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der ersten isolierenden Zwischenschicht 71, der Schutzschicht 40 und der ersten Basiselektrodenschicht 190 und der zweiten Basiselektrodenschicht 191 mithilfe von Ätzverfahren über die Maske 194 entfernt. Eine erste Basisgateöffnung 196, die als eine Basis für die erste Gateöffnung 72 dient, und eine zweite Basisgateöffnung 197, die als eine Basis für die zweite Gateöffnung 73 dient, werden dadurch ausgebildet.
  • Außerdem wird in diesem Schritt ein unnötiger Abschnitt der ersten Basiselektrodenschicht 190 entfernt, so dass die erste Basiselektrodenschicht 190 in die erste Source-Feldelektrodenschicht 101 und die erste floatende Elektrodenschicht 102 geteilt wird. Außerdem wird in diesem Schritt ein unnötiger Abschnitt der zweiten Basiselektrodenschicht 191 entfernt, so dass die zweite Basiselektrodenschicht 191 in die zweite Source-Feldelektrodenschicht 103 und die zweite floatende Elektrodenschicht 104 geteilt wird. Die Maske 192 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16L eine Basisisolationsschicht 198, die als eine Basis für die erste Seitenwandisolationsschicht 105 und die zweite Seitenwandisolationsschicht 106 dient, ausgebildet. Die Basisisolationsschicht 198 wird in Form einer Folie entlang einer Innenwand der ersten Basisgateöffnung 196, einer Innenwand der zweiten Basisgateöffnung 197 und der Hauptfläche der ersten isolierenden Zwischenschicht 71 ausgebildet. Die Basisisolationsschicht 198 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Die Basisisolationsschicht 198 kann SiO2 aufweisen.
  • Als Nächstes wird unter Bezugnahme auf 16M ein unnötiger Abschnitt der Basisisolationsschicht 198 entfernt, so dass ein Abschnitt entlang der Innenwand der ersten Basisgateöffnung 196 und ein Abschnitt entlang der Innenwand der zweiten Basisgateöffnung 197 in der Basisisolationsschicht 198 verbleiben. Der unnötige Abschnitt der Basisisolationsschicht 198 kann mithilfe eines Ätzverfahrens (z.B. eines Trockenätzverfahrens) entfernt werden.
  • Die erste Seitenwandisolationsschicht 105 und die zweite Seitenwandisolationsschicht 106 werden dadurch auf eine selbstausrichtende bzw. selbstjustierende Weise in Bezug auf die Hauptfläche der ersten isolierenden Zwischenschicht 71 ausgebildet. In diesem Fall werden ein Eckabschnitt des oberen Endabschnitts der ersten Seitenwandisolationsschicht 105 und ein Eckabschnitt des oberen Eckabschnitts der zweiten Seitenwandisolationsschicht 106 abgerundet (siehe auch 8).
  • Als Nächstes werden ein unnötiger Abschnitt der zweiten Schutzschicht 42 und ein unnötiger Abschnitt der oberen Isolationsschicht 25 von einer unteren Wand der ersten Basisgateöffnung 196 und einer unteren Wand der zweiten Basisgateöffnung 197 entfernt. Der unnötige Abschnitt der zweiten Schutzschicht 42 und der unnötige Abschnitt der oberen Isolationsschicht 25 können mithilfe eines Ätzverfahrens (z.B. eines Trockenätzverfahrens) entfernt werden. Das erste Durchgangsloch 75 der ersten Gateöffnung 72 und das zweite Durchgangsloch 77 der zweiten Gateöffnung 73 werden dadurch ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 16N unnötige Abschnitte der Elektronenzufuhrschicht 24 von der unteren Wand der ersten Basisgateöffnung 196 und der unteren Wand der zweiten Basisgateöffnung 197 entfernt. Die unnötigen Abschnitte der Elektronenzufuhrschicht 24 können mithilfe eines Ätzverfahrens (z.B. eines Trockenätzverfahrens) entfernt werden.
  • Das erste Gatekontaktloch 74 der ersten Gateöffnung 72 und das zweite Gatekontaktloch 76 der zweiten Gateöffnung 73 werden dadurch ausgebildet. Außerdem werden die erste Basisgateöffnung 196 und die zweite Basisgateöffnung 197 dadurch als die erste Gateöffnung 72 und die zweite Gateöffnung 73 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 160 eine Insolationsschicht 86, die die erste Gateisolationsschicht 81, die zweite Gateisolationsschicht 83 und die Hauptflächenisolationsschicht 85 einstückig aufweist, auf der ersten isolierenden Zwischenschicht 71 ausgebildet. Die Isolationsschicht 86 kann mithilfe eines CVD-Verfahrens oder eines ALD-Verfahrens (Atomlagenabscheidung) ausgebildet werden. Die Isolationsschicht 86 kann SiO2 aufweisen.
  • Als Nächstes werden unter Bezugnahme auf 16P die erste Gateelektrode 82 und die zweite Gateelektrode 84 jeweils in die erste Gateöffnung 72 und die zweite Gateöffnung 73 eingebettet. Dieser Schritt weist einen Schritt des Ausbildens der eingebetteten Elektrodenschicht 91 und einen Schritt des Ausbildens der Abdeckelektrodenschicht 92 auf.
  • Der Schritt des Ausbildens der eingebetteten Elektrodenschicht 91 weist einen Schritt des Ausbildens der eingebetteten Elektrodenschicht 91 in der ersten Gateöffnung 72 und der zweiten Drainöffnung 73 auf. In diesem Schritt wird die zweite eingebettete Elektrodenschicht 94 in die erste Gateöffnung 72 und die zweite Gateöffnung 73 eingebettet, wobei die erste eingebettete Elektrodenschicht 93 zwischen der zweiten eingebetteten Elektrodenschicht 94 und den jeweiligen Öffnungen angeordnet wird. Die erste eingebettete Elektrodenschicht 93 und die zweite eingebettete Elektrodenschicht 94 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste eingebettete Elektrodenschicht 93 kann TiN aufweisen. Die zweite eingebettete Elektrodenschicht 94 kann W (Wolfram) aufweisen.
  • Der Schritt des Ausbildens der Abdeckelektrodenschicht 92 wird nach dem Schritt des Ausbildens der eingebetteten Elektrodenschicht 91 durchgeführt. In diesem Schritt werden die erste Abdeckelektrodenschicht 95 und die zweite Abdeckelektrodenschicht 96 in dieser Reihenfolge auf jeder eingebetteten Elektrodenschicht 91 ausgebildet. Die erste Abdeckelektrodenschicht 95 und die zweite Abdeckelektrodenschicht 96 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste Abdeckelektrodenschicht 95 kann AICu-Legierung aufweisen. Die zweite Abdeckelektrodenschicht 96 kann TiN aufweisen. Die erste Gateelektrode 82 und die zweite Gateelektrode 84 werden dadurch ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 16Q die zweite isolierende Zwischenschicht 111 auf der Isolationsschicht 86 ausgebildet. Die zweite isolierende Zwischenschicht 111 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Die zweite isolierende Zwischenschicht 111 kann SiO2 aufweisen. Die Hauptfläche der zweiten isolierenden Zwischenschicht 111 kann nach dem Ausbilden der zweiten isolierenden Zwischenschicht 111 geebnet werden
  • Als Nächstes wird unter Bezugnahme auf 16R eine Maske 199, die eine vorgegebene Struktur aufweist, auf der zweiten isolierenden Zwischenschicht 111 ausgebildet. Die Maske 199 weist Öffnungen 200 auf, die Gebiete freilegen, in denen die erste Sourcekontaktöffnung 112, die erste Drainkontaktöffnung 113, die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 in der zweiten isolierenden Zwischenschicht 111, der Isolationsschicht 86 und der ersten isolierenden Zwischenschicht 71 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der zweiten isolierenden Zwischenschicht 111, der Isolationsschicht 86 und der ersten isolierenden Zwischenschicht 71 mithilfe von Ätzverfahren über die Maske 199 entfernt. Die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 werden dadurch ausgebildet. Die Maske 199 wird danach entfernt.
  • Als Nächstes werden unter Bezugnahme auf 16S die erste Sourcekontaktelektrode 121, die erste Drainkontaktelektrode 122, die zweite Sourcekontaktelektrode 123 und die zweite Drainkontaktelektrode 124 in die erste Sourcekontaktöffnung 112, die erste Drainkontaktöffnung 113, die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115, die jeweils jenen Elektroden entsprechen, eingebettet. Dieser Schritt weist einen Schritt des Ausbildens der eingebetteten Elektrodenschicht 131 und einen Schritt des Ausbildens der Abdeckelektrodenschicht 132 auf.
  • Der Schritt des Ausbildens der eingebetteten Elektrodenschicht 131 weist einen Schritt des Einbettens der eingebetteten Elektrodenschicht 131 in die erste Sourcekontaktöffnung 112, die erste Drainkontaktöffnung 113, die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115, die der eingebetteten Elektrodenschicht 131 entsprechen, auf. In diesem Schritt wird die zweite eingebettete Elektrodenschicht 134 in die erste Sourcekontaktöffnung 112, die erste Drainkontaktöffnung 113, die zweite Sourcekontaktöffnung 114 und die zweite Drainkontaktöffnung 115 eingebettet, wobei die erste eingebettete Elektrodenschicht 133 zwischen der zweiten eingebetteten Elektrodenschicht 134 und jeder Öffnung angeordnet wird.
  • Die erste eingebettete Elektrodenschicht 133 und die zweite eingebettete Elektrodenschicht 134 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste eingebettete Elektrodenschicht 133 kann TiN aufweisen. Die zweite eingebettete Elektrodenschicht 134 kann W (Wolfram) aufweisen.
  • Der Schritt des Ausbildens der Abdeckelektrodenschicht 132 wird nach dem Schritt des Ausbildens der eingebetteten Elektrodenschicht 131 durchgeführt. In diesem Schritt werden die erste Abdeckelektrodenschicht 135 und die zweite Abdeckelektrodenschicht 136 in dieser Reihenfolge auf jeder eingebetteten Elektrodenschicht 131 ausgebildet. Die erste Abdeckelektrodenschicht 135 und die zweite Abdeckelektrodenschicht 136 können jeweils durch ein Sputterverfahren ausgebildet werden. Die erste Abdeckelektrodenschicht 135 kann AICu-Legierung aufweisen. Die zweite Abdeckelektrodenschicht 136 kann TiN aufweisen. Die erste Sourcekontaktelektrode 121, die ersten Drainkontaktelektrode 122, die zweite Sourcekontaktelektrode 123 und die zweiten Drainkontaktelektrode 124 werden dadurch ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 16T die dritte isolierende Zwischenschicht 141 auf der zweiten isolierenden Zwischenschicht 111 ausgebildet. Die dritte isolierende Zwischenschicht 141 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Die dritte isolierende Zwischenschicht 141 kann SiO2 aufweisen. Die Hauptfläche der dritten isolierenden Zwischenschicht 141 kann nach dem Ausbilden der dritten isolierenden Zwischenschicht 141 geebnet werden.
  • Als Nächstes wird unter Bezugnahme auf 16U eine Maske 201, die eine vorgegebene Struktur aufweist, auf der dritten isolierenden Zwischenschicht 141 ausgebildet. Die Maske 201 weist Öffnungen 202 auf, die Gebiete freilegen, in denen das erste Sourcekontaktloch 143, das erste Drainkontaktloch 144, das zweite Sourcekontaktloch 146 und das zweite Drainkontaktloch 147 in der dritten isolierenden Zwischenschicht 141 auszubilden werden.
  • Als Nächstes werden unnötige Abschnitte der dritten isolierenden Zwischenschicht 141 mithilfe eines Ätzverfahrens über die Maske 201 entfernt. Das erste Sourcekontaktloch 143, das erste Drainkontaktloch 144, das zweite Sourcekontaktloch 146 und das zweite Drainkontaktloch 147 werden dadurch ausgebildet. Die Maske 201 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16V eine Basisverdrahtungsschicht 203, die als eine Basis für die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 dienen soll, auf der dritten isollierenden Zwischenschicht 141 ausgebildet.
  • Die erste Verdrahtungsschicht 161, die zweite Verdrahtungsschicht 162 und die dritte Verdrahtungsschicht 163 werden in dieser Reihenfolge auf der dritten insolierenden Zwischenschicht 141 in dem Schritt des Ausbildens der Basisverdrahtungsschicht 203 ausgebildet. Die erste Verdrahtungsschicht 161, die zweite Verdrahtungsschicht 162 und die dritte Verdrahtungsschicht 163 können jeweils mithilfe eines Sputterverfahrens ausgebildet werden.
  • Als Nächstes wird eine Maske 204, die eine vorgegebene Struktur aufweist, auf der Basisverdrahtungsschicht 203 ausgebildet. Die Maske 204 deckt Gebiete ab, in denen die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 in der Basisverdrahtungsschicht 203 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der Basisverdrahtungsschicht 203 mithilfe von Ätzverfahren über die Maske 204 entfernt. Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 werden dadurch ausgebildet. Die Maske 204 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16W eine vierte isolierende Zwischenschicht 164 auf der dritten isolierenden Zwischenschicht 141 ausgebildet. Die vierte isolierende Zwischenschicht 164 kann mithilfe eines CVD-Verfahrens ausgebildet werden. Die vierte isolierende Zwischenschicht 164 kann SiO2 aufweisen. Die Hauptfläche der vierten isolierenden Zwischenschicht 164 kann nach dem Ausbilden der vierten isolierenden Zwischenschicht 164 geebnet werden.
  • Als Nächstes wird unter Bezugnahme auf 16X eine Maske 205, die eine vorgegebene Struktur aufweist, auf der vierten isolierenden Zwischenschicht 164 ausgebildet. Die Maske 205 weist Öffnungen 206 auf, die Gebiete freilegen, in denen die Source-Drain-Padöffnung 166, die erste Gatepadöffnung 167, die Drainpadöffnung 168, die zweite Gatepadöffnung 169 und die Sourcepadöffnung 170 in der vierten isolierenden Zwischenschicht 164 auszubilden sind. Als Nächstes werden unnötige Abschnitte der vierten isolierenden Zwischenschicht 164 mithilfe eines Ätzverfahrens über die Maske 205 entfernt. Die Maske 205 wird danach entfernt.
  • Als Nächstes wird unter Bezugnahme auf 16Y die Harzschicht 165 auf der vierten isolierenden Zwischenschicht 164 ausgebildet. Die Harzschicht 165 kann durch Beschichten der vierten isolierenden Zwischenschicht 164 mit einem Polyimidharz ausgebildet werden. Als Nächstes wird die Harzschicht 165 selektiv mit Licht belichtet und entwickelt. Die Gebiete, in denen die Source-Drain-Padöffnung 166, die erste Gatepadöffnung 167, die Drainpadöffnung 168, die zweite Gatepadöffnung 169 und die Sourcepadöffnung 170 in der Harzschicht 165 auszubilden sind, werden entfernt.
  • Die Source-Drain-Padöffnung 166, die erste Gatepadschicht 167, die Drainpadöffnung 168, die zweite Gatepadöffnung 169 und die Sourcepadöffnung 170 werden dadurch auf der vierten isolierenden Zwischenschicht 164 und der Harzschicht 165 ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 16Z der externe Source-Drain-Anschluss 6, der erste externe Gateanschluss 7, der externe Drainanschluss 8, der zweite externe Gateanschluss 9 und der externe Sourceanschluss 10 in der Source-Drain-Padöffnung 166, der ersten Gatepadöffnung 167, der Drainpadöffnung 168, der zweiten Gatepadöffnung 169 und der Sourcepadöffnung 170, die jeweils diesen Anschlüssen entsprechen, ausgebildet.
  • In diesem Schritt wird zuerst die Basiselektrodenschicht 171 in der Source-Drain-Padöffnung 166, der ersten Gatepadöffnung 167, der Drainpadöffnung 168, der zweiten Gatepadöffnung 169 und der Sourcepadöffnung 170 ausgebildet. Die Basiselektrodenschicht 171 kann mithilfe eines Sputterverfahrens ausgebildet werden. Die Basiselektrodenschicht 171 kann TiN aufweisen.
  • Als Nächstes wird die leitfähige Bondmaterialschicht 172 auf der Basiselektrodenschicht 171 ausgebildet. Die leitfähige Bondmaterialschicht 172 kann mithilfe eines Plattierungsverfahrens ausgebildet werden. Die leitfähige Bondmaterialschicht 172 kann ein Lot aufweisen. Der externe Source-Drain-Anschluss 6, der erste externe Gateanschluss 7, der externe Drainanschluss 8, der zweite externe Gateanschluss 9 und der externe Sourceanschluss 10 werden dadurch ausgebildet.
  • Der Wafer 181 wird danach entlang der Halbleitervorrichtungsgebiete 184 (der Trennlinien) in eine Vielzahl von Halbleitervorrichtungen 1 geschnitten. Mithilfe der vorstehenden Schritte wird die Halbleitervorrichtung 1 hergestellt.
  • 17 ist eine Draufsicht, die eine Halbleitervorrichtung 211 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Offenbarung zeigt. 18 ist ein schematisches Blockdiagramm zum Erläutern eines Modus elektrischer Verbindung jedes Elements in der in 17 dargestellten Halbleitervorrichtung 211. Nachstehend werden Strukturen, die den für die Halbleitervorrichtung 1 beschriebenen Strukturen entsprechen, mit denselben Bezugszeichen gekennzeichnet, und die Beschreibungen davon werden ausgelassen.
  • In 18, werden, wie in der vorstehend erwähnten 14 dargestellt, die erste Gateelektrode 82, die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121) und die erste Drainelektrode 52 (die erste Drainkontaktelektrode 122) auf eine vereinfachte Weise durch jeweils „G1“, „S1“ und „D1“ gezeigt. Außerdem sind in 18 die zweite Gateelektrode 84, die zweite Sourceelektrode 53 (die zweite Sourcekontaktelektrode 123) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124) auf eine vereinfachte Weise durch jeweils „G2“, „S2“ und „D2“ gezeigt.
  • Außerdem sind in 18 die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 durch die jeweiligen Linien gezeigt, die sich entlang der ersten Richtung X erstrecken. Außerdem sind in 18 der externe Source-Drain-Anschluss 6, der erste externe Gateanschluss 7, der externe Drainanschluss 8, der zweite externe Gateanschluss 9 und der externe Sourceanschluss 10 jeweils als Blöcke gezeigt.
  • Unter Bezugnahme auf 17 und 18 werden eine Vielzahl von ersten Vorrichtungsausbildungsgebieten 31 und eine Vielzahl von zweiten Vorrichtungsausbildungsgebieten 32 in dem einzelnen laminierten Strukturabschnitt 12 in der Halbleitervorrichtung 211 eingestellt. Vorliegend wird ein Beispiel beschrieben, in dem zwei erste Vorrichtungsausbildungsgebiete 31 und zwei zweite Vorrichtungsausbildungsgebiete 32 eingestellt werden.
  • Die Vielzahl von ersten Vorrichtungsausbildungsgebieten 31 und die Vielzahl von zweiten Vorrichtungsausbildungsgebieten 32 werden abwechselnd entlang der ersten Richtung X ausgebildet. Jedes von den ersten Vorrichtungsausbildungsgebieten 31 und jedes von den zweiten Vorrichtungsausbildungsgebiet 32 werden voneinander durch die Gebietstrennstruktur 35 getrennt.
  • Die Struktur jedes ersten Vorrichtungsausbildungsgebiets 31 ist der Struktur des ersten Vorrichtungsausbildungsgebiets 31 der Halbleitervorrichtung 1 ähnlich. Die Struktur jedes zweiten Vorrichtungsausbildungsgebiets 32 ist der Struktur des zweiten Vorrichtungsausbildungsgebiets 32 der Halbleitervorrichtung 1 ähnlich.
  • Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 werden alle über dem laminierten Strukturabschnitt 12 ausgebildet, so dass sie die Vielzahl von ersten Vorrichtungsausbildungsgebieten 31 und die Vielzahl von zweiten Vorrichtungsausbildungsgebieten 32 schneiden.
  • Die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155 erstrecken sich alle in Bandformen entlang der ersten Richtung X.
  • Das heißt, die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154, die Sourceverdrahtungsschicht 155 schneiden (sind senkrecht zu) die erste Gateelektrode 82, die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121), die erste Drainelektrode 52 (die erste Drainkontaktelektrode 122), die zweite Gateelektrode 84, die zweite Sourceelektrode 53 (die zweite Sourcekontaktelektrode 123) und die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124).
  • Die Länge der Source-Drain-Verdrahtungsschicht 151, die Länge der ersten Gateverdrahtungsschicht 152, die Länge der Drainverdrahtungsschicht 153, die Länge der zweiten Gateverdrahtungsschicht 154 und die Länge der Sourceverdrahtungsschicht 155 können, wie im Fall der Halbleitervorrichtung 1, beliebig sein und sind nicht auf die in 17 gezeigten Modi beschränkt.
  • Die Source-Drain-Verdrahtungsschicht 151 ist mit der ersten Sourceelektrode 51 (der ersten Sourcekontaktelektrode 121), die in jedem ersten Vorrichtungsausbildungsgebiet 31 ausgebildet ist, und der zweiten Drainelektrode 54 (der zweiten Drainkontaktelektrode 124), die in jedem zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet ist, elektrisch verbunden.
  • Die erste Gateverdrahtungsschicht 152 ist mit der ersten Gateelektrode 82, die in jedem ersten Vorrichtungsausbildungsgebiet 31 ausgebildet ist, elektrisch verbunden. Die Drainverdrahtungsschicht 153 ist mit der ersten Drainelektrode 52, die in jedem ersten Vorrichtungsausbildungsgebiet 31 ausgebildet ist, elektrisch verbunden.
  • Die zweite Gateverdrahtungsschicht 154 ist mit der zweiten Gateelektrode 84, die in jedem zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet ist, elektrisch verbunden. Die Sourceverdrahtungsschicht 155 ist mit der zweiten Sourceelektrode 53, die in jedem zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet ist, elektrisch verbunden.
  • Ein oder eine Vielzahl von externen Source-Drain-Anschlüssen 6 wird mit der Source-Drain-Verdrahtungsschicht 151 elektrisch verbunden. Drei externe Source-DrainAnschlüsse 6 werden in dieser bevorzugten Ausführungsform mit der Source-Drain-Verdrahtungsschicht 151 elektrisch verbunden.
  • Die Vielzahl von externen Source-Drain-Anschlüssen 6 wird derart ausgebildet, dass sie voneinander entlang der ersten Richtung X auf der ersten Chiphauptfläche 3 beabstandet sind. Jeder externe Source-Drain-Anschluss 6 erstreckt sich, in Draufsicht, in einer Bandform entlang der zweiten Richtung Y. Jede Source-Drain-Verdrahtungsschicht 151 wird in dieser bevorzugten Ausführungsform in einer Draufsicht in einem Gebiet zwischen dem ersten Vorrichtungsausbildungsgebiet 31 und dem zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet.
  • Ein oder eine Vielzahl von externen Gateanschlüssen 7 wird mit der Gateverdrahtungsschicht 152 elektrisch verbunden. Ein („one“) erster externer Gateanschluss 7 ist in dieser bevorzugten Ausführungsform mit der ersten Gateverdrahtungsschicht 152 elektrisch verbunden.
  • Der erste externe Gateanschluss 7 ist in einem Gebiet entlang eines Eckabschnitts auf der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der erste externe Gateanschluss 7 an einem Gebiet entlang eines Eckabschnitts, der die Chipseitenfläche 5A und die Chipseitenfläche 5B verbindet, in der ersten Chiphauptfläche 3 ausgebildet.
  • Ein oder eine Vielzahl von den externen Drainanschlüssen 8 wird mit der Drainverdrahtungsschicht 153 elektrisch verbunden. Zwei externe Drainanschlüsse 8 werden in dieser bevorzugten Ausführungsform mit der Drainverdrahtungsschicht 153 elektrisch verbunden. Jeder externe Drainanschluss 8 ist in dieser bevorzugten Ausführungsform unmittelbar über jedem zweiten Vorrichtungsausbildungsgebiet 32 angeordnet. Jeder externe Drainanschluss 8 erstreckt sich in einer Draufsicht in einer Bandform entlang der zweiten Richtung Y.
  • Ein oder eine Vielzahl von zweiten externen Gateanschlüssen 9 wird mit der zweiten Gateverdrahtungsschicht 154 elektrisch verbunden. Ein zweiter externer Gateanschluss 9 ist in dieser bevorzugten Ausführungsform mit der zweiten Gateverdrahtungsschicht 154 elektrisch verbunden. Der zweite externe Gateanschluss 9 ist in einem Gebiet entlang eines Eckabschnitts auf der ersten Chiphauptfläche 3 ausgebildet. Insbesondere ist der zweite externe Gateanschluss 9 in einem Gebiet entlang eines Eckabschnitts, der die Chipseitenfläche 5C und die Chipseitenfläche 5D verbindet, in der ersten Chiphauptfläche 3 ausgebildet.
  • Ein oder eine Vielzahl von den externen Sourceanschlüssen 10 wird mit der Sourceverdrahtungsschicht 155 elektrisch verbunden. Zwei externe Sourceanschlüsse 10 werden in dieser bevorzugten Ausführungsform mit der Sourceverdrahtungsschicht 155 elektrisch verbunden. Jeder externe Sourceanschluss 10 wird in dieser bevorzugten Ausführungsform unmittelbar über jedem ersten Vorrichtungsausbildungsgebiet 31 angeordnet. Jeder externe Sourceanschluss 10 erstreckt sich in einer Draufsicht in einer Bandform entlang der zweiten Richtung Y.
  • Wie vorstehend beschrieben, ist die Halbleitervorrichtung 211 auch in der Lage, eine ähnliche Wirkung wie jene bereitzustellen, die im Hinblick auf die Halbleitervorrichtung 1 beschrieben wurden.
  • Wie vorstehend beschrieben, wurden die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben, jedoch kann die vorliegende Erfindung in noch anderen bevorzugten Ausführungsformen implementiert werden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsformen wurde ein Beispiel beschrieben, in dem die Source-Drain-Verdrahtungsschicht 151, die mit der ersten Sourceelektrode 51 und der zweiten Drainelektrode 54 elektrisch zu verbinden ist, ausgebildet wird. Jedoch ist die elektrische Verbindung zwischen dem ersten HEMT 33 und dem zweiten HEMT 34 nicht auf die bevorzugten Ausführungsformen beschränkt.
  • Zum Beispiel kann in jeder vorstehend beschriebenen bevorzugten Ausführungsform eine Source-Source-Verdrahtungsschicht, die mit der ersten Sourceelektrode 51 und der zweiten Sourceelektrode 53 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Source-Source-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Source-Gate-Verdrahtungsschicht, die mit der ersten Sourceelektrode 51 und der zweiten Gateelektrode 84 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Source-Gate-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Drain-Source-Verdrahtungsschicht, die mit der ersten Drainelektrode 52 und der zweiten Sourceelektrode 53 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Drain-Source-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Drain-Drain-Verdrahtungsschicht, die mit der ersten Drainelektrode 52 und der zweiten Drainelektrode 54 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Drain-Drain-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Drain-Gate-Verdrahtungsschicht, die mit der ersten Drainelektrode 52 und der zweiten Gateelektrode 84 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Drain-Gate-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Gate-Source-Verdrahtungsschicht, die mit der ersten Gateelektrode 82 und der zweiten Sourceelektrode 53 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Gate-Source-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Gate-Drain-Verdrahtungsschicht, die mit der ersten Gateelektrode 82 und der zweiten Drainelektrode 54 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Gate-Drain-Verdrahtungsschicht elektrisch verbunden ist.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform kann eine Gate-Gate-Verdrahtungsschicht, die mit der ersten Gateelektrode 82 und der zweiten Gateelektrode 84 elektrisch zu verbinden ist, anstelle oder zusätzlich zu der Source-Drain-Verdrahtungsschicht 151 ausgebildet werden. In diesem Fall kann die Vielzahl von externen Anschlüssen einen externen Anschluss aufweisen, der mit der Gate-Gate-Verdrahtungsschicht elektrisch verbunden ist.
  • Zum Beispiel werden diese Modi durch Modifizieren des Layouts der Maske 201 im Schritt von 16U und durch Modifizieren des Layouts der Maske 206 usw. in den Schritten von 16X und 16Y ausgebildet.
  • Das heißt, diese Modi können leicht erzielt werden, indem Layouts des ersten Gatekontaktlochs 142, des ersten Sourcekontaktlochs 143, des ersten Drainkontaktlochs 144, des zweiten Gatekontaktlochs 145, des zweiten Sourcekontaktlochs 146 und des zweiten Drainkontaktlochs 147 und die Layouts der Vielzahl von externen Anschlüssen angepasst werden.
  • In der Struktur, in der insbesondere die Vielzahl von Verdrahtungsschichten (die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 und die Sourceverdrahtungsschicht 155) in der Streifenform ausgebildet werden, so dass sie sich entlang der ersten Richtung X erstrecken, besteht ein Vorteil darin, dass die Layouts der Kontaktlöcher 142 bis 147 und die Layouts der Vielzahl von externen Anschlüssen modifiziert werden können, ohne dass die Layouts der Vielzahl von Verdrahtungsschichten wesentlich modifiziert werden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform können Positionen der zweiten Sourceelektrode 53 (der zweiten Sourcekontaktelektrode 123) und der zweiten Drainelektrode 54 (der zweiten Drainkontaktelektrode 124) vertauscht werden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform können Positionen der ersten Sourceelektrode 51 (der ersten Sourcekontaktelektrode 121) und der ersten Drainelektrode 52 (der ersten Drainkontaktelektrode 122) vertauscht werden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform wurde ein Beispiel beschrieben, in dem die erste Sourceelektrode 51 (die erste Sourcekontaktelektrode 121), die erste Drainelektrode 52 (die erste Drainkontaktelektrode 122) und die erste Gateelektrode 82 jeweils leicht im ersten Vorrichtungsausbildungsgebiet 31 ausgebildet wurden.
  • Jedoch können in jeder vorstehend beschriebenen bevorzugten Ausführungsform eine Vielzahl von ersten Sourceelektroden 51 (ersten Sourcekontaktelektroden 121), eine Vielzahl von ersten Drainelektroden 52 (ersten Drainkontaktelektroden 122) und eine Vielzahl von ersten Gateelektroden 82 ausgebildet werden. Das heißt, der einzelne erste HEMT 33, der die Vielzahl von ersten Sourceelektroden 51 (ersten Sourcekontaktelektroden 121), die Vielzahl von ersten Drainelektroden 52 (ersten Drainkontaktelektroden 122) und die Vielzahl von ersten Gateelektroden 82 aufweist, kann ausgebildet werden.
  • In jeder vorstehend beschriebenen bevorzugten Ausführungsform wurde ein Beispiel beschrieben, in dem die zweite Sourceelektrode 53 (die zweite Sourcekontaktelektrode 123), die zweite Drainelektrode 54 (die zweite Drainkontaktelektrode 124) und die zweite Gateelektrode 84 jeweils einzeln im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet wurden.
  • Jedoch können in jeder vorstehend beschriebenen bevorzugten Ausführungsform eine Vielzahl von zweiten Sourceelektroden 53 (zweiten Sourcekontaktelektroden 123), eine Vielzahl von zweiten Drainelektroden 54 (zweiten Drainkontaktelektroden 124) und eine Vielzahl von zweiten Gateelektroden 84 im zweiten Vorrichtungsausbildungsgebiet 32 ausgebildet werden. Das heißt, der einzelne zweite HEMT 34, der die Vielzahl von zweiten Sourceelektroden 53 (zweiten Sourcekontaktelektroden 123), die Vielzahl von zweiten Drainelektroden 54 (zweiten Drainkontaktelektroden 124) und die Vielzahl von zweiten Gateelektroden 84 aufweist, kann ausgebildet werden.
  • In der zweiten vorstehend beschriebenen bevorzugten Ausführungsform können drei oder mehr erste Vorrichtungsausbildungsgebiete 31 und drei oder mehr zweite Vorrichtungsausbildungsgebiete 32 in dem einzelnen laminierten Strukturabschnitt 12 ausgebildet werden. In diesem Fall können die drei oder mehr erste Vorrichtungsausbildungsgebiete 31 und die drei oder mehr zweite Vorrichtungsausbildungsgebiete 32 abwechselnd entlang der ersten Richtung X angeordnet werden.
  • In der vorstehend beschriebenen zweiten bevorzugten Ausführungsform kann ein in 19 gezeigtes Beispiel verwendet werden. 19 ist ein schematisches Blockdiagramm, das 18 entspricht, und eine Ansicht zum Erläutern eines anderen Beispiels elektrischer Verbindung jedes Elements. Nachstehend werden Strukturen, die den für die Halbleitervorrichtung 211 beschriebenen Strukturen entsprechen, mit denselben Bezugszeichen gekennzeichnet, und die Beschreibungen davon werden ausgelassen.
  • Unter Bezugnahme auf 19 können die Source-Drain-Verdrahtungsschicht 151, die erste Gateverdrahtungsschicht 152, die Drainverdrahtungsschicht 153, die zweite Gateverdrahtungsschicht 154 jeweils an einem beliebigen Gebiet getrennt werden. In 19 ist ein Modus gezeigt, in dem zwei Halbleitervorrichtungen 1 unter Verwendung des einzelnen laminierten Strukturabschnitts 12 ausgebildet werden.
  • Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung vorstehend beschrieben wurden, versteht es sich, dass Abwandlungen und Modifikationen für einen Fachmann offensichtlich sein werden, ohne vom Umfang und Erfindungsgedanken der vorliegenden Erfindung abzuweichen. Der Umfang der vorliegenden Erfindung wird daher ausschließlich durch die folgenden Ansprüche bestimmt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2018030901 [0001]
    • JP 2011192834 A [0003, 0007]

Claims (18)

  1. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht, die ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet aufweist, einen ersten HEMT, der in dem ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein erstes Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, einen zweiten HEMT, der in dem zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein zweites Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und eine Gebietstrennstruktur, die in der Halbleiterschicht ausgebildet ist und das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsausbildungsgebiet definiert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Gebietstrennstruktur das erste Gebiet zweidimensionalen Elektronengases und das zweite Gebiet zweidimensionalen Elektronengases trennt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Gebietstrennstruktur einen Graben, der das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsausbildungsgebiet definiert, und einen eingebetteten Isolator, der in den Graben eingebettet ist, aufweist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, ferner aufweisend: eine Verbindungsverdrahtung, die über der Halbleiterschicht ausgebildet ist und den ersten HEMT und den zweiten HEMT elektrisch verbindet.
  5. Halbleitervorrichtung nach Anspruch 4, wobei sich die Verbindungsverdrahtung entlang einer entgegengesetzten Richtung erstreckt, in der das erste Vorrichtungsausbildungsgebiet und das zweite Vorrichtungsausbildungsgebiet einander gegenüberliegen.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei die Verbindungsverdrahtung die Gebietstrennstruktur schneidet.
  7. Halbleitervorrichtung nach einem der Ansprüche 4 bis 6, wobei die Verbindungsverdrahtung mit dem ersten HEMT und dem zweiten HEMT linear verbunden ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 4 bis 7, wobei der erste HEMT eine erste Gateelektrode, eine erste Drainelektrode und eine erste Sourceelektrode aufweist, der zweite HEMT eine zweite Gateelektrode, eine zweite Drainelektrode und eine zweite Sourceelektrode aufweist, und die Verbindungsverdrahtung eine Source-Drain-Verdrahtung ist, die mit der ersten Sourceelektrode des ersten HEMT und der zweiten Drainelektrode des zweiten HEMT verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Gateelektrode, die erste Drainelektrode und die erste Sourceelektrode über dem ersten Vorrichtungsausbildungsgebiet ausgebildet sind, und die zweite Gateelektrode, die zweite Drainelektrode und die zweite Sourceelektrode über dem zweiten Vorrichtungsausbildungsgebiet ausgebildet sind.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei: die erste Sourceelektrode und die zweite Drainelektrode sich in einer ersten Richtung erstrecken, und die Verbindungsverdrahtung sich in einer zweiten Richtung erstreckt, die die erste Richtung schneidet.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei die Verbindungsverdrahtung mit der ersten Sourceelektrode und der zweiten Drainelektrode linear verbunden ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, ferner aufweisend: eine erste Gateverdrahtung, die über der Halbleiterschicht ausgebildet und mit der ersten Gateelektrode elektrisch verbunden ist, eine Drainverdrahtung, die über der Halbleiterschicht ausgebildet und mit der ersten Drainelektrode elektrisch verbunden ist, eine zweite Gateverdrahtung, die über der Halbleiterschicht ausgebildet und mit der zweiten Gateelektrode elektrisch verbunden ist, und eine Sourceverdrahtung, die über der Halbleiterschicht ausgebildet und mit der zweiten Sourceelektrode elektrisch verbunden ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die erste Gateverdrahtung, die Drainverdrahtung, die zweite Gateverdrahtung und die Sourceverdrahtung in einer selben Schicht ausgebildet sind, wie eine Schicht, in der die Verbindungsverdrahtung ausgebildet ist.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, ferner aufweisend: einen externen Source-Drain-Anschluss, der mit der Verbindungsverdrahtung elektrisch verbunden ist, einen ersten externen Gateanschluss, der mit der ersten Gateverdrahtung elektrisch verbunden ist, einen externen Drainanschluss, der mit der Drainverdrahtung elektrisch verbunden ist, einen zweiten externen Gateanschluss, der mit der zweiten Gateverdrahtung elektrisch verbunden ist, und einen externen Sourceanschluss, der mit der Sourceverdrahtung elektrisch verbunden ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 8 bis 14, wobei die Halbleiterschicht eine Elektronendurchgangsschicht und eine Elektronenzufuhrschicht aufweist, die auf der Elektronendurchgangsschicht ausgebildet ist und ein erstes Gatekontaktloch, das die Elektronendurchgangsschicht in dem ersten Vorrichtungsausbildungsgebiet freilegt, und ein zweites Gatekontaktloch, das die Elektronendurchgangsschicht in dem zweiten Vorrichtungsausbildungsgebiet freilegt, aufweist, die erste Gateelektrode in das erste Gatekontaktloch in dem ersten Vorrichtungsausbildungsgebiet eingebettet ist, wobei eine erste Gateisolationsschicht zwischen der ersten Gateelektrode und dem ersten Gatekontaktloch angeordnet ist, und die zweite Gateelektrode in das zweite Gatekontaktloch in dem zweiten Vorrichtungsausbildungsgebiet eingebettet ist, wobei eine zweite Gateisolationsschicht zwischen der zweiten Gateelektrode und dem zweiten Gatekontaktloch angeordnet ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die erste Drainelektrode und die erste Sourceelektrode mit der Elektronenzufuhrschicht in dem ersten Vorrichtungsausbildungsgebiet elektrisch verbunden sind, und die zweite Drainelektrode und die zweite Sourceelektrode mit der Elektronenzufuhrschicht in dem zweiten Vorrichtungsausbildungsgebiet elektrisch verbunden sind.
  17. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht, die eine Elektronendurchgangsschicht und eine auf der Elektronendurchgangsschicht ausgebildete Elektronenzufuhrschicht aufweist, eine Gebietstrennstruktur, die einen Graben, der die Elektronenzufuhrschicht durchdringt, und einen eingebetteten Isolator, der in den Graben eingebettet ist, aufweist, wobei die Gebietstrennstruktur die Halbleiterschicht in ein erstes Vorrichtungsausbildungsgebiet und ein zweites Vorrichtungsausbildungsgebiet teilt, einen ersten HEMT, der in dem ersten Vorrichtungsausbildungsgebiet ausgebildet ist und ein erstes Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist, und einen zweiten HEMT, der in dem zweiten Vorrichtungsausbildungsgebiet ausgebildet ist und ein zweites Gebiet zweidimensionalen Elektronengases als einen Kanal aufweist.
  18. Halbleitervorrichtung nach Anspruch 17, ferner aufweisend: eine Verbindungsverdrahtung, die über der Halbleiterschicht ausgebildet und mit dem ersten HEMT und dem zweiten HEMT elektrisch verbunden ist.
DE102019104424.3A 2018-02-23 2019-02-21 Halbleitervorrichtung Pending DE102019104424A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018030901A JP7316757B2 (ja) 2018-02-23 2018-02-23 半導体装置
JP2018-030901 2018-02-23

Publications (1)

Publication Number Publication Date
DE102019104424A1 true DE102019104424A1 (de) 2019-08-29

Family

ID=67550205

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019104424.3A Pending DE102019104424A1 (de) 2018-02-23 2019-02-21 Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US11133399B2 (de)
JP (2) JP7316757B2 (de)
DE (1) DE102019104424A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457735A (zh) * 2023-12-22 2024-01-26 英诺赛科(珠海)科技有限公司 一种晶体管结构及其制作方法、芯片

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020216250A1 (zh) * 2019-04-26 2020-10-29 苏州晶湛半导体有限公司 一种增强型器件及其制备方法
JP7426786B2 (ja) * 2019-05-30 2024-02-02 ローム株式会社 窒化物半導体装置
US11658233B2 (en) * 2019-11-19 2023-05-23 Wolfspeed, Inc. Semiconductors with improved thermal budget and process of making semiconductors with improved thermal budget
US11195933B2 (en) * 2020-02-04 2021-12-07 Tower Semiconductor Ltd. Method of forming a GaN sensor having a controlled and stable threshold voltage
JP2022011095A (ja) * 2020-06-29 2022-01-17 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247199A (en) * 1986-01-15 1993-09-21 Harris Corporation Process for forming twin well CMOS integrated circuits
JPH05283439A (ja) * 1992-04-06 1993-10-29 Hitachi Ltd 半導体装置
US6358796B1 (en) * 1999-04-15 2002-03-19 Taiwan Semiconductor Manufacturing Company Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation
JP2001274264A (ja) * 2000-03-24 2001-10-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US7112860B2 (en) 2003-03-03 2006-09-26 Cree, Inc. Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices
US7898047B2 (en) 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
US6914015B2 (en) * 2003-10-31 2005-07-05 International Business Machines Corporation HDP process for high aspect ratio gap filling
JP4810072B2 (ja) 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
WO2007105281A1 (ja) 2006-03-10 2007-09-20 Fujitsu Limited 化合物半導体装置の製造方法及びエッチング液
US7935610B2 (en) * 2006-11-28 2011-05-03 Micron Technology, Inc. Semiconductor device isolation structures
JP5242068B2 (ja) 2007-03-23 2013-07-24 古河電気工業株式会社 GaN系半導体デバイスおよびその製造方法
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
JP2011192834A (ja) 2010-03-15 2011-09-29 Advanced Power Device Research Association 半導体装置および半導体装置の製造方法
JP5739774B2 (ja) * 2011-09-13 2015-06-24 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6083572B2 (ja) * 2011-10-13 2017-02-22 パナソニックIpマネジメント株式会社 固体撮像装置及びその製造方法
JP2013197315A (ja) * 2012-03-19 2013-09-30 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8680536B2 (en) * 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
WO2014057906A1 (ja) 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法
KR101946009B1 (ko) * 2012-10-11 2019-02-08 삼성전자주식회사 고전자이동도 트랜지스터 및 그 구동방법
KR101927410B1 (ko) * 2012-11-30 2018-12-10 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP6174874B2 (ja) * 2013-03-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置
JP6220161B2 (ja) 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9184243B2 (en) 2013-07-12 2015-11-10 Infineon Technologies Americas Corp. Monolithic composite III-nitride transistor with high voltage group IV enable switch
US9472542B2 (en) * 2013-09-11 2016-10-18 Micron Technology, Inc. DRAM arrays, semiconductor constructions and DRAM array layouts
JP6558359B2 (ja) 2014-02-24 2019-08-14 パナソニック株式会社 半導体装置
JP2016131207A (ja) 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
JP6651901B2 (ja) 2016-02-26 2020-02-19 株式会社豊田中央研究所 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457735A (zh) * 2023-12-22 2024-01-26 英诺赛科(珠海)科技有限公司 一种晶体管结构及其制作方法、芯片

Also Published As

Publication number Publication date
JP2023126532A (ja) 2023-09-07
US20190267467A1 (en) 2019-08-29
JP7316757B2 (ja) 2023-07-28
JP2019145748A (ja) 2019-08-29
JP7470848B2 (ja) 2024-04-18
US11133399B2 (en) 2021-09-28

Similar Documents

Publication Publication Date Title
DE112014007341B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102019104424A1 (de) Halbleitervorrichtung
DE102018218869B4 (de) Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten
DE112008001039B4 (de) III-Nitrid-Halbleitervorrichtung mit reduziertem elektrischen Feld zwischen Gate und Drain
DE102010060138B4 (de) Lateraler HEMT
DE102005039131B4 (de) Halbleiterbauteil und Siliciumcarbid-Halbleiterbauteil
DE102018116843B4 (de) Selbstsperrender III-Nitrid-Transistor mit hoher Elektronenbeweglichkeit
DE102015103017A1 (de) Gruppe III-nitrid-basierter Transistor vom Anreichungstyp
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102014116091B4 (de) Halbleiterbauelement
DE102012111830B4 (de) III-V Halbleiterbauelement mit vergrabenen Kontakten und Herstellungsverfahren dafür
DE102010000208A1 (de) Monolithische Halbleiterschalter und Verfahren zu ihrer Herstellung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102011001527A1 (de) Flachgrabenisolationsbereich mit vergrabenem Kondensator
DE102014105339A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102013112012A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112014003169B4 (de) Isolationsstruktur in Gallium Nitrid Komponenten und Integrierte Schaltungen
DE102013206057A1 (de) Integriertes schaltbauelement mit parallelem gleichrichterelement
DE102014110450B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102014114832A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112021001221T5 (de) Iii-nitrid-transistor mit einer deckschicht für hochfrequenz-operation
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung
DE102018118875A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112005000335T5 (de) Veritkaler und gemeinsamer Drain für komplementäre Nitridtransistoren
DE102019123600A1 (de) Abschirmstruktur für rückseitige substrat-durchkontaktierungen (tsvs)

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication