CN103065968A - 具有穿孔接触的半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及具有穿孔接触的半导体器件及其制造方法。根据一个实施例，形成半导体器件的方法包括：提供具有半导体衬底和介质区的晶圆，该半导体衬底具有第一侧和与第一侧相对的第二侧，介质区位于第一侧上；将晶圆的第一侧安装在载体系统上；从第二侧穿过半导体衬底至介质区蚀刻深度垂直沟槽，从而使台面区与其余的半导体衬底绝缘；以及用介质材料填充深度垂直沟槽。

Description

具有穿孔接触的半导体器件及其制造方法
技术领域
此处描述的实施例涉及半导体器件以及形成半导体器件的方法，尤其涉及半导体晶体管以及形成具有半导体衬底的半导体晶体管的方法，在半导体衬底的第一侧和第二侧之间具有半导体通孔区（via region），用于连接半导体晶体管的控制电极。
背景技术
汽车、消费和工业应用（如计算机技术、移动通信技术）中的现代装置的许多功能转换电能并驱动电动机或电机，均依赖于半导体器件，尤其是半导体晶体管，如场效应晶体管（FET），例如，功率MOSFET（金属氧化物半导体场效应晶体管）。
在许多应用中，使用的是垂直MOSFET，在半导体衬底的正面上具有源极金属化物（source metallization）和栅极金属化物，并且在半导体衬底的背面上具有漏极金属化物。然而，也有这样的应用，其中期望MOSFET的源极金属化物位于其半导体衬底的正面上，而栅极金属化物和漏极金属化物位于半导体衬底的背面上。此类器件在以下称为源极向下（source-down）MOSFET，因为该MOSFET可使其正面倒置（源极金属化物向下指向）地焊接至简单的引线框。从而可以避免分段引线框的附加成本。此外，源极向下MOSFET可通过接近沟道区的源极金属化物被特别有效地冷却。此外，在源极金属化物在操作期间为参考电位（通常接地）的应用中，源极向下MOSFET无需进一步的绝缘。这使得源极向下MOSFET尤其适合于汽车应用中，其中MOSFET的源极金属化物焊接或粘合的引线框可简单地安装或连接至接地电位的底盘。
对于源极向下MOSFET，通常形成穿过半导体衬底的导电通孔，以连接MOSFET的栅极金属化物和栅电极。此外，尤其是对于功率半导体器件而言，在半导体衬底的顶侧和底侧上通常期望足够可靠的电绝缘区，例如，热氧化物。然而，形成足够可靠的绝缘热氧化物通常需要较高的温度，从而对制造构成了限制。因此，此类器件的制造通常复杂和/或成本高昂。替换地，可以在早期工艺中从源极侧至晶圆中形成绝缘的深度垂直沟槽，以限定通孔区。之后，可对源极侧进行精加工（finish），且在相对侧使晶圆变薄，从而露出绝缘的深度垂直沟槽并形成通孔区。然而，该制造方法也成本高昂。此外，当未完全填充绝缘的深度垂直沟槽时，可能会削弱晶圆的机械稳定性。这可能导致晶圆在加工过程中断裂。
发明内容
根据一个或多个实施例，一种形成半导体器件的方法包括：提供具有半导体衬底和介质（dielectric，电介质）区的晶圆，该半导体衬底具有第一侧和与第一侧相对的第二侧，介质区位于第一侧上；从第二侧穿过半导体衬底至介质区蚀刻深度垂直沟槽，从而使台面区与其余的半导体衬底绝缘；以及用介质材料填充深度垂直沟槽。
根据一个或多个实施例，一种形成多个半导体器件的方法包括：提供具有半导体衬底的晶圆，该半导体衬底具有多个半导体结构；在晶圆上形成用于多个半导体结构的共用（common）金属化物；在载体（carrier）系统上安装该晶圆，从而共用金属化物被载体系统覆盖；穿过所安装的晶圆的半导体衬底且在多个半导体结构之间形成分离沟槽；以及沿分离沟槽分离多个半导体结构。
根据一个或多个实施例，一种半导体器件包括：半导体衬底，具有第一侧、与第一侧相对的第二侧、带有具有控制电极的晶体管结构的有源区、以及带有具有绝缘侧壁的半导体台面的穿孔接触区；第一金属化物，在有源区中位于第一侧上；凹部，从第一侧延伸到半导体衬底中且位于有源区与穿孔接触区之间；以及控制金属化物，位于第二侧上并与半导体台面欧姆接触。凹部在穿孔接触区中具有水平渐扩部分且至少部分地填充有与半导体台面和晶体管结构欧姆接触的导电材料。
根据一个或多个实施例，一种形成半导体器件的方法包括：提供半导体衬底，该半导体衬底具有第一侧和与第一侧相对的第二侧；限定有源区和穿孔接触区；从第一侧到半导体衬底中形成凹部，使得该凹部在穿孔接触区中包括水平渐扩部分；在凹部上形成第一介质层；在穿孔接触区打开第一介质层；在载体系统上安装半导体衬底；在穿孔接触区中从第二侧穿过半导体衬底至第一介质层蚀刻两个周向深度垂直沟槽；以及至少使两个周向深度垂直沟槽的侧壁绝缘，以形成横向绝缘的半导体台面。
本领域技术人员在阅读以下的详细说明以及在查看附图之后将认识到其他的特征和优点。
附图说明
附图中的元件不必按比例进行绘制，相反重点在于示出本发明的原理。此外，在附图中，相同的参考数字表示对应的部件。附图中：
图1示出根据一个实施例的半导体器件的平面图。
图2示出根据一个实施例的半导体器件的竖直截面图。
图3示出根据一个实施例的半导体器件的竖直截面图。
图4示出根据一个实施例的半导体器件的竖直截面图。
图5A和图5B示出根据一个实施例的半导体器件的竖直截面图。
图6示出根据一个实施例的半导体器件的竖直截面图。
图7示出根据一个实施例的半导体器件的示意图。
图8示出根据一个实施例的半导体器件的竖直截面图。
图9A、图9B和图10示出根据实施例的制造半导体器件的方法的工艺。
图11A至图15B示出根据实施例的制造半导体器件的方法的工艺。
图16和图17示出根据实施例的制造半导体器件的方法的工艺。
具体实施方式
在下面的详细描述中，将参考附图，附图构成本说明书的一部分，并且通过示例示出本发明可以实践本发明的具体实施例。就此而言，参考所描述的附图的方位使用方向性术语，如“顶部”、“底部”、“前”、“后”、“首部”、“尾部”等。由于实施例的元件可位于多个不同的方位，因此方向性术语用于示出的目的，而绝非限制。应当理解，在不违背本发明范围的情况下，可利用其他实施例，并且可进行结构或逻辑上的变化。因次，下面的详细描述不在于限制，并且本发明的范围由所附权利要求限定。所描述的实施例使用不应理解为对所附权利要求的范围进行限制的特定语言。
应当理解，此处描述的各个示例性实施例的特征可以相互组合，除非特别注明。例如，作为一个实施例的一部分示出或描述的特征可与其他实施例的特征结合使用，以生成另一个实施例。本说明旨在包括此类修改和变型。
本说明书中使用的术语“水平”旨在描述与半导体衬底或主体的第一或主水平面大致平行的方向。这可以例如是晶圆或裸片的表面。
本说明书中使用的术语“垂直”旨在描述与大致垂直于第一表面布置的方向，即，平行于半导体衬底或主体的第一表面的法线方向。
在本说明书中，半导体衬底的第二表面被认为由下表面或背侧表面形成，而第一表面被认为由半导体衬底的上表面、前表面或主表面形成。因此，本说明书中使用的术语“上方”和“下方”描述了一种结构特征和另一种结构在考虑该方向的情况下的相对位置。
在本说明书中，n型掺杂称作第一导电类型，而p型掺杂称作第二导电类型。替换地，可形成具有相反掺杂关系的半导体器件，从而第一导电类型可为p型掺杂，且第二导电类型可为n型掺杂。此外，一些图通过在掺杂类型旁边标示“-”或“+”示出相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区的掺杂浓度，而“n+”掺杂区具有大于“n”掺杂区的掺杂浓度。然而，示出相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另有说明。例如，两个不同的n+掺杂区可具有不同的绝对掺杂浓度。这同样适用于例如n+掺杂区和p+掺杂区。
当提到半导体器件时，意味着至少是双端子器件，例如二极管。半导体器件还可以是诸如场效应晶体管（FET）的三端子器件，举几个例子来说，如MOSFET或绝缘栅双极晶体管（IGBT）、结型场效应晶体管（JFET）和晶闸管。半导体器件还可包括多于三个的端子。根据一个实施例，半导体器件是功率器件。集成电路包括多个集成器件。
本说明书中描述的具体实施例涉及但不限于半导体器件及其制造方法，尤其涉及三端子半导体晶体管，如MOSFET、IGBT和BJT（双极结型晶体管）。半导体器件通常是垂直功率半导体器件。
本说明书中使用的术语“功率半导体器件”旨在描述具有高电压和/或高电流切换能力的单芯片上的半导体器件。换句话说，功率半导体器件旨在用于高电流（通常在安培范围内）和/或高于10V的电压（更典型地高于20V）。
在本说明书的上下文中，术语“欧姆接触”和“接触”旨在描述穿过半导体器件在半导体器件的两个区、部分或区段之间或者在一个或多个器件的不同电极之间或者在电极或金属化物与半导体器件的部分或区段之间具有欧姆电连接或欧姆电流路径。在本说明书的上下文中，术语“低欧姆电流路径”和“低电阻电流路径”同义地使用。进一步，在本说明书的上下文中，术语“低欧姆接触”和“低电阻接触”同义地使用。
在本说明书的上下文中，术语“金属化物”旨在描述相对于导电性而言具有金属或接近金属特性的区域或层。金属化物可以与半导体区接触，以形成半导体器件的电极、焊盘和/或端子。金属化物可由金属制成，诸如Al、Cu、W、Ti、Au、Ag、Ni、V、Sn和Co，但也可由相对于导电性而言具有金属或近金属特性的材料制成，诸如高掺杂的n型或p型多晶Si（多晶硅）、TiN或导电硅化物（诸如WSi2）。金属化物还可包含不同的导电材料，例如，那些材料的堆叠。
以下将主要参考硅（Si）半导体器件来说明涉及半导体器件的实施例。因此，单晶半导体区或层通常是单晶Si区或Si层。然而应当理解，半导体主体可由适于制造半导体器件的任何半导体材料制成。实例包括，举例来说，诸如硅（Si）或锗（Ge）的初级（elementary）半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料，二元、三元或四元III-V族半导体材料，如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaP）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化铟镓（InGaAsP），以及二元或三元II-VI族半导体材料，如碲化镉（CdTe）和碲化镉汞（HgCdTe）。以上提到的半导体材料也称为同质结半导体材料。当组合两种不同的半导体材料时，形成同质结半导体材料。同质结半导体材料的实例包括但不限于氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）以及硅-SiGe同质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体主体包含宽带隙材料，如SiC或GaN，其相应地具有较高的击穿场强和较高的临界崩场强（avalanche field strength），则相应的半导体区的掺杂可选择得较高，这减少了导通电阻（Ron）。此外，经过形成于宽带隙材料中的pn结的漏电流通常可忽略。本说明书中使用的术语“宽带隙半导体材料”旨在描述一种具有大约至少两电子伏（eV）的电子带隙的半导体材料。
参考图1，描述半导体器件105的第一实施例。图1对应于半导体器件105的半导体衬底30的第一侧或第一表面上的总体布局和示意性平面图。通常第一金属化物，例如源极金属化物，布置在第一侧上。第一金属化物可大致覆盖第一侧。以下，第一金属化物因而也被称为共用金属化物。为了简洁，共用金属化物以及形成在共用金属化物和半导体衬底30之间的任何接触结构未在图1中示出。简单地说，半导体器件105具有有源区110和穿孔接触区120。有源区110包括与共用金属化物接触的晶体管结构和用于馈送负载电流至晶体管结构的第三或背部金属化物（图1中未示出）。此外，晶体管结构具有控制电极，例如，绝缘栅电极，然而其也未在图1中示出。通常有源区110包括多个晶体管结构，例如MOSFET和/或IGBT，以提供半导体器件105的高电流和/或高电压切换能力。穿孔接触区120包括电阻足够低的半导体台面30a，其与半导体衬底30的其他部分横向绝缘，以形成用于使控制电极与布置在第二侧上的控制金属化物接触的穿孔接触。以下，控制金属化物也被称为第二金属化物。
在示例性实施例中，半导体台面30a通过延伸穿过半导体衬底30且填充有介质材料6的两条深度垂直沟槽19横向绝缘。然而，两条深度垂直沟槽19也可对应于连接的深度垂直沟槽19的周向地围绕（在平面图和竖直截面图中）半导体台面30a的两个部分。在该实施例中，半导体台面30a大致形成为插塞（plug）。
根据一个实施例，凹部或凹陷80从第一侧延伸到半导体衬底30中。凹部80在有源区110和穿孔接触区120之间延伸并且至少部分地填充有导电材料，例如，多晶Si，与半导体台面30a和晶体管结构的控制电极欧姆接触。因此，控制电极穿过半导体衬底30接触控制金属化物。
在示例性实施例中，凹部80包括水平渐扩部分80b和水平扩展部分80c。如以下将详细说明的，这有利于半导体器件105的制造。
在示例性实施例中，水平渐扩部分80b布置在右侧深度垂直沟槽19和有源区110之间。然而这仅是一个实例。水平渐扩部分80b也可部分地或完全地布置在右侧深度垂直沟槽19上和/或半导体台面30a上。
同样地，凹部80的到半导体器件105左侧的延伸部分80a可与示出的延伸部分不同。例如，在水平方向上，凹部80可仅从有源区110延伸至左侧深度垂直沟槽19上的一个水平位置。
此外，图1中示出了布置在半导体衬底30上的绝缘层（未示出）的开口171。开口171在半导体台面30a上方与凹部80重叠，从而可在半导体台面30a与布置在其上的导电材料之间提供低欧姆接触，用于接触控制电极。
参考图2，将描述另一个实施例。图2对应于沿图1中的线AA'穿过半导体器件105的竖直截面。若没有另外说明，则半导体衬底30的第一侧15在示出竖直截面的图中定向在顶部，而半导体衬底30的第二相对侧16定向在底部。
在示例性实施例中，半导体衬底30包括共用衬底31（例如，高度n型掺杂的共用衬底31）以及外延层32（例如，n型掺杂外延层32）。因此，半导体器件105例如可形成n型沟道MOSFET。然而，掺杂关系也可相反，从而半导体器件105可形成p型沟道MOSFET。更进一步地，共用衬底31可为p型掺杂，并且外延层32为n型掺杂。在该实施例中，半导体器件105可形成n型沟道IGBT、BJT或晶闸管。
在示例性实施例中，绝缘结构71使半导体台面30a与半导体衬底30的相邻半导体区横向绝缘。绝缘结构71通过延伸穿过半导体衬底30的介质填充的深度垂直沟槽19、布置在凹部80顶部上的第一介质层7a、以及布置在第二侧16上的介质层9而形成。布置在第二侧16上的介质层9也可沿着深度垂直沟槽19的侧壁延伸。在该实施例中，其余的垂直沟槽可填充有聚合物或任何其他的介质材料。
根据一个实施例，凹部80在有源区110中延伸至第一垂直深度d1，并且在穿孔接触区120中延伸至大于第一垂直深度的第二垂直深度d2。这有利于半导体器件105的制造。
如参考图1所说明的，凹部80填充有第一导电材料5（通常是多晶Si），形成用于接触形成在有源区110中的晶体管结构（图2中未示出）的控制电极（例如，绝缘栅极电极）的第一导电区5。第一导电区5填充第一介质层7a的开口171，从而在半导体台面30a与第一导电区5之间提供低欧姆接触。因此，第一导电区5在半导体器件105的示出截面中形成控制线路。
第三金属化物11和控制金属化物12布置在第二侧16上。第三金属化物11与有源区110中的共用衬底31欧姆接触，并且可以例如相应地形成MOSFET的漏电极以及IGBT的集电极。控制或栅极金属化物12布置在半导体台面30a上。因此，靠近第一侧15布置的控制电极通过半导体台面30a接触布置于第二侧16上的控制金属化物12。
通常，凹部80还包括第二导电区5a，第二导电区通常由高度掺杂的多晶Si制成，其布置在第一导电区5下方并通过邻近介质区7a的介质区7b与第一导电区5绝缘。介质区7a、7b通常由氧化硅制成，例如通过热氧化和/或沉积而形成。然而，介质区7a、7b也可由其他介质材料制成，例如，氮化硅，或者由不同介质材料的层形成。在有源区110中，第一导电区5和第二导电区5a通常形成场电极和栅电极。下面将对其进行更详细的说明。
图3对应于沿图1中的线DD'穿过半导体器件105的竖直截面，即，对应于穿过半导体器件105的有源区110的截面。在示例性实施例中，半导体器件105包括有源区110中的MOSFET结构，特别是沟槽MOSFET结构。凹部80在有源区110a中形成沟槽80，其包括由第二导电区5a的一部分形成的场板51a、由介质区7a的一部分形成的场氧化物或场介质7a、由第一导电区5a的一部分形成的栅电极51、以及由介质区7b的一部分形成的栅氧化物或栅介质7b，如图2中所示。栅介质7b在n+型源极区55和由外延层32的一部分形成的n型漂移区32之间沿着沟槽80的侧壁延伸。在源极区55与漂移区32之间布置有p型主体区53。源极区55和主体区53通过导电插塞10A和p+型主体接触区54与布置于第一侧15上的源电极10欧姆接触。导电插塞10A延伸穿过使源极金属化物10分别与栅电极51和栅极线路5绝缘的介质夹层8。通过适当地偏压栅电极51和源极金属化物10，可在主体区53中沿着栅介质7b且在源极区55与漂移区32之间形成导电沟道。通常，场板51也连接至源电极10，以增加半导体器件105的阻断（blocking）能力。
为了制造半导体器件105，通常首先从第一侧15完全地处理半导体衬底30。之后，从第二侧16蚀刻深度垂直沟槽19并填充介质材料6、9。这样做时，可执行从第二侧16形成穿孔接触，而没有额外的较高温度负荷影响晶体管特性。
更具体地，在提供半导体衬底30之后，定义有源区110和穿孔接触区120。之后，在第一侧15上蚀刻沟槽或凹部80至半导体衬底30中，从而凹部在穿孔接触区120中具有水平渐扩部分。这通常通过利用相应的水平渐扩的掩模进行蚀刻而实现。由于掩模的渐扩，与有源区110相比，凹部80在穿孔接触区120中也被更深地蚀刻至半导体衬底30中。
之后，通过沉积和/或热氧化形成场介质层7a。通常沉积诸如多晶Si的导电材料作为凹部80中的场介质层7a上的共形层（conformal layer）5a。在随后的背部蚀刻工艺中，使用例如各向同性蚀刻，完全移除凹部80的水平扩展部分中的导电材料5a，而凹部80的底部在有源区110中仍保持填充。因此，形成场电极51a。作为实例，凹部80在有源区110中可具有约700-800nm的宽度，在穿孔接触区120中宽度可加宽两倍或更多，例如，达到约1.5mm。渐扩通常确定为使得凹部80的扩展部分与沉积的多晶Si共形一致。例如，渐扩确定为沉积的多晶硅的厚度的两倍，并且安全裕量例如为500nm。
之后，可部分地移除有源区110中的场介质层7a，并形成栅氧化物7b。可选地，可在场电极51a上形成HDP氧化物（高密度等离子体）。在穿孔接触区120中，在区171中使用光掩模打开场氧化层7a，以在后续形成如图1中示出的穿孔接触30a的部分中露出半导体衬底30。光掩模通常具有约5μm至约10μm的垂直厚度。通过光掩模可执行可选的植入，以减少在其外延部分中随后形成的穿孔接触30a的电阻率。
之后，在第一侧15上形成第二导电区5，例如通过多晶Si的沉积、可选的CMP（化学-机械抛光）工艺以及多晶Si的背面蚀刻，以在有源区110中形成栅电极51以及在穿孔接触区120中与随后形成的穿孔接触32a接触的控制线路5。
之后，可形成主体区53和源极区55，例如通过植入和随后的推进（drive-in）。在沉积介质夹层8之后，通常在有源区120中形成填充有导电插塞10A（例如，多晶Si插塞或钨插塞）浅接触沟槽。在形成导电插塞10A之前，可通过植入和随后的推进形成主体接触区54。
之后，在第一侧15上形成源极金属化物10。现在，可在载体系统（例如，玻璃晶圆）上安装具有源极金属化物10的半导体衬底30。所安装的半导体衬底30可在第二侧16适当地变薄。
在穿孔接触区120中，从第二侧16穿过半导体衬底30至场介质层7a蚀刻出深度垂直沟槽19。通常，深度垂直沟槽19的宽度为约5μm至40μm，例如，宽度为约20μm，并且在平面图中周向地围绕有源区110。为了确保用于形成深度垂直沟槽19的蚀刻工艺在场介质层7a处停止，提供凹部80的足够的渐扩空间，例如，10μm或更大，以考虑对正精度和蚀刻工艺的精度。
之后，利用低温氧化物CVD工艺使将深度垂直沟槽19填充以介质材料6（例如，环氧树脂）和/或填充以氧化物。为此，形成横向绝缘的半导体台面30a作为穿孔接触，该穿孔接触上随后形成控制金属化物12。通常，利用共同沉积和随后的结构化工艺形成与漂移区欧姆接触的控制金属化物12和漏极金属化物11。
如果有源区120中的凹部80的水平渐扩部分较大，则用于形成控制线路5的沉积的多晶Si可仅部分地填充扩展部分80C中的凹部80，这在图4中示出，图4对应于沿图1中的线AA'的竖直截面。根据水平渐扩部分，控制线路5可仅沉积在场介质层7a的侧壁上。在这些实施例中，为了稳定性原因，附加填料氧化物7a可用于填充其余的凹部80。这在图5A和图5B中示出，它们分别对应于沿图1中线BB'和图1中的线CC'穿过半导体器件105的竖直截面。
参考图6，描述半导体器件106的另一个实施例。半导体器件106与以上关于图1至图5所说明的半导体器件105类似。因此，图6通常也对应于沿线AA'穿过图1中示出的半导体器件的竖直截面。然而，图6中示出的半导体器件106没有场板。半导体器件106可与针对半导体器件105所说明的制造类似地进行制造，但不形成场板。
如图7和图8所示，用作半导体器件105、106穿孔接触的横向绝缘的半导体台面30a通常周向地围绕有源区110。例如，横向绝缘的半导体台面30a可大致为环形。然而，图7是半导体器件105、106的示意性透视图，示出了深度垂直沟槽19的布局，图8对应于沿图7中的线s的更详细的竖直截面。
参照以下附图，说明形成半导体器件的其他方法。此处所说明的形成半导体器件的工艺具有的共同点在于首先从半导体衬底的第一侧15处理半导体衬底。这通常包括靠近第一侧15至少形成晶体管结构和栅极线路5以及在半导体衬底的顶部上和在第一侧15上形成共用金属化物10。图9A中示出了通常所得到的半导体器件107，图9A示出了穿过半导体衬底30的竖直截面。在示例性实施例中，五个绝缘的沟槽栅电极51'在有源区110中从第一侧15延伸穿过源极区55和主体区53并部分地进入共用漂移区32。为了简洁，MOSFET结构的介质区在图9A、图9B和图10中未示出。此外，示出了用于使相应的主体区53和源极区55与共用的源极金属化物10接触的导电插塞10a。导电插塞10A与栅极线路5绝缘，并且穿过栅极线路5的开口与主体区53和源极区55接触。为了简洁，这在图9A、图9B和图10中也未示出。在另一竖直截面中，主体区53和邻接中心绝缘的沟槽栅电极51'的源极区55通常与源极金属化物10接触。
之后，在载体系统50上相应地安装具有第一侧15和共用金属化物10的半导体衬底30。在安装半导体衬底30之前，可构造共用源极金属化物10。例如，当在晶圆上并行地制造多个半导体器件107时，可在晶圆的切割线上移除共用源极金属化物10。因此，这可有利于单个芯片的随后分离。
之后，在穿孔接触区120中从第二侧16至布置于和/或布置在第一侧15上的场介质层（在图9A、9B和图10中未示出）蚀刻出一个或多个深度垂直沟槽19，例如，两条深度周向垂直沟槽19。至少使深度垂直沟槽19的侧壁绝缘，以形成与栅极线路5接触的横向绝缘的半导体台面30a。例如，深度垂直沟槽19可填充有介质材料6。所得到的半导体器件107在图9B中示出。
之后，在第二侧16上形成与半导体台面30a接触的栅极金属化物12和与漏极接触区31接触的漏极金属化物11。所得到的半导体器件107在图10中示出且可作为MOSFET操作。因此，以成本高效的方式制造共用源极MOSFET 107。
通常，在载体系统50上安装半导体衬底30之后，仅使用低温工艺，即，所需温度低于约400度的工艺。因此，早期形成的晶体管结构不承受其他的热负荷。
参照图11A至图15B，更详细地说明制造半导体器件100的方法的工艺。图11A至图15B对应于穿过半导体器件100的相应的竖直截面。为了简洁，在图11A至图15B中未详细地示出半导体器件100的有源区110。
在第一工艺中，提供晶圆40。如图11A中示出，晶圆40包括具有第一侧15和与第一侧15相对的第二侧16的半导体衬底30、以及至少在穿孔接触区120中位于第一侧15上的介质区7。半导体衬底30可包括共用衬底31和布置在共用衬底31上的一个或多个外延层32。
如以上参照图1至图8所说明的，介质区7可在半导体器件100的有源区110中形成场介质。此外，随后形成栅极线路或控制线路5的接触层（例如，多晶Si层）布置于第一侧15上和介质区7上。在穿孔接触区120中，介质区7凹陷。栅极线路5形成为通过介质区7的凹部与半导体衬底30欧姆接触。通常形成介质夹层8的另一介质区8形成在第一侧15和接触层5上。此外，在另一介质区8上形成共用金属化物10。如以上所说明的，可在晶圆40的不同芯片之间的分离区130中对共用金属化物10进行构造，例如移除。
通常，在第二侧16处理晶圆40之前，在第一侧15对晶圆40进行精加工。这通常包括在半导体衬底30的有源区110中从第一侧15形成晶体管结构。例如，绝缘的栅电极结构可在第一侧15上形成在有源区110中或作为从第一侧15延伸到半导体衬底30中的沟槽栅电极结构。此外，可在绝缘的栅电极结构的下方形成场板。
在从第一侧15精加工晶圆处理之后，在载体系统50上相应地安装具有第一侧15和共用金属化物10的晶圆40，例如粘合至玻璃晶圆50。在随后的工艺中，可在第二侧16使半导体衬底30适当地变薄。这可通过抛光、蚀刻、研磨、和/或CMP工艺完成。
在穿孔接触区120中，从第二侧16穿过半导体衬底30至用作该工艺的蚀刻停止区的介质区7蚀刻出一个或多个深度垂直沟槽19。从而，随后形成穿孔接触的半导体台面区30a与其余的半导体衬底30绝缘。所得到的半导体结构100在图11B中示出。通常，台面区30a布置在两个周向的深度垂直沟槽19之间。此外，当在相应的有源区110中形成不同的控制电极时，每个芯片可提供多个台面区30a。
根据一个实施例，在分离区130中穿过半导体衬底30至另一介质区8蚀刻出分离沟槽19a。深度垂直沟槽19和分离沟槽19a通常在共同蚀刻工艺中形成。
之后，对深度垂直沟槽19填充以介质材料。例如，可从第二侧16形成介质层9，例如利用CVD（化学汽相沉积）工艺。因此，可形成共形层9，其覆盖深度垂直沟槽19的侧壁和底部以及第二侧16。所得到的半导体结构100在图12A中示出。
替换地，可形成介质层9a作为热氧化物。在该实施例中，介质层9仅覆盖深度垂直沟槽19的侧壁和第二侧16上的半导体衬底30、30a。
之后，填充深度垂直沟槽19，例如通过从第二侧16沉积聚合物、背面蚀刻所沉积的聚合物和/或CMP工艺。例如，在第二侧16上形成结构化掩模17a。掩模17a通常也覆盖分离沟槽19a。这之后是沉积聚合物6。所得到的半导体结构100在图12B中示出。
之后，移除掩模17A。在CMP工艺中可对所沉积的聚合物6的突出部分进行背面蚀刻或移除。所得到的半导体结构100在图13A中示出。
在另一个实施例中，可省去至少在深度垂直沟槽19的侧壁上形成介质层9。因此，深度垂直沟槽19可填充以均质材料6，例如，聚合物或氧化物。
在介质层9形成在第二侧16上的实施例中，在第二侧16上形成在有源区110以及穿孔接触区120中具有开口的第二掩模17B。所得到的半导体结构100在图13B中示出。
之后，穿过掩模17B蚀刻介质层9，以露出第二侧16上的穿孔接触区120的台面区30a和有源区110中的半导体衬底30。通常在第二侧16上沉积共用金属层并利用掩模17c对其结构化，以形成相互隔开的第二金属化物12和第三金属化物13。所得到的半导体结构100在图14A中示出。第三金属化物12形成在穿孔接触区120中并且通过台面区30a和栅极线路5与有源区110的晶体管结构的栅电极低欧姆接触。
在晶体管结构是双极晶体管的实施例中，第二金属化物12形成控制电极，该控制电极通过台面区30a和控制线路5与双极晶体管的基极低欧姆接触。根据芯片设计的复杂性，半导体器件100还可包括多个台面区30a，用于通过半导体衬底30连接不同的控制电极和/或栅电极。
之后，通常在第二侧16上沉积另一介质层60并在该另一介质层60上形成另一结构化掩模17d。所得到的半导体结构100在图14B中示出。
通过结构化掩模17d蚀刻介质层60，以在填充的深度垂直沟槽19上以及在第一金属化物11和第二金属化物12之间形成介质结构60。所得到的半导体结构100在图15A中示出。通常，现在完成了对晶圆级的半导体器件100的处理。
在随后的工艺中，可将晶圆40沿图15B中所示的分离沟槽19a分为单个芯片100。为了有利于芯片分离，在深度垂直沟槽的介质填充期间，不填充分离沟槽19a。可通过等离子蚀刻、激光切割、机械断裂和它们的任何组合完成晶圆40的分离。
图16示出了具有以阵列布置的多个半导体器件100的晶圆40的示意性透视图。与之前的图相比，图16中的晶圆40的朝向是倒置的。每个半导体器件100具有围绕形成穿孔接触的相应的半导体台面区的两个周向的深度垂直沟槽19。此外，晶圆40包括位于半导体器件100之间的分离沟槽19A。为了简洁，图16中未示出布置在第二侧16上的介质区和金属化物。
图17示出了穿过晶圆40的竖直截面的截面图，其对应于图16中的平面e，其中两个芯片100沿分离区130中的分离沟槽19a待分离。如图16中所说明的，图17中未示出布置在第二侧16上的介质区和金属化物。在第一侧15上，示出了共用金属化物10，其通过穿过介质夹层8形成的导电插塞10A与有源区110中的晶体管结构接触。共用金属化物10在分离区130中被移除，以有利于随后的芯片分离。
根据一个实施例，通过随后的工艺形成多个半导体器件100。提供具有多个半导体结构100的晶圆40。在晶圆40上形成共用金属化物10用于多个半导体结构。共用金属化物10可在分离区130中被相应地结构化和移除。之后，将晶圆40安装于载体系统上，从而共用金属化物10被载体系统覆盖。通过所安装晶圆40的半导体衬底30且在多个半导体结构100之间形成分离沟槽19a。最后，沿分离沟槽19a分离多个半导体结构100，例如，通过等离子蚀刻、激光切割和/或机械断裂。
分离沟槽19a通常通过等离子蚀刻形成。替换地和/或附加地，分离沟槽19a通过湿法化学蚀刻形成。
根据一个实施例，分离沟槽19a与限定半导体台面区的至少一个深度垂直沟槽19一起形成。为了稳定性原因，至少一个深度垂直沟槽19通常填充有介质材料，而对分离沟槽19a进行掩蔽，以有利于随后的芯片分离。从而，半导体台面区被横向绝缘，以形成用于控制电极的穿孔接触。在将半导体结构100分离为单个半导体器件100之前，形成与至少一个横向绝缘的台面区欧姆接触并与共用金属化物相对布置的控制金属化物。
应当理解，此处描述的各种示例性实施例的特征可相互组合，除非另有说明。
为了方便描述，使用空间关系术语，如“下面”、“之下”、“下部”、“上方”、“上部”等，以解释一个元件相对于第二元件的位置。这些术语旨在包含器件的除图中示出的不同方位之外的不同方位。此外，还使用诸如“第一”、“第二”等术语来描述各种元件、区、截面等，并且不旨在限制。在本说明书中，相同的术语表示相同的元件。
如此处所使用的，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其表示存在所述的元件或特征，但不排除其他的元件或特征。冠词“一（a）”、“一个（an）”和“该（the）”旨在包括单数和复数，上下文中明确说明的除外。
鉴于以上变型和应用的范围，应当理解，本发明不限于以上说明，也不由附图限制。相反，本发明仅由所附权利要求及它们的等同项限制。

Claims (25)

1.一种形成半导体器件的方法，包括：
提供晶圆，所述晶圆包括：
半导体衬底，所述半导体衬底具有第一侧和与所述第一侧相对的第二侧；以及
介质区，位于所述第一侧上；
将所述晶圆的所述第一侧安装在载体系统上；
从所述第二侧穿过所述半导体衬底至所述介质区蚀刻深度垂直沟槽，从而使半导体台面区与其余的半导体衬底绝缘；以及用介质材料填充所述深度垂直沟槽。
2.根据权利要求1所述的方法，还包括处理所述第二侧，以在蚀刻所述深度垂直沟槽之前使所述半导体衬底变薄。
3.根据权利要求2所述的方法，其中，处理所述第二侧包括抛光、蚀刻、研磨和CMP工艺中的至少一种。
4.根据权利要求1所述的方法，其中，用介质材料填充所述深度垂直沟槽包括至少在所述深度垂直沟槽的侧壁上形成介质层、沉积聚合物、背面蚀刻所沉积的聚合物以及化学机械抛光工艺中的至少一种。
5.根据权利要求4所述的方法，其中，所述介质层形成为共形介质层。
6.根据权利要求1所述的方法，其中，将所述晶圆的所述第一侧安装在载体系统上包括将所述晶圆附接至玻璃衬底。
7.根据权利要求1所述的方法，还包括在安装所述晶圆之前的以下步骤中的至少一个：
在所述半导体衬底中形成晶体管结构；
在所述第一侧上形成栅电极结构；
形成从所述第一侧延伸到所述半导体衬底中的沟槽栅电极结构；以及
在所述栅电极结构或所述沟槽栅电极结构的下方形成场板。
8.根据权利要求1所述的方法，还包括以下步骤中的至少一个：
在所述第二侧上形成第二金属化物，所述第二金属化物穿过所述半导体台面区与栅电极结构或沟槽栅电极结构的栅电极低欧姆接触；
在所述第二侧上形成与半导体主体低欧姆接触的第三金属化物；以及
在所填充的深度垂直沟槽上且在所述第三金属化物与所述第二金属化物之间形成介质结构。
9.根据权利要求1所述的方法，还包括在安装所述晶圆之前的以下步骤中的至少一个：
在所述第一侧上形成与所述半导体台面区欧姆接触的接触层；
在所述第一侧上形成另一介质区；
在所述另一介质区上形成第一金属化物；以及
构造所述第一金属化物。
10.根据权利要求9所述的方法，还包括以下步骤中的至少一个：
穿过所述半导体衬底至少接近所述另一介质区蚀刻分离沟槽；以及
在填充所述深度垂直沟槽之前掩蔽所述分离沟槽。
11.根据权利要求10所述的方法，还包括沿所述分离沟槽分离所述晶圆。
12.根据权利要求11所述的方法，其中，沿所述分离沟槽分离所述晶圆包括机械断裂、激光切割、以及等离子蚀刻中的至少一种。
13.一种形成多个半导体器件的方法，包括：
提供包括半导体衬底的晶圆，所述半导体衬底包括多个半导体结构；
在所述晶圆上形成用于所述多个半导体结构的第一金属化物；
在载体系统上安装所述晶圆，从而所述第一金属化物被所述载体系统覆盖；
穿过所安装的晶圆的半导体衬底且在所述多个半导体结构之间形成分离沟槽；以及
沿所述分离沟槽分离所述多个半导体结构。
14.根据权利要求13所述的方法，其中，形成所述分离沟槽包括等离子蚀刻。
15.根据权利要求13所述的方法，其中，所述分离沟槽与至少一个深度垂直沟槽一起形成，所述方法还包括用介质材料填充所述至少一个深度垂直沟槽，同时掩蔽所述分离沟槽，从而形成至少一个横向绝缘的半导体台面区。
16.根据权利要求15所述的方法，还包括形成控制金属化物，所述控制金属化物与所述至少一个横向绝缘的半导体台面区欧姆接触且与所述第一金属化物相对布置。
17.一种半导体器件，包括：
半导体衬底，包括第一侧和与所述第一侧相对的第二侧、有源区、以及穿孔接触区，所述有源区包括具有控制电极的晶体管结构，所述穿孔接触区包括具有绝缘侧壁的半导体台面；
第一金属化物，在所述有源区中位于所述第一侧上；
凹部，从所述第一侧延伸到所述半导体衬底中且位于所述有源区和所述穿孔接触区之间，并且所述凹部在所述穿孔接触区中包括水平渐扩部分，所述凹部至少部分地填充有形成第一导电区的导电材料，所述第一导电区与所述半导体台面和所述晶体管结构欧姆接触；以及
控制金属化物，位于所述第二侧上并与所述半导体台面欧姆接触。
18.根据权利要求17所述的半导体器件，其中，所述凹部在所述有源区中延伸至第一垂直深度且在所述穿孔接触区中延伸至第二垂直深度，所述第二垂直深度大于所述第一垂直深度。
19.根据权利要求17所述的半导体器件，其中，所述半导体台面布置在两个周向的深度垂直沟槽之间。
20.根据权利要求17所述的半导体器件，其中，所述凹部包括布置在所述第一导电区下方并与其绝缘的第二导电区。
21.一种形成半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括第一侧和与所述第一侧相对的第二侧；
限定有源区和穿孔接触区；
从所述第一侧至所述半导体衬底中形成凹部，从而所述凹部在所述穿孔接触区中包括水平渐扩部分；
在所述凹部上形成第一介质层；
在所述穿孔接触区中打开所述第一介质层；
将所述半导体衬底的所述第一侧安装在载体系统上；
在所述穿孔接触区中从所述第二侧穿过所述半导体衬底至所述第一介质层蚀刻两个周向的深度垂直沟槽；以及
至少使所述两个周向的深度垂直沟槽的侧壁绝缘，以形成横向绝缘的半导体台面。
22.根据权利要求21所述的方法，其中，所述凹部通过掩模蚀刻形成，使得所述凹部在所述有源区中延伸至第一垂直深度且在所述穿孔接触区中延伸至第二垂直深度，所述第二垂直深度大于所述第一垂直深度。
23.根据权利要求21所述的方法，还包括在所述凹部中形成导电材料的共形层，从而所述凹部在所述有源区中被完全填充。
24.根据权利要求23所述的方法，还包括背面蚀刻所述共形层，以在所述有源区中形成场电极。
25.根据权利要求24所述的方法，还包括以下步骤中的至少一个：在所述场电极上形成第二介质层、在所述凹部上沉积与所述半导体台面欧姆接触的导电材料、背面蚀刻所述导电材料以形成栅电极、以及在所述第二侧上形成与所述半导体台面和所述栅电极欧姆接触的控制金属化物。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791913A (zh) * 2016-09-30 2019-05-21 应用材料公司 形成自对准通孔的方法
CN111063656A (zh) * 2019-05-28 2020-04-24 聚力成半导体(重庆)有限公司 半导体装置的制造方法
CN113097298A (zh) * 2021-03-30 2021-07-09 全球能源互联网研究院有限公司 一种绝缘栅双极型晶体管及其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324829B2 (en) 2011-09-23 2016-04-26 Infineon Technologies Ag Method of forming a trench electrode device with wider and narrower regions
US10032878B2 (en) 2011-09-23 2018-07-24 Infineon Technologies Ag Semiconductor device with a semiconductor via and laterally connected electrode
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
JP6024199B2 (ja) * 2012-05-18 2016-11-09 セイコーエプソン株式会社 電子部品の製造方法
US9324625B2 (en) 2012-05-31 2016-04-26 Infineon Technologies Ag Gated diode, battery charging assembly and generator assembly
US9620637B2 (en) 2013-05-24 2017-04-11 Infineon Technologies Ag Semiconductor device comprising a gate electrode connected to a source terminal
US9543208B2 (en) * 2014-02-24 2017-01-10 Infineon Technologies Ag Method of singulating semiconductor devices using isolation trenches
DE102016109165B4 (de) * 2016-05-18 2023-10-12 Infineon Technologies Ag Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen
US11183460B2 (en) * 2018-09-17 2021-11-23 Texas Instruments Incorporated Embedded die packaging with integrated ceramic substrate
TWI782860B (zh) * 2022-01-21 2022-11-01 力晶積成電子製造股份有限公司 半導體結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065904A1 (en) * 2007-09-07 2009-03-12 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
US20090130846A1 (en) * 2007-11-19 2009-05-21 Toshiro Mistuhashi Semiconductor device fabrication method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
DE102007030284B4 (de) * 2007-06-29 2009-12-31 Schott Ag Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestelltes Zwischenprodukt
US8512849B2 (en) 2007-08-09 2013-08-20 International Business Machines Corporation Corrugated interfaces for multilayered interconnects
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US8404557B2 (en) * 2011-04-18 2013-03-26 Infineon Technologies Austria Ag Method for forming a semiconductor device and a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065904A1 (en) * 2007-09-07 2009-03-12 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
US20090130846A1 (en) * 2007-11-19 2009-05-21 Toshiro Mistuhashi Semiconductor device fabrication method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791913A (zh) * 2016-09-30 2019-05-21 应用材料公司 形成自对准通孔的方法
CN111063656A (zh) * 2019-05-28 2020-04-24 聚力成半导体(重庆)有限公司 半导体装置的制造方法
CN113097298A (zh) * 2021-03-30 2021-07-09 全球能源互联网研究院有限公司 一种绝缘栅双极型晶体管及其制备方法

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Publication number Publication date
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