CN102956680A - 半导体器件及形成半导体器件的方法 - Google Patents

半导体器件及形成半导体器件的方法 Download PDF

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Abstract

提供了具有半导体晶片的半导体器件及形成半导体器件的方法。半导体晶片包括主水平面、外边缘、有源区和外围区。外围区包括介电结构，介电结构包围有源区并从主水平面延伸到半导体晶片中。在水平截面中，介电结构包括向外边缘倾斜的至少一个大致L形部分。

Description

半导体器件及形成半导体器件的方法
技术领域
本发明涉及具有场再分配结构的半导体器件、特别是功率半导体器件的实施方式。此外，本说明书涉及这种器件的制造方法的实施方式。
背景技术
汽车、用电设备以及诸如计算机技术、移动通信技术、转换电能量和驱动电动机的工业应用中的现代装置的许多功能依赖于半导体器件，特别是诸如场效应晶体管（FET）（例如，MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极晶体管）和BJT（双极型晶体管））的半导体晶体管。
通常希望诸如二极管和IGBT的整流半导体器件具有足够高的阻断能力。因此，通常需要它们的一个或多个整流pn结承受足够高的反向电压。不良尺寸化（dimensioning）可能导致在整理pn结到达或靠近表面的点或其附近产生电子雪崩。因此，阻断能力可能减小到远小于半导体材料的体击穿（bulk breakthrough）场强的值。
为了减小整流结（例如，pn结）边缘附近的电场强度，高压半导体器件可以在布置在具有整流结的有源区周围的外围区中包括边缘终端结构（edge termination structure）。边缘终端结构提供了过渡区，其中，有源区周围的高电场逐渐变化到器件边缘处的较低电势。例如，通过跨终止区散布电场线，边缘终端结构可以降低整流结的终止区周围的场强。
诸如场板、保护环结构或沟道停止区的平面边缘终端结构布置在半导体器件的主水平面上或与其靠近。通常使用多个边缘终端结构的组合。为了实现高阻断能力和稳定性，当使用平面边缘终端结构时，通常需要相当大的外围区。此外，外围区的大小通常随着额定阻断电压增大。例如，对于600V的额定阻断电压，使用一个或多个场板，通常需要所产生的边缘终端系统的至少大约150μm的水平延伸。对于大约6.5kV的额定阻断电压，使用场板的边缘终端系统的水平延伸通常大于约2mm。因此，显著减小了用于切换和/或控制负载电流的有源区的部分，因此，增加了每芯片或晶片的成本。此外，形成这些结构通常要求增加处理过程。
与此不同，垂直边缘终端结构，也称为台面边缘终端结构，通常需要更小空间。例如，可以使用填充有绝缘或半绝缘材料的环向垂直沟槽（circumferential vertical trench）作为边终端结构。然而，对于600V以上的更高额定阻断电压，填充有绝缘材料的环向垂直沟槽的所需水平宽度相当大。这可能引起高机械应力。此外，特别是对于双极半导体器件，在绝缘材料中捕获的电荷可能导致增大的开关损耗。另一方面，在环向垂直沟槽的垂直侧壁上沉积半绝缘材料需要增加处理过程。
由于上述以及其他原因，需要本申请中公开的实施方式。
发明内容
根据一个实施方式，提供了具有半导体晶片（semiconductor die，半导体晶粒）的半导体器件。该半导体晶片具有主水平面、外边缘、有源区和外围区。外围区包括介电结构，介电结构包围有源区并从主水平面延伸到半导体晶片中。在水平截面中，介电结构包括相对于外边缘倾斜的至少一个大致L形部分。
根据一个实施方式，提供了具有半导体晶片的半导体器件。该半导体晶片具有外边缘和有源区。有源区限定主水平面并与外边缘隔开。半导体晶片进一步包括具有至少一个垂直沟槽的边缘终端结构。该至少一个垂直沟槽具有绝缘侧壁，在水平截面中，该绝缘侧壁与外边缘形成小于大约20°的锐角。
根据一个实施方式，提供了具有半导体晶片的半导体器件。该半导体晶片具有外边缘和有源区。有源区限定主水平面并与外边缘隔开。半导体晶片进一步包括具有至少一个垂直沟槽的边缘终端结构。在水平截面中，该至少一个垂直沟槽至少部分地从至少两侧包围有源区并具有绝缘侧壁，该绝缘侧壁在水平截面中与外边缘形成锐角。
根据一个实施方式，提供了具有半导体晶片的半导体器件。该半导体晶片具有外边缘和有源区，有源区限定了主水平面并从外边缘隔开。半导体晶片进一步包括具有包围有源区的闭合垂直沟槽的边缘终端结构。边缘终端结构进一步包括至少一个垂直沟槽，在水平截面中，该至少一个垂直沟槽布置在闭合垂直沟槽和有源区之间。该至少一个垂直沟槽包括绝缘侧壁，在水平截面中，绝缘侧壁与外边缘形成锐角。
根据一个实施方式，提供了具有半导体晶片的半导体器件。该半导体晶片包括被外边缘、有源区和外围区包围的主水平面。外围区包括至少部分地包围有源区的至少一个垂直沟槽。该至少一个垂直沟槽包括至少两个部分，在水平截面中，该至少两个部分布置成大约90°的角。该至少两个部分具有各自的绝缘侧壁，在水平截面中，绝缘侧壁与外边缘形成锐角。
根据一个实施方式，提供了一种用于形成半导体器件的方法。该方法包括：提供具有主水平面的半导体衬底。在半导体衬底中形成pn结。通常，pn结的一部分延伸到主水平面。形成垂直沟槽。垂直沟槽从主水平面延伸到半导体衬底中。在垂直沟槽中形成介电区，使得在水平截面中，介电区从至少两侧至少部分地包围pn结。
根据一个实施方式，提供了一种用于形成半导体器件的方法。该方法包括：提供具有主水平面的半导体衬底。该方法进一步包括限定有源区和外围区。在外围区中，形成介电结构，使得介电结构从主水平面延伸到半导体衬底中，包围有源区，并且在水平截面中至少包括一个L形部分。
通过阅读以下的详细说明书并查看附图，本领域普通技术人员将认识到其他特征和优点。
附图说明
包括了附图来提供对实施方式的进一步理解，并且附图并入并构成本说明书的一部分。附图示出了实施方式，并与实施方式一起用于解释本发明的原理。由于参考以下的详细说明将会更好地理解，所以很容易领会其他实施方式以及实施方式的许多预期优点。
图1在平面图中示意性示出了根据一个或多个实施方式的半导体器件的平面图。
图2在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图3在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图4在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图5在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图6在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图7在平面图中示意性示出了根据一个或多个实施方式的半导体器件。
图8示意性示出了根据实施方式的半导体器件的电场分布。
图9示意性示出了根据实施方式的半导体器件中的阻断模式的电流电压特性。
图10在平面图中示意性示出了根据一个或多个实施方式的半导体器件。
图11在平面图中示意性示出了根据一个或多个实施方式的半导体器件。
图12在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件。
图13在平面图中示意性示出了根据一个或多个实施方式的半导体器件。
图14在平面图中示意性示出了根据一个或多个实施方式的半导体器件。
图15至图21在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件的制造过程。
图22至图30在垂直截面中示意性示出了根据一个或多个实施方式的半导体器件的制造过程。
具体实施方式
在以下的详细说明中，参考了构成本说明书一部分的附图，附图中示例性示出了实现本发明的具体实施方式。在这方面，参照所描述的附图的方位使用了诸如“顶”、“底”、“前”、“后”、“前部”、“尾部”、“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等的空间关系术语。为了易于描述而使用了这些术语，以说明一个元件相对于第二元件的位置。因为实施方式的元件可以位于多个不同的方位，因此为了示例性说明而绝不是限制的目的而使用了空间相对术语。除了附图中描述的那些不同方位之外，这些术语还旨在包括器件的不同方位。此外，诸如“第一”、“第二”等的术语用于描述各种元件、区、部分等，同样不是为了限制。应当理解，在不背离本申请的范围的情况下，可以使用其他实施方式，并且可以作出结构和逻辑上的改变。因此，以下的详细说明并不是限制意义上的，并且本申请的范围由所附权利要求限定。
本文使用的术语“具有”、“含有”、“包括”、“包含”等是开放式术语，其表示存在所描述的元件或特征，但不排除另外的元件或特征。除非另有说明，冠词“a”、“an”和“the”旨在包括单数以及复数。
现在将详细说明各实施方式，其一个或多个实例在附图中示出。每个实例都用于说明，并不意味着对本申请的限制。例如，被示出或描述作为一个实施方式的一部分的特征可以用于或结合其他实施方式一起使用，以得到另一实施方式。本发明旨在包括这种修改和变化。使用了特定语言来描述实例，但这些语言不应理解为对所附权利要求范围的限制。附图没有按比例绘制，并仅用于示例目的。为了清楚，如果没有另外说明，在不同附图中通过相同标号来表示相同的元件或制造步骤。
在本说明书中使用的术语“水平”旨在描述与半导体衬底或主体的第一或主水平面大致平行的方向。例如可以是晶圆或晶片的表面。
在本说明书中使用的术语“垂直”旨在描述大致垂直于第一表的方向，即，平行于半导体衬底或主体的第一表面的法线方向。
在本说明书中，n掺杂称为第一导电类型，而p掺杂称为第二导电类型。可选地，半导体器件可以用相反的掺杂关系来形成，使得第一导电类型可以是p掺杂，第二导电类型可以是n掺杂。此外，一些附图通过在掺杂类型边上标明“﹣”或“+”来说明相对掺杂浓度。例如，“n-”表示小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区大的掺杂浓度。然而，除非另有说明，否则标明相对掺杂浓度并不意味着相同相对掺杂浓度的掺杂区需要具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这同样适用于n+掺杂和p+掺杂区。
本说明书描述的具体实施方式涉及而不限于半导体器件及其制造方法，特别是具有外围区和有源区以及边缘终端结构的半导体器件。半导体器件通常是功率半导体器件，例如，垂直功率半导体器件。有源区可以包括至少一个二极管和/或诸如MOSFET、IGBT（绝缘栅双极晶体管）、JFET（结﹣FET）和BJT（双极结晶体管）的一个或多个晶体管。
在本说明书中使用的术语“功率半导体器件”旨在描述具有高电压和/或高电流切换能力的单个芯片或晶片上的半导体器件。换句话说，功率半导体器件旨在用于通常在安培范围内的高电流和/或高于100V的电压，更典型地，高于200V，甚至更典型地，高于500V。
在本说明书的上下文中，术语“欧姆接触”旨在描述在整个半导体器件的半导体器件的两个区、部或部分之间、或者在一个或多个器件的不同电极之间、或者在电极或金属化物和半导体器件的部或部分之间，存在欧姆电连接或欧姆电流路径。在本说明书的上下文中，术语“欧姆路径”或“电阻电流路径”作为同义词使用。此外，在本说明书的上下文中，术语“欧姆接触”和“电阻接触”作为同义词使用。
在本说明书的上下文中，术语“金属化物（metallization）”旨在描述关于导电性具有金属或近金属特性的区或层。金属化物可以与半导体区接触，以形成半导体器件的电极、垫片和/或端子。例如，金属化物可以由诸如Al、Cu、W、Ti、Au、Ag、Ni、V、Sn和Co的金属制成，但是还可以由关于导电性具有金属或近金属特征的材料制成，诸如高掺杂n型或p型多晶硅、TiN或诸如CoSi、TiSi或WSi2的导电硅化物。金属化物还可以包括不同导电材料，例如这些材料的叠加。
以下，将主要参照硅（Si）半导体器件来说明涉及半导体器件的实施方式。因此，单晶硅半导体区或层通常是单晶硅区或硅层。然而，应当理解，半导体主体可以由适于制造半导体器件的任何半导体材料制成。实例包括但不限于诸如硅（Si）或锗（Ge）的元素半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）的族IV化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓铟（InGaP）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP）的二元、三元或四元III﹣V半导体材料、以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II﹣VI半导体材料。上述半导体材料也称为同质结半导体材料。当组合两种不同半导体材料时，形成了异质结半导体材料。异质结半导体材料的实例包括但不限于氮化铝镓（AlGaN）﹣氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）﹣氮化铝镓铟(AlGaInN)、氮化铟镓（InGaN）﹣氮化镓（GaN）、氮化铝镓（AlGaN）﹣氮化镓（GaN）、氮化铟镓（InGaN）﹣氮化铝镓（AlGaN）、硅﹣碳化硅（SixC1-x）和硅﹣硅锗异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体主体包括分别具有高击穿电压和高临界电子雪崩场强的诸如SiC或GaN的宽带隙材料，则可以将各半导体区的掺杂选择为更高，这降低了导通电阻Ron。此外，在宽带隙材料中形成的跨pn结的漏电流通常是可以忽略不计的。本说明书中使用的术语“宽带隙半导体材料”旨在描述具有大约至少两电子伏特（eV）的电子带隙的半导体材料。
图1是半导体器件100的示意性平面图。半导体器件100包括具有主水平面的半导体晶片或半导体芯片40。半导体晶片40延伸到外边缘18。在示例性实施方式中，外边缘18环向包围晶片40，晶片40在平面图中大致形状为矩形，例如方形。晶片40包括有源区110和外围区120。图1对应于晶片40的主水平面或顶面的视图。通常，图1还对应于紧邻所述主水平面的晶片40的一部分的水平截面。为了清楚起见，在图1中没有示出有源区110的衬底或布置在有源区110上的金属化物。有源区110可以包括多个单元（cell），例如，多个MOSFET﹣单元、IGBT单元和/或TEDFET单元，即，沟槽扩展漏场效应晶体管的单元。通常，有源区120包括至少一个整流结，更典型地，pn结14a。
根据一个实施方式，外围区120包括介电结构7，其包围有源区110并从主水平面延伸到半导体晶片10中。介电结构7形成与晶片40的半导体绝缘体界面19，相对于外边缘18倾斜。因此，在外围区120中形成了边缘终端结构。通常，在半导体绝缘体界面19的大致直部分和外边缘18的大致直部分之间形成了从大约1°到大约20°范围内的锐角α。锐角α还可以大于约20°，例如，大约25%，甚至更大。然而，这将导致需要相应的较大面积的介电结构7。
在示例性实施方式中，外围区120布置在半导体晶片40的外n型半导体区2中，并且有源区110包括形成半导体晶片40内的pn结的p型半导体区1。pn结的部分14a可以延伸到紧邻外围区120的主水平面。因此，p型半导体区1以及有源区110被介电结构7包围，但是不与外n型半导体区2绝缘。
当半导体器件100在阻断模式，即，当pn结被反向偏压时，由pn结引起的电场至少在水平方向被边缘终端结构重分配。更具体地，介电结构7的介电材料，例如，氧化硅、氮化硅、氮氧化硅或这些材料的叠加耐受比晶片40的半导体材料高得多的电场。因此，在阻断模式期间，介电结构7可以承载电场的主要部分，更典型的，很大部分，甚至更典型的，大部分。另一方面，电场源是电荷。因此，阻断模式期间的电场将由各反电荷平衡。根据一个实施方式，这是通过半导体材料中的空间电荷区的电荷和半导体绝缘体19上或此处的表面电荷来实现的。因此，提供了仅需要非常小面积的晶片40的边缘终端。根据模拟，相比于在相同阻断电压下已知的边缘终端结构占据约100μm以上，借助于具有仅为大约15μm、甚至更少的水平延伸的这种边缘终端，可以有600V的额定阻断电压。
由于相对于外边缘18倾斜介电结构7，在阻断模式期间，总是有平行于半导体绝缘体19的电场成分。因此，在阻断模式期间通过电离辐射或热生成的电荷载流子沿半导体-绝缘体导向其被放电和/或复合的结和/或端子。这对于在图1中示出的示例性实施方式中在阻断模式期间被导向pn结14a的空穴
Figure BDA00001994233900091
（p电荷载流子）特别重要。电子通常被放电到与外n型半导体区2和/或可选邻接n+型接触区3接触的背面上的金属化物。这避免了阻断模式期间的电荷积累，并且由此减少了开关损耗。当然不用说，掺杂关系还可以是相反的，并且电子（n电荷载流子）也可以由介电结构7来引导。
介电结构7通常布置在从主水平面延伸到半导体晶片40中的垂直沟槽27中。垂直沟槽27可以用诸如氧化硅的介电材料完全填充，或者仅是部分地填充。垂直沟槽27至少包括形成与相邻台面区（mesa region）2的半导体绝缘体界面19的绝缘侧壁91。绝缘侧壁91可以在水平方向上分别延伸到有源区110和p型半导体区1。
在示例性实施方式中，介电结构7形成为矩形介电螺旋70。通常，矩形介电螺旋70围着有源区110卷绕至少两次，更典型地，至少5次，甚至更典型地，至少10次。因此，多个绝缘体﹣半导体界面19布置在pn结和外边缘18之间。这允许将阻断模式期间介电结构7和外边缘18之间的半导体区中的电场减小到小得多的值，通常比由介电结构7和包围的半导体台面形成的边缘终端结构中的电场至少低一个数量级，更典型地，低至少两个数量级。换句话说，大部分阻断电压跨边缘终端结构降低。通常，在介电结构7和外边缘18之间的半导体区2中，阻断模式期间的电场强度非常低，例如，基本为零。这可以如下地实现：选择布置在绝缘体﹣半导体界面19之间的台面区的掺杂浓度，使得沿基本垂直于绝缘体﹣半导体界面19的线的台面区的整体掺杂浓度基本匹配击穿电荷。边缘终端结构形成为使阻断模式期间的电场大致为零的尺寸产生非常耐用的半导体器件100，因为其阻断能力不受外部污染和边界条件（诸如布置在主水平面上的额外的接触垫（contact pad）和导电路径）的影响或者顶多只有轻微的影响。此外，由于布置在介电结构7和外边缘18之间的半导体区2在阻断模式期间通常最多暴露于低电场，所以可以将这些半导体区的掺杂浓度选择为更高。
靠近有源区110的角落区，介电结构7分别从平面图和水平截面的两侧分别包围pn结和有源区110。在示例性实施方式中，介电结构7在角落区大致为L形。这意味者介电结构7包括分别在平面图和水平截面中以大约90°的角布置的两个部分。这两个部分如图1所示彼此相邻。在其他实施方式中，在这两个部分之间，布置有圆形和/或弯曲和/或倒角的相邻过渡部分。因此，过渡部分在两个部分之间提供了更平滑的过渡。因此，在半导体器件100的阻断模式期间，电场可以更好地分布。
通常，介电结构7包括氧化硅，例如，热氧化硅。在形成氧化硅期间，正电荷可能被俘获在氧化硅中。这些俘获的电荷可能降低半导体器件100的阻断能力。根据一个实施方式，至少绝缘体﹣半导体界面19的大部分布置为使得其大致沿半导体晶片40的晶面<100>、<010>、<001>延伸。通常，至少绝缘体半导体界面19的大部分沿一个平面定向，在水平截面中与晶面<100>、<010>、<001>形成小于大约+/-15°的角，更典型地，小于大约+/﹣10°，甚至更典型地，小于大约+/-5°。这样，可以避免或者至少显著减少在形成介电结构7期间俘获正电荷。因此，可以提高半导体器件100的阻断能力。在示例性实施方式中，主水平面平行于硅半导体晶片40的晶面<001>。在其他实施方式中，主水平面平行于晶面<010>或<100>。在这些实施方式中，至少绝缘体半导体界面19的大部分可以大致平行于晶面<001>定向。
替代地或另外地，介电结构7包括固定负电荷，以至少补偿正固定电荷。例如，介电结构7可以形成为铝掺杂或铯掺杂的氧化硅。通过掺杂剂的浓度和加工条件，可以调节介电结构7的总电荷。
通常，矩形介电螺旋70包括一系列大致块形的螺旋片段（spiralsegment），使得相邻的平行螺旋片段之间的距离大致恒定。因此，在不同的台面和螺旋片段之间，可以分别更好地平衡阻断模式期间的电场。因此，可以进一步提高半导体器件100的阻断能力。
图2示出了沿图1中示出的半导体器件100的线S的典型垂直截面。在示例性实施方式中，半导体100可以作为二极管操作。因此，p型半导体区1形成阳极区，该阳极区与布置在阳极区1上的第一金属化物10接触并且形成阳极金属化物。基本水平定向的pn结14在阳极区1和典型的n-型半导体区2b之间的有源区110中形成，n-型半导体区2b经由n+型阴极接触区31与形成阴极金属化物的第二金属化物11欧姆接触。通常，半导体器件100是PIN二极管（正本征负二极管）。然而，阳极金属化物10仅形成在有源区110中，阴极金属化物11可以覆盖布置为与主水平面15相对的背面16，也包括外围区110。由于阴极接触区31在水平方向延伸到外围区120中，因此垂直沟槽部分27之间的台面区2以及在外边缘18和介电结构7之间的台面2、3也与第二金属化物11欧姆接触，以允许在半导体器件100的阻断模式期间热生成的电子和/或由辐射生成的电子的放电。
根据一个实施方式，介电结构7在pn结下面垂直延伸到例如阴极接触区31，或者甚至延伸到第二金属化物11。因此，通过介电结构7和相邻台面区2可以在水平方向安全地减小阻断模式期间的电场。通常，由各台面区2隔开的一系列绝缘区7在垂直截面中布置在外围区120中。
通常，垂直沟槽27的示出部分的水平延伸在垂直截面中是基本恒定的。垂直沟槽27的所述部分的水平延伸例如可以为约100nm至约10μm，更典型地，为约500nm至约5μm，并且甚至更典型地，为约0.8μm至约3μm。在其他实施方式中，相比于靠近主水平面15的区域，垂直沟槽部分27的水平延伸在远离主水平面15的区域中可以较小。
接下来，参照图3描述实施方式。图3中示出的半导体器件101与以上参照图1和2描述的示例性实施方式非常类似。然而，半导体器件101的介电结构7没有垂直延伸到阴极接触区31，而是仅向下延伸到特定深度d，然而，如果台面2中的半导体材料是硅且介电结构7由SiO2构成，则该深度d大于阻断模式期间电场减小到半导体材料的击穿场强的约四分之一的深度。对于其他材料，可能需要不同的深度d的值。这是因为以下原因。
如参照图1示出的，假设介电结构7的水平等间隔的螺旋片段并且忽略边界效应，所得到的边缘终端结构的总宽度和阻断能力分别主要由介电结构7的螺旋片段的介电材料的场强以及螺旋片段的宽度w和垂直于绝缘体半导体界面19的方向的台面区的宽度a的比例决定。对于作为台面2的半导体材料的硅和作为介电结构7的材料的氧化硅，由于介电常数的差异，氧化硅中的场强大约是台面2中的场强的三倍高。因此，在假设相等宽度（w=a）的阻断模式期间，跨边缘终端结构的电压降是相同尺寸（w+a）的均质硅中的电压降的约四倍。在w大于a的情况下，相比于具有相同尺寸的均质半导体，甚至能够实现更高的阻断电压。因此，介电结构7通常至少延伸到在阻断模式期间介电结构7的电场强度等于或低于
E mesa = &epsiv; ins &epsiv; mesa &CenterDot; E BR - - - ( 1 )
的深度，其中，Emesa、EBR和εmesa分别是实际电场强度、临界电场强度、和半导体材料的介电常数，而εins是介电结构7的介电常数。使用硅和氧化硅作为实例，介电结构7中的电场强度必须下降到临界场强的约四分之一或以下。对于阻断模式中的电场不会到达背面16的非穿通硅半导体器件101，介电结构7和垂直沟槽27分别延伸到晶片40的垂直延伸的至少约四分之三。当然，分别使用台面2和螺旋片段的不同半导体材料和/或介电材料（例如多孔氧化硅）和/或不同宽度a、w，将导致对应的不同设计规则。一般地，这里公开的边缘终端结构的阻断能力bc可以估算为：
bc = ( &epsiv; mesa &epsiv; ins &CenterDot; w a + 1 ) &CenterDot; bc mesa , - - - ( 2 )
其中，εmesa、εins和bcmesa分别是半导体材料的介电常数、介电结构7的介电常数和具有相同总尺寸（a+w）的半导体材料的均质区的阻断能力。因此，通常将介电结构7的片段的宽度w选择为大于台面2的宽度a。
如从等式（1）可以推断出，介电结构7和垂直沟槽27分别通常至少垂直延伸到介电结构7中的电场在阻断模式期间下降因子f的深度d，
f = &epsiv; ins &epsiv; mesa , - - - ( 3 )
f通过在垂直沟槽27中形成的绝缘区的介电常数εins和台面的介电常数εmesa之间的比例给出。
此外，使用相对薄的台面区（a），在阻断模式期间减小了台面区2中的电压降。因此，当在阻断模式期间加速时，所生成的电荷载流子将获得较少的能量。这降低了形成热电荷载流子、雪崩倍增、以及在介电结构7中俘获电荷载流子的风险。由此，可以将台面中的电场强度显著增加到大于该半导体材料的体击穿场强，而不会有雪崩倍增和/或击穿的风险。因此，可以进一步增大阻断能力和/或减小边缘终端结构的总宽度。在到达绝缘体半导体界面19之后，沿着绝缘体半导体界面19引导电荷载流子，并最终排出至例如金属化物的接触，或者在pn结复合。
甚至进一步地，n型台面区和介电结构7的片段之间的绝缘体半导体界面19的正表面电荷通常有助于阻断能力，特别是如果许多绝缘体半导体界面19形成在有源区110和外边缘18之间。这样，可以省略可选的侧向场停止区。
图4示意性示出了半导体器件150的垂直截面。在图4中示出的半导体器件150与以上关于图1和2描述的示例性实施方式类似。然而，半导体器件150可以作为MOSFET操作。为了清晰起见，仅示出了晶片40的最右部分。
在示例性实施方式中，半导体器件150在有源区110中包括绝缘栅电极12，绝缘栅电极12从主水平面15通过形成体区的p型半导体区1部分地延伸到n-型漂移区2a。因此，半导体器件150包括垂直沟槽晶体管结构。然而，这仅仅是一个实施方式。在另一实施方式中，平面栅电极12布置在主水平面15中或者其顶部。栅电极12分别通过栅极介电区9和介电插件92与半导体区1、2a和形成源极金属化物的第一金属化物10绝缘。栅电极12可以连接至这里没有示出的主水平面15上的金属化物的另一部分。N+型源极区5和p+型体接触区1c嵌入在体区1中，并与源极金属化物10欧姆接触。通过相对体区1适当地偏置栅电极12，可以沿体区1中的栅极介电区9形成沟道区。因此，电流通过沟道区在形成漏极金属化物的第二金属化物12和源极金属化物10之间流动，并且可以切换和/或控制漂移区2a和漏极接触区31。半导体器件150通常是具有多个MOSFET单元的功率半导体器件。外围区120包括如上参照图1至3描述的介电结构7作为垂直边缘终端结构的一部分。
通常，晶片40包括高度掺杂的衬底20和外延层30。衬底20包括一个或多个背面接触区。在示例性实施方式中，衬底20包括一个n+型接触区31。衬底20和背面接触区31的各自的垂直延伸不会有助于半导体器件的阻断能力。通过掺杂浓度和形成pn结14的半导体区1、2a的垂直延伸来确定阻断能力。在下文中，这些半导体区的总厚度也称为有源器件厚度。在示例性实施方式中，半导体器件150的有源器件厚度基本与外延层30的垂直延伸匹配。对于硅，根据经验法则，单位为μm的有源器件厚度大约为单位为V的所需阻断电压除以10。例如，对于600V的硅半导体器件，有源器件厚度大约为50μm，而对于300V的硅半导体器件，大约为25μm至大约30μm。对于有源器件厚度的这些估算还适用于这里描述的其他半导体器件。由于晶片40的机械稳定性，带背面接触区的层的垂直厚度，即，图4中示出的示例性实施方式中的衬底20的垂直厚度，通常大于有源器件厚度。
图5示意性示出了半导体器件170的垂直截面。图5中示出的半导体器件170与以上关于图4描述的示例性实施方式类似。然而，半导体器件170可以作为IGBT操作。为此，n+型接触区31在有源区中由p+型集电极区41交换，p+型集电极区41与形成集电极金属化物的第二金属化物12欧姆接触。在示例性实施方式中，集电极区41通过分别延伸到集电极金属化物11和背面16的介电结构7与外围区120中的n+型接触区31绝缘。外围区120包括以上参照图1至3描述的介电结构7作为垂直边缘终端结构的一部分。
图6示意性示出了半导体器件175的垂直截面。图6中示出的半导体器件175与以上关于图5描述的示例性实施方式类似，并且也可以作为IGBT操作。然而，半导体器件170进一步在有源区110中包括集成的续流二极管，其通过填充有介电层7a的额外深垂直沟槽27a（均从主水平面15延伸到背面16）与IGBT单元隔开。IGBT结构的体区1和二极管结构的阳极区1’可以形成为形成共同的p型半导体区，但是也可以具有不同的掺杂浓度和/或垂直延伸。在示例性实施方式中，介电层7a用于将IGBT结构与二极管结构隔开。当然不用说，在有源区110中可以使用多个介电层7a，以使不同的半导体结构（例如相邻单元）彼此隔开和/或绝缘。可以在共同的处理中形成介电结构7和介电层7a。
图7示意性示出了半导体器件200的平面图。根据一个或多个实施方式。图7中示出的半导体器件200与以上关于图1至6描述的示例性实施方式类似。然而，半导体器件200的介电结构7包括布置在隔开的垂直沟槽27中的多个介电区71、72、74、75，而不是在平面图中形成为螺旋的一个开环介电结构。
在示例性实施方式中，多个垂直沟槽27布置在有源区110周围。通常，每个垂直沟槽27都相对于外边缘18倾斜。因此，在半导体器件200的阻断模式期间通过电离辐射或者热生成的电荷，特别是空穴
Figure BDA00001994233900151
被沿着介电区71、72、74、75引导，因此不被积累。因此，可以减小开关损耗。
通常，在平面图和水平截面图中，垂直沟槽27至少区段（section）或部分（portion）大致形成为细长的矩形。在外边缘18和垂直沟槽27和/或其区段和/或垂直沟槽27的延长方向和/或其区段之间分别形成锐角。锐角通常在约1°至约20°的范围内，更典型地，在1°和15°之间，并且更典型地，在1°和10°之间。
在有源区110的角落区，垂直沟槽27和介电区71分别在水平截面和平面图中，分别大致是L型，即，其包括分别在水平截面和平面图中布置成大约90°的两个部分。因此，角落区的垂直沟槽27和介电区71分别从两侧包围有源区110。在示例性实施方式中，四个角落区中的每个都分别由三个相邻L形垂直沟槽27和介电区71包围。靠近晶片40的角落区，可以布置有另外的大致条形的介电区74、75，即，在平面图中大致形状为细长矩形的介电区74、75。介电区74、75大致平行于L形介电区71的两部分中的一个。为了清晰起见，对于上角落区，在图7中仅示出了额外条形介电区74、75的两个不同示例性设计。当然不用说，这四个角落区中的每个都可以包括根据这两个示例性设计之一额外的条形介电区74、75。在角落区之间，布置有多个大致条形的介电区72。该大致条形的介电区72平行于角落区中的L形介电区71的两个部分之一。与以上参照图1描述的类似，由大致条形区71、74、74和L形介电区71形成的介电结构7通常相对于外边缘18倾斜。此外，形成在晶片40的台面区2和介电结构7之间的绝缘体半导体界面19通常也布置为大致平行于晶片40的晶面<100>、<010>，以减小形成介电结构7期间的负电荷的结合。
在有源区110附近的隔开的垂直沟槽27中，而不是在一个环形介电结构中，布置多个介电区71、72、74、75，使得可以甚至比以上参照图1描述的边缘终端需要的面积更小的边缘终端结构。穿过半导体器件200的垂直截面可以与以上参照图2至6描述的类似。因此，半导体器件200的有源区110可以包括例如二极管、IGBT和/或MOSFET。
根据一个实施方式，半导体器件200的边缘终端结构进一步包括包围有源区110和垂直沟槽27的闭合垂直沟槽28。在示例性实施方式中，闭合垂直沟槽28相对于外边缘18不倾斜。闭合垂直沟槽28可以包括环向场板、环向多晶硅填充、以及环向沟道停止区。由于在半导体器件200的阻断模式期间介电结构7外部的台面区2中的低电场值，填充闭合垂直沟槽28的半导体材料的掺杂浓度和填充闭合垂直沟槽28的介电材料中或此处的固定电荷是不重要的。
通常，如图7所示，垂直沟槽27与闭合垂直沟槽28和/或外边缘18大致隔开相同的对应水平距离d1、d2。在其他实施方式中，垂直沟槽27和介电区71、72、74、75延伸到闭合垂直沟槽28。
另外，介电结构7可以与pn结14a隔开。可选地，介电区71和/或介电区72可以在水平方向延伸穿过pn结14a。另外，pn结14a在角落可以具有不同半径和/或可以具有到角落处的介电结构7的内端和终端结构的直部分的不同距离。
通常，在水平截面中各路径x跨过至少4个，更典型地，10个，甚至更典型地，至少20个绝缘体半导体界面19。因此，边缘终端结构可以吸收甚至更高的电场。这将在下文中进一步地描述。
图8示意性示出了在垂直硅二极管的阻断模式期间跨边缘终端结构的电场分布。对于与以上参照图1和7描述的边缘终端结构类似的边缘终端结构，执行二维器件模拟。然而，在通过该器件的垂直截面中，用于模拟的介电结构7具有由氧化硅制成的十二个部分。因此，当图1中的介电螺旋被围绕有源区卷绕12次的介电螺旋代替时，模拟可以对应于沿如图1所示的路径x的纵截面。模拟还可以对应于与图7中示出的类似的沿路径x的纵截面，但是具有更多垂直沟槽。电场示出为到主水平面的p型半导体区1的距离的函数。可以看出，除了最外侧部分，介电结构7中的电场强度是台面区2中的电场的约2.5倍。因此，大部分电压跨介电结构7下降。图9示意性示出了半导体器件的对应电流电压特性。仔细观察，该边缘终端结构以约仅20μm的水平延伸能实现大于600V的击穿电压。用更多的绝缘体半导体界面19和/或介电结构7的更宽部分可以实现更高的阻断能力。
图10示意性示出了半导体器件300的平面图。图10中示出的半导体器件300与以上关于图1描述的示例性实施方式类似。然而，半导体器件300的矩形介电螺旋70与有源区110隔开。此外，可选的闭环沟槽28布置在外围区120中的矩形介电螺旋70周围。环向沟槽（circumferentialtrench）28例如可以用形成场停止区（field-stop region）的介电环77填充。在此实施方式中，介电螺旋70的最外螺旋片段可以延伸到介电环77。为了改善半导体器件300的阻断模式期间空穴的排出（drain），对接接触25，即，短路n+-p+接触可以形成为靠近介电环77，例如，靠近半导体器件300的背面。
在其他实施方式中，环向场停止区由延伸到晶片40中的n+型环形结构3形成。N+型环形结构3可以通过外延、植入（例如用质子）、或扩散（例如扩散磷或硒）来形成。
图11示意性示出了半导体器件400的平面图。图11中示出的半导体器件400与以上关于图1描述的示例性实施方式类似。然而，在平面图和水平截面图中，半导体器件400的介电结构7分别形成为中空螺旋78。半导体器件400的垂直沟槽27的闭合侧壁91是绝缘的，并与形成半导体台面4的n型半导体区4形成闭合绝缘体半导体界面19。通常，垂直沟槽27的剩余内部部分也用形成半导体台面2的n型半导体区2填充。半导体台面2形成与介电结构7的另外的闭合绝缘体半导体界面19a。为了改善在半导体器件400的阻断模式期间生成的空穴和电子的放电，可以在中空螺旋78的最内螺旋片段和最外螺旋片段分别设置用于空穴的高度掺杂p型接触区23和/或用于电子的高度掺杂n型接触区24。通常，接触区23与布置在晶片40的主水平面上的第一金属化物（在图11中未示出）欧姆接触。同样，接触区24通常与布置为与第一金属化物相对的第二金属化物（在图11中未示出）欧姆接触。
在一些实施方式中，布置在以上关于图7描述的隔开的垂直沟槽27中的介电区71、72、74、75也可以用对应的中空介电结构代替，中空介电结构由布置在垂直沟槽27的侧壁上的介电层形成并且在剩余中心部分中填充有半导体材料。
图12示出了沿图11中示出的半导体器件400的线t的典型纵截面。为了清晰起见，在图12中仅示出了有源区110的最右侧部分。在示例性实施方式中，半导体器件400可以作为TEDFET操作。因此，有源区110包括垂直MOSFET结构112，其与上面关于图4描述的MOSFET结构类似。为了清晰起见，在图12中仅示出了垂直MOSFET结构112的最右侧部分。通过栅极介电区9与相邻半导体区绝缘的栅电极12从主水平面15通过p型体区1延伸，并部分地延伸到n-型漂移区2a中。N+型源极区5和p+型体接触区（在图12中未示出）嵌入在体区1中并与源极金属化物10欧姆接触。漂移区2a经由漏极接触区31与漏极金属化物11欧姆接触。另外，漂移沟道控制结构111被布置为靠近MOSFET结构112。还可以是n-型的漂移控制区4a布置为与漂移区2a相邻。漂移控制区4a与漂移区2a介电绝缘。介电层7a布置在漂移区2a和漂移控制区4a之间并非常深地延伸到半导体晶片40中。在示例性实施方式中，介电层7a延伸到底部介电层17。因此，漂移控制区4a还与漏极金属化物11绝缘。漂移控制区4a的功能是在MOSFET结构在导通状态时沿介电层7a控制漂移区2a中的导电沟道。漂移控制区4a因此用于减小整个晶体管组件的导通电阻。
不同于通常的MOSFET，不管MOS晶体管结构的类型如何，半导体器件400的漂移区2a可以是n掺杂或p掺杂。例如，如果在n型MOSFET结构112中，漂移区2a是n掺杂的，则沿介电层7a形成累积沟道，并且其由漂移控制区4a控制。在此实施方式中，介电层7a也称为积累层。如果在n型MOSFET结构112中漂移区2a是p掺杂的，如果部件在其导通状态下，则反转沟道沿漂移区2a中的介电层7a形成。像普通MOSFET一样，如果分别在源极和漏极5、31之间或者源极和漏极金属化物10、11之间施加电压，并且如果向实现源极区5和漏极区2a之间的体区1中的导电沟道的栅电极12施加适当电势，则该部件处于导通状态。在n型MOSFET结构11中，被施加到漏极区31和源极区5之间以将部件置为导通状态的电压是正电压，并且相比于源极电势，栅极电势是正电势。
如果半导体器件400在其导通状态，则在漂移控制区4a中需要电荷载流子，以沿漂移区2a中的介电层7a形成积累或反转沟道。在具有n型MOSFET结构112的半导体器件400中，在用于形成导电沟道的漂移控制区4a中需要空穴。如果部件在其导通状态，则只需要漂移控制区4a中的这些电荷载流子。如果部件在其阻断状态，则从漂移控制区4a移除这些电荷载流子，并且等同于漂移区2a，空间电荷区或耗尽区在漂移控制区4a中形成。在这方面，应该提到，漂移控制区4a可以与漂移区2a具有相同的导电类型，或者可以是互补的导电类型。
如果部件在阻断模式，则从漂移控制区4a移除的电荷载流子被存储在集成电容器结构中，直到部件下一次接通。该集成电容器结构形成在连接区1a中，连接区1a与漂移控制区4a邻接并且被p掺杂用于n型部件。此外，集成电容器结构可以部分地延伸到漂移控制区4a中。连接区1a和漂移控制区4a用作集成电容器结构的绝缘电极13的载体层。电极13通过介电层9a绝缘，并且在下文中也称为绝缘电容器电极。为了将电荷载流子提供到漂移控制区4a，如果部件第一次接通，即，如果集成电容器结构还没有被充电，则漂移控制区4a可以经由连接区1a分别耦接到栅极端子和栅极金属化物G。在该情况下，从半导体器件400操作时耦接到栅极端子G的栅极驱动器电路提供电荷载流子。耦接在栅极端子G和连接区1a之间的二极管55用于防止漂移控制区4a在栅极端子G的方向放电。当然，漂移控制区4a也可以通过其他手段（例如，通过与外部电压源接触）充电。
根据一个实施方式，布置在垂直沟槽27a中的介电层7a和布置在垂直沟槽27中的介电结构7延伸到底部介电层17。因此，防止漂移控制区4a向相邻的半导体区2、2a放电。此外，在示例性实施方式中形成为中空螺旋78的介电结构7与台面区2和4一起提供了仅具有低芯片面积的边缘终端结构。更进一步地，介电层7a和介电结构7可以至少部分地在共同处理中形成。这将在以下结合图22至30进行说明。
然后，将参照图13描述一个实施方式。图13中示出的半导体器件401与以上结合图11和12描述的示例性实施方式非常类似，并且可以作为TEDFET操作。然而，额外的闭环沟槽28布置为包围半导体器件401的外围区120中的矩形中空介电螺旋78。
在示例性实施方式中，闭环沟槽28的侧壁通过在垂直方向延伸（通常还延伸到底部介电层）的两个环向介电层76绝缘。在两个环向介电层76之间布置有台面区2。然而，环向沟槽28还可以完全填充有介电环，介电环形成如上关于图10说明的场停止区。
图14示意性示出了半导体器件402的平面图。图14中示出的半导体器件402与以上关于图11和12描述的示例性实施方式非常类似，并且也可以作为TEDFET操作。然而，在水平截面中，介电结构7包括第一介电螺旋70和在第一介电螺旋70附近卷绕的第二介电螺旋79，而不是中空螺旋。由于用于空穴的高度掺杂p型接触区23和高度掺杂n型接触区24，可以提高在半导体器件402的阻断模式期间生成的空穴和电子的放电。
在一些实施方式中，在彼此附近卷绕的两个介电螺旋也可以用作边缘终端结构的一部分，而不是以上关于图1至6说明的半导体器件的一个介电螺旋。
参照图15至图21，在相应的垂直截面中示出了用于形成半导体器件176的方法。这些图示出了特定方法处理期间或之后通过半导体衬底40’的垂直横界面。在第一处理中，提供了从其形成后面的各个晶片的半导体晶圆40’或半导体衬底40’。在半导体衬底40’中限定（define）有源区110和外围区120。第一半导体晶圆101可以由任何适当半导体材料（诸如Si或GaN或SiC）制成。在图15示出的示例性实施方式中，半导体衬底40’包括延伸到主水平面15的n型层21。此外，n+型背面接触区31和p+型背面接触区41布置在n型层21下面并延伸到相对面16a。p+型背面接触区41的一部分通常随后形成IGBT结构的集电区。布置在有源区110中的n+型背面接触区31的一部分通常形成集成续流二极管的接触区，而布置在外围区120中的n+型背面接触区31的再一部分通常形成边缘终端结构的接触区。在将要形成MOSFET的实施方式中，n+型背面接触区31通常形成n型层21和相对面16a之间的连续层。在一些实施方式中，n+和/或p+背面接触区可以随后在处理中形成，例如，在将器件薄化之后。
之后，在半导体衬底40’中形成pn结14。这通常通过从主水平面15在n型层21中形成p型半导体区1来完成，例如，通过注入以及后续的驱入处理（drive-in process）。所得到的半导体结构176在图16中示出。pn结14的一部分可以在另一截面中延伸到主水平面15。
之后，在有源区中形成垂直沟槽27a，并且在外围区120中形成一个或多个垂直沟槽27、28。在下文中，垂直沟槽27a还称为内部垂直沟槽。垂直沟槽27、27a、28从主水平面15延伸到半导体衬底40’中并在pn结14的下面。所得到的半导体衬底176在图17中示出。
可以在共同的处理中形成垂直沟槽27、27a、28，通常通过使用掩模（例如SiO2掩模）的蚀刻。通常，垂直沟槽27、27a、28具有基本相同的垂直深度。在示例性实施方式中，垂直沟槽27、27a、28完全延伸通过n型层21。有源区110的垂直沟槽27a延伸通过pn结14并部分地延伸到n+型背面接触区31和p+型背面接触区41中。外围区120的垂直沟槽27、28部分地延伸到n+型背面接触区31。因此，剩余的n型层21被分成有源区110中的两部分2a和2b以及外围区120中的若干台面2。此外，p型半导体区1通常被分成两个部分1’、1”。随后，左部分1”和右部分1’通常分别形成体区和阳极区。如果形成了功率半导体器件，则垂直截面中的沟槽27、27a、28的宽度可以等于并通常大于约25μm。
虽然在垂直截面中示出了不同的垂直沟槽27，但是这些沟槽可以在平面图中连接并形成包围有源区110的螺旋。如图17所示，该螺旋的最内片段可以邻接p型半导体区1。靠近有源区110的角落区，垂直沟槽27在平面图中大致是L形的。垂直沟槽28是可选地，并且宽度可以比垂直沟槽27、27a大。通常，垂直沟槽28在平面图中形成为环向沟槽。
之后，如果半导体衬底40’是硅衬底，则通常通过热氧化在垂直沟槽27中形成介电区70。然而，还可以通过CVD沉积和平坦化处理或背面蚀刻处理来形成介电区70。通常用于形成垂直沟槽27、27a、28的掩模还可以用于保护主平面15不被氧化或者作为CMP处理的停止区。垂直沟槽27通常用形成例如外围区120中的介电螺旋的介电区70完全填充。此外，介电层7a和介电环77分别形成在垂直沟槽27a和28中。所得到的半导体结构176在图18中示出。介电层7a和介电环77可以与介电区70一起形成。
在平面图以及水平截面中，介电区70通常从所有侧面包围pn结14。因此，通过与台面区2一起形成边缘终端结构的介电区70形成介电结构7，该边缘终端结构在给定的阻断能力具有相对较小的水平延伸。通常，介电区70形成为使得绝缘体半导体界面19大致沿半导体衬底40’的晶面延伸，以减小固定负电荷的俘获。绝缘体半导体界面19的对应晶面和部分之间的角通常小于约+/-15°，更典型地，小于约+/-10°，并且甚至更典型地，小于约+/-5°。
之后，在相对面16a处理半导体衬底40’，以将半导体衬底40’减薄到背面16。这可以通过抛光、蚀刻、研磨和/或CMP处理来完成。通常，介电区70、介电层7a和/或介电环77用作用于减薄半导体衬底40’的停止区。所得到的半导体衬底176在图19中示出。
之后，在形成体区的半导体区1的左部分中形成n+型源极区5和p+型体接触区1a。栅电极12形成在从主水平面15通过体区延伸的浅沟槽中。例如，栅极介电区9形成在浅沟槽的壁处，通常形成为热氧化物。沉积多晶硅并部分地回蚀刻，以形成栅电极12。例如，通过热氧化在栅电极12上形成介电插件（dielectric plug）92。之后，分别在主水平面15和背面16上形成第一金属化物10和第二金属化物。所得到的半导体结构176在图20中示出。第一金属化物10与源极区5、体接触区1a、以及形成阳极区的p型半导体区1的右部分欧姆接触。因此，第一金属化物形成用于IGBT结构的组合发射极金属化物和用于二极管结构的阳极金属化物。第二金属化物11分别与形成IGBT结构的集电极区的p+型背面接触区41以及形成二极管结构的阴极区和台面2的接触区的n+型背面接触区31欧姆接触。
之后，分割半导体衬底40’以形成每个都延伸到外边缘18的单独晶片40。通常，切割或锯开半导体衬底，以形成单独晶片40。根据一个实施方式，执行分割，使得介电区7相对于外边缘18倾斜例如1°以上。所得到的半导体器件176在图21中示出。半导体器件176与以上关于图6说明的半导体器件类似，并且还可以作为具有集成续流二极管的IBGT操作。然而，半导体器件176包括由外围区120中的介电环77形成的场停止区。
参照图22至图30，在各垂直截面中示出了用于形成半导体器件450的方法。在第一处理中，提供了半导体衬底40’。在图22示出的示例性实施方式中，半导体衬底40’是具有隐埋氧化物层171的SIO晶圆（绝缘体上硅），隐埋氧化物层171布置在延伸到主水平面15的n-型半导体层21和延伸到相对面16a的n+型背面接触层31之间。在半导体衬底40’中限定有源区110和外围区120。
然后，分别在有源区110和外围区120中形成至少一个垂直沟槽29a和至少一个垂直沟槽29。这通常是通过使用隐埋氧化物层171作为蚀刻停止件的掩模蚀刻来完成的。可能会发生到隐埋氧化物层171中的小蚀刻，但是在图23中未示出。所得到的半导体结构450在图23中示出。通常，在示出的垂直截面中，垂直沟槽29、29a具有大于约25μm的相应宽度，更典型地，大于约50μm，并且在下文中，也称为宽垂直沟槽。对于硅，根据经验法则，单位为μm的器件的最终有源厚度大约是单位为V的所需阻断电压除以10。
之后，通常通过各向异性氧化蚀刻来蚀刻隐埋氧化物层171，以露出隐埋氧化物层171的剩余部分17之间的宽垂直沟槽29、29a中的背面接触层31。所得到的半导体结构450在图24中示出。
之后，在宽垂直沟槽29、29a的侧壁形成牺牲介电层76。这通常是通过热氧化来完成的。例如，通过各向异性氧化蚀刻来去除背面接触层31上形成的热氧化物。在主水平面15上形成的牺牲介电层76可以至少部分地保留那里。所得到的半导体结构450在图25中示出。
之后，用n型半导体区2填充宽垂直沟槽29、29a。这通常是通过处理主水平面15之后的选择性外延来完成的。因此，在此实施方式中，半导体区2形成为外延填充。处理可以包括抛光、蚀刻、研磨和/或CMP处理。主水平面15上的牺牲介电层76的任何剩余部分可以用作平坦化的停止区。所得到的半导体结构450在图26中示出。在下文中，半导体层21的半导体区2和剩余部分4也称为台面区。台面区2延伸到背面接触层31，并且随后通常连接到背面金属化物。与此不同，台面区4通过隐埋氧化物层的剩余部分17与背面接触层31隔开。
之后，通常去除牺牲介电层76。去除牺牲介电层76可以包括使用含氢氟酸（HF）的溶液的湿化学蚀刻。所得到的半导体结构450在图27中示出。由于形成和去除牺牲介电层76，通常去除了由先前处理产生的任何表面缺陷。因此，可以在所形成的垂直沟槽27、27a的露出侧壁上形成更好的介电质。在垂直截面中，垂直沟槽27、27a通常具有比宽垂直沟槽低得多的水平延伸和高得多的纵横比。
之后，分别在垂直沟槽27a和27中形成了介电层7a和7b。这通常是通过热氧化来完成的。所得到的半导体结构450在图28中示出。介电层7b在平面图中通常形成为中空螺旋78。通过在将介电层7掩蔽的同时去除介电层7b和热氧化沟槽侧壁的进一步循环，台面区2、4和介电层7b的宽度可以被分别减小和增大。换句话说，介电层7b还可以用作牺牲介电层。因此，介电层7a的宽度，即，介电层7a在示出的垂直截面中的水平延伸可以保持为较小，例如，小于100nm或者甚至小于60nm，并且介电层7b的最终宽度的值可以增大到大于约200nm，更典型地，大于约500nm。因此，可以在外围区120中形成带介电结构7的边缘终端结构，使得介电结构7的介电层7b的厚度足够大，并且独立于有源区110中的介电层7a的厚度可调。例如，如上参照图6说明的，介电层7a可以用于将不同的半导体结构彼此隔开，和/或如上参照图12说明的，作为TEDFET的薄累积层。
此外，随着距主水平面15的距离增大，介电层7b的厚度可以变小。这可以通过具有大于约10的纵横比的垂直沟槽中适当的蚀刻方案来实现，导致在牺牲介电层7a和/或7b的去除期间垂直沟槽的上部中的半导体材料的部分去除。
之后，在有源区110的台面区2、4中形成了pn结14。这通常是通过从主水平面15在有源区110中分别形成p型半导体区1、1a（例如，通过共同注入和随后的驱入处理）来完成的。所得到的半导体结构450在图29中示出。有源区110的台面区2和台面区4的剩余部分分别形成漂移区2a和漂移控制区4a。通常，半导体区1、1a随后形成TEDFET结构的体区和连接区1a。
结合图30说明进一步的处理。例如，通过注入和随后的驱入处理，在半导体区1中形成体区5和源极区（图30中未示出）。此外，形成绝缘栅电极（图30中未示出）和绝缘电容器电极13，使得它们分别延伸通过p型半导体区1和p型半导体区1a。之后，在主水平面15上形成第一金属化物10。第一金属化物10与体区5、源极区和绝缘电容器电极13欧姆接触。可选地，例如，可以使用CMP处理将背面接触区31减薄到背面16。第二金属化物11形成为与第一金属化物10相对。之后，分割半导体衬底，以形成延伸到外边缘18的单独晶片40。通常，切割或锯开半导体衬底，以形成单独晶片40。根据一个实施方式，执行分割，使得介电区7相对于外边缘18倾斜。通常，第一金属化物10和第二金属化物11分别形成源极金属化物和漏极金属化物。因此，半导体器件450可以作为TEDFET操作。
以上关于图15至图21和图22至图30说明的制造过程的共同之处在于，从主水平面延伸到半导体衬底中的介电结构形成在半导体衬底中限定的外围区中。介电结构形成为使得其包围有源区，并且在水平截面中包括布置为靠近有源区的角落区域的大致L形部分。例如，通过将半导体衬底切成不同晶片来形成外边缘，使得大致L形部分在水平截面中相对于外边缘倾斜。因此，形成了具有低空间要求的边缘终端的半导体器件（通常是功率半导体器件）。
以上的书面说明使用具体实施方式来公开本申请的多个方面，包括最佳模式，并且还使得本领域任何普通技术人员能够制造并使用这些方面。虽然以上已经就各具体实施方式描述了本发明，但是本领域普通技术人员将认识到，可以用在权利要求书的精神和范围内的修改来实践本发明。特别是，以上描述的实施方式的相互非排他特征可以彼此结合。可专利的范围由权利要求书限定，并且可以包括本领域普通技术人员想到的其他实例。如果这种其他实例具有与权利要求的字面语言并无不同的结构元件，或者如果其包括具有与权利要求书的字面语言有非实质性差异的等效结构元件，则这种其他实例包括在权利要求书的范围内。

Claims (25)

1.一种半导体器件，包括：
半导体晶片，包括：
主水平面；
外边缘；
有源区；以及
外围区，包括包围所述有源区的介电结构，所述介电结构从所述主水平面延伸到所述半导体晶片中，并且在水平截面中包括相对于所述外边缘倾斜的大致L形部分。
2.根据权利要求1所述的半导体器件，其中，所述大致L形部分形成第一介电螺旋的一部分。
3.根据权利要求1所述的半导体器件，其中，所述介电结构至少包括四个在所述水平截面中为大致L形的绝缘区。
4.根据权利要求1所述的半导体器件，其中，所述介电结构形成与所述半导体晶片的绝缘体半导体界面，并且其中，所述绝缘体半导体界面大致沿所述半导体晶片的至少一个晶面延伸。
5.根据权利要求1所述的半导体器件，其中，所述有源区包括pn结，并且其中，所述介电结构在所述pn结下方垂直延伸。
6.根据权利要求1所述的半导体器件，其中，所述介电结构在垂直截面中包括一系列绝缘区，所述绝缘区由所述外围区的相应台面区隔开。
7.根据权利要求1所述的半导体器件，还包括包围所述介电结构的环向垂直沟槽。
8.根据权利要求1所述的半导体器件，其中，所述外围区布置在所述半导体晶片的外n型部分中，其中，所述有源区包括所述半导体晶片内形成pn结的p型半导体区，所述pn结的一部分延伸到靠近所述外围区的所述主水平面，并且其中，所述p型半导体区被所述介电结构包围但是不与所述外n型部分绝缘。
9.根据权利要求1所述的半导体器件，其中，在所述水平截面中，所述介电结构形成为中空螺旋。
10.根据权利要求1所述的半导体器件，其中，所述有源区包括二极管、MOSFET、IGBT和TEDFET中的至少一个。
11.一种半导体器件，包括：
半导体晶片，包括外边缘以及限定主水平面并与所述外边缘隔开的有源区；以及
边缘终端结构，包括至少一个垂直沟槽，所述至少一个垂直沟槽包括在水平截面中与所述外边缘形成锐角的绝缘侧壁，所述锐角小于约20°。
12.根据权利要求11所述的半导体器件，其中，所述至少一个垂直沟槽包括至少两个部分，在所述水平截面中，所述至少两个部分布置成约90°的角。
13.根据权利要求11所述的半导体器件，其中，所述边缘终端结构包括布置在所述有源区周围的多个垂直沟槽。
14.根据权利要求11所述的半导体器件，其中，所述边缘终端结构还包括布置在所述至少一个垂直沟槽周围的闭合垂直沟槽。
15.一种半导体器件，包括：
半导体晶片，包括外边缘以及限定主水平面并与所述外边缘隔开的有源区；以及
边缘终端结构，包括包围所述有源区的闭合垂直沟槽，所述边缘终端结构还包括在水平截面中布置在所述闭合垂直沟槽和所述有源区之间的至少一个垂直沟槽，所述至少一个垂直沟槽包括与所述外边缘形成锐角的绝缘侧壁。
16.根据权利要求15所述的半导体器件，其中，在所述水平截面中，所述至少一个垂直沟槽大致形成为细长矩形。
17.根据权利要求15所述的半导体器件，其中，所述绝缘侧壁延伸到所述闭合垂直沟槽中。
18.根据权利要求15所述的半导体器件，其中，所述闭合垂直沟槽包括环向场板、环向多晶硅填充、以及环向通道停止区中的至少一个。
19.根据权利要求15所述的半导体器件，其中，所述有源区包括pn结，并且其中，所述绝缘侧壁至少延伸到所述pn结。
20.根据权利要求15所述的半导体器件，其中，所述边缘终端结构包括多个垂直沟槽，所述多个垂直沟槽中的每个都布置在距所述闭合垂直沟槽和/或所述外边缘的基本相同的水平距离。
21.根据权利要求20所述的半导体器件，其中，所述有源区由所述多个垂直沟槽完全包围。
22.一种形成半导体器件的边缘终端结构的方法，包括：
提供包括主水平面的半导体衬底；
在所述半导体衬底中形成pn结；
形成从所述主水平面延伸到所述半导体衬底中的垂直沟槽；以及
在所述垂直沟槽中形成介电区，使得在水平截面中，所述介电区从至少两侧至少部分地包围所述pn结。
23.根据权利要求22所述的方法，其中，形成所述垂直沟槽包括以下步骤中的至少一个：
将宽垂直沟槽蚀刻到所述半导体衬底中；
在所述宽垂直沟槽的侧壁上形成牺牲介电层；
通过选择性外延填充所述宽垂直沟槽；
处理所述主水平面；
去除所述牺牲介电层；
在去除所述牺牲介电层之后，在所述宽垂直沟槽的所述侧壁上形成另一牺牲介电层；以及
去除所述另一牺牲介电层。
24.根据权利要求22所述的方法，还包括：
形成从所述主水平面到所述半导体衬底中的内部垂直沟槽，使得所述内部垂直沟槽穿过所述pn结；以及
用介电材料填充所述内部垂直沟槽。
25.一种形成半导体器件的方法，包括：
提供包括主水平面的半导体衬底；
限定有源区和外围区；
在所述外围区中形成介电结构，所述介电结构从所述主水平面延伸到所述半导体衬底中，并且包围所述有源区使得在水平截面中所述介电结构包括L形部分；以及
形成外边缘，使得所述L形部分相对于所述外边缘倾斜。
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