DE102016109165B4 - Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen - Google Patents

Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen Download PDF

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Abstract

Ein Verfahren (100, 200, 300, 400, 500, 600, 700, 800) zum Bilden einer Mehrzahl von Halbleiterbauelementen, das Verfahren umfassend:Bilden (110) einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken;Füllen (120) von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial;Bilden von zumindest einem Teil von zumindest einer elektrischen Struktur eines Halbleiterbauelements in einer Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen (205) nach dem Füllen von zumindest dem Abschnitt der Mehrzahl von Gräben (201) mit Füllmaterial (207);Dünnen (130) des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers, um einen gedünnten Halbleiterwafer zu bilden;Bilden (140) einer Rückseitenmetallisierungsschichtstruktur auf einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nach dem Dünnen des Halbleiterwafers, wobei die Mehrzahl von Halbleiterchipregionen des Halbleiterwafers zwischen der Mehrzahl von Gräben angeordnet ist, wobei ein Abschnitt der Rückseitenmetallisierungsschichtstruktur eine Elektrodenstruktur der zumindest einen elektrischen Struktur bildet; undIndividualisieren (150) der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben nach dem Bilden der Rückseitenmetallisierungsschichtstruktur, um die Mehrzahl von Halbleiterbauelementen zu erhalten.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele beziehen sich auf Konzepte zum Individualisieren von Halbleiterbauelementen und insbesondere auf ein Halbleiterbauelement und Verfahren zum Bilden einer Mehrzahl von Halbleiterbauelementen.
  • HINTERGRUND
  • Halbleiterbauelemente (z.B. Halbleiter-Chips oder Halbleiter-Dies) eines Halbleiterwafers können aufgrund von Prozessen oder Techniken, die für eine Chip-Trennung verwendet werden, verschiedenen Effekten ausgesetzt werden. Z.B. können kritische Haarrisse in den individuellen Halbleiterbauelementen gebildet werden. Ferner können individuelle Halbleiterbauelemente unter Belastung aufgrund mechanischer Vereinzelung nach dem Schleifen auf den Chips und/oder Verschmutzung oder Beschädigungen der vorbereiteten Vorderseitenstrukturen leiden. Dünne Chips (z.B. zwischen 4 µm und 50 µm oder z.B. im Bereich von 30-50 µm oder z.B. im Bereich von 10-80 µm, z.B. 30 µm, 50 µm oder 60 µm oder dünner als 40 µm) können gefährdet sein, unter Haarrissen zu leiden, was den Ertrag dramatisch reduzieren kann und elektrische Ausfälle auf dem Gebiet verursachen kann.
  • Die Druckschriften US 2014/0167209 A1 , US 2004/0113283 A1 und US 2013/0249079 A1 beschreiben bekannte Halbleiterbauelemente.
  • ZUSAMMENFASSUNG
  • Es besteht ein Bedarf zum Bereitstellen von Konzepten zum Bilden einer Mehrzahl von Halbleiterbauelementen mit höherem Ertrag und/oder reduzierten elektrischen Ausfällen.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt werden.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden einer Mehrzahl von Halbleiterbauelementen. Das Verfahren umfasst das Bilden einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Das Verfahren umfasst ferner das Füllen von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial. Das Verfahren umfasst ferner das Dünnen des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers, um einen gedünnten Halbleiterwafer zu bilden. Das Verfahren umfasst ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur auf einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nach dem Dünnen des Halbleiterwafers. Die Mehrzahl von Halbleiterchipregionen des Halbleiterwafers ist zwischen der Mehrzahl von Gräben angeordnet. Das Verfahren umfasst ferner das Individualisieren der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben nach dem Bilden der Rückseitenmetallisierungsschichtstruktur, um die Mehrzahl von Halbleiterbauelementen zu erhalten.
  • Einige Ausführungsbeispiele beziehen sich auf ein weiteres Verfahren zum Bilden einer Mehrzahl von Halbleiterbauelementen. Das Verfahren umfasst das Bilden von Füllmaterial auf einer ersten Seitenwand und auf einer gegenüberliegenden zweiten Seitenwand eines Grabens einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche des Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Der Graben der Mehrzahl von Gräben ist zwischen benachbarten Halbleiterchipregionen des Halbleiterwafers angeordnet. Ein Grabenleerraum verbleibt zwischen dem Füllmaterial, das auf der ersten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist, und dem Füllmaterial, das auf der zweiten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist. Das Verfahren umfasst ferner das Individualisieren der benachbarten Halbleiterchipregionen des Halbleiterwafers durch Vergrößern der Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben.
  • Einige Ausführungsbeispiele beziehen sich auf ein weiteres Verfahren zum Bilden einer Mehrzahl von Halbleiterbauelementen. Das Verfahren umfasst das Bilden einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Das Verfahren umfasst ferner das Füllen von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial. Das Verfahren umfasst ferner das Bilden von gedünnten Abschnitten einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers durch Dünnen von Abschnitten des Halbleiterwafers zwischen benachbarten Gräben der Mehrzahl von Gräben von der zweiten lateralen Oberfläche des Halbleiterwafers zu einer ersten Dicke. Jede Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen umfasst einen Randabschnitt, der nach dem Bilden der Mehrzahl von gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen an einem Rand der Halbleiterchipregion angeordnet ist. Jeder Randabschnitt der Halbleiterchipregion weist eine zweite Dicke auf. Die zweite Dicke ist größer als die erste Dicke.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement. Das Halbleiterbauelement umfasst eine Rückseitenmetallisierungsschichtstruktur, die auf einem gedünnten Abschnitt eines Halbleitersubstrats gebildet ist. Der gedünnte Abschnitt des Halbleitersubstrats weist eine erste Dicke auf. Das Halbleiterbauelement umfasst ferner einen Randabschnitt des Halbleitersubstrats, der an der Rückseite des Halbleitersubstrats an einem Rand des Halbleitersubstrats angeordnet ist. Der Randabschnitt des Halbleitersubstrats weist eine zweite Dicke auf. Die zweite Dicke ist größer als die erste Dicke.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Nachfolgend werden einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren ausschließlich beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen:
    • 1 ein Flussdiagramm eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen zeigt;
    • 2a-2g schematische Darstellungen eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen zeigen;
    • 3a-3g schematische Darstellungen eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen unter Verwendung einer Ätzstoppschichtstruktur zeigen;
    • 4 ein Flussdiagramm eines weiteren Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen zeigt;
    • 5a-5c schematische Darstellungen eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen durch Verwenden eines Grabenleerraums zeigen;
    • 6 ein Flussdiagramm eines weiteren Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen zeigt;
    • 7a-7f schematische Darstellungen eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen zeigen, die einen Randabschnitt aufweisen;
    • 8a-8c schematische Darstellungen eines Verfahrens zum Bilden einer Mehrzahl von Halbleiterbauelementen unter Verwendung von Fotolithografie zeigen;
    • 9 eine schematische Darstellung eines Halbleiterbauelements zeigt;
    • 10a eine schematische Darstellung eines Halbleiterbauelements zeigt, das einen Randabschnitt aufweist, der vertikale Seitenwände aufweist, und
    • 10b eine schematische Darstellung eines Halbleiterbauelements zeigt, das einen Randabschnitt aufweist, der zumindest eine schräge Seitenwand aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Beispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.
  • Während sich dementsprechend weitere Beispiele für verschiedene Modifikationen und alternative Formen eignen, werden einige Beispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Beispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz Beispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt“ mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“ usw.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Beispiele und soll nicht begrenzend für weitere Beispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, es sei denn im Zusammenhang wird deutlich etwas anderes angegeben. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweisen“ und/oder „aufweisend“ bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Beispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte jedoch die vorliegende Offenbarung einem Begriff eine spezifische Bedeutung geben, die von der Bedeutung abweicht, wie sie ein Fachmann auf dem Gebiet üblicherweise versteht, soll diese Bedeutung in dem spezifischen Kontext berücksichtigt werden, in dem diese Definition hierin gegeben ist.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 zum Bilden einer Mehrzahl von Halbleiterbauelementen.
  • Das Verfahren 100 umfasst das Bilden 110 einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstreckt.
  • Das Verfahren 100 umfasst ferner das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial.
  • Das Verfahren 100 umfasst ferner das Dünnen 130 des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers, um einen gedünnten Halbleiterwafer zu bilden.
  • Das Verfahren 100 umfasst ferner das Bilden 140 einer Rückseitenmetallisierungsschichtstruktur auf einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nach dem Dünnen des Halbleiterwafers. Die Mehrzahl der Halbleiterchipregionen des Halbleiterwafers ist zwischen der Mehrzahl von Gräben angeordnet.
  • Das Verfahren 100 umfasst ferner das Individualisieren 150 der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials (z.B. durch Nass- oder Trocken-Ätzen oder Expansion der darunterliegenden Trägerfolie) von der Mehrzahl von Gräben nach dem Bilden der Rückseitenmetallisierungsschichtstruktur, um die Mehrzahl von Halbleiterbauelementen zu erhalten.
  • Aufgrund der Individualisierung 150 der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials (z.B. durch Nass- oder Trocken-Ätzen oder Expansion der darunterliegenden Trägerfolie) von der Mehrzahl von Gräben, können z.B. Effekte vermieden werden, die durch mechanische Separationstechniken verursacht werden, wie z.B. Haarrisse. Aufgrund der Individualisierung 150 der Halbleiterchipregionen des Halbleiterwafers nach dem Bilden der Rückseitenmetallisierungsschichtstruktur, kann die Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen mit verbesserter Genauigkeit gebildet werden.
  • Das Bilden 110 der Mehrzahl von Gräben kann ein Ätzen (z.B. durch nasschemisches Ätzen und/oder z.B. durch trockenchemisches oder Plasma-Ätzen oder z.B. durch anisotropes Ätzen) des Halbleiterwafers von der ersten lateralen Oberfläche z.B. unter Verwendung lithografischer Techniken umfassen. Z.B. kann das Bilden 110 der Mehrzahl von Gräben das Ätzen der Mehrzahl von Gräben an Abschnitten der ersten lateralen Oberfläche umfassen, die z.B. nicht durch eine fotolithografische Maske abgedeckt sind.
  • Die Mehrzahl von Gräben kann sich (im Wesentlichen) vertikal in den Halbleiterwafer z.B. von der ersten (oder der vorderen) lateralen Oberfläche des Halbleiterwafers in Richtung der gegenüberliegenden zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Zusätzlich dazu kann die Mehrzahl von Gräben eine Abmessung aufweisen, die sich in einer ersten lateralen Richtung (z.B. einer Grabenlänge) weiter erstreckt als in einer orthogonalen zweiten lateralen Richtung (z.B. einer lateralen Grabenbreite).
  • Eine durchschnittliche laterale Breite tw (gezeigt in 2a) eines (oder z.B. jedes) Grabens der Mehrzahl von Gräben, die zwischen benachbarten (oder z.B. angrenzenden oder z.B. aufeinanderfolgenden oder z.B. direkt aufeinanderfolgenden) Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen angeordnet sind, kann zwischen 500 nm und 50 µm (oder z.B. zwischen 10 µm und 30 µm oder z.B. zwischen 10 µm und 20 µm) liegen. Zusätzlich oder optional kann eine durchschnittliche laterale Breite jedes Grabens der Mehrzahl von Gräben, der zwischen den benachbarten Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen angeordnet ist, z.B. kleiner sein als 15 µm (oder z.B. kleiner als 500 nm oder kleiner als 300 nm). Die laterale Breite eines Grabens der Mehrzahl von Gräben kann z.B. eine laterale Abmessung des Grabens gemessen in der zweiten lateralen Richtung zwischen zwei parallelen gegenüberliegenden Seitenwänden des Grabens sein. Die durchschnittliche laterale Breite des Grabens kann eine charakteristische Abmessung sein, z.B. gemessen zwischen den Seitenwänden von mehr als 50% (oder z.B. mehr als 60%) einer lateralen Länge des Grabens unter Vernachlässigung von Endabschnitten des Grabens. Die laterale Breite eines Grabens der Mehrzahl von Gräben kann eine Schnittfugenbreite einer Schnittfugenregion zwischen einem ersten zu bildenden Halbleiterbauelement und einem benachbarten zweiten zu bildenden Halbleiterbauelement sein (oder kann dieser entsprechen oder kann als diese bezeichnet werden).
  • Eine minimale (oder z.B. kleinste) Grabentiefe td (gezeigt in 2a) eines (oder z.B. jedes) Grabens der Mehrzahl von Gräben kann zwischen 4 µm und 200 µm (oder z.B. zwischen 4 µm und 100 µm oder z.B. zwischen 4 µm und 40 µm) liegen. Die minimale Tiefe jedes Grabens kann eine kleinste Distanz zwischen dem Oberflächenniveau (der ersten lateralen Oberfläche) des Halbleiterwafers und einem Boden des Grabens sein. Die minimale Tiefe der Mehrzahl von Gräben kann z.B. im Wesentlichen gleich zu (oder kann z.B. innerhalb +/-10% oder z.B. innerhalb +/- 5% oder +/- 1% von) der Dicke des gedünnten Halbleiterwafers nach dem Dünnen des Halbleiterwafers sein.
  • Die Mehrzahl der Gräben kann eine vertikale Erstreckung aufweisen (z.B. eine vertikale Tiefe). Z.B. kann die Mehrzahl von Gräben laminare Strukturen sein oder kann die Geometrie einer Wand oder Platte aufweisen. In einem Querschnitt orthogonal zu der lateralen Länge (oder der ersten lateralen Richtung) der streifenförmigen Gräben können die streifenförmigen Gräben z.B. eine Säulenform aufweisen. Die Mehrzahl von Gräben kann streifenförmig sein und kann im Wesentlichen parallel zueinander (z.B. unter Vernachlässigung von Herstellungstoleranzen) in dem Halbleiterwafer angeordnet sein. Jeder Graben der Mehrzahl von Gräben kann z.B. Seitenwände umfassen (z.B. die erste Seitenwand und die gegenüberliegende zweite Seitenwand), die sich in den Halbleiterwafer erstrecken, und einen Grabenboden, der die Seitenwände des Grabens verbindet.
  • Jeder Graben der Mehrzahl von Gräben kann z.B. eine laterale Länge (in der ersten lateralen Richtung L1) von mehr als 10 x (oder mehr als 50 x oder mehr als 100 x) einer minimalen lateralen Breite (in der zweiten lateralen Richtung L2) des Grabens aufweisen. Die laterale Länge des Grabens kann die größte laterale Abmessung oder größte Erstreckung entlang (oder parallel zu) einer lateralen Oberfläche des Halbleiterwafers sein. Die laterale Breite des Grabens an der ersten lateralen Oberfläche des Halbleiterwafers kann eine minimale laterale Abmessung des Grabens an der ersten lateralen Oberfläche des Halbleitersubstrats sein, der sich entlang (oder parallel zu) der Oberfläche des Halbleiterwafers erstreckt. Die laterale Breite von jedem Graben an der ersten lateralen Oberfläche des Halbleitersubstrats kann dieselbe sein oder kann um weniger als +/- 5% (oder z.B. weniger als +/- 2% oder z.B. weniger als +/- 1%) über mehr als 95% oder z.B. mehr als 99% der lateralen Länge des Grabens variieren.
  • Die Mehrzahl von Halbleiterchipregionen des Halbleiterwafers ist zwischen der Mehrzahl von Gräben angeordnet. Z.B. kann eine (oder z.B. eine einzelne oder z.B. jede) Halbleiterchipregion zwischen zwei (im Wesentlichen parallelen) benachbarten (oder z.B. angrenzenden oder z.B. aufeinanderfolgenden oder z.B. direkt aufeinanderfolgenden) Gräben der Mehrzahl von Gräben in der zweiten lateralen Richtung angeordnet sein.
  • Zusätzlich oder optional kann jede Halbleiterchipregion eine quadratische (z.B. rechteckige oder z.B. eine rechtwinklige) Geometrie aufweisen und kann lateral auf jeder Seite der Halbleiterchipregion von zumindest einem Teil eines Grabens umgeben sein (in einer Draufsicht). Z.B. kann jede Halbleiterchipregion lateral von vier Gräben umgeben sein (in einer Draufsicht).
  • Zusätzlich oder optional kann ein (oder z.B. ein bestimmter oder z.B. jeder) Graben der Mehrzahl von Gräben zwischen zwei benachbarten Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen in der zweiten lateralen Richtung angeordnet sein. Z.B. können die Mehrzahl von Halbleiterchipregionen und die Mehrzahl von Gräben abwechselnd im Hinblick aufeinander in der zweiten lateralen Richtung angeordnet sein.
  • Eine minimale (oder z.B. kleinste) laterale Distanz d (gezeigt in 2a) zwischen benachbarten (z.B. direkt aufeinanderfolgenden oder z.B. lateral benachbarten) Gräben der Mehrzahl von Gräben kann größer sein als 50 nm (oder z.B. größer als 100 nm oder z.B. größer als 1 µm oder z.B. größer als 10 µm oder z.B. größer als 100 µm oder z.B. 1 mm). Z.B. kann die minimale laterale Distanz zwischen benachbarten Gräben der Mehrzahl von Gräben z.B. zwischen 50 nm und mehreren Millimetern liegen (oder z.B. zwischen 10 µm und 10 mm oder z.B. zwischen 50 µm und 10 mm). Die minimale laterale Distanz zwischen den benachbarten Gräben der Mehrzahl von Gräben kann eine kleinste Distanz oder Beabstandung zwischen einer Seitenwand eines ersten Grabens der Mehrzahl von Gräben und einer nähesten (oder am nächsten liegenden) Seitenwand eines benachbarten zweiten Grabens der Mehrzahl von Gräben sein.
  • Die minimale laterale Distanz zwischen den benachbarten Gräben der Mehrzahl von Gräben kann im Wesentlichen gleich sein zu einer lateralen Abmessung (oder kann verwendet werden, um eine solche zu definieren) eines Halbleiterbauelements (z.B. eines Halbleiterchips oder z.B. eines Halbleiter-Dies), das durch das Verfahren 100 gebildet werden soll. Z.B. kann die minimale laterale Distanz zwischen den benachbarten Gräben der Mehrzahl von Gräben im Wesentlichen gleich einer lateralen Abmessung einer Halbleiterchipregion des Halbleiterbauelements sein, in der z.B. zumindest ein Teil einer elektrischen Struktur des Halbleiterbauelements gebildet werden soll.
  • Das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial kann das Füllen von zumindest einem Abschnitt (oder zumindest einem Teil) jedes Grabens der Mehrzahl von Gräben mit dem Füllmaterial umfassen. Das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial kann das Abscheiden (z.B. durch chemische Dampfabscheidung) des Füllmaterials in jedem Graben der Mehrzahl von Gräben umfassen. Alternativ kann das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial das Verwenden eines Oxidationsprozesses umfassen (z.B. eines thermischen Oxidationsprozesses), um das Füllmaterial in jedem Graben der Mehrzahl von Gräben zu bilden (oder z.B. zu wachsen).
  • Das Füllmaterial kann z.B. ein auf Kohlenstoff (C) basierendes Material, ein auf Siliziumnitrid (SiNx) basierendes Material, ein auf Siliziumdioxid (SiO2) basierendes Material, ein auf amorphem Siliziumcarbid (a-SiC) basierendes Material, ein Klebstoff (z.B. ein Adhäsionsmittel) oder ein dehnbares Material sein. Das dehnbare Material kann z.B. ein elastisches Material und/oder ein Kleber sein. Z.B. kann ein Elastizitätsmodul des dehnbaren Materials zwischen 0,01 und 50 GPA (oder z.B. zwischen 0,1 und 10 GPA) bei Raumtemperatur (z.B. 300 k) oder z.B. auch im Bereich von 200 K bis 500 K (z.B. um 300 K oder zwischen 200 K und 400 K liegen). Der Kleber (oder das Adhäsionsmittel) kann z.B. ein organisches Material sein (z.B. SU-8 oder z.B. Benzocyclobuten).
  • Das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial kann im Wesentlichen das Füllen jedes Grabens der Mehrzahl von Gräben mit Füllmaterial umfassen. Z.B. kann mehr als 60% (oder z.B. mehr als 95% oder z.B. mehr als 99%) jedes Grabens der Mehrzahl von Gräben mit dem Füllmaterial gefüllt werden. Z.B. kann das Füllmaterial jeden Graben der Mehrzahl von Gräben (vollständig) füllen unter Vernachlässigung von Leerräumen (z.B. Luftleerräumen) mit einer maximalen (lateralen und/oder vertikalen) Abmessung von weniger als 5% (oder z.B. weniger als 1%) einer durchschnittlichen lateralen Breite jedes Grabens der Mehrzahl von Gräben.
  • Optional oder alternativ kann das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial das Bilden des Füllmaterials in jedem Graben der Mehrzahl von Gräben so umfassen, dass ein Grabenleerraum (z.B. ein Luftleerraum) in jedem Graben der Mehrzahl von Gräben gebildet wird. Eine minimale vertikale Abmessung des Grabenleerraums kann zumindest 50% (oder z.B. zumindest 60% oder z.B. zumindest 70% oder z.B. zumindest 80%) einer minimalen Grabentiefe des Grabens der Mehrzahl von Gräben sein. Zusätzlich oder optional kann eine minimale laterale Abmessung des Grabenleerraums zumindest 10% (oder z.B. zumindest 40% oder z.B. zumindest 70% oder z.B. zumindest 80%) einer lateralen Breite des Grabens der Mehrzahl von Gräben sein.
  • Optional oder zusätzlich kann das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial das Bilden von einem oder mehreren unterschiedlichen Füllmaterialabschnitten des Füllmaterials umfassen. Z.B. kann das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial das Bilden eines ersten Füllmaterialabschnitts des Füllmaterials und eines unterschiedlichen zweiten Füllmaterialabschnitts des Füllmaterials in jedem Graben der Mehrzahl von Gräben umfassen.
  • Das Verfahren 100 kann ferner das Bilden von zumindest einem Teil von zumindest einer elektrischen Struktur eines Halbleiterbauelements in einer Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen nach dem Füllen von zumindest dem Abschnitt der Mehrzahl von Gräben mit dem Füllmaterial und vor dem Dünnen 130 des Halbliterwafers umfassen. Z.B. kann die zumindest eine elektrische Struktur in jeder Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen gebildet werden.
  • Die zumindest eine elektrische Struktur kann zumindest einen Teil einer Diodenstruktur oder zumindest einen Teil einer Transistorstruktur (z.B. einer MOSFET-Transistorstruktur oder einer IGBT-Transistorstruktur) umfassen (oder sein). Z.B. kann das Bilden der zumindest einen elektrischen Struktur das Bilden einer Kathoden- oder Anoden-Region einer Diodenstruktur in der Halbleiterchipregion umfassen. Z.B. kann das Bilden der zumindest einen elektrischen Struktur das Bilden (z.B. Implantieren) einer Bodyregion, einer Source-Region und/oder einer Driftregion einer Transistorstruktur in der Halbleiterchipregion umfassen. Z.B. kann das Bilden der zumindest einen elektrischen Struktur ferner das Bilden einer Metallisierungsschichtstruktur (z.B. einer Source-Elektrodenstruktur oder z.B. einer Gate-Elektrodenstruktur oder z.B. einer Anodenstruktur) der zumindest einen elektrischen Struktur an (oder z.B. auf) der ersten lateralen Oberfläche des Halbleiterwafers umfassen.
  • Das Dünnen 130 des Halbleiterwafers kann das Entfernen von Halbleiterwafer-Material von der zweiten lateralen Oberfläche des Halbleiterwafers umfassen, um die Mehrzahl von Gräben, die das Füllmaterial umfassen, an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers freizulegen.
  • Optional kann das Dünnen 130 des Halbleiterwafers das Schleifen des Halbleiterwafers an (oder von) der zweiten lateralen Oberfläche des Halbleiterwafers umfassen. Das Schleifen des Halbleiterwafers kann eine Dicke des Halbleiterwafers auf zumindest 50% (oder z.B. zumindest 40%) der Originaldicke des Halbleiterwafers reduzieren (z.B. die Dicke des Halbleiterwafers vor dem Dünnen 130 des Halbleiterwafers). Z.B. kann das Schleifen des Halbleiterwafers eine Dicke des Halbleiterwafers von mehr als 700 µm auf eine Dicke von zwischen (15 µm und 100 µm oder z.B. zwischen 20 µm und 50 µm oder z.B. zwischen 20 µm und 30 µm) reduzieren. Optional kann z.B. zumindest ein Teil der Mehrzahl von Gräben von der zweiten lateralen Oberfläche des Halbleiterwafers während des Schleifens des Halbleiterwafers an der zweiten lateralen Oberfläche des Halbleiterwafers entfernt werden.
  • Das Dünnen 130 des Halbleiterwafers kann ferner das Ätzen des Halbleiterwafers an (oder von) der zweiten lateralen Oberfläche des Halbleiterwafers nach dem Schleifen des Halbleiterwafers umfassen. Das Ätzen des Halbleiterwafers kann die Dicke des Halbleiterwafers um eine weitere Dicke von zwischen 200 nm und 3 µm reduzieren (oder z.B. zwischen 200 nm und 6 µm oder z.B. zwischen 300 nm und 500 nm).
  • Eine maximale Dicke des gedünnten Halbleiterwafers nach dem Dünnen des Halbleiterwafers (z.B. nach dem Ätzen des Halbleiterwafers) kann zwischen 3 µm und 200 µm (oder z.B. zwischen 2 µm und 100 µm, zwischen 5 µm und 100 µm, zwischen 10 µm und 100 µm, zwischen 10 µm und 50 µm, zwischen 20 µm und 30 µm oder z.B. zwischen 4 µm und 20 µm) liegen. Die Dicke des gedünnten Halbleiterwafers kann eine Abmessung oder Distanz gemessen im Wesentlichen vertikal von der ersten lateralen Oberfläche des gedünnten Halbleiterwafers zu der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers sein.
  • Optional kann das Ätzen des Halbleiterwafers das selektive Ätzen des Halbleiterwafers im Hinblick auf das Ätzen der Mehrzahl von Gräben umfassen (z.B. wird die Mehrzahl von Gräben nicht während des Ätzens des Halbleiterwafers geätzt oder z.B. kann die Mehrzahl von Gräben bei einer Ätz-Rate von mehr als 100-mal weniger als der Ätz-Rate des Halbleiterwafers während des Ätzens des Halbleiterwafers geätzt werden). Somit kann die maximale (oder größte) Dicke des gedünnten Halbleiterwafers nach dem Dünnen des Halbleiterwafers weniger sein als die minimale Grabentiefe der Mehrzahl von Gräben (z.B. von jedem Graben der Mehrzahl von Gräben).
  • Optional kann das Dünnen des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers ausgeführt werden (z.B. durch Ätzen), bis eine Ätzstoppschichtstruktur des Halbleiterwafers an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers freigelegt ist. Z.B. kann die Ätzstoppschichtstruktur des Halbleiterwafers eine vergrabene Ätzstoppschichtstruktur sein (z.B. vergrabenes Oxid), die (vertikal) zwischen einem ersten Halbleiterabschnitt des Halbleiterwafers und einem zweiten Halbleiterabschnitt des Halbleiterwafers angeordnet ist. Z.B. kann die erste laterale Oberfläche des Halbleiterwafers an (einer vorderen zugewandten Seite des) dem ersten Halbleiterabschnitt des Halbleiterwafers angeordnet sein. Z.B. kann die zweite laterale Oberfläche des Halbleiterwafers an (einer rückwärtsgewandten Seite des) dem zweiten Halbleiterabschnitt des Halbleiterwafers angeordnet sein. Z.B. kann die Ätzstoppschichtstruktur des Halbleiterwafers zwischen dem ersten Halbleiterabschnitt des Halbleiterwafers und dem zweiten Halbleiterabschnitt des Halbleiterwafers an einer Ätzstopptiefe (oder einem Ätzstoppniveau) angeordnet sein.
  • Die Ätzstopptiefe kann eine vertikale Tiefe (oder vertikales Niveau) ed (wie in 3a gezeigt ist) der Ätzstoppschichtstruktur gemessen von der ersten lateralen Oberfläche des Halbleiterwafers zu einem Boden (oder der Rückseite zugewandten Seite) der Ätzstoppschichtstruktur sein. Die maximale Ätzstopptiefe der Ätzstoppschichtstruktur kann zwischen 4 µm und 200 µm (oder z.B. zwischen 4 µm und 100 µm oder z.B. zwischen 4 µm und 40 µm) liegen. Optional kann die Dicke des gedünnten Waferabschnitts nach dem Dünnen des Halbleiterwafers z.B. im Wesentlichen gleich sein zu (oder z.B. innerhalb von +/- 10% oder z.B. innerhalb +/- 5% oder +/- 1% liegen) der Ätzstopptiefe der Ätzstoppschichtstruktur des Halbleiterwafers.
  • Optional kann der Halbleiterwafer ein Silizium-auf-Isolator-Wafer (SOI-Wafer; Silicon-On-Insulator) sein. In diesem Fall kann die Ätzstoppschichtstruktur (vertikal, z.B. sandwichartig vertikal) zwischen den ersten Halbleiterabschnitt des Halbleiterwafers und einem zweiten Halbleiterabschnitt des Halbleiterwafers angeordnet sein. Z.B. kann die Ätzstoppschichtstruktur gebildet werden durch Implantieren von Sauerstoff, um eine vergrabene Oxid-Ätzstoppschichtstruktur zwischen dem ersten Halbleiterabschnitt des Halbleiterwafers und dem zweiten Halbleiterabschnitt des Halbleiterwafers zu bilden. Optional kann die Ätzstoppschichtstruktur eine kontinuierliche Ätzstoppschichtstruktur sein, die sich über den gesamten lateralen Bereich (oder z.B. zumindest 70% oder z.B. mehr als 90% oder z.B. mehr als 95% oder z.B. mehr als 99% des lateralen Bereichs) des Halbleiterwafers erstreckt.
  • Optional oder alternativ kann der zweite Halbleiterabschnitt des Halbleiterwafers ein Substratwafer-Abschnitt des Halbleiterwafers sein. Der Substratwafer-Abschnitt des Halbleiterwafers kann die Form eines Halbleiterwafers aufweisen (oder ein solcher sein). Die Ätzstoppschichtstruktur des Halbleiterwafers kann auf einer ersten lateralen Oberfläche (z.B. nach vorne gewandten Seite) des Substratwafer-Abschnitts des Halbleiterwafers gebildet sein. Z.B. kann die Ätzstoppschichtstruktur gebildet werden durch Abscheiden der Ätzstoppschichtstruktur auf der ersten lateralen Oberfläche des Substratwafer-Abschnitts des Halbleiterwafers. Optional kann die Ätzstoppschichtstruktur eine nichtkontinuierliche Ätzstoppschichtstruktur sein, die sich über zumindest 70% (oder z.B. zumindest 50% oder z.B. zumindest 80%) des lateralen Bereichs des Halbleiterwafers erstreckt. Z.B. kann die Ätzstoppschichtstruktur eine Mehrzahl von Ätzstoppschichtabschnitten umfassen, die auf der ersten lateralen Oberfläche des Substratwafer-Abschnitts des Halbleiterwafers gebildet sind.
  • Zusätzlich oder optional kann der erste Halbleiterabschnitt des Halbleiterwafers auf der Ätzstoppschichtstruktur gebildet werden und zumindest ein Teil des zweiten Halbleiterwafer-Abschnitts nach dem Bilden der Ätzstoppschichtstruktur. Der erste Halbleiterabschnitt des Halbleiterwafers kann ein epitaxialer Abschnitt des Halbleiterwafers sein (z.B. kann der erste Halbleiterabschnitt des Halbleiterwafers durch ein epitaxiales Wachsen des Halbleiterwafers auf dem zweiten Halbleiterwafer-Abschnitt gebildet werden). Somit kann die Ätzstoppschichtstruktur zwischen dem Halbleiterwaferabschnitt des Halbleiterwafers und dem epitaxialen Abschnitt des Halbleiterwafers angeordnet sein.
  • Die Ätzstoppschichtstruktur des Halbleiterwafers kann sich lateral über zumindest 70% (oder z.B. zumindest 80% oder z.B. zumindest 90%) eines lateralen Bereichs des Halbleiterwafers erstrecken. Die Ätzstoppschichtstruktur des Halbleiterwafers kann z.B. eine elektrisch isolierende Schicht sein (z.B. eine Siliziumdioxidschicht).
  • Wenn der Halbleiterwafer die Ätzstoppschichtstruktur umfasst, kann das Bilden 110 der Mehrzahl von Gräben das Bilden der Mehrzahl von Gräben so umfassen, dass sie sich von der ersten lateralen Oberfläche des Halbleiterwafers zu zumindest dem vertikalen Niveau (z.B. zu der Ätzstopptiefe) der Ätzstoppschichtstruktur des Halbleiterwafers erstrecken. Z.B. kann sich die Mehrzahl von Gräben von der ersten lateralen Oberfläche eines Halbleiterwafers zu der Ätzstopptiefe der Ätzstoppschichtstruktur oder tiefer in den Halbleiterwafer erstrecken als die Ätzstopptiefe der Ätzstoppschichtstruktur. Z.B. kann die minimale Grabentiefe der Mehrzahl von Gräben im Wesentlichen gleich oder größer sein als die Ätzstopptiefe der Ätzstoppschichtstruktur.
  • Optional oder zusätzlich kann die Mehrzahl von Gräben und die Ätzstoppschichtstruktur unbedeckt (z.B. freiliegend) an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers nach dem Dünnen 130 des Halbleiterwafers sein.
  • Das Verfahren 100 kann ferner das Entfernen von zumindest einem Teil der Ätzstoppschichtstruktur des Halbleiterwafers nach dem Dünnen 130 des Halbleiterwafers und vor dem Bilden 140 der Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers umfassen. Z.B., nachdem (oder sobald oder wenn) die Ätzstoppschichtstruktur des Halbleiterwafers an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers unbedeckt ist, kann zumindest ein Teil der Ätzstoppschichtstruktur (z.B. ein Abschnitt der Ätzstoppschichtstruktur, der auf dem gedünnten Halbleiterwafer oder auf einem gedünnten Abschnitt des Halbleiterwafers angeordnet ist) bei einem Ätzstoppschichtstruktur-Entfernungsprozess entfernt werden.
  • Das Verfahren 100 kann ferner das Ätzen des Füllmaterials, das in der Mehrzahl von Gräben angeordnet ist, von der zweiten lateralen Oberfläche des Halbleiterwafers nach dem Dünnen 130 des Halbleiterwafers umfassen, sodass eine maximale Tiefe der Mehrzahl von Gräben, die Füllmaterial aufweisen (nach dem Ätzen des Füllmaterials) kleiner ist (oder z.B. geringer) als eine Dicke des gedünnten Halbleiterwafers. Das Ätzen des Füllmaterials, das in der Mehrzahl von Gräben angeordnet ist, von der zweiten lateralen Oberfläche des Halbleiterwafers, kann nach dem Dünnen 130 des Halbleiterwafers und vor dem Bilden 140 der Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers ausgeführt werden. Optional kann das Ätzen des Füllmaterials, das in der Mehrzahl von Gräben angeordnet ist, von der zweiten lateralen Oberfläche des Halbleiterwafers vor oder nach dem Entfernen von zumindest einem Teil der Ätzstoppschichtstruktur des Halbleiterwafers nach dem Dünnen 130 des Halbleiterwafers ausgeführt werden.
  • Das Bilden 140 der Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers kann das Bilden eines Abschnitts der Rückseitenmetallisierungsschichtstruktur auf jeder Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen umfassen. Der Abschnitt der Rückseitenmetallisierungsschichtstruktur, der auf einer (oder einer bestimmten) Halbleiterchipregion gebildet ist, kann Teil von zumindest einer elektrischen Struktur eines Halbleiterbauelements sein. Z.B. kann der Abschnitt der Rückseitenmetallisierungsschichtstruktur, der auf einer Halbleiterchipregion gebildet ist, eine Drain-Elektrodenstruktur (oder z.B. eine Kathodenstruktur) von zumindest einer elektrischen Struktur des Halbleiterbauelements sein. Optional kann das Bilden 140 der Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers durch einen fotolithografischen Prozess ausgeführt werden. Z.B. kann eine fotolithografische Maske die Mehrzahl von Gräben an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers abdecken und die Mehrzahl von Halbleiterchipregionen kann durch die fotolithografische Maske unbedeckt (z.B. nicht abgedeckt) sein. Somit kann die Rückseitenmetallisierungsschichtstruktur auf der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers gebildet (oder z.B. abgeschieden) werden und nicht auf Bereichen, die z.B. durch die fotolithografische Maske bedeckt sind. Die Rückseitenmetallisierungsschichtstruktur kann z.B. an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers gebildet sein. Optional kann die Rückseitenmetallisierungsschichtstruktur durch einen galvanischen Abscheidungsprozess gebildet werden.
  • Das Individualisieren 150 der Halbleiterchipregionen des Halbleiterwafers kann das Entfernen (z.B. Ätzen) von zumindest einem Teil des (oder z.B. von allen des) Füllmaterials von der Mehrzahl von Gräben nach dem Bilden 140 der Rückseitenmetallisierungsschichtstruktur umfassen. Nach dem Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben kann eine Separation (z.B. ein Zwischenraum) zwischen benachbarten Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen gebildet werden. Somit kann jede Halbleiterchipregion individualisiert oder von anderen Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen getrennt werden.
  • Optional kann das Füllmaterial z.B. ein oder mehrere unterschiedliche Füllmaterialabschnitte umfassen. Z.B. kann ein erster Füllmaterialabschnitt (z.B. SiO2) des Füllmaterials auf den Seitenwänden eines (oder z.B. jedes) Grabens der Mehrzahl von Gräben abgeschieden werden. Zusätzlich dazu kann ein unterschiedlicher zweiter Füllmaterialabschnitt (z.B. ein Klebstoff) in dem Graben zwischen dem ersten Füllmaterialabschnitt abgeschieden werden, der in dem Graben angeordnet ist. Das Individualisieren 150 der Halbleiterchipregionen des Halbleiterwafers kann das Modifizieren des zweiten Füllmaterialabschnitts aus der Mehrzahl von Gräben umfassen (oder z.B. entfernen oder z.B. expandieren oder z.B. brechen oder z.B. reißen des zweiten Füllmaterialabschnitts), um jede Halbleiterchipregion von anderen Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen zu trennen oder zu individualisieren. Der erste oder der erste und zweite Füllmaterialabschnitt können an dem vertikalen Rand (oder der vertikalen Seitenwand) des individualisierten Halbleiterbauelements nach dem Modifizieren des zweiten Füllmaterialabschnitts verbleiben. Somit können der erste oder der erste und zweite Füllmaterialabschnitt eine Seitenwandpassivierung des individualisierten Halbleiterbauelements bereitstellen. Durch Abscheiden der Grabenwände mit einem Isolationsmaterial (z.B. einem Oxid oder Nitrid-Erst-Füllmaterialabschnitt) oder einer Oxidation und in Kombination mit anderen Grabenfüllern mit oder ohne Hohlräume können die passivierten Seitenwände als Teil einer Gehäuseisolation nach der Entfernung des Grabenfüllers verwendet werden (z.B. des zweiten Füllmaterialabschnitts). Die Seitenwandpassivierung kann auch jegliche Seitenwandmetallisierung bei nachfolgenden Lötprozessen verhindern.
  • Ein (oder ein einzelnes oder jedes) Halbleiterbauelement der erhaltenen Mehrzahl von Halbleiterbauelementen kann eine (oder eine einzelne) Halbleiterchipregion umfassen, die die zumindest eine elektrische Struktur umfasst, die in der Halbleiterchipregion gebildet ist. Die Mehrzahl von Halbleiterbauelementen, die durch das Verfahren 100 erhalten werden, kann eine Mehrzahl von Halbleiterchips und/oder Halbleiter-Dies sein (oder sich darauf beziehen). Jedes Halbleiterbauelement kann ein Metalloxidhalbleiter-Feldeffekttransistor-Bauelement (MOSFET-Bauelement; Metal Oxide Semiconductor Field Effect Transistor) oder ein Bipolar-Transistorbauelement mit isoliertem Gate (IGBT-Bauelement; Insulated Gate Bipolar Transistor) sein.
  • Der Halbleiterwafer (oder das Substrat) kann ein Siliziumwafer sein oder kann ein Breitbandabstands-Halbleiterwafer mit einem Bandabstand größer als dem Bandabstand von Silizium sein (1,1 eV). Z.B. kann der Halbleiterwafer ein auf Siliziumcarbid (SiC) basierender Halbleiterwafer oder ein auf Galliumarsenid (GaAs) basierender Halbleiterwafer oder ein auf Galliumnitrid (GaN) basierender Halbleiterwafer sein. Der Halbleiterwafer kann eine Mehrzahl von Halbleiter-Die (oder -Chip) -Abschnitten umfassen.
  • Das herzustellende Halbleiterbauelement kann optional ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder eine elektrische Struktur (z.B. Transistorstruktur oder Diodenstruktur) des Leistungshalbleiterbauelements kann eine Durchbruchsspannung oder Sperrspannung von 5 V und höher (oder z.B. mehr als 8 V, 10 V und höher, mehr als 100 V, oder z.B. mehr als 500 V oder z.B. mehr als 1000 V, z.B. eine Durchbruchsspannung oder Sperrspannung z.B. in dem Bereich von 6-50 V oder z.B. in dem Bereich von 80 V oder 100 V oder 600 V oder 1000 V oder sogar höherer Spannungen) aufweisen. Optional oder alternativ kann das herzustellende Halbleiterbauelement ein Nicht-Leistungshalbleiterbauelement sein. Z.B. kann eine elektrische Struktur des Leistungshalbleiterbauelements eine Speicherstruktur (oder z.B. eine Schaltung für eine zentrale Verarbeitungseinheit (CPU; Central Processing Unit) sein.
  • Die erste laterale Oberfläche oder Frontoberfläche des Halbleiterwafers kann eine Oberfläche des Halbleiterwafers in Richtung hin zu Metallschichten, Isolationsschichten und/oder Passivierungsschichten auf der Oberfläche des Substrats oder einer Oberfläche von einer dieser Schichten sein. Z.B. kann eine Halbleiterwafer-Vorderseite die Seite sein, an der aktive Elemente des Chips gebildet sind. Z.B. kann bei einem Leistungshalbleiterchip eine Chip-Vorderseite eine Seite des Chips sein, an der eine Source-Region und eine Gate-Region gebildet sind, und eine Chip-Rückseite kann eine Seite des Chips sein, an der eine Drain-Region gebildet ist. Z.B. können mehr komplexe Strukturen an der Chip-Vorderseite angeordnet sein als an der Chip-Rückseite.
  • Eine laterale Oberfläche des Halbleiterwafers kann eine im Wesentlichen ebene Ebene (z.B. unter Vernachlässigung von Unebenheiten der Halbleiterstruktur aufgrund des Herstellungsprozesses und von Gräben) sein. Z.B. kann die laterale Abmessung der lateralen Oberfläche des Halbleiterwafers mehr als 100-mal größer (oder mehr als 1000-mal oder mehr 10000-mal) als eine maximale Höhe von Strukturen auf der Hauptoberfläche sein. Im Vergleich zu einem im Wesentlichen vertikalen Rand eines Halbleitersubstrats eines Halbleiterbauelements (der z.B. aus dem Trennen des Halbleitersubstrats des Halbleiter-Bauelements oder - Chips von anderen Halbleiterbauelementen resultiert) kann die laterale Oberfläche eine im Wesentlichen horizontale Oberfläche sein, die sich lateral erstreckt. Die laterale Abmessung der lateralen Oberfläche des Halbleiterwafers kann mehr als 100-mal größer (oder mehr als 1000-mal oder mehr als 10000-mal) sein als ein im Wesentlichen vertikaler Rand des Halbleiterwafers.
  • Die erste laterale Richtung kann z.B. eine Richtung im Wesentlichen parallel zu einer lateralen Oberfläche des Halbleiterwafers sein. Die zweite laterale Richtung kann z.B. eine Richtung im Wesentlichen parallel zu der lateralen Oberfläche des Halbleiterwafers und orthogonal (oder senkrecht) zu der ersten lateralen Richtung sein. Eine vertikale Richtung kann z.B. eine Richtung orthogonal (oder senkrecht) zu der lateralen Oberfläche des Halbleitersubstrats sein.
  • Das Verfahren 100 kann das Vereinzeln (z.B. Bilden der Mehrzahl von Gräben) vor dem Schleifen (DBG) umfassen. Z.B. kann ein Plasmavereinzeln vor dem Schleifprozess (P-DBG) gleich am Anfang jeglicher Leistungs-MOS-Vorderseitenprozesse ausgeführt werden. Nachfolgende (oder z.B. folgende) Vorderseitenprozesse werden z.B. nicht durch das P-DBG beeinflusst. Die ersten Ausrichtungsmarkierungen und Schnittfugen von zukünftigen Chips können hier definiert werden. Gleich am Anfang des Prozessflusses können die erzeugten Gräben mit einem höheren Freiheitsgrad an Prozessabweichungen gefüllt werden. Nicht-Ausgasungs-(Füll-) Materialien (z.B. Kohlenstoff, Siliziumoxid oder a-SiC) können z.B. auf effektive Weise abgeschieden werden. Die Oberfläche von Wafern kann ohne Konsequenzen für nachfolgende Prozessflüsse gereinigt und planarisiert werden. Z.B. ist nach dem Dünnungsprozess die Wafer-Struktur immer noch für Nachfolgeprozesse stabil. Das füllende (oder Füll-) Material kann z.B. durch Plasma geätzt werden. Optional kann ein Klebematerial zwischen der Vorderseite des dünnen Wafers und auf der Trägerkonstruktion abhängig von dem Füllmaterial umfasst sein. Der Kleber kann auch durch einen Nassätzprozess entfernt werden, wenn es SiO2 als Füllmaterial verwendet wird.
  • Das Verfahren 100 kann für Techniken mit ultradünnen Chips (4 µm bis 40 µm) verwendet werden. Das Verfahren 100 kann das Verwenden von DBG und/oder P-DBG (zum Bilden der Mehrzahl von Gräben, die die Schnittfugenregionen definieren) gleich am Anfang zum Bilden der ultradünnen Chips umfassen. Das Verfahren 100 kann eine kosteneffektive Weise zur Herstellung hoher Herstellungserträge ohne fliegende Chips und jegliche Verschmutzung der Vorderseitenstrukturen sein. Der Vereinzelungs-Schritt (oder -Prozess) von Verfahren 100 kann vor jeglichen Vorderseiten- (FS) Prozessen ausgeführt werden. Plasmavereinzelung vor dem Schleifen und Füllen der Schnittfugen mit dem (Füll-) Material kann geeignet sein für Hochtemperatur-Front-End-Of-Line-Verarbeitung (FEOL; Front End Of Line) und Entfernen dieses Materials nach dem Dünnen des Wafers.
  • Das Verfahren 100 vermeidet eine Trennung dünner Chips nach dem Schleifen unter Verwendung eines (Trocken- oder Nass-) Ätzprozesses oder alternativ durch Expansion und Auswahl. Alternativ oder optional kann das Verfahren 100 kritische Haarrisse während der Dünnwafer-Verarbeitung verhindern oder reduzieren. Zusätzlich oder optional kann das Verfahren 100 die Belastung der (mechanischen) Vereinzelung nach dem Schleifen auf Chips verhindern oder reduzieren. Zusätzlich oder optional kann das Verfahren 100 Verschmutzung oder Beschädigung von bereits vorbereiteten Vorderseitenstrukturen verhindern oder reduzieren. Zusätzlich oder optional kann das Verfahren 100 eine Hartmaskenabscheidung und Ätzen auf finalen Vorderseitenstrukturen vermeiden. Zusätzlich oder optional kann das Verfahren 100 z.B. fliegende Chips bei der Zerlegung verhindern oder reduzieren. Zusätzlich oder optional kann das Verfahren 100 die Größe (oder Abmessungen) der Schnittfugenregionen zwischen Halbleiterbauelementen des Halbleiterwafers reduzieren. Z.B. kann das Verfahren 100 eine minimale Breite der Schnittfugenregionen von zumindest 70 µm (was bei der Vereinzelung durch Sägeprozesse erforderlich sein kann) auf z.B. weniger als 15 µm reduzieren. Z.B. kann die Größe (oder z.B. die Abmessung oder z.B. die Schnittfugenbreite) jeder Schnittfugenregion zwischen einem ersten Halbleiterbauelement und einem zweiten benachbarten Halbleiterbauelement, die individualisiert werden sollen, bestimmt werden durch (oder im Wesentlichen gleich sein zu) die Grabenbreite zwischen dem ersten Halbleiterbauelement und dem benachbarten zweiten Halbleiterbauelement.
  • Im Gegensatz zu Verfahren 100 können Leistungstechniken, die Vereinzelung nach dem Schleifen verwenden (DAG; Dicing After Grinding) (z.B. durch Sägen, Halbschnittvereinzelung oder Lasern) für dünne oder spezielle ultradünne (z.B. weniger als 40 µm oder z.B. weniger als 50 µm oder z.B. weniger als 60 µm dick oder in einem dicken Bereich von 20 µm bis 40 µm oder z.B. auch im Bereich von 5 bis 80 µm) Wafertechniken ein Risiko von Haarrissen mit der Folge eines dramatisch reduzierten Ertrags und sogar elektrischen Ausfällen auf dem Gebiet eingehen. Die Belastung durch Verzug auf Wafer-Niveau kann z.B. auch größer im Vergleich zu dem Chip-Niveau sein.
  • Das Verfahren 100 verwendet Füll- (oder Füllungs-) Materialien in den Gräben, die z.B. ohne weiteres und/oder vollständig entfernbar sein können. Dünne Chips können ohne eine Vorderseitenverschmutzung ohne weiteres getrennt werden. Die Materialien können die Gräben vollständig füllen (z.B. um eine Seitenwandmetallisierung zu verhindern) und können In-Vakuum-Prozessen ohne Ausgasung standhalten.
  • Andere Vereinzelung-Vor-Schleifen-Prozesse (DGB; dicing before grinding) (durch Halbschnittvereinzelung) können nur eine Bedingung lösen. Z.B. können LV- (low voltage; Niedrigspannungs-) SFET- (Halbleiterfeldeffekttransistor-) Techniken, Vereinzeln vor dem Schleifen (DGB) (z.B. Halbschnittvereinzeln in Verbindung mit Wiederfüllen der Gräben) verwendet werden. Die Trennung kann direkt nach dem Beenden von Vorderseitenprozessen realisiert werden. Sie können Haarrisse reduzieren, obwohl die Verschmutzung der Vorderseite immer noch möglich ist. Fliegende Chips können ebenfalls in den meisten DGB-Fällen kritisch sein. Die Gräben können mit einem Material gefüllt sein, das nachfolgend wiederum abgetrennt werden muss (z.B. durch Laser) und es können zusätzlich Kosten entstehen.
  • Eine verdeckte Laservereinzelung (stealth laser dicing) kann vor dem Schleifen ausgeführt werden. Für ein erforderliches Koppeln von Laserlicht in Silizium (oder ein verwandtes Wafer-Basismaterial) kann dies in Kombination mit einem niedrig dotierten Basismaterial und hochdotierten Epitaxialschichten darauf verwendet werden. In dem Fall von Dünn-SFET-Techniken mit hochdotiertem Basismaterial kann es nur mit eingeschränktem Verhalten verwendet werden. Für Leistungs-MOS-Chips, die dünner und kleiner werden (gemäß dem Mooreschen Gesetz) können die Kosten von mechanischer und Laser-Vereinzelung zunehmen während das Plasmavereinzeln kosteneffektiver wird. Das Berechnen der Kostenparität, die Zielvereinzelungstiefen und die Plasmaprozessbedingungen müssen z.B. in jedem Fall definiert werden.
  • 2a-2g zeigen schematische Darstellungen eines Verfahrens 200 (oder Prozessflusses) zum Bilden einer Mehrzahl von Halbleiterbauelementen. Jede der 2a-2g zeigt eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterwafers an einem Querschnitt, der sich vertikal durch den Halbleiterwafer erstreckt.
  • Das Verfahren 200, das in Verbindung mit 2a-2g beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, das in Verbindung mit 1 beschrieben ist.
  • Wie in 2a beschrieben ist, kann das Verfahren 200 das Bilden einer Mehrzahl von Gräben 201 umfassen (z.B. Vereinzeln), die sich von einer ersten lateralen Oberfläche 202 eines Halbleiterwafers 203 in Richtung einer zweiten lateralen Oberfläche 204 des Halbleiterwafers 203 erstrecken.
  • Die Mehrzahl von Gräben 201 kann sich (im Wesentlichen) vertikal in den Halbleiterwafer 203 von der ersten (oder der vorderen) 202 lateralen Oberfläche des Halbleiterwafers 203 in Richtung der gegenüberliegenden zweiten lateralen Oberfläche 204 des Halbleiterwafers 203 erstrecken. Eine (oder z.B. eine einzelne oder z.B. jede) Halbleiterchipregion 205 kann zwischen zwei benachbarten Gräben 201 der Mehrzahl von Gräben 201 angeordnet sein.
  • Das Verfahren 200 kann das Füllen von zumindest einem Abschnitt der Mehrzahl von Gräben mit einem Füllmaterial 207 (z.B. C, SiNx, SiO2 oder SiC) durch Abscheidung oder durch thermische Oxidation umfassen. 2a zeigt z.B. die Vereinzelung und das Füllen mit dem Füllmaterial.
  • Wie in 2b gezeigt ist, kann das Verfahren 200 ferner das Bilden von zumindest einer elektrischen Struktur 206 eines Halbleiterbauelements (z.B. Front-End-Of-Line-FEOL-Verarbeitung oder z.B. Bauelementherstellung) in einer Halbleiterchipregion 205 einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nach dem Füllen von zumindest dem Abschnitt der Mehrzahl von Gräben 201 mit dem Füllmaterial 207 umfassen.
  • Z.B. kann die zumindest eine elektrische Struktur 206 in jeder Halbleiterchipregion 205 der Mehrzahl von Halbleiterchipregionen 205 gebildet werden. Z.B. kann das Bilden der zumindest einen elektrischen Struktur das Bilden einer Body-Region, einer Source-Region und/oder einer Driftregion einer Transistorstruktur in der Halbleiterchipregion umfassen. Z.B. kann das Bilden der zumindest einen elektrischen Struktur ferner das Bilden einer Metallisierungsschichtstruktur 208 (z.B. einer Source-Elektrodenstruktur oder z.B. einer Gate-Elektrodenstruktur oder z.B. einer Anodenstruktur) der zumindest einen elektrischen Struktur an (oder z.B. auf) der ersten lateralen Oberfläche 202 des Halbleiterwafers umfassen.
  • Wie in 2c gezeigt ist kann das Verfahren 200 das Anordnen (oder Befestigen) des Halbleiterwafers auf einer Trägerstruktur 211 umfassen. Z.B. kann die erste laterale Oberfläche 202 des Halbleiterwafers 203 an der Trägerstruktur 211 befestigt (oder temporär fixiert) sein.
  • Wie in 2b gezeigt ist, kann das Verfahren 200 ferner das Dünnen des Halbleiterwafers (z.B. durch Schleifen und Ätzen) von der zweiten lateralen Oberfläche des Halbleiterwafers umfassen, um einen gedünnten Halbleiterwafer 203 zu bilden, nach dem Anordnen des Halbleiterwafers 203 auf der Trägerstruktur 203.
  • Das Dünnen des Halbleiterwafers 203 kann das Entfernen von Halbleiterwafer-Material von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 203 umfassen, um die Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, an der zweiten lateralen Oberfläche 204 des gedünnten Halbleiterwafers 203 freizulegen.
  • Die maximale Dicke des gedünnten Halbleiterwafers 203 nach dem Dünnen des Halbleiterwafers kann kleiner sein als die minimale Grabentiefe der Mehrzahl von Gräben (z.B. von jedem Graben der Mehrzahl von Gräben).
  • Wie in 2e gezeigt ist, kann das Verfahren 200 optional ferner das Ätzen des Füllmaterials 207 umfassen, das in der Mehrzahl von Gräben 201 umfasst ist, von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 203 nach dem Dünnen des Halbleiterwafers 203. Z.B. zeigt 2e das optional Ausnehmungsätzen des Grabenfüllmaterials 207. Eine maximale Tiefe der Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, nach dem Ätzen des Füllmaterials 207 kann kleiner sein als eine Dicke des gedünnten Halbleiterwafers 203.
  • Wie in 2f gezeigt ist, kann das Verfahren 200 ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur 209 auf einer Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers 203 nach dem Dünnen des Halbleiterwafers 203 umfassen. Z.B. zeigt 2f die Rückseiten- (BS-; back side) Verarbeitungs-Metallisierung z.B. unter Verwendung einer (optionalen) Lithografie.
  • Ein Abschnitt der Rückseitenmetallisierungsschichtstruktur 209, der auf einer Halbleiterchipregion 205 gebildet ist, kann z.B. eine Drain-Elektrodenstruktur (oder z.B. eine Kathodenstruktur) der zumindest einen elektrischen Struktur 206 eines Halbleiterbauelements sein.
  • Wie in 2g gezeigt ist, kann das Verfahren 200 ferner das Individualisieren der Halbleiterchipregionen des Halbleiterwafers umfassen, um die Mehrzahl von Halbleiterbauelementen zu erhalten. Das Individualisieren der Halbleiterchipregionen des Halbleiterwafers kann z.B. das Entfernen von zumindest einem Teil des Füll- (Füllungs-) Materials aus der Mehrzahl von Gräben 201 nach dem Bilden der Rückseitenmetallisierungsschichtstruktur 209 umfassen.
  • Nach dem Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben 201 kann eine Separation 212 (z.B. ein Zwischenraum) zwischen benachbarten Halbleiterchipregionen 205 der Mehrzahl von Halbleiterchipregionen 205 gebildet werden. Somit kann jede Halbleiterchipregion 205 von anderen Halbleiterchipregionen 205 (oder z.B. von ihren benachbarten Halbleiterchipregionen) der Mehrzahl von Halbleiterchipregionen 205 individualisiert oder getrennt werden.
  • Jedes individualisierte (oder getrennte) Halbleiterbauelement 213 der Mehrzahl von Halbleiterbauelementen kann eine (oder eine einzelne) Halbleiterchipregion 205 umfassen und die zumindest eine elektrische Struktur, die in der Halbleiterchipregion 205 gebildet ist.
  • Das Verfahren 200 kann ferner das Entfernen der Mehrzahl von individualisierten Halbleiterbauelementen von der Trägerstruktur 211 nach dem Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 203 umfassen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 2a bis 2g gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1) oder nachfolgend (z.B. 3a-10b) beschrieben sind.
  • 3a-3g zeigen schematische Darstellungen eines Verfahrens 300 zum Bilden einer Mehrzahl von Halbleiterbauelementen. Jede der 3a-3g zeigt eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterwafers in einem Querschnitt, der sich vertikal durch den Halbleiterwafer erstreckt. Z.B. zeigen 3a-3g einen Prozessfluss unter Verwendung eines Ätzstopps.
  • Das Verfahren 300, das in Verbindung mit 3a-3g beschrieben ist, kann ein oder mehrere oder alle der Merkmale der Verfahren umfassen, die z.B. in Verbindung mit 1 bis 2G beschrieben sind.
  • Wie in 3a gezeigt ist, kann der Halbleiterwafer 303 eine Ätzstoppschichtstruktur 315 umfassen. Z.B. kann die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 eine vergrabene Ätzstoppschichtstruktur sein, die (vertikal) zwischen einem ersten Halbleiterabschnitt 316 des Halbleiterwafers 303 und einem zweiten Halbleiterabschnitt 317 des Halbleiterwafers 303 an einer Ätztopptiefe (oder einem -Niveau) 318 angeordnet ist. Z.B. kann der Halbleiterwafer 303 ein Substrat mit einem vergrabenen Oxid (oder SOI) und einem epitaxialen Abschnitt sein.
  • Optional kann der zweite Halbleiterabschnitt 317 des Halbleiterwafers 303 ein Substratwaferabschnitt des Halbleiterwafers 303 sein. Die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 kann auf einer ersten lateralen Oberfläche des Substratwafer-Abschnitts 317 des Halbleiterwafers 303 gebildet werden. Z.B. kann die Ätzstoppschichtstruktur 315 eine nichtkontinuierliche Ätzstoppschichtstruktur sein, die sich z.B. über zumindest 70% (oder z.B. zumindest 50% oder z.B. zumindest 80%) des lateralen Bereichs des Halbleiterwafers erstreckt. Z.B. kann die Ätzstoppschichtstruktur 315 eine Mehrzahl von Ätzstoppschichtabschnitten umfassen, die auf der ersten lateralen Oberfläche des Substratwafer-Abschnitts 317 des Halbleiterwafers 303 gebildet sind. Zusätzlich dazu kann der erste Halbleiterabschnitt 316 des Halbleiterwafers 303 auf der Ätzstoppschichtstruktur 315 und auf zumindest einem Teil des zweiten Halbleiterwafer-Abschnitts 317 gebildet werden. Der erste Halbleiterabschnitt 316 des Halbleiterwafers 303 kann ein epitaxialer Abschnitt des Halbleiterwafers 303 sein. Somit kann die Ätzstoppschichtstruktur zwischen dem Halbleiterwafer-Abschnitt 317 des Halbleiterwafers 303 und dem epitaxialen Abschnitt 316 des Halbleiterwafers 303 angeordnet sein.
  • Die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 kann eine elektrisch isolierende Schicht (z.B. eine Siliziumdioxidschicht) sein.
  • Optional oder alternativ kann der Halbleiterwafer 303 ein Silizium-Auf-Isolator- (SOI; Silicon On Insulator) Wafer sein. Optional oder alternativ kann die Ätzstoppschichtstruktur 315 eine vergrabene Oxidschichtstruktur sein (oder umfassen). Optional oder alternativ kann die Ätzstoppschichtstruktur 315 eine kontinuierliche Ätzstoppschichtstruktur sein, die sich über den gesamten lateralen Bereich (oder z.B. zumindest 50%, zumindest 70% oder z.B. mehr als 90% oder z.B. mehr als 95% oder z.B. mehr als 99% des lateralen Bereichs, abhängig von dem Material der Maske, z.B. Siliziumdioxid SiO2, Siliziumnitrid Si3N4, Kohlenstoff oder Aluminiumoxid Al2O3) des Halbleiterwafers 303 erstreckt.
  • Wie in 3b gezeigt ist, kann sich eine Mehrzahl von Gräben 201, die das Füllmaterial 207 umfasst, von der ersten lateralen Oberfläche 202 des Halbleiterwafers 303 zu zumindest dem vertikalen Niveau 318 (z.B. zu der Ätzstopptiefe) der Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 erstrecken. Z.B. zeigt 3b die Vereinzelung und das Füllen mit dem Füllmaterial 207 (z.B. C, SiNx, SiO2 oder SiC).
  • Die Mehrzahl der Gräben 201, die das Füllmaterial 207 umfassen, kann sich von der ersten lateralen Oberfläche 202 des Halbleiterwafers 303 zu der Ätzstopptiefe 318 der Ätzstoppschichtstruktur 315 oder alternativ tiefer in den Halbleiterwafer 303 erstrecken als die Ätzstopptiefe 318 der Ätzstoppschichtstruktur 315. Z.B. kann die Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, sich in (oder durch) den zumindest einen Teil des zweiten Halbleiterwafer-Abschnitts 317 des Halbleiterwafers 303 erstrecken.
  • Optional kann ein erster Füllmaterialabschnitt (z.B. SiO2) des Füllmaterials auf die Seitenwände eines (oder z.B. jedes) Grabens der Mehrzahl von Gräben abgeschieden werden, bevor die zumindest eine elektrische Struktur 206 gebildet wird.
  • Wie in 3c gezeigt ist, kann das Verfahren 300 ferner das Bilden von zumindest einer elektrischen Struktur 206 (z.B. FEOL-Verarbeitung oder z.B. Bauelementherstellung) eines Halbleiterbauelements in einer Halbleiterchipregion 205 einer Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers 303 umfassen.
  • Zusätzlich oder optional kann das Verfahren 300 das Bilden (z.B. Abscheiden) eines unterschiedlichen zweiten Füllmaterialabschnitts (z.B. eines Klebstoffs) in dem Graben umfassen, zwischen dem ersten Füllmaterialabschnitt, der in dem Graben nach dem Bilden der zumindest einen elektrischen Struktur 206 angeordnet ist. Z.B. kann das Verfahren 200 das Öffnen des Oxids (z.B. des ersten Füllmaterialabschnitts) und das zumindest teilweise Füllen der Mehrzahl von Gräben 201 mit Klebstoff umfassen.
  • Wie in 3d gezeigt ist, kann das Verfahren 300 das Anordnen (oder Befestigen) des Halbleiterwafers 303 auf einer Trägerstruktur 211 umfassen.
  • Wie in 3e gezeigt ist, kann das Verfahren 300 das Dünnen des Halbleiterwafers 303 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 umfassen, bis die Ätzstoppschichtstruktur des Halbleiterwafers 303 an der zweiten lateralen Oberfläche 204 des gedünnten Halbleiterwafers 303 freigelegt ist (z.B. Dünnen des Halbleiterwafers 303 mit einem Ätzstopp). Optional oder zusätzlich kann die Mehrzahl von Gräben 201 und die Ätzstoppschichtstruktur 315 an der zweiten lateralen Oberfläche 204 des gedünnten Halbleiterwafers 303 z.B. nach dem Dünnen des Halbleiterwafers 303 freigelegt werden.
  • Das Verfahren 300 kann ferner das Entfernen von zumindest einem Teil der Ätzstoppschichtstruktur des Halbleiterwafers 303 nach dem Dünnen des Halbleiterwafers 303 umfassen. Z.B. kann nachdem (oder sobald, oder wenn) die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 an der zweiten lateralen Oberfläche 204 des gedünnten Halbleiterwafers 303 freigelegt ist, zumindest ein Teil der Ätzstoppschichtstruktur 315 (z.B. ein Abschnitt der Ätzstoppschichtstruktur 315, der auf dem gedünnten Halbleiterwafer 303 (oder einem gedünnten Abschnitt des Halbleiterwafers) angeordnet ist, entfernt werden.
  • Wie in 3f gezeigt ist, kann das Verfahren 300 ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur 209 auf einer Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers 203 nach dem Dünnen des Halbleiterwafers 203 umfassen. Z.B. zeigt 3f die Rückseiten- (BS; Back Side) Verarbeitungsmetallisierung z.B. unter Verwendung (einer optionalen) Lithografie.
  • Wie in 3g gezeigt ist, kann das Verfahren 300 ferner das Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 durch Entfernen von zumindest einem Teil des (oder z.B. des ganzen) des Füllmaterials 207 aus der Mehrzahl von Gräben 201 nach dem Bilden der Rückseitenmetallisierungsschichtstruktur 209 umfassen, um die Mehrzahl von Halbleiterbauelementen zu erhalten. Z.B. kann das Füllmaterial 207 (z.B. C, SiNx, SiO2, a-SiC oder Klebstoff) von der Rückseite des Halbleiterwafers 303 entfernt werden, um die Halbleiterchipregionen 205 des Halbleiterwafers 303 zu trennen oder zu individualisieren.
  • Optional oder alternativ kann das Individualisieren der Halbleiterchipregionen des Halbleiterwafers das Modifizieren des zweiten Füllmaterialabschnitts von der Mehrzahl von Gräben (oder z.B. entfernen, oder z.B. erweitern, oder z.B. pressen, oder z.B. reißen des zweiten Füllmaterialabschnitts) umfassen, um jede Halbleiterchipregion von den anderen Halbleiterchipregionen der Mehrzahl von Halbleiterchipregionen zu trennen oder zu individualisieren. Der erste Füllmaterialabschnitt kann an dem vertikalen Rand (oder der vertikalen Seitenwand) des individualisierten Halbleiterbauelements nach dem Modifizieren des zweiten Füllmaterialabschnitts verbleiben.
  • Nach dem Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben, kann eine Separation 212 (z.B. ein Zwischenraum) zwischen benachbarten Halbleiterchipregionen 205 der Mehrzahl von Halbleiterchipregionen 205 gebildet werden. Somit kann jede Halbleiterchipregion 205 von anderen Halbleiterchipregionen 205 (z.B. von deren benachbarten Halbleiterchipregionen) der Mehrzahl von Halbleiterchipregionen 205 individualisiert oder getrennt werden.
  • Jedes individualisierte (oder getrennte) Halbleiterbauelement 313 der Mehrzahl von Halbleiterbauelementen kann eine (oder eine einzelne) Halbleiterchipregion 205 umfassen und die zumindest eine elektrische Struktur 206, die z.B. in der Halbleiterchipregion 205 gebildet ist.
  • Das Verfahren 300 kann ferner das Entfernen der Mehrzahl von individualisierten Halbleiterbauelementen von der Trägerstruktur 211 z.B. nach dem Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 umfassen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 3a bis 3g gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 2g) oder nachfolgend (z.B. 4-10b) beschrieben sind.
  • 4 zeigt ein Flussdiagramm eines weiteren Verfahrens 400 zum Bilden einer Mehrzahl von Halbleiterbauelementen.
  • Das Verfahren 400 umfasst das Bilden 410 von Füllmaterial auf einer ersten Seitenwand und auf einer gegenüberliegenden zweiten Seitenwand eines Grabens einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Der Graben der Mehrzahl von Gräben ist zwischen benachbarten Halbleiterchipregionen des Halbleiterwafers angeordnet. Ein Grabenleerraum verbleibt zwischen dem Füllmaterial, das an der ersten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist, und dem Füllmaterial, das an der zweiten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist.
  • Das Verfahren 400 umfasst ferner das Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers durch Vergrößern der Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben.
  • Aufgrund der Vergrößerung der Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben können Prozesse, die die Vorderseite des Halbleiterwafers beeinflussen und/oder die elektrische Strukturen beeinflussen können, die an der Vorderseite des Halbleiterwafers angeordnet sind, z.B. vermieden werden.
  • Zusätzlich oder optional können durch Bilden 410 des Füllmaterials an der ersten Seitenwand und an der gegenüberliegenden zweiten Seitenwand jedes Grabens die passivierten Seitenwände als Teil des individualisierten finalen Halbleiterbauelements verwendet werden, das gebildet werden soll, oder des finalen Halbleiterbauelementgehäuses, das gebildet werden soll. Zusätzlich oder optional kann das Füllmaterial eine Seitenwandmetallisierung des Halbleiterwafers des individualisierten Halbleiterbauelements während oder nach einem Lötprozess zum Löten des Halbleiterbauelements verhindern.
  • Die Mehrzahl von Gräben kann sich (im Wesentlichen) vertikal in den Halbleiterwafer z.B. von der ersten (oder der vorderen) lateralen Oberfläche des Halbleiterwafers in Richtung der gegenüberliegenden zweiten lateralen Oberfläche des Halbleiterwafers erstrecken. Ein (oder ein einzelner) Graben der Mehrzahl von Gräben kann zwischen zwei benachbarten Halbleiterchipregionen des Halbleiterwafers angeordnet sein. Z.B. kann jeder Graben der Mehrzahl von Gräben zwischen zwei benachbarten Halbleiterchipregionen des Halbleiterwafers angeordnet sein.
  • Jeder Graben der Mehrzahl von Gräben kann im Wesentlichen vertikale Seitenwände umfassen (z.B. die erste Seitenwand und die zweite Seitenwand), die sich im Wesentlichen vertikal in das Halbleitersubstrat erstrecken, und z.B. einen Kontaktgrabenboden, der die Seitenwände des Kontaktgrabens verbindet. Ein minimaler Winkel zwischen einer Seitenwand eines Grabens der Mehrzahl von Gräben und der ersten lateralen Oberfläche des Halbleiterwafers kann z.B. 90° sein (oder z.B. 90° +/- 10° oder z.B. 90° +/- 5° oder z.B. 90° +/- 2°). Optional kann die erste Seitenwand und die zweite Seitenwand jedes Grabens der Mehrzahl von Gräben parallel zueinander sein oder kann um eine vertikale Symmetrie-Ebene oder -Linie symmetrisch sein.
  • Das Bilden des Füllmaterials 410 an der ersten Seitenwand und an der gegenüberliegenden zweiten Seitenwand eines (oder jedes) Grabens einer Mehrzahl von Gräben kann das Abscheiden des Füllmaterials an der ersten Seitenwand und an der gegenüberliegenden zweiten Seitenwand des Grabens der Mehrzahl von Gräben umfassen. Alternativ kann das Füllen 120 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial das Verwenden eines Oxidationsprozesses umfassen (z.B. eines thermischen Oxidationsprozesses), um das Füllmaterial an der ersten Seitenwand und an der gegenüberliegenden zweiten Seitenwand von jedem Graben der Mehrzahl von Gräben zu bilden (oder z.B. zu wachsen).
  • Vor dem Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers kann eine minimale vertikale Abmessung des Grabenleerraums (z.B. eines Luftleerraums) zumindest 20% (oder z.B. zumindest 60% oder z.B. zumindest 70% oder z.B. zumindest 80%) einer minimalen Grabentiefe des Grabens der Mehrzahl von Gräben sein. Zusätzlich oder optional kann eine minimale laterale Abmessung des Grabenleerraums zumindest 50% (oder z.B. zumindest 60% oder z.B. zumindest 70% oder z.B. zumindest 80%) einer lateralen Breite des Grabens der Mehrzahl von Gräben sein.
  • Vor dem Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers kann der Grabenleerraum, der in einem (oder jedem) Graben angeordnet ist, durch das Füllmaterial in dem Graben an der ersten lateralen Oberfläche des Halbleiterwafers und an dem Boden des Grabens umgeben oder eingeschlossen sein. Z.B. kann das Verfahren 400 das Einbetten des Grabenleerraums zwischen dem Füllmaterial in der Mehrzahl von Gräben und das Schließen desselben oben und unten mit Oxid oder Nitrid umfassen (um einen Pfropfen zu bilden). Z.B. kann zumindest ein Teil des Füllmaterials, das an der ersten Seitenwand an der ersten lateralen Oberfläche des Halbleiterwafers angeordnet ist, direkt mit zumindest einem Teil des Füllmaterials verbunden sein, das an der zweiten Seitenwand der ersten lateralen Oberfläche des Halbleiterwafers angeordnet ist, wodurch ein Pfropfen gebildet wird. Zusätzlich oder optional kann zumindest ein Teil des Füllmaterials, das an der ersten Seitenwand an dem Boden des Grabens angeordnet ist, direkt mit zumindest einem Teil des Füllmaterials verbunden sein, das an der zweiten Seitenwand an der ersten lateralen Oberfläche des Halbleiterwafers am Boden des Grabens angeordnet ist, wodurch ein Pfropfen gebildet wird.
  • Das Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers kann das Anordnen des Halbleiterwafers an einem dehnbaren Trägermaterial umfassen und das Dehnen des dehnbaren Trägermaterials, um die Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben zu vergrößern.
  • Z.B. kann das Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers das Laminieren des Halbleiterwafers an ein dehnbares Band umfassen (z.B. Laminieren der zweiten lateralen Oberfläche des Halbleiterwafers), und das Expandieren des Bandes nach der Bandlaminierung, um die Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben zu vergrößern. Optional oder zusätzlich wird das Füllmaterial nicht von der ersten Seitenwand und der zweiten Seitenwand des Grabens entfernt. Z.B. kann das Füllmaterial, das an der ersten Seitenwand des Grabens gebildet ist, Teil eines individualisierten ersten Halbleiterbauelements sein. Zusätzlich dazu kann das Füllmaterial, das an der zweiten Seitenwand des Grabens gebildet ist, Teil eines individualisierten zweiten Halbleiterbauelements sein.
  • Nach dem Dehnen des dehnbaren Trägermaterials, um die Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben zu vergrößern, kann das Füllmaterial, das an der ersten Seitenwand angeordnet ist, und das Füllmaterial, das an der zweiten Seitenwand angeordnet ist, voneinander getrennt werden. Z.B. können jegliche Teile des Füllmaterials, die an der ersten Seitenwand angeordnet sind, die direkt mit Teilen des Füllmaterials verbunden waren, die an der zweiten Seitenwand angeordnet sind (z.B. an der ersten lateralen Oberfläche des Halbleiterwafers und/oder an dem Boden des Grabens) vor dem Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers abgetrennt oder voneinander separiert werden, nach dem Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers.
  • Optional oder alternativ kann das Individualisieren 420 (z.B. Separieren oder Trennen) der benachbarten Halbleiterchipregionen des Halbleiterwafers das Entfernen von zumindest einem Teil des Füllmaterials aus dem Graben der Mehrzahl von Gräben umfassen. Z.B. kann das Verfahren das Entfernen von zumindest einem Teil des Füllmaterials umfassen, das in dem Graben der Mehrzahl von Gräben angeordnet ist, um die benachbarten Halbleiterchipregionen durch ein Trocken- (oder Plasma-) Ätzen von der zweiten lateralen Oberfläche (z.B. Rückseite) des Halbleiterwafers zu trennen. Somit ist die Vorderseite des Halbleiterwafers z.B. nicht betroffen und eine Verschmutzung kann verhindert werden. Optional kann das Individualisieren 420 der benachbarten Halbleiterchipregionen des Halbleiterwafers das Entfernen von zumindest einem Teil des Füllmaterials aus dem Graben der Mehrzahl von Gräben und das Vergrößern der Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben nach dem Entfernen von zumindest einem Teil des Füllmaterials umfassen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Das in 4 gezeigte Beispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 3g) oder nachfolgend (z.B. 5a-10b) beschrieben sind.
  • 5a-5c zeigen schematische Darstellungen eines Verfahrens 500 zum Bilden einer Mehrzahl von Halbleiterbauelementen. Jede von 5a-5c zeigt eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterwafers an einem Querschnitt, der sich vertikal durch den Halbleiterwafer erstreckt. Z.B. zeigen 5a-5c einen Grabenfüller mit einem (Graben-) Leerraum, oder Gräben mit leeren Blasen.
  • Das Verfahren 500, das in Verbindung mit 5a-5c beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, das oben in Verbindung mit 4 beschrieben ist.
  • Wie in 5a gezeigt ist, kann der Halbleiterwafer 303 eine Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 an jeder Ätzstopp-Tiefe (oder -Niveau) 318 umfassen (z.B. kann der Halbleiterwafer 303 ein vergrabenes Oxid oder SOI umfassen). Alternativ weist der Halbleiterwafer keine Ätzstoppschichtstruktur auf.
  • Wie in 5b gezeigt ist kann das Verfahren 500 das Bilden einer Mehrzahl von Gräben 201 umfassen, die sich von der ersten lateralen Oberfläche 202 des Halbleiterwafers 303 in Richtung der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 erstrecken. Das Verfahren 500 kann das Bilden von Füllmaterial 207 auf einer ersten Seitenwand 521 eines Grabens 201 der Mehrzahl von Gräben 201 und auf einer gegenüberliegenden zweiten Seitenwand 522 des Grabens 201 der Mehrzahl von Gräben 201 umfassen. Z.B. zeigt 5b das Vereinzeln und Füllen mit einem Füllmaterial 207 (z.B. C, SiNx, SiO2 oder SiC). Das Füllmaterial 207 kann an der ersten Seitenwand 521 und der zweiten Seitenwand 522 des Grabens 201 abgeschieden werden, um z.B. eine konforme Passivierung zu bilden.
  • Ein (oder jeder) Graben 201 der Mehrzahl von Gräben 201 kann zwischen benachbarten Halbleiterchipregionen 205 des Halbleiterwafers 303 angeordnet sein.
  • Ein Grabenleerraum 523 kann zwischen dem Füllmaterial 207, das an der ersten Seitenwand 521 des Grabens 201 der Mehrzahl von Gräben 201 angeordnet ist, und dem Füllmaterial 207, das an der zweiten Seitenwand 522 des Grabens 201 der Mehrzahl von Gräben 201 angeordnet ist, verbleiben (oder angeordnet sein).
  • Die Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, können sich von der ersten lateralen Oberfläche 202 des Halbleiterwafers 303 zu der Ätzstopptiefe 318 der Ätzstoppschichtstruktur 315 erstrecken. Alternativ kann sich die Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, tiefer in den Halbleiterwafer 303 erstrecken als die Ätzstopptiefe 318 der Ätzstoppschichtstruktur 315.
  • Wie in 5b gezeigt ist kann das Füll- (Füllstoff-) Material 207 eine Isolationsschicht (z.B. Oxid oder Nitrid) an den Seitenwänden des Grabens 201 und oben und unten an dem Graben 201 und einem Grabenleerraum umfassen. In diesem Fall ist die Entfernung des Materials nicht notwendig und eine Chiptrennung kann nach der Bandlaminierung durch Expandieren des Bandes ausgeführt werden.
  • Wie in 5c gezeigt ist, kann das Verfahren 500 ferner das Bilden von zumindest einem Teil von zumindest einer elektrischen Struktur 206 eines Halbleiterbauelements in einer Halbleiterchipregion 205 des Halbleiterwafers 303 nach dem Bilden des Füllmaterials 207 in der Mehrzahl von Gräben 201 umfassen.
  • Das Verfahren 500 kann ferner das Dünnen des Halbleiterwafers 303 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 umfassen, um einen gedünnten Halbleiterwafer 303 zu bilden, nach dem Bilden von zumindest einem Teil der zumindest einen elektrischen Struktur 206 des Halbleiterbauelements.
  • Das Verfahren 500 kann ferner das Bilden einer Rückseitenmetallisierungsstruktur 209 an der Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers 203 nach dem Dünnen des Halbleiterwafers 303 umfassen.
  • Das Verfahren 500 kann ferner das Anordnen (oder Befestigen) des Halbleiterwafers 303 an einer Trägerstruktur 511 (die ein dehnbares Trägermaterial sein kann) nach dem Bilden der Rückseitenmetallisierungsschichtstruktur 209 umfassen.
  • In dem Fall von 5b-5c wird möglicherweise kein Füllmaterial entfernt. Die Chips können getrennt werden durch Ausdehnung der darunterliegenden Folie.
  • Zusätzlich oder optional kann das Verfahren 500 ein oder mehrere oder alle der Merkmale der Verfahren umfassen, die in 1-4 beschrieben sind, vor dem Individualisieren der benachbarten Halbleiterchipregionen 205 des Halbleiterwafers 303.
  • Das Verfahren 500 kann das Individualisieren der benachbarten Halbleiterchipregionen 205 des Halbleiterwafers 303 durch Vergrößern der Distanz zwischen der ersten Seitenwand 521 des Grabens 201 der Mehrzahl von Gräben 201 und der zweiten Seitenwand 522 des Grabens 201 der Mehrzahl von Gräben 201 umfassen. Ferner kann das Individualisieren der benachbarten Halbleiterchipregionen 205 des Halbleiterwafers 303 das Anordnen des Halbleiterwafers 303 auf dem dehnbaren Trägermaterial 511 und das Dehnen des dehnbaren Trägermaterials 511 umfassen, um die Distanz zwischen der ersten Seitenwand 521 des Grabens 201 der Mehrzahl von Gräben 201 und der zweiten Seitenwand 522 des Grabens 201 der Mehrzahl von Gräben 201 zu vergrößern. Z.B. kann das Individualisieren der benachbarten Halbleiterchipregionen des Halbleiterwafers das Laminieren des Halbleiterwafers an ein dehnbares Band (oder eine Folie) 511 (z.B. Laminieren der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 an das dehnbare Band 511) und das Expandieren des Bandes 511 nach der Bandlaminierung umfassen, um die Distanz zwischen der ersten Seitenwand 521 des Grabens 201 der Mehrzahl von Gräben 201 und der zweiten Seitenwand 522 des Grabens 201 der Mehrzahl von Gräben 201 zu vergrößern.
  • Das Verfahren, das in Verbindung mit 5a-5c beschrieben ist, kann eine Realisierung von ultradünnen Leistungstechniken von bis hinunter zu 5 µm (oder 3,5 µm), z.B. in dem Bereich von 2-5 µm oder z.B. auch in dem Bereich von 1-10 µm bereitstellen, abhängig von der Spannungsklasse, und kann eine wesentliche Kostenverringerungsverbesserung bereitstellen.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 5a bis 5c gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 4) oder nachfolgend (z.B. 6-10b) beschrieben sind.
  • 6 zeigt ein Flussdiagramm eines weiteren Verfahrens 600 zum Bilden einer Mehrzahl von Halbleiterbauelementen.
  • Das Verfahren 600 umfasst das Bilden 610 einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstreckt.
  • Das Verfahren 600 umfasst ferner das Füllen 620 von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial.
  • Das Verfahren 600 umfasst ferner das Bilden 630 von gedünnten Abschnitten einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers durch Dünnen von Abschnitten des Halbleiterwafers zwischen benachbarten Gräben der Mehrzahl von Gräben von der zweiten lateralen Oberfläche des Halbleiterwafers zu einer ersten Dicke. Jede Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen umfasst einen Randabschnitt, der an einem Rand der Halbleiterchipregion nach dem Bilden der Mehrzahl von gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen angeordnet ist. Jeder Randabschnitt der Halbleiterchipregion weist eine zweite Dicke auf. Die zweite Dicke ist größer als die erste Dicke.
  • Da jede Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen einen Randabschnitt mit einer zweiten Dicke größer als einer ersten Dicke des gedünnten Abschnitts aufweist, kann jedes zu bildende Halbleiterbauelement eine verbesserte Stabilisierung aufweisen. Zusätzlich oder optional kann nach dem Bilden 530 der gedünnten Abschnitte einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers der Halbleiterwafer eine verbesserte Stabilisierung aufweisen.
  • Das Verfahren 600 kann das Bilden 630 der gedünnten Abschnitte einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers durch Schleifen und/oder Ätzen von Abschnitten des Halbleiterwafers zwischen benachbarten Gräben der Mehrzahl von Gräben von der zweiten lateralen Oberfläche des Halbleiterwafers umfassen. Nach dem Dünnen der Abschnitte des Halbleiterwafers zwischen den benachbarten Gräben der Mehrzahl von Gräben kann jeder gedünnte Abschnitt die erste Dicke aufweisen. Eine maximale Dicke der gedünnten Abschnitte der Mehrzahl von Halbleiterchipregionen nach dem Dünnen der Abschnitte des Halbleiterwafers kann zwischen 4 µm und 200 µm liegen (oder z.B. zwischen 4 µm und 100 µm oder z.B. zwischen 4 µm und 40 µm). Die Dicke eines gedünnten Abschnitts des Halbleiterwafers kann eine Abmessung oder Distanz gemessen im Wesentlichen vertikal von der ersten lateralen Oberfläche des Halbleiterwafers zu der zweiten lateralen Oberfläche des gedünnten Abschnitts des Halbleiterwafers sein.
  • Einige Abschnitte des Halbleiterwafers werden während des Bildens 630 der gedünnten Abschnitte der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nicht gedünnt.
  • Z.B. können die Abschnitte des Halbleiterwafers, die nicht gedünnt sind, eine Mehrzahl von Randabschnitten der Mehrzahl von Halbleiterchipregionen sein. Jede Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen umfasst einen Randabschnitt, der an einem Rand der Halbleiterchipregion nach dem Bilden der Mehrzahl von gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen angeordnet ist. Ein Randabschnitt einer Halbleiterchipregion kann den gedünnten Abschnitt einer Halbleiterchipregion in einer Querschnittsansicht von oben (oder unten) des Halbleiterwafers lateral umgeben. Jeder Randabschnitt kann z.B. zwischen zumindest zwei benachbarten Halbleiterchipregionen gebildet sein.
  • Die minimale (oder kleinste) Dicke des Randabschnitts (z.B. die zweite Dicke) kann z.B. eine Abmessung oder Distanz gemessen im Wesentlichen vertikal von der ersten lateralen Oberfläche des Halbleiterwafers zu der zweiten lateralen Oberfläche des Randabschnitts des Halbleiterwafers sein. Die minimale Dicke des Randabschnitts der Halbleiterchipregion kann zumindest 1,2-mal (oder z.B. zumindest 1,5-mal oder z.B. zumindest 2-mal oder z.B. zumindest 4-mal oder z.B. zumindest 5-mal) dicker sein als eine maximale (oder größte) erste Dicke des gedünnten Abschnitts der Halbleiterchipregion. Z.B. kann die minimale (oder kleinste) Dicke des Randabschnitts (z.B. die zweite Dicke) zwischen 6 µm und 150 µm (oder z.B. zwischen 50 µm und 85 µm oder z.B. zwischen 50 µm und 70 µm) liegen.
  • Eine maximale (oder größte) laterale Breite eines (oder z.B. eines beliebigen oder z.B. jedes) Randabschnitts einer Halbleiterchipregion kann zwischen 1% und 25% (oder z.B. zwischen 5% und 20% oder z.B. zwischen 5% und 15%) einer minimalen (oder kleinsten) lateralen Breite der Halbleiterchipregion liegen. Z.B. kann die maximale laterale Breite des Randabschnitts einer Halbleiterchipregion zwischen 500 nm und 50 µm (oder z.B. zwischen 2 µm und 70 µm, zwischen 5 µm und 50 µm, zwischen 10 µm und 30 µm oder z.B. zwischen 10 µm und 20 µm) liegen. Die maximale laterale Breite des Randabschnitts der Halbleiterchipregion kann eine laterale Abmessung des Randabschnitts gemessen in der zweiten lateralen Richtung auf dem vertikalen Niveau der zweiten lateralen Oberfläche des gedünnten Abschnitts des Halbleiterwafers sein.
  • Optional kann der Randabschnitt einer Halbleiterchipregion im Wesentlichen vertikale Seitenwände umfassen (z.B. eine erste im Wesentlichen vertikale Seitenwand und eine zweite im Wesentlichen vertikale Seitenwand). Z.B. kann eine vertikale Seitenwand des Randabschnitts (direkt) benachbart zu einer Rückseitenmetallisierungsschichtstruktur angeordnet sein, die auf dem gedünnten Abschnitt der Halbleiterchipregion gebildet werden soll.
  • Optional oder alternativ kann der Randabschnitt einer Halbleiterchipregion zumindest eine schräge Seitenwand umfassen. Z.B. kann der Randabschnitt der Halbleiterchipregion eine im Wesentlichen vertikale Seitenwand umfassen, die (direkt) benachbart zu einem Graben angeordnet ist, der das Filtermaterial aufweist. Zusätzlich dazu kann der Randabschnitt der Halbleiterchipregion eine gegenüberliegende schräge Seitenwand umfassen. Z.B. kann die schräge Seitenwand der Halbleiterchipregion zwischen der Rückseitenmetallisierungsschichtstruktur und einem Rand des Halbleitersubstrats angeordnet sein. Z.B. kann die schräge Seitenwand der Halbleiterchipregion (direkt) benachbart zu der Rückseitenmetallisierungsschichtstruktur angeordnet sein, die auf dem gedünnten Abschnitt der Halbleiterchipregion gebildet werden soll.
  • Optional kann sich die Mehrzahl der Gräben, die das Füllmaterial umfassen, nach dem Bilden 630 der gedünnten Abschnitte tiefer in den Halbleiterwafer erstrecken als die erste Dicke der gedünnten Abschnitte des Halbleiterwafers. Z.B. kann zumindest ein Teil eines (oder z.B. jedes) Grabens der Mehrzahl von Gräben zwischen benachbarten Randabschnitten der Mehrzahl von Randabschnitten der Mehrzahl von Halbleiterchipregionen angeordnet sein. Z.B. kann zumindest ein Teil eines (oder z.B. eines beliebigen) Grabens zwischen einem Randabschnitt einer ersten Halbleiterchipregion und einem Randabschnitt einer benachbarten Halbleiterchipregion angeordnet sein.
  • Optional kann das Verfahren 600 ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen nach dem Bilden der Mehrzahl von gedünnten Abschnitten umfassen. Somit kann der Randabschnitt einer Halbleiterchipregion die Rückseitenmetallisierungsschichtstruktur, die auf einem gedünnten Abschnitt der Halbleiterchipregion gebildet ist, lateral umgeben.
  • Optional kann das Verfahren 600 ferner das Individualisieren der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben nach dem Bilden der gedünnten Abschnitte der Mehrzahl von Halbleiterchipregionen umfassen. Z.B. kann das Individualisieren der Halbleiterchipregionen des Halbleiterwafers nach dem Bilden der Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen ausgeführt werden.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Das in 6 gezeigte Beispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 5c) oder nachfolgend (z.B. 7a-10b) beschrieben sind.
  • 7a-7f zeigen schematische Darstellungen eines Verfahrens 700 zum Bilden einer Mehrzahl von Halbleiterbauelementen. Jede der 7a-7f zeigt eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterwafers an einem Querschnitt, der sich vertikal durch den Halbleiterwafer erstreckt. Z.B. zeigen 7a-7f einen Prozessfluss mit Chip-TAIKO als mechanische Stütze oder Stabilisierung und einem vergrabenen Oxid, z.B.
  • Das Verfahren 700, das in Verbindung mit 7a-7g beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, die z.B. in Verbindung mit 1-6 beschrieben wurden.
  • Wie in 7a gezeigt ist, kann der Halbleiterwafer 303 eine Ätzstoppschichtstruktur 315 umfassen. Z.B. kann die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 eine vergrabene Ätzstoppschichtstruktur sein, die (vertikal) zwischen einem ersten Halbleiterabschnitt 316 des Halbleiterwafers 303 und einem zweiten Halbleiterabschnitt 317 des Halbleiterwafers 303 an einer Ätzstopp-Tiefe (oder einem -Niveau) 318 angeordnet ist. Z.B. kann der Halbleiterwafer 303 ein Substrat mit einem vergrabenen Oxid oder SOI und einem epitaxialen Abschnitt sein.
  • Wie in 7b gezeigt ist kann sich eine Mehrzahl von Gräben 201, die ein Füllmaterial 207 umfassen, von der ersten lateralen Oberfläche 202 des Halbleiterwafers 303 zu zumindest dem vertikalen Niveau 318 (z.B. zu der Ätzstopptiefe) der Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 erstrecken. Z.B. kann sich die Mehrzahl von Gräben, die das Füllmaterial 207 aufweisen, tiefer in den Halbleiterwafer 303 erstrecken als die Ätzstopptiefe 318 der Ätzstoppschichtstruktur 315. Z.B. kann sich die Mehrzahl von Gräben 201, die das Füllmaterial 207 umfassen, in den (oder durch den) zweiten Halbleiterwafer-Abschnitt 317 des Halbleiterwafers 303 erstrecken. Z.B. zeigt 7b das Vereinzeln und Füllen mit einem Füllmaterial 207 (z.B. C, SiNx, SiO2 oder SiC).
  • Wie in 7c gezeigt ist kann das Verfahren 700 ferner das Bilden von zumindest einer elektrischen Struktur 206 eines Halbleiterbauelements in einer Halbleiterchipregion 205 einer Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers umfassen (z.B. FEOL-Verarbeitung oder z.B. Bauelementherstellung).
  • Wie in 7d gezeigt ist, kann das Verfahren 700 das Dünnen des Halbleiterwafers 303 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 umfassen. Das Dünnen des Halbleiterwafers kann das Schleifen des Halbleiterwafers an (oder von) der zweiten lateralen Oberfläche des Halbleiterwafers umfassen. Das Schleifen des Halbleiterwafers kann eine Dicke des Halbleiterwafers auf zumindest 50% (oder z.B. zumindest 40%) der Dicke des Halbleiterwafers vor dem Dünnen des Halbleiterwafers reduzieren.
  • Wie in 7e gezeigt ist, kann das Dünnen des Halbleiterwafers 303 ferner das Bilden einer Mehrzahl von gedünnten Abschnitten 724 einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers 303 durch Dünnen (z.B. selektives Ätzen) von Abschnitten 724 des Halbleiterwafers 303 zwischen benachbarten Gräben 201 der Mehrzahl von Gräben 201 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 zu einer ersten Dicke t1 umfassen. Optional kann die erste Dicke eines gedünnten Abschnitts 724 einer Halbleiterchipregion 205 nach dem Dünnen des Halbleiterwafers 303 im Wesentlichen gleich der Ätzstopptiefe der Ätzstoppschichtstruktur 315 des Halbleiterwafers sein (oder kann z.B. innerhalb von +/- 10% oder z.B. innerhalb von +/- 5% oder +/- 1% derselben liegen). Z.B. zeigt 7e das Bilden der Mehrzahl von gedünnten Abschnitten 724 unter Verwenden einer Rückseiten- (BS-) Lithografie, um einen Chip-TAIKO zu bilden.
  • Das Bilden der Mehrzahl von gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen des Halbleiterwafers 303 kann das Dünnen von Abschnitten 724 des Halbleiterwafers 303 zwischen den benachbarten Gräben 201 der Mehrzahl von Gräben 201 umfassen, bis die Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 an der zweiten lateralen Oberfläche 204 der gedünnten Abschnitte 724 des Halbleiterwafers 303 zwischen den benachbarten Gräben 201 der Mehrzahl von Gräben 201 freigelegt ist. Z.B. kann die Mehrzahl von gedünnten Abschnitten 724 gebildet werden durch Ätzen mit einem Ätzstopp auf dem vergrabenen Oxid (z.B. der Ätzstoppschichtstruktur 315).
  • Nach dem Dünnen des Halbleiterwafers 303 durch Ätzen mit einem Ätzstopp auf einer nichtkontinuierlichen (oder fragmentierten) Ätzstoppschichtstruktur 315 können ein oder mehrere Rillen 726 an der zweiten lateralen Oberfläche 204 jedes gedünnten Abschnitts 724 der Mehrzahl von gedünnten Abschnitten 724 des Halbleiterwafers 303 gebildet werden. Die Rillen 726 können z.B. lateral zwischen den Ätzstoppschichtabschnitten nichtkontinuierlichen Ätzstoppschichtstruktur 315 angeordnet sein.
  • Nach dem Dünnen des Halbleiterwafers 303, um die Mehrzahl von gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 zu bilden, kann jede Halbleiterchipregion 205 der Mehrzahl von Halbleiterchipregionen 205 nach dem Bilden der Mehrzahl von gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen einen Randabschnitt 725 umfassen (Chip-TAIKO-Ring), der an einem Rand der Halbleiterchipregion 205 angeordnet ist. Jeder Randabschnitt 725 der Halbleiterchipregion 205 kann die zweite Dicke t2 aufweisen, die z.B. größer sein kann als die erste Dicke t1. Jeder Randabschnitt 725 der Halbleiterchipregion 205 kann eine schräge (oder verjüngte) Seitenwand umfassen oder kann ohne eine schräge (oder verjüngte) Seitenwand sein.
  • Wie in 7f gezeigt ist, kann das Verfahren 700 ferner das Entfernen von Abschnitten der Ätzstoppschichtstruktur 315 (Entfernen des vergrabenen Oxids) des Halbleiterwafers 303 umfassen, freigelegt an der zweiten lateralen Oberfläche 204 der gedünnten Abschnitte 724 des Halbleiterwafers 303. Die Abschnitte der Ätzstoppschichtstruktur 315 können unter Verwendung von Flusssäure (HF; Hydrofluoric Acid) entfernt werden, wie z.B. durch Eintauchen des Halbleiterwafers in HF.
  • Zusätzlich oder optional kann das Verfahren 700 ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 nach dem Bilden der Mehrzahl von gedünnten Abschnitten 724 umfassen. Somit kann der Randabschnitt 725 einer Halbleiterchipregion 205 die Rückseitenmetallisierungsschichtstruktur z.B. lateral umgeben, die auf einem gedünnten Abschnitt 724 der Halbleiterchipregion 205 gebildet ist. Abschnitte der Ätzstoppschichtstruktur 315 des Halbleiterwafers 303, die an den gedünnten Abschnitten 724 des Halbleiterwafers zwischen den benachbarten Gräben 201 der Mehrzahl von Gräben 201 angeordnet sind, können z.B. vor dem Bilden der Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 entfernt werden.
  • Optional kann das Verfahren 700 ferner das Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 durch Entfernen von zumindest einem Teil des Füllmaterials 207 aus der Mehrzahl von Gräben 201 nach dem Bilden der gedünnten Abschnitte 724 der Mehrzahl von Halbleiterchipregionen 205 umfassen. Z.B. kann das Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 nach dem Bilden der Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 ausgeführt werden.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 7a bis 7f gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 6) oder nachfolgend (z.B. 8a-10b) beschrieben sind.
  • 8a-8c zeigen schematische Darstellungen eines Verfahrens 800 zum Bilden einer Mehrzahl von Halbleiterbauelementen. Jede von 8a-8c zeigt eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterwafers an einem Querschnitt, der sich vertikal durch den Halbleiterwafer erstreckt.
  • Das Verfahren 800, das in Verbindung mit 8a-8c beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, das z.B. in Verbindung mit 7a-7f beschrieben ist.
  • Wie in 8a gezeigt ist, kann das Verfahren 800 das Bilden einer fotolithografischen Maske 831 an der zweiten lateralen Oberfläche des Halbleiterwafers 303 nach dem Schleifen des Halbleiterwafers an (oder von) der zweiten lateralen Oberfläche des Halbleiterwafers 303 umfassen.
  • Wie in 8b gezeigt ist kann das Verfahren 800 das Bilden einer fotolithografischen Maske 831 vor dem Dünnen (z.B. Ätzen) der Abschnitte 724 des Halbleiterwafers 303 zwischen benachbarten Gräben 201 der Mehrzahl von Gräben 201 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 auf die erste Dicke t1 umfassen.
  • Die lithografische Maske 831 kann die Mehrzahl von Gräben 201 an der zweiten lateralen Oberfläche zwischen benachbarten Randabschnitten 205 der Mehrzahl von Randabschnitten 205 der Mehrzahl von Halbleiterchipregionen abdecken. Unter Verwendung einer Lithografie können die gedünnten Abschnitte 724 des Halbleiterwafers 303 durch die fotolithografische Maske freigelegt werden (nicht abgedeckt sein).
  • Jeder Randabschnitt 725 der Halbleiterchipregion 205 kann eine schräge (oder verjüngte) Seitenwand umfassen oder kann ohne eine schräge (oder verjüngte) Seitenwand sein.
  • Wie in 8c gezeigt ist, kann das Verfahren 800 das Entfernen (z.B. das selektive Ätzen) von Abschnitten der Ätzstoppschichtstruktur 315 des Halbleiterwafers 303 umfassen, die an der zweiten lateralen Oberfläche 204 der gedünnten Abschnitte 724 des Halbleiterwafers 303 freigelegt sind. Die fotolithografische Maske 831 kann verhindern, dass das Füllmaterial 207 z.B. während des Entfernens der Abschnitte der Ätzstoppstruktur 315 entfernt wird (oder geätzt wird). Die Abschnitte der Ätzstoppschichtstruktur 315 können unter Verwendung von Flusssäure (HF; Hydrofluoric Acid) entfernt werden, wie z.B. durch Eintauchen des Halbleiterwafers in HF.
  • Optional oder zusätzlich kann das Verfahren 800 z.B. ferner das Bilden einer Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 nach dem Entfernen der Abschnitte der Ätzstoppschichtstruktur 315 umfassen. Somit kann die Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 des Halbleiterwafers und/oder auf zumindest einem Teil der Randabschnitte 725 gebildet (oder z.B. abgeschieden) werden, die nicht durch die fotolithografische Maske 831 abgedeckt sind. Z.B. kann die Rückseitenmetallisierungsschichtstruktur an der zweiten lateralen Oberfläche 204 der gedünnten Abschnitte 724 des Halbleiterwafers gebildet werden.
  • Optional kann das Verfahren 800 ferner das Entfernen der fotolithografischen Maske 831 von der zweiten lateralen Oberfläche 204 des Halbleiterwafers 303 nach dem Bilden der Rückseitenmetallisierungsschichtstruktur umfassen.
  • Optional kann das Verfahren 800 ferner das Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 durch Entfernen von zumindest einem Teil des Füllmaterials 207 aus der Mehrzahl von Gräben 201 nach dem Bilden der gedünnten Abschnitte 724 der Mehrzahl von Halbleiterchipregionen 205 umfassen. Z.B. kann das Individualisieren der Halbleiterchipregionen 205 des Halbleiterwafers 303 nach dem Bilden der Rückseitenmetallisierungsschichtstruktur auf den gedünnten Abschnitten 724 der Mehrzahl von Halbleiterchipregionen 205 ausgeführt werden.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 8a bis 8c gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 7f) oder nachfolgend (z.B. 9-10b) beschrieben sind.
  • 9 zeigt eine schematische Darstellung eines Halbleiterbauelements 900. Z.B. zeigt 9 eine zweidimensionale Ansicht von zumindest einem Teil des Halbleiterbauelements 900 an einem Querschnitt, der sich z.B. vertikal durch das Halbleiterbauelement 900 erstreckt.
  • Das Halbleiterbauelement 900 umfasst eine Rückseitenmetallisierungsschichtstruktur 909, gebildet auf einem gedünnten Abschnitt 924 eines Halbleitersubstrats 903. Der gedünnte Abschnitt 924 des Halbleitersubstrats weist eine erste Dicke t1 auf. Das Halbleiterbauelement 900 umfasst ferner einen Randabschnitt 925 des Halbleitersubstrats 903, der an der Rückseite 204 des Halbleitersubstrats 903 an dem Rand des Halbleitersubstrats 903 angeordnet ist. Der Randabschnitt 925 des Halbleitersubstrats 903 weist eine zweite Dicke t2 auf. Die zweite Dicke t2 ist größer als die erste Dicke 11.
  • Da der Randabschnitt 925 des Halbleitersubstrats 903 eine größere Dicke aufweist als eine Dicke des gedünnten Abschnitts des Halbleitersubstrats, kann das Halbleiterbauelement z.B. eine verbesserte Stabilisierung aufweisen.
  • Die maximale (oder größte) Dicke des gedünnten Abschnitts 924 des Halbleiterbauelements (z.B. die erste Dicke 11) kann z.B. zwischen 4 µm und 200 µm liegen (oder z.B. zwischen 4 µm und 100 µm oder z.B. zwischen 4 µm und 40 µm).
  • Die minimale (oder kleinste) Dicke des Randabschnitts 925 (z.B. die zweite Dicke t2) kann z.B. zumindest 1,2-mal (oder z.B. zumindest 1,5-mal oder zumindest z.B. zweimal oder z.B. zumindest viermal oder z.B. zumindest fünfmal) dicker sein als die maximale (oder größte) erste Dicke des gedünnten Abschnitts der Halbleiterchipregion. Z.B. kann die minimale (oder kleinste) Dicke des Randabschnitts (z.B. die zweite Dicke t2) zwischen 6 µm und 150 µm (oder z.B. zwischen 10 µm und 100 µm oder z.B. zwischen 20 µm und 80 µm) liegen.
  • Eine maximale (oder größte) laterale Breite ew (gezeigt in 10a und 10b) des Randabschnitts 925 kann z.B. zwischen 1% und 25% (oder z.B. zwischen 5% und 20%, oder z.B. zwischen 5% und 15%) einer minimalen (oder kleinsten) lateralen Breite des Halbleiterbauelements liegen. Z.B. kann die maximale laterale Breite des Randabschnitts 925 zwischen 5 µm und 50 µm (oder z.B. zwischen 10 µm und 30 µm oder z.B. zwischen 10 µm und 20 µm) liegen.
  • Eine laterale Abmessung (z.B. eine Breite oder z.B. eine Länge) des Halbleiterbauelements kann zwischen 50 nm und mehreren Millimetern (oder z.B. zwischen 10 µm und 10 mm oder z.B. zwischen 50 µm und 30 mm) liegen.
  • Die Rückseitenmetallisierungsschichtstruktur 909 kann z.B. eine elektrisch leitfähige Drain-Elektrodenstruktur (oder z.B. eine Kathodenstruktur) von zumindest einer elektrischen Struktur des Halbleiterbauelements 900 sein. Die zumindest eine elektrische Struktur kann z.B. zumindest einen Teil einer Diodenstruktur oder einer Transistorstruktur (z.B. einer MOSFET-Transistorstruktur oder einer IGBT-Transistorstruktur) umfassen (oder sein). Z.B. kann das Bilden der zumindest einen elektrischen Struktur das Bilden einer Kathoden- oder Anoden-Region einer Diodenstruktur in der Halbleiterchipregion umfassen. Z.B. kann das Bilden der zumindest einen elektrischen Struktur das Bilden einer Body-Region, einer Source-Region und/oder einer Drift-Region einer Transistorstruktur in der Halbleiterchipregion umfassen. Z.B. kann das Bilden der zumindest einen elektrischen Struktur ferner das Bilden einer Metallisierungsschichtstruktur (z.B. einer Source-Elektrodenstruktur oder z.B. einer Gate-Elektrodenstruktur oder z.B. einer Anodenstruktur) der zumindest einen elektrischen Struktur an (oder auf) der ersten lateralen Oberfläche des Halbleiterwafers umfassen.
  • Eine maximale Dicke der Rückseitenmetallisierungsstruktur 909 kann z.B. im Wesentlichen gleich zu einer Differenz zwischen der zweiten Dicke und der ersten Dicke sein (oder kann z.B. innerhalb von +/- 10% oder z.B. innerhalb von +/- 5% oder +/- 1% derselben liegen).
  • Der Randabschnitt 925 des Halbleitersubstrats 903 kann die Rückseitenmetallisierungsschichtstruktur 909 (z.B. in einer Draufsicht des Halbleiterbauelements) z.B. lateral umgeben.
  • Optional kann der Randabschnitt 925 des Halbleitersubstrats 903 im Wesentlichen vertikale Seitenwände ohne Verjüngung umfassen (z.B. eine erste im Wesentlichen vertikale Seitenwand und eine zweite im Wesentlichen vertikale Seitenwand). Z.B. kann eine vertikale Seitenwand des Randabschnitts (direkt) benachbart zu einer Rückseitenmetallisierungsschichtstruktur 909 angeordnet sein, die auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 gebildet ist.
  • Optional oder alternativ kann der Randabschnitt 925 des Halbleitersubstrats 903 zumindest eine schräge Seitenwand (z.B. mit Verjüngung) umfassen. Z.B. kann die schräge Seitenwand des Randabschnitts 925 zwischen der Rückseitenmetallisierungsschichtstruktur 909 und einem Rand des Halbleitersubstrats 903 angeordnet sein. Z.B. kann die schräge Seitenwand des Randabschnitts 925 (direkt) benachbart zu der Rückseitenmetallisierungsschichtstruktur angeordnet sein, die auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 gebildet ist.
  • Ein Winkel zwischen der schrägen Seitenwand und einer zweiten lateralen Oberfläche 204 eines gedünnten Abschnitts 724 des Halbleitersubstrats 903 kann z.B. zwischen 90° und 130° (oder z.B. zwischen 95° und 130° oder z.B. zwischen 95° und 120°) liegen. Der Winkel kann z.B. zwischen einer angenäherten Ausgleichslinie der schrägen Seitenwand und der zweiten lateralen Oberfläche 204 des gedünnten Abschnitts 724 des Halbleitersubstrats 903 liegen.
  • Optional kann das Halbleitersubstrat eine Isolationsschichtstruktur umfassen, die in dem Halbleitersubstrat 903 vergraben ist. Zumindest ein Teil der Isolationsschichtstruktur kann z.B. auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 angeordnet sein. Optional kann z.B. zumindest ein Teil der Isolationsschichtstruktur zwischen der Rückseitenmetallisierungsschichtstruktur 909 und dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 angeordnet sein. Die Isolationsschichtstruktur kann z.B. Teil einer Ätzstoppschichtstruktur zum Bilden des Halbleiterbauelements 900 gewesen sein.
  • Optional kann das Halbleiterbauelement 900 ein Passivierungsmaterial umfassen (z.B. ein elektrisch isolierendes Mateiral), das auf den Rändern oder Seitenwänden des Halbleiterbauelements gebildet ist. Das Passivierungsmaterial kann ein auf Kohlenstoff (C) basierendes Material, ein auf Siliziumnitrid (SiNx) basierendes Material, ein auf Siliziumdioxid (SiO2) basierendes Material oder ein auf amorphem Siliziumcarbid (a-SiC) basierendes Material sein.
  • Das Halbleiterbauelement kann z.B. ein Halbleiterchip oder ein Halbleiter-Die sein. Das Halbleiterbauelement, das hergestellt werden soll, kann optional ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder eine elektrische Struktur (z.B. Transistorstruktur oder Diodenstruktur) des Leistungshalbleiterbauelements kann z.B. eine Durchbruchsspannung oder Sperrspannung von mehr als 10 V (oder z.B. mehr als 100 V oder z.B. mehr als 500 V oder z.B. mehr als 1000 V) aufweisen. Optional oder alternativ kann das Halbleiterbauelement, das hergestellt werden soll, ein Nichtleistungs-Halbleiterbauelement sein. Z.B. kann eine elektrische Struktur des Leistungshalbleiterbauelements eine Speicherstruktur oder z.B. eine Schaltung für eine zentrale Verarbeitungseinheit (CPU; Central Processing Unit) sein.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Das in 9 gezeigte Beispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 8c) oder nachfolgend (z.B. 10a-10b) beschrieben sind.
  • 10a zeigt eine schematische Darstellung eines Halbleiterbauelements 910. Z.B. zeigt 10a eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterbauelements 910 an einem Querschnitt, der sich vertikal durch das Halbleiterbauelement 910 erstreckt.
  • Das Halbleiterbauelement 910, das in Verbindung mit 10a beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, das z.B. in Verbindung mit dem Halbleiterbauelement von 9 beschrieben ist.
  • Wie in 10a gezeigt ist, kann der Randabschnitt 925 des Halbleitersubstrats 903 im Wesentlichen vertikale Seitenwände (z.B. eine erste im Wesentlichen vertikale Seitenwand 941 und eine zweite im Wesentlichen vertikale Seitenwand 942 ohne Verjüngung) umfassen. Z.B. kann eine vertikale Seitenwand 942 des Randabschnitts 925 (direkt) lateral benachbart zu einer Rückseitenmetallisierungsschichtstruktur 909 angeordnet sein, die auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 gebildet ist.
  • Zusätzlich dazu kann das Halbleitersubstrat 903 eine Isolationsschichtstruktur 315 umfassen, die in dem Halbleitersubstrat 903 vergraben ist. Zumindest ein Teil der Isolationsschichtstruktur 315 kann z.B. auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 angeordnet sein. Optional kann zumindest ein Teil der Isolationsschichtstruktur 315 zwischen der Rückseitenmetallisierungsschichtstruktur 909 und dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 angeordnet sein.
  • 10b zeigt eine schematische Darstellung eines Halbleiterbauelements 920. Z.B. zeigt 10b eine zweidimensionale Ansicht von zumindest einem Teil eines Halbleiterbauelements 920 an einem Querschnitt, der sich vertikal durch das Halbleiterbauelement 920 erstreckt.
  • Das Halbleiterbauelement 920, das in Verbindung mit 10b beschrieben ist, kann ein oder mehrere oder alle der Merkmale des Verfahrens umfassen, das in Verbindung mit dem Halbleiterbauelement von 10a beschrieben wurde.
  • Jedoch kann der Randabschnitt 925 des Halbleitersubstrats 903 zumindest eine schräge Seitenwand 943 (z.B. eine Verjüngung) umfassen. Z.B. kann die schräge Seitenwand 943 des Randabschnitts 925 zwischen der Rückseitenmetallisierungsschichtstruktur 909 und einem Rand (z.B. einem vertikalen Rand) des Halbleitersubstrats 903 angeordnet sein. Z.B. kann die schräge Seitenwand 943 des Randabschnitts 925 (direkt) benachbart zu der Rückseitenmetallisierungsschichtstruktur 909 angeordnet sein, die z.B. auf dem gedünnten Abschnitt 924 des Halbleitersubstrats 903 gebildet ist.
  • Ein Winkel a zwischen der schrägen Seitenwand 943 und einer zweiten lateralen Oberfläche 204 eines gedünnten Abschnitts 724 des Halbleitersubstrats 903 kann zwischen 90° und 130° liegen (oder z.B. zwischen 95° und 130° oder z.B. zwischen 95° und 120°). Der Winkel kann eine angenäherte Anpassungslinie der schrägen Seitenwand und der zweiten lateralen Oberfläche 204 des gedünnten Abschnitts 724 des Halbleitersubstrats 903 sein.
  • Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Beispielen erwähnt. Die in 10a bis 10b gezeigten Beispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren Beispielen erwähnt wurden, die vorangehend (z.B. 1 bis 9) oder nachfolgend beschrieben sind.
  • Verschiedene Beispiele beziehen sich auf Konzepte für die Trennung dünner Chips durch Plasmavereinzelung vor dem Schleifen von Anfang an.
  • Aspekte und Merkmale, (z.B. die Mehrzahl von Gräben, die erste laterale Oberfläche des Halbleiterwafers, die zweite laterale Oberfläche des Halbleiterwafers, der Halbleiterwafer, das Füllmaterial, der gedünnte Halbleiterwafer, die Rückseitenmetallisierungsstruktur, die Halbleiterchipregionen, die zumindest eine elektrische Struktur, die Ätzstoppschichtstruktur, der Grabenleerraum, der erste Füllmaterialabschnitt, der zweite Füllmaterialabschnitt, die gedünnten Abschnitte der Mehrzahl von Halbleiterchipregionen, die Randabschnitte der Mehrzahl von Halbleiterchipregionen, die erste Dicke, die zweite Dicke, die schräge Seitenwand, das Bilden der Mehrzahl von Gräben, das Füllen der Mehrzahl von Gräben, das Dünnen des Halbleiterwafers, das Bilden der Rückseitenmetallisierungsschichtstruktur, das Individualisieren der Halbleiterchipregionen) die in Verbindung mit einem oder mehreren spezifischen Beispielen erwähnt wurden, können mit einem oder mehreren der anderen Beispiele kombiniert werden.
  • Beispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Beispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Beispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-) programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-) programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele ausdrücklich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen.
  • Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden können, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiliegen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Anspüchen offenbarter Schritte oder Funktionen nicht als in der bestimmten Reihenfolge Ûbefindlich ausgelegt werden sollte. Durch die Offenbarung von vielfachen Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Beispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (19)

  1. Ein Verfahren (100, 200, 300, 400, 500, 600, 700, 800) zum Bilden einer Mehrzahl von Halbleiterbauelementen, das Verfahren umfassend: Bilden (110) einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken; Füllen (120) von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial; Bilden von zumindest einem Teil von zumindest einer elektrischen Struktur eines Halbleiterbauelements in einer Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen (205) nach dem Füllen von zumindest dem Abschnitt der Mehrzahl von Gräben (201) mit Füllmaterial (207); Dünnen (130) des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers, um einen gedünnten Halbleiterwafer zu bilden; Bilden (140) einer Rückseitenmetallisierungsschichtstruktur auf einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers nach dem Dünnen des Halbleiterwafers, wobei die Mehrzahl von Halbleiterchipregionen des Halbleiterwafers zwischen der Mehrzahl von Gräben angeordnet ist, wobei ein Abschnitt der Rückseitenmetallisierungsschichtstruktur eine Elektrodenstruktur der zumindest einen elektrischen Struktur bildet; und Individualisieren (150) der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben nach dem Bilden der Rückseitenmetallisierungsschichtstruktur, um die Mehrzahl von Halbleiterbauelementen zu erhalten.
  2. Das Verfahren gemäß Anspruch 1, wobei das Dünnen des Halbleiterwafers (203, 303) das Entfernen von Halbleiterwafermaterial von der zweiten lateralen Oberfläche (204) des Halbleiterwafers aufweist, um die Mehrzahl von Gräben (201), die Füllmaterial (207) aufweisen, an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers freizulegen.
  3. Das Verfahren gemäß Anspruch 1 oder 2, wobei eine maximale Dicke des gedünnten Halbleiterwafers (203, 303) nach dem Dünnen des Halbleiterwafers kleiner ist als 100 µm.
  4. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei eine durchschnittliche laterale Breite eines Grabens (201) der Mehrzahl von Gräben (201), die zwischen benachbarten Halbleiterchipregionen (205) der Mehrzahl von Halbleiterchipregionen (205) angeordnet sind, kleiner ist als 15 µm.
  5. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Ätzen des Füllmaterials (207), das in der Mehrzahl von Gräben (201) angeordnet ist, von der zweiten lateralen Oberfläche (204) des Halbleiterwafers (203, 303) nach dem Dünnen des Halbleiterwafers so, dass eine maximale Tiefe der Mehrzahl von Gräben (201), die Füllmaterial (207) aufweisen, geringer ist als eine Dicke des gedünnten Halbleiterwafers.
  6. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Dünnen des Halbleiterwafers (203, 303) das Dünnen des Halbleiterwafers von der zweiten lateralen Oberfläche des Halbleiterwafers aufweist, bis eine Ätzstoppschichtstruktur (315) des Halbleiterwafers an der zweiten lateralen Oberfläche des gedünnten Halbleiterwafers (203, 303) freigelegt wird.
  7. Das Verfahren gemäß Anspruch 6, wobei sich die Ätzstoppschichtstruktur (315) des Halbleiterwafers lateral über zumindest 70% eines lateralen Bereichs des Halbleiterwafers (203, 303) erstreckt.
  8. Das Verfahren gemäß Anspruch 6 oder 7, ferner umfassend das Entfernen von zumindest einem Teil der Ätzstoppschichtstruktur (315) des Halbleiterwafers (203, 303) vor dem Bilden der Rückseitenmetallisierungsschichtstruktur (209) auf der Mehrzahl von Halbleiterchipregionen (205) des Halbleiterwafers (203, 303).
  9. Das Verfahren gemäß einem der Ansprüche 6 bis 8, wobei die Mehrzahl von Gräben (201) sich von der ersten lateralen Oberfläche (202) eines Halbleiterwafers (203, 303) zu zumindest einer vertikalen Ebene (318) der Ätzstoppschichtstruktur (315) des Halbleiterwafers (202, 303) erstreckt.
  10. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Füllmaterial (207) ein auf Kohlenstoff basierendes Material, ein auf Siliziumnitrid basierendes Material, ein auf Siliziumdioxid basierendes Material, ein auf amorphem Siliziumcarbid basierendes Material, ein Klebstoff oder ein dehnbares Material ist.
  11. Ein Verfahren (400, 500) zum Bilden einer Mehrzahl von Halbleiterbauelementen, das Verfahren umfassend: Bilden (410) von Füllmaterial auf einer ersten Seitenwand und auf einer gegenüberliegenden zweiten Seitenwand eines Grabens einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken, wobei der Graben der Mehrzahl von Gräben zwischen benachbarten Halbleiterchipregionen des Halbleiterwafers angeordnet ist; und Individualisieren (420) der benachbarten Halbleiterchipregionen des Halbleiterwafers durch Vergrößern der Distanz zwischen der ersten Seitenwand des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand des Grabens der Mehrzahl von Gräben, wobei ein Grabenleerraum zwischen dem Füllmaterial, das auf der ersten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist, und dem Füllmaterial, das auf der zweiten Seitenwand des Grabens der Mehrzahl von Gräben angeordnet ist, wobei der Grabenleerraum von dem Bilden (410) des Füllmaterials bis zum Individualisieren (420) der benachbarten Halbleiterchipregionen verbleibt
  12. Das Verfahren gemäß Anspruch 11, wobei eine minimale vertikale Abmessung des Grabenleerraums (523) zumindest 20% einer minimalen Grabentiefe des Grabens (201) der Mehrzahl von Gräben (201) ist.
  13. Das Verfahren gemäß einem der Ansprüche 11 oder 12, wobei das Individualisieren (420) der benachbarten Halbleiterchipregionen (205) des Halbleiterwafers das Anordnen des Halbleiterwafers auf einem dehnbaren Trägermaterial (511) und das Dehnen des dehnbaren Trägermaterials (511) aufweist, um die Distanz zwischen der ersten Seitenwand (521) des Grabens der Mehrzahl von Gräben und der zweiten Seitenwand (522) des Grabens der Mehrzahl von Gräben zu vergrößern.
  14. Ein Verfahren (600, 700, 800) zum Bilden einer Mehrzahl von Halbleiterbauelementen, das Verfahren umfassend: Bilden (610) einer Mehrzahl von Gräben, die sich von einer ersten lateralen Oberfläche eines Halbleiterwafers in Richtung einer zweiten lateralen Oberfläche des Halbleiterwafers erstrecken; Füllen (620) von zumindest einem Abschnitt der Mehrzahl von Gräben mit Füllmaterial; und Bilden (630) von gedünnten Abschnitten einer Mehrzahl von Halbleiterchipregionen des Halbleiterwafers durch Dünnen von Abschnitten des Halbleiterwafers zwischen benachbarten Gräben der Mehrzahl von Gräben von der zweiten lateralen Oberfläche des Halbleiterwafers zu einer ersten Dicke, wobei jede Halbleiterchipregion der Mehrzahl von Halbleiterchipregionen einen Randabschnitt aufweist, der an einem Rand der Halbleiterchipregion angeordnet ist, nach dem Bilden der Mehrzahl von gedünnten Abschnitten der Mehrzahl von Halbleiterchipregionen, wobei jeder Randabschnitt der Halbleiterchipregion Halbleitermaterial aufweist und eine zweite Dicke aufweist, wobei die zweite Dicke größer ist als die erste Dicke.
  15. Das Verfahren gemäß Anspruch 14, wobei zumindest ein Teil eines Grabens (201) der Mehrzahl von Gräben (201) zwischen benachbarten Randabschnitten (725) einer Mehrzahl von Randabschnitten (725) der Mehrzahl von Halbleiterchipregionen (205) angeordnet ist.
  16. Das Verfahren gemäß Anspruch 14 oder 15, ferner umfassend das Individualisieren der Halbleiterchipregionen des Halbleiterwafers durch Entfernen von zumindest einem Teil des Füllmaterials aus der Mehrzahl von Gräben nach dem Bilden der gedünnten Abschnitte der Mehrzahl von Halbleiterchipregionen.
  17. Ein Halbleiterbauelement (900, 910, 920), umfassend: eine Rückseitenmetallisierungsschichtstruktur (909), gebildet auf einem gedünnten Abschnitt (924) eines Halbleitersubstrats (903), wobei der gedünnte Abschnitt (924) des Halbleitersubstrats (903) eine erste Dicke aufweist; und einen Randabschnitt (925) des Halbleitersubstrats (905), der an der Rückseite (204) des Halbleitersubstrats (903) an einem Rand des Halbleitersubstrats (903) angeordnet ist, wobei der Randabschnitt (925) des Halbleitersubstrats (903) eine zweite Dicke aufweist, und wobei die zweite Dicke größer ist als die erste Dicke.
  18. Das Halbleiterbauelement gemäß Anspruch 17, wobei der Randabschnitt (925) des Halbleitersubstrats (903) die Rückseitenmetallisierungsschichtstruktur (909) lateral umgibt.
  19. Das Halbleiterbauelement gemäß Anspruch 17 oder 18, wobei der Randabschnitt (925) des Halbleitersubstrats (903) eine schräge Seitenwand (943) aufweist, die zwischen der Rückseitenmetallisierungsschichtstruktur (909) und einem Rand des Halbleitersubstrats angeordnet ist.
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