DE102013112646B4 - Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen - Google Patents

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Abstract

Verfahren für das spannungreduzierte Ausbilden eines Halbleiterbauelements, umfassend:- Bereitstellen eines Halbleiterwafers, der eine Oberseite (16) und eine erste Halbleiterschicht (1) aus einem ersten Halbleitermaterial an der Oberseite (16) umfasst;- Ausbilden, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der Oberseite (16) verläuft, mehrerer erster vertikaler Gräben (50) und mehrerer zweiter vertikaler Gräben (51) zwischen benachbarten ersten vertikalen Gräben (50) an der Oberseite (16), so dass die ersten vertikalen Gräben (50) im vertikalen Querschnitt eine größere horizontale Ausdehnung als die zweiten vertikalen Gräben (51) aufweisen; und- Ausbilden mehrerer dritter Halbleiterschichten (3) an der Oberseite (16), die im vertikalen Querschnitt voneinander durch Spalte beabstandet sind, von denen jeder im vertikalen Querschnitt bei Betrachtung von oben einen jeweiligen ersten vertikalen Graben überlappt, wobei mindestens eine der dritten Halbleiterschichten (3) ein Halbleitermaterial umfasst, das von dem ersten Halbleitermaterial verschieden ist, wobei das Verfahren weiter mindestens einen der folgenden Schritte umfasst:- Ausbilden einer Diode in mindestens einer der dritten Halbleiterschichten (3);- Ausbilden einer LED in mindestens einer der dritten Halbleiterschichten (3);- Ausbilden eines Bipolartransistors in mindestens einer der dritten Halbleiterschichten (3);- Ausbilden einer Feldeffektstruktur in mindestens einer der dritten Halbleiterschichten (3);- Ausbilden mindestens einer ersten Metallisierung auf mindestens einer der dritten Halbleiterschichten (3);- Ausbilden einer zweiten Metallisierung, die gegenüber der ersten Metallisierung angeordnet ist, auf mindestens einer der dritten Halbleiterschichten (3);- Montieren der ersten Metallisierung an einem Trägerwafer;- Entfernen der ersten Halbleiterschicht (1); und- Dünnen der ersten Halbleiterschicht (1) auf einer Oberfläche (15) der ersten Halbleiterschicht (1), die der Oberseite (16) gegenüberliegt.

Description

  • ERFINDUNGSGEBIET
  • Hierin beschriebene Ausführungsformen betreffen Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen, insbesondere Verfahren für die spannungsreduzierte Herstellung von Verbundhalbleiterbauelementen.
  • ALLGEMEINER STAND DER TECHNIK
  • Im Vergleich zu Silizium (Si) bieten Verbundhalbleitermaterialien mehrere Vorteile bezüglich der Bauelementleistung, wodurch sie für den Einsatz in der Hochleistungs- und Hochfrequenzelektronik attraktiv werden. Beispielsweise besitzen Verbundmaterialien mit hohem Bandabstand wie etwa Siliziumkarbid (SiC) oder Galliumarsenid (GaN) eine hohe Durchschlagfeldstärke und eine hohe kritische Lawinenfeldstärke. Dementsprechend kann die Dotierung der Halbleitergebiete im Vergleich zu Siliziumhalbleitergebieten bei einer gegebenen Nennsperrspannung höher sein. Dies reduziert den Einschaltwiderstand Ron des Bauelements. Andere Verbundhalbleitermaterialien wie etwa Indiumphosphid (InP) bieten eine viel höhere Elektronenmobilität als Silizium. Dementsprechend können Verbundhalbleiterbauelemente mit höheren Schaltgeschwindigkeiten und/oder einem niedrigeren Einschaltwiderstand Ron bereitgestellt werden.
  • Für das Herstellen von Halbleiterbauelementen, beispielsweise Leistungsbauelementen, sind geeignet angepasste Halbleitersubstrate erforderlich. Aus Kostengründen werden Halbleiterbauelemente bevorzugt auf großen Wafern hergestellt. Größere Monokristalle aus Verbundhalbleitermaterialien bzw. monokristalline Verbundwafer mit einem Durchmesser von über 8'' stehen entweder nicht zur Verfügung oder sind sehr teuer.
  • Andere Ansätze verwenden eine Schicht des Verbundhalbleitermaterials, die durch Epitaxie auf einem Substratwafer ausgebildet wird. Aufgrund der verschiedenen Kristallgitter jedoch tritt in der Regel während der Bearbeitung eine mechanische Spannung auf. Dies kann beispielsweise zum Waferdurchbiegen führen. Die mechanische Spannung kann sogar eine Auswirkung auf die Leistung der herzustellenden Bauelemente haben. Beispielsweise kann die Kristallqualität der epitaxial ausgebildeten Verbundhalbleiterschicht beeinflusst werden. Zudem sind größere Substratwafer, die bezüglich ihres Kristallgitters und ihrer thermischen Eigenschaften an das Verbundhalbleitermaterial angepasst sind, in der Regel auch sehr teuer.
  • Zum Beispiel beschreibt die US 6 261 929 B1 Verfahren zum Bilden von Verbindungshalbleiterschichten, die die Schritte des Bildens einer Vielzahl von selektiven Wachstumsregionen an beabstandeten Stellen auf einem ersten Substrat und dann des Bildens einer Vielzahl von Halbleiterschichten an beabstandeten Stellen auf dem ersten Substrat durch Aufwachsen einer entsprechenden Halbleiterschicht auf jeder der selektiven Wachstumsregionen umfassen. Das erste Substrat wird dann in eine Vielzahl von zweiten, kleineren Substraten unterteilt, die nur eine jeweilige der Vielzahl von Halbleiterschichten enthalten. Dieser Aufteilungsschritt wird vorzugsweise durch Aufteilen des ersten Substrats an den Zwischenräumen zwischen den selektiven Wachstumsregionen durchgeführt. Der Schritt des Bildens der Vielzahl von Halbleiterschichten umfasst vorzugsweise das Aufwachsen einer entsprechenden Verbindungshalbleiterschicht (z.B. Galliumnitridschicht) auf jeder der selektiven Wachstumsregionen. Der Wachstumsschritt kann das pendeo-epitaktische Aufwachsen einer entsprechenden Galliumnitridschicht auf jeder der selektiven Wachstumsregionen umfassen. Jede der selektiven Wachstumsregionen wird auch vorzugsweise als eine entsprechende Vielzahl von Gräben gebildet, die Seitenwände haben, die Verbindungshalbleiterkeime freilegen, von denen aus ein epitaktisches Wachstum stattfinden kann.
  • Ferner beschreibt die US 2003 / 0 030 068 A1 ein Halbleiterelement auf Nitridbasis, das in der Lage ist, eine Halbleiterschicht auf Nitridbasis in einem ersten Bereich wirksam vor Rissen zu schützen und den Grad der Verformung eines Substrats zu reduzieren, sowie Herstellungsverfahren dafür. Das Halbleiterelement auf Nitridbasis umfasst einen ersten Bereich, der auf einem vorgeschriebenen Bereich eines Substrats ausgebildet und mit einem Element versehen ist, das eine erste Halbleiterschicht auf Nitridbasis mit einer vorgeschriebenen Dicke enthält, und einen zweiten Bereich, der auf einem anderen Bereich des Substrats als dem ersten Bereich ausgebildet und mit der ersten Halbleiterschicht auf Nitridbasis mit einer Dicke versehen ist, die kleiner als die Dicke im ersten Bereich ist. Somit konzentriert sich die Spannung einfach auf den zweiten Bereich, der mit der ersten Halbleiterschicht auf Nitridbasis mit der geringeren Dicke versehen ist, wodurch die Spannung des ersten Bereichs, der mit dem Element versehen ist, entspannt wird.
  • Angesichts des Obengesagten besteht eine Notwendigkeit für eine Verbesserung.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform beinhaltet ein Verfahren für das spannungsreduzierte Ausbilden eines Halbleiterbauelements: Bereitstellen eines Halbleiterwafers, der eine Oberseite und eine erste Halbleiterschicht aus einem ersten Halbleitermaterial an der Oberseite enthält; Ausbilden, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der Oberseite verläuft, mehrerer erster vertikaler Gräben und mehrerer zweiter vertikaler Gräben an der Oberseite zwischen benachbarten ersten vertikalen Gräben, so dass die ersten vertikalen Gräben im vertikalen Querschnitt eine größere horizontale Ausdehnung als die zweiten vertikalen Gräben aufweisen; und Ausbilden mehrerer dritter Halbleiterschichten an der Oberseite, die im vertikalen Querschnitt voneinander durch Spalte beabstandet sind, von denen jeder im vertikalen Querschnitt bei Betrachtung von oben einen jeweiligen ersten vertikalen Graben überlappt. Mindestens eine der dritten Halbleiterschichten beinhaltet ein Halbleitermaterial, das von dem ersten Halbleitermaterial verschieden ist. Das Verfahren beinhaltet weiter mindestens einen der folgenden Schritte:
    • Ausbilden einer Diode in mindestens einer der dritten Halbleiterschichten,
    • Ausbilden einer LED in mindestens einer der dritten Halbleiterschichten,
    • Ausbilden eines Bipolartransistors in mindestens einer der dritten Halbleiterschichten,
    • Ausbilden einer Feldeffektstruktur in mindestens einer der dritten Halbleiterschichten,
    • Ausbilden mindestens einer ersten Metallisierung auf mindestens einer der dritten Halbleiterschichten,
    • Ausbilden einer zweiten Metallisierung, die gegenüber der ersten Metallisierung angeordnet ist, auf mindestens einer der dritten Halbleiterschichten,
    • Montieren der ersten Metallisierung an einem Trägerwafer,
    • Entfernen der ersten Halbleiterschicht, und
    • Dünnen der ersten Halbleiterschicht auf einer Oberfläche der ersten Halbleiterschicht, die der Oberseite gegenüberliegt.
  • Gemäß einer Ausführungsform beinhaltet ein Verfahren für das spannungsreduzierte Ausbilden eines Halbleiterbauelements: Bereitstellen eines Halbleiterwafers, der eine obere Oberfläche und eine erste Halbleiterschicht aus einem ersten Halbleitermaterial enthält, die sich zu der oberen Oberfläche erstreckt; Ausbilden in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der oberen Oberfläche verläuft, von mindestens zwei ersten vertikalen Gräben, die sich von der oberen Oberfläche in die erste Halbleiterschicht erstrecken, und mehrerer zweiter vertikaler Gräben, die sich von der oberen Oberfläche in die erste Halbleiterschicht erstrecken und zwischen den mindestens zwei ersten vertikalen Gräben angeordnet sind; Füllen der mindestens zwei ersten vertikalen Gräben mit einem dielektrischen Material, um in dem vertikalen Querschnitt einen dielektrischen Plug (Stöpsel) in jedem der mindestens zwei ersten vertikalen Gräben auszubilden; Ausbilden einer zweiten Halbleiterschicht aus dem ersten Halbleitermaterial auf der oberen Oberfläche, so dass im vertikalen Querschnitt ein geschlossener Hohlraum in jedem der zweiten vertikalen Gräben ausgebildet wird; und selektives epitaxiales Abscheiden eines zweiten Halbleitermaterials auf der zweiten Halbleiterschicht, um eine dritte Halbleiterschicht auszubilden, so dass jeder der dielektrischen Plugs bei Betrachtung von oben höchstens teilweise bedeckt ist.
  • Gemäß einer Ausführungsform beinhaltet ein Verfahren für das spannungsreduzierte Ausbilden eines Halbleiterbauelements: Bereitstellen eines Halbleiterwafers, der eine obere Oberfläche und eine erste Halbleiterschicht aus einem ersten Halbleitermaterial, die sich zur oberen Oberfläche erstreckt, enthält; Ausbilden, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der oberen Oberfläche verläuft, von mindestens zwei ersten vertikalen Gräben, die sich von der oberen Oberfläche in die erste Halbleiterschicht erstrecken, und von mehreren zweiten vertikalen Gräben, die sich von der oberen Oberfläche in die erste Halbleiterschicht erstrecken, zwischen den mindestens zwei ersten vertikalen Gräben angeordnet sind und eine kleinere horizontale Ausdehnung als die mindestens zwei ersten vertikalen Gräben aufweisen; Bedecken der Seitenwände und der Bodenwände der mindestens zwei ersten vertikalen Gräben und der zweiten vertikalen Gräben mit einer Dielektrikumsschicht und epitaxiales Abscheiden eines zweiten Halbleitermaterials an der oberen Oberfläche, um eine dritte Halbleiterschicht auszubilden, so dass im vertikalen Querschnitt ein geschlossener Hohlraum in jedem der zweiten vertikalen Gräben ausgebildet wird und dass die mindestens zwei ersten vertikalen Gräben durch die dritte Halbleiterschicht höchstens teilweise bedeckt werden.
  • Figurenliste
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, wobei stattdessen das Veranschaulichen der Prinzipien der Erfindung betont wird. Zudem entsprechen in den Figuren gleiche Bezugszahlen entsprechenden Teilen. Es zeigen:
    • 1A bis 3A in vertikalen Querschnitten ein Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform;
    • 3B bis 4B in vertikalen Querschnitten Halbleiterbauelemente, die mit dem in 1A bis 3A dargestellten Verfahren gemäß Ausführungsformen hergestellt werden können;
    • 5 in einem horizontalen Querschnitt eine vergrößerte Ansicht eines zentralen Teils der Halbleiterbauelemente, wie in 3A bis 4B dargestellt, gemäß einer Ausführungsform;
    • 6 in Draufsichten Halbleiterbauelemente, wie in 3A und 3B dargestellt;
    • 7 in Draufsichten Halbleiterbauelemente, wie in 4A und 4B dargestellt;
    • 8 in vertikalen Querschnitten einen Halbleiterwafer gemäß einer Ausführungsform;
    • 9A und 9B in vertikalen Querschnitten ein Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform;
    • 10A bis 10C in vertikalen Querschnitten ein Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform;
    • 11A bis 12B in vertikalen Querschnitten ein Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer weiteren Ausführungsform; und
    • 13A bis 15B in vertikalen Querschnitten ein Verfahren zum Herstellen von Halbleiterbauelementen gemäß noch weiteren Ausführungsformen.
  • Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt werden, wie die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Die Ausführungsformen können kombiniert werden, sofern nicht etwas anderes angegeben ist. Die Zeichnungen sind nicht maßstabsgetreu gezeichnet.
  • Der Ausdruck „horizontal“, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats beschreiben, beispielsweise einem Halbleiterwafer. Nachfolgend wird die erste Oberfläche auch als obere Oberfläche bzw. Oberseite bezeichnet.
  • Der Ausdruck „vertikal“, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats angeordnet ist.
  • In dieser Spezifikation wird eine zweite Oberfläche eines Halbleitersubstrats als durch die untere oder rückseitige Oberfläche ausgebildet angesehen, während die erste Oberfläche als durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats ausgebildet angesehen wird. Die Ausdrücke „über“ und „unter“, wie sie in dieser Spezifikation verwendet werden, beschreiben deshalb einen relativen Ort eines Strukturmerkmals zu einem anderen Strukturmerkmal unter Berücksichtigung dieser Orientierung.
  • In dieser Spezifikation wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierbeziehungen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Zudem veranschaulichen einige Figuren relative Dotierkonzentrationen durch Angabe von „-“ oder „+“ bei dem Dotiertyp. Beispielsweise bedeutet „n-“ eine Dotierkonzentration, die kleiner ist als die Dotierkonzentration eines „n“-Dotiergebiets, während ein „n+“-Dotiergebiet eine größere Dotierkonzentration als das „n“-Dotiergebiet aufweist. Das Angeben der relativen Dotierkonzentration bedeutet jedoch nicht, dass Dotiergebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Dotiergebiete unterschiedliche absolute Dotierkonzentrationen aufweisen. Das Gleiche gilt beispielsweise für ein n+-Dotier- und ein p+-Dotiergebiet.
  • Der Ausdruck „Leistungshalbleiterbauelement“, wie er in dieser Spezifikation verwendet wird, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromschaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungshalbleiterbauelemente für einen hohen Strom, typischerweise im Ampere-Bereich, und/oder Spannungen über 10 V, noch typischer über 20 V, bestimmt.
  • Im Kontext der vorliegenden Spezifikation sollen die Ausdrücke „in ohmschem Kontakt“ und „in Kontakt“ beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements durch das Halbleiterbauelement oder zwischen verschiedenen Elektroden eines oder mehrerer Bauelemente oder zwischen einer Elektrode oder einer Metallisierung und einem Abschnitt oder einem Teil des Halbleiterbauelements eine ohmsche elektrische Verbindung oder ein ohmscher Stromweg vorliegt. Im Kontext der vorliegenden Spezifikation werden die Ausdrücke „niederohmiger Stromweg“ oder „niedrigresistiver Stromweg“ synonym verwendet. Weiterhin werden die Ausdrücke „niederohmiger Kontakt“ und „niederresistiver Kontakt“ im Kontext der vorliegenden Spezifikation synonym verwendet.
  • Im Kontext der vorliegenden Spezifikation soll der Ausdruck „Metallisierung“ ein Gebiet oder eine Schicht mit metallischen oder fast-metallischen Eigenschaften bezüglich elektrischer Leitfähigkeit beschreiben. Eine Metallisierung kann mit einem Halbleitergebiet in Kontakt stehen, um eine Elektrode, ein Pad und/oder einen Anschluss des Halbleiterbauelements auszubilden. Die Metallisierung kann aus einem Metall wie etwa Al, Cu, W, Ti, Au, Ag, Ni, V, Sn und Co bestehen, kann aber auch aus einem Material mit metallischen oder fast-metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit bestehen, wie etwa hochdotiertem n-Poly-Si (Polysilizium), TiN oder einem elektrisch leitenden Silizid wie etwa WSi2. Die Metallisierung kann auch verschiedene, elektrisch leitende Materialien beinhalten, beispielsweise einen Stapel aus jenen Materialien.
  • Nachfolgend werden das Herstellen von Halbleiterbauelementen betreffende Ausführungsformen hauptsächlich unter Bezugnahme auf Galliumnitrid- (GaN) Verbundhalbleiterbauelemente erläutert, wobei ein Siliziumwafer (Si) oder Siliziumsubstrat als ein Keimwafer verwendet wird. Es ist jedoch zu verstehen, dass der Halbleiterkörper des herzustellenden Halbleiterbauelements aus einem beliebigen Halbleitermaterial bestehen kann, das sich zum Herstellen eines Halbleiterbauelements eignet. Zu Beispielen zählen elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbundhalbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Silizium-Germanium (SiGe), binäre, ternäre oder quaternäre lll-V-Halbleitermaterialien wie ewa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminium-Galliumnitrid (AIGaN), Aluminium-Indiumnitrid (AllnN), Indiumgalliumnitrid (InGaN), Aluminium-Gallium-Indiumnitrid (AIGalnN) oder Indium-Galliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-CadmiumTellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialien zählen unter anderem Aluminium-Galliumnitrid (AlGaN)-Aluminium-Gallium-lndiumnitrid- (AIGalnN), Indium-Galliumnitrid- (InGaN)-Aluminium-Gallium-Indiumnitrid (AIGalnN), Indium-Galliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminium-Galliumnitrid (AIGaN)-Galliumitrid (GaN)-, Indium-Galliumnitrid (InGaN)-Aluminium-Galliumnitrid (AIGaN)-, Silizium-Siliziumcarbid (SixC1-x)- und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper ein Material mit breitem Bandabstand wie etwa SiC oder GaN umfasst, das eine hohe Durchschlagfeldstärke bzw. eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, was den Einschaltwiderstand Ron reduziert. Weiterhin ist der Leckstrom über in Materialien mit einem großen Bandabstand ausgebildeten pn-Übergängen oftmals vernachlässigbar. Der Ausdruck „Halbleitermaterial mit breitem Bandabstand“, wie er in dieser Spezifikation verwendet wird, soll ein Halbleitermaterial mit einem Elektronenbandabstand von mindestens zwei Elektronenvolt (eV) beschreiben. Es ist weiter zu verstehen, dass andere Halbleitermaterialien als Silizium als Keimwafer verwendet werden können, beispielsweise Germanium und germaniumdotiertes Silizium.
  • Unter Bezugnahme auf die 1A bis 3A wird eine erste Ausführungsform beschrieben. Wie in 1A dargestellt, wird ein Halbleiterwafer 20 mit einer oberen Oberfläche 16 und einer unteren Oberfläche 15 gegenüber der oberen Oberfläche 16 bereitgestellt. Bei dieser Ausführungsform besteht der Wafer 20 aus Si, er könnte aber auch ein anderes Halbleitermaterial wie etwa Ge oder SiGe umfassen. Der Halbleiterwafer 20 enthält mindestens eine erste Halbleiterschicht 1 aus einem ersten Halbleitermaterial, die sich zur oberen Oberfläche 16 erstreckt. Bei dem Ausführungsbeispiel bestehen der Wafer 20 bzw. die erste Halbleiterschicht 1 aus Si, könnten aber auch aus einem anderen Halbleitermaterial wie etwa Ge oder SiGe bestehen.
  • Bei einem weiteren Prozess werden mindestens zwei erste vertikale Gräben 50 und mehrere zweite vertikale Gräben 51 zwischen den mindestens zwei ersten vertikalen Gräben 50 in einem vertikalen Querschnitt ausgebildet, typischerweise durch Ätzen jeweiliger Gräben von der oberen Oberfläche 16 in die erste Halbleiterschicht 1. Dadurch werden mehrere Halbleitermesas, die auch als Halbleiterlamellen bezeichnet werden können, zwischen den mindestens zwei ersten vertikalen Gräben 50 ausgebildet.
  • Typischerweise entspricht der Bereich der Halbleitermesas etwa 2% bis etwa 40%, besonders typisch etwa 5% bis etwa 30%, und ganz besonders typisch etwa 10% bis 20% des Flächeninhalts der oberen Oberfläche 16.
  • Die ersten vertikalen Gräben 50 und die zweiten vertikalen Gräben 51 können durch tiefes Reaktives Ionenätzen ausgebildet werden, beispielsweise unter Verwendung eines Bosch-Prozesses.
  • Man beachte, dass die in 1B dargestellte resultierende Halbleiterstruktur typischerweise nur einem kleinen Schnitt durch den Halbleiterwafer 20 entspricht. Dementsprechend werden typischerweise in dem Querschnitt, der im Wesentlichen orthogonal zur Oberseite 16 verläuft, mehrere erste vertikale Gräben 50 und mehrere zweite vertikale Gräben 51 zwischen benachbarten ersten vertikalen Gräben 50 ausgebildet.
  • Gemäß einer Ausführungsform werden die ersten vertikalen Gräben 50 und die zweiten vertikalen Gräben 51 derart ausgebildet, dass die ersten vertikalen Gräben 50 im vertikalen Querschnitt eine erste horizontale Erstreckung (Ausdehnung) wo aufweisen, die größer ist als eine zweite horizontale Erstreckung w1 der zweiten vertikalen Gräben 51. Dies erleichtert später das Ausbilden getrennter Inseln aus einem unterschiedlichen Halbleitermaterial zwischen benachbarten ersten vertikalen Gräben 50 und über den Halbleitermesas.
  • Je nach den herzustellenden Halbleiterbauelementen kann die erste horizontale Erstreckung wo in einem Bereich von etwa 2 µm bis etwa 20 µm liegen, während die zweite horizontale Erstreckung w1 in einem Bereich von etwa 0,5 µm bis etwa 5 µm liegen kann. Weiterhin erstrecken sich die ersten vertikalen Gräben 50 typischerweise vertikal tiefer in die erste Halbleiterschicht 1 als die zweiten vertikalen Gräben 51, d.h. bis zu einer ersten Tiefe do, die kleiner ist als eine zweite Tiefe d1 der zweiten vertikalen Gräben 51. Dies kann einen optionalen späteren Prozess des Dünnens des Wafers 20 an der unteren Oberfläche 15 erleichtern.
  • Je nach den herzustellenden Halbleiterbauelementen kann die erste Tiefe d0 in einem Bereich von etwa 1,5 µm bis etwa 50 µm liegen, während die zweite Tiefe d1 in einem Bereich von etwa 1 µm bis etwa 40 µm liegen kann.
  • Danach werden die ersten vertikalen Gräben 50 mit einem dielektrischen Material gefüllt, um im vertikalen Querschnitt einen dielektrischen Plug 5 in jedem der ersten vertikalen Gräben 50 auszubilden. Die resultierende Waferstruktur 100 ist in 1C dargestellt. Beispielsweise können die dielektrischen Plugs 5 durch Abscheidung von beispielsweise Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder amorphem Kohlenstoff (C) und einen nachfolgenden CMP-Prozess (chemischmechanisches Polieren) an der oberen Oberfläche 16 ausgebildet werden. Etwaiges, in den zweiten vertikalen Gräben 51 abgeschiedenes dielektrisches Material wird entfernt, beispielsweise durch maskiertes Ätzen.
  • Bei Ausführungsformen, bei denen der Wafer 20 später an der unteren Oberfläche 15 gedünnt werden soll, können die dielektrischen Plugs 5 in einem weiteren CMP-Prozess als Stoppgebiete verwendet werden.
  • Nach dem Ausbilden der dielektrischen Plugs 5 wird eine zweite Halbleiterschicht 2 aus dem ersten Halbleitermaterial auf der oberen Oberfläche 16 des Wafers 20 ausgebildet, typischerweise durch selektive Epitaxie oder einen sogenannten Venetia-Prozess. Dadurch wird im Querschnitt ein geschlossener Hohlraum 9 in jedem der zweiten vertikalen Gräben 51 ausgebildet. Die zweite Halbleiterschicht 2 kann monokristallin sein, kann aber auch eine poröse Halbleiterschicht oder eine Polysiliziumschicht sein.
  • Die vertikale Erstreckung der zweiten Halbleiterschicht 2 kann in einem Bereich von etwa 1 µm bis etwa 10 µm liegen.
  • Gemäß einer Ausführungsform wird die zweite Halbleiterschicht 2 derart ausgebildet, dass die dielektrischen Plugs 5 bei Betrachtung von oben höchstens teilweise bedeckt sind. Typischerweise werden mehrere zweite Halbleiterschichten 2 ausgebildet, die in horizontalen Richtungen voneinander beabstandet sind. Der Übersichtlichkeit halber sind in 2A nur drei zweite Halbleiterschichten 2 dargestellt. Dadurch kann ein Keimwafer 40 mit mehreren getrennten Inseln 2 aus dem ersten Halbleitermaterial ausgebildet werden. Der Durchmesser des Keimwafers 40 in horizontaler Richtung kann bis zu 200 mm oder 300 mm betragen oder noch größer sein. Dies erleichtert das effiziente Ausbilden von Verbundhalbleiterbauelementen, die ein oder mehrere Bauelementgebiete 101 enthalten.
  • Danach werden über einen selektiven epitaxialen Abscheidungsprozess eine oder mehrere dritte Halbleiterschichten 3 aus einem zweiten Halbleitermaterial wie etwa GaN, GaAlN oder CdTe oder einem anderen Verbundhalbleitermaterial auf der oberen Oberfläche 17 der jeweiligen zweiten Halbleiterschichten 2 derart ausgebildet, dass jeder der dielektrischen Plugs 5 bei Betrachtung von oben durch die dritten Halbleiterschichten 3 höchstens teilweise bedeckt ist. Dementsprechend werden die dritten Halbleiterschichten 3 wie aus Inseln ausgebildet, die in einer horizontalen Richtung durch Spalte 9a voneinander beabstandet sind. Die resultierende Waferstruktur 100 ist in 2B dargestellt.
  • Die dritten Halbleiterschichten 3 wachsen typischerweise als monokristalline Schichten. Zur weiteren Verbesserung der Kristallqualität kann ein zusätzlicher thermischer Prozess verwendet werden.
  • Je nach den herzustellenden Halbleiterbauelementen kann die vertikale Erstreckung der dritten Halbleiterschichten 3 in einem Bereich von etwa 2 µm bis etwa 200 µm liegen, besonders typisch in einem Bereich von etwa 5 µm bis etwa 150 µm.
  • Die horizontale Erstreckung der dritten Halbleiterschichten 3 liegt typischerweise in einem Bereich von etwa 5 µm bis etwa 10.000 µm, besonders typisch in einem Bereich von etwa 15 µm bis etwa 5000 µm, ganz besonders typisch in einem Bereich von etwa 20 µm bis etwa 1000 µm. Man beachte, dass die horizontale Erstreckung der dritten Halbleiterschichten 3 je nach den herzustellenden Bauelementen variieren kann.
  • Aufgrund der Trennung der dritten Halbleiterschichten 3 wird die mechanische Gesamtbeanspruchung, die sich aus den Differenzen der Kristallgitter der zweiten Halbleiterschichten 2 und der dritten Halbleiterschichten 3 ergibt, mindestens reduziert und kann über die Halbleitermesas wesentlich verteilt werden. Entsprechend kann ein Waferdurchbiegen selbst dann wesentlich vermieden werden, wenn große Keimwafer 40 verwendet werden. Weiterhin können die mechanische Spannung (engl. mechanical stress) innerhalb jeder der dritten Halbleiterschichten 3 reduziert und somit die Gitterqualität verbessert werden. Dies kann sogar zu einer verbesserten Bauelementleistung führen.
  • Der Keimwafer 40 kann aus hochdotiertem Silizium bestehen, beispielsweise hoch n-dotiertem oder hoch p-dotiertem Silizium. Dementsprechend kann die Gitterfehlanpassung zwischen dem Keimwafer 40 und den dritten Halbleiterschichten 3 reduziert werden. Dies führt zu einer weiteren Reduzierung der mechanischen Spannung.
  • Beispielsweise kann der Keimwafer 40 aus einem bordotierten oder phosphordotierten monokristallinen Silizium mit einem spezifischen Widerstand von weniger als etwa 10 mOhm · cm (Milliohm-Zentimeter), besonders typisch weniger als etwa 8 mOhm · cm und ganz besonders typisch weniger als etwa 4 mOhm · cm bestehen. Dementsprechend wird die Gitterfehlanpassung zwischen dem Keimwafer 40 und den aus GaN hergestellten dritten Halbleiterschichten 3 reduziert. Man beachte, dass die Gitterkonstante von monokristallinem Silizium monoton mit der Dotierkonzentration von Bor bzw. Phosphor abnimmt. Beispielsweise wird die Gitterkonstante von bordotiertem monokristallinem Silizium bei spezifischen Widerständen von etwa 10 mOhm·cm, 6 mOhm·cm bzw. 2 mOhm·cm im Vergleich zu im Wesentlichen undotiertem monokristallinem Silizium um etwa 0,005%, 0,01 % und 0,03% reduziert. Bei sehr geringen spezifischen Widerständen kann die Gitterkonstante von bordotiertem monokristallinem Silizium um bis zu etwa 3% oder sogar mehr reduziert werden. Man beachte, dass die Gitterkonstante typischerweise eine steilere Funktion des spezifischen Widerstands für niedrigere Werte des spezifischen Widerstands ist.
  • Bei weiteren Prozessen können in den dritten Halbleiterschichten 3 eine oder mehrere Dioden, ein oder mehrere Widerstände, ein oder mehrere Bipolartransistoren, ein oder mehrere Feldeffektstruktruren und/oder Halbleiterstrukturen ausgebildet werden, die jeweils einzelnen zu trennenden Chips 101 entsprechen können.
  • Außerdem können Dioden, Widerstände, Bipolartransistoren, Feldeffektstrukturen und/oder andere Halbleiterstrukturen auch in einer zweiten Halbleiterschicht 2 eines Grenzgebiets ausgebildet werden, in dem keine dritte Halbleiterschicht 3 ausgebildet wurde, d.h. in dem Ausführungsbeispiel in Silizium. Dementsprechend können Kaskodenschaltungen realisiert werden.
  • Weiterhin können eine Kontaktmetallisierung oder Anschlüsse, beispielsweise eine Sourcemetallisierung 10, eine Drainmetallisierung 11 und eine Gatemetallisierung 12, auf der oberen Oberfläche 18 der dritten Halbleiterschichten 3 ausgebildet werden. Beispiele für beispielhafte MOSFETs, typischerweise Leistungs-MOSFETs, sind in den 3A bis 4B dargestellt. Die 3A und 4A zeigen schematisch MOSFETs 101 in einer sogenannten Source-Oben-Konfiguration. Die 3B und 4B zeigen schematisch MOSFETs 101 in einer sogenannten Source-Unten-Konfiguration. Die Gatemetallisierung 12 befindet sich typischerweise näher an der Sourcemetallisierung 10 als an der Drainmetallisierung 11. Weiterhin kann die Drainmetallisierung 11 oder die Sourcemetallisierung 10 in einem äußeren Gebiet der MOSFETs 101 ausgebildet werden, wie in 3A, 3B bzw. in 4A, 4B dargestellt.
  • Danach kann die Waferstruktrur 100 beispielsweise unter Verwendung eines CMP-Prozesses an der unteren Oberfläche 15 geeignet gedünnt werden.
  • Weiterhin kann die Waferstruktur 100 entlang der dielektrischen Plugs 5 und über den dielektrischen Plugs 5 ausgebildeten Hohlräumen oder Spalten 9a in individuelle Chips 101 unterteilt werden. Das Unterteilen der Waferstruktur 100 kann durch Ätzen, Laserschneiden oder den für das Dünnen verwendeten CMP-Prozess erfolgen.
  • 5 zeigt in einem horizontalen Querschnitt durch die geschlossenen Hohlräume 9 und Mesas 1' der ersten Halbleiterschicht 1 eine vergrößerte Ansicht eines zentralen Teils der Waferstruktur 100, wie in 1A bis 4B zwischen benachbarten vertikalen Gräben dargestellt. Mit anderen Worten kann der zentrale Teil der Waferstruktur 100, wie in 1A bis 4B dargestellt, einem Schnitt entlang einer zentralen horizontalen oder vertikalen Linie von 5 entsprechen.
  • Gemäß einer Ausführungsform sind die mehreren zweiten vertikalen Gräben 51, die in vertikalen Querschnitten zwischen benachbarten ersten vertikalen Gräben 50 gezeigt sind, Abschnitte eines zusammenhängenden zweiten Grabens 51, d.h. eines zweiten Grabens 51, der in horizontalen Querschnitten bzw. bei Betrachtung von oben zusammenhängt. Typischerweise ist jeder zusammenhängende zweite Graben 51 von einem Umfangsabschnitt eines zusammenhängenden ersten vertikalen Grabens umgeben. Der Übersichtlichkeit halber ist der erste vertikale Graben in 5 nicht gezeigt.
  • Die Halbleitermesas 1' können so gut wie jegliche geeignete Gestalt und Größe aufweisen. Die Halbleitermesas 1' sind bei Betrachtung von oben typischerweise als unverbundene Streifen, Rechtecke, Ringsegmente oder dergleichen ausgebildet. Äußere Halbleitermesas 1' können auf im Wesentlichen konzentrische Weise angeordnet sein, aber typischerweise nicht in einer geschlossenen Umfangsweise bei Betrachtung in einer Projektion auf die obere Oberfläche 16 bzw. in Draufsicht. Dies verbessert die Verteilung der mechanischen Spannung, wie durch die strichgepunkteten Pfeile in 5 gezeigt.
  • Die Hauptfunktion der Halbleitermesas 1' besteht darin, mechanische Spannung effizient zu unteren Abschnitten des Keimwafers 40 zu verbreiten und/oder zu verteilen.
  • 6 zeigt in einer Draufsicht die Waferstruktur 100, wie in 3A und 3B dargestellt. In dem Ausführungsbeispiel sind zwei MOSFETs 101 gezeigt. Gleichermaßen zeigt 7 in einer Draufsicht die Waferstruktur 100 mit zwei beispielhaften MOSFETs, wie in 4A und 4B dargestellt.
  • Beispielsweise bilden die MOSFETs 101 ein regelmäßiges Gitter, beispielsweise bei Betrachtung von oben ein regelmäßiges zweidimensionales Gitter. Dementsprechend werden die mehreren dritten Halbleiterschichten 3 so ausgebildet, dass sie in einem Querschnitt, der im Wesentlichen parallel zur Oberseite verläuft, ein Gitter aus inselförmigen, in horizontaler Richtung unverbundenen dritten Halbleiterschichten 3 bilden. In diesem Verarbeitungsstadium sind die dritten Halbleiterschichten 3 typischerweise in horizontaler Richtung voneinander durch Spalte 9a getrennt, die über dem zusammenhängenden dielektrischen Plug 5 angeordnet sind, der in einem zusammenhängenden ersten vertikalen Graben ausgebildet ist. Dementsprechend sind die mehreren ersten vertikalen Gräben 50 und die Spalte 9a in der Regel bei Betrachtung von oben als jeweilige zusammenhängende Netze ausgebildet.
  • 8 zeigt eine Halbleiterwaferstruktur 1000. Bei dem Ausführungsbeispiel enthält die Waferstruktrur 1000 im vertikalen Querschnitt Waferteilstrukturen 100 mit fünf beispielhaften dritten Halbleiterschichten 3, wie oben bezüglich der 2B bis 7 erläutert.
  • Die Halbleiterwaferstruktur 1000 kann ähnlich ausgebildet werden, wie oben bezüglich der 1A bis 7 erläutert. Zusätzlich zum Ausbilden der ersten und zweiten vertikalen Gräben 50, 51 werden mehrere dritte vertikale Gräben 52, die sich vertikal tiefer in die erste Halbleiterschicht 1 als die ersten vertikalen Gräben 50 erstrecken, durch Ätzen ausgebildet und mit einem dielektrischen Material wie etwa SiO2 oder Si3N4 gefüllt, um vor dem Ausbilden der dritten Halbleiterschichten 3 tiefe dielektrische Plugs 5a auszubilden. Das Ausbilden der tiefen dielektrischen Plugs 5a, die sich typischerweise vertikal tiefer in die erste Halbleiterschicht 1 als die dielektrischen Plugs 5 erstrecken, kann parallel zu dem Ausbilden der dielektrischen Plugs 5 erfolgen (in 8 nicht gezeigt).
  • Danach kann die Halbleiterwaferstruktur 1000 an der unteren Oberfläche 15 beispielsweise durch einen CMP-Prozess, der an den tiefen dielektrischen Plugs 5a stoppt, geeignet gedünnt werden.
  • Nach dem Unterteilen der Halbleiterwaferstruktur 1000 entlang der drei vertikalen Gräben 52 werden individuelle Chips 100 mit mehreren, in jeweiligen dritten Halbleiterschichten 3 ausgebildeten Halbleiterstrukturen bereitgestellt.
  • Bezüglich der 9A und 9B wird ein weiteres Verfahren für das spannungsreduzierte Herstellen von Halbleiterbauelementen erläutert. Wie in 9A dargestellt, wird ein Halbleiterwafer 20 mit einer oberen Oberfläche 16 und einer unteren Oberfläche 15 gegenüber der oberen Oberfläche 16 bereitgestellt. Bei dieser Ausführungsform enthält der Wafer 20 ein gemeinsames Substrat 7, beispielsweise ein gemeinsames Si-Substrat, eine auf dem gemeinsamen Substrat 7 ausgebildete dielektrische Schicht 8, beispielsweise eine SiO2-Schicht, und eine auf der dielektrischen Schicht 8 ausgebildete und sich zu der oberen Oberfläche 16 erstreckende erste Halbleiterschicht 1 aus polykristallinem Silizium (Poly-Si).
  • Danach können die ersten vertikalen Gräben 50 und die zweiten vertikalen Gräben 51 zwischen den benachbarten Paaren aus ersten vertikalen Gräben 50 von der oberen Oberfläche 16 in die erste Halbleiterschicht 1 geätzt werden, um mehrere Halbleitermesas auszubilden. Bei diesem Prozess wird die Dielektrikumsschicht 8 typischerweise als ein Ätzstopp verwendet.
  • Die nachfolgenden Prozesse zum Ausbilden von Verbundhalbleiterbauelementen werden typischerweise ähnlich wie oben bezüglich der 2A bis 8 erläutert ausgeführt.
  • Bezüglich der 10A und 10B wird noch ein weiteres Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen erläutert. In einem ersten Prozess wird ein Halbleiterwafer 20 mit einer oberen Oberfläche 16 und einer ersten Halbleiterschicht 1 aus einem ersten Halbleitermaterial, die sich zur oberen Oberfläche 16 erstreckt, bereitgestellt.
  • Danach werden in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der oberen Oberfläche 16 verläuft, mindestens zwei erste vertikale Gräben 50, die sich von der oberen Oberfläche 16 in die erste Halbleiterschicht 1 erstrecken, und mehrere zweite vertikale Gräben 51, die sich von der oberen Oberfläche 16 in die erste Halbleiterschicht 1 erstrecken, zwischen den mindestens zwei ersten vertikalen Gräben 50 angeordnet sind und eine kleinere horizontale Erstreckung als die mindestens zwei ersten vertikalen Gräben 50 aufweisen, ausgebildet. Diese Prozesse werden typischerweise ähnlich wie oben bezüglich der 1A und 1B oder 9A und 9B erläutert durchgeführt.
  • Danach werden die Seitenwände und die Bodenwände der ersten vertikalen Gräben 50 und der zweiten vertikalen Gräben 51 mit einer Dielektrikumsschicht 6 bedeckt, typischerweise einer konformen Dielektrikumsschicht 6, beispielsweise mit einer konformen SiO2-Schicht 6. Dies kann durch Abscheidung oder thermische Oxidation erfolgen, was zu einer Waferstruktur 200 führt, wie in 10A dargestellt, und einen nachfolgenden Prozess des Entfernens der Dielektrikumsschicht 6 von der oberen Oberfläche 16, beispielsweise unter Einsatz eines CMP-Prozesses. Die resultierende Halbleiterwaferstruktur 200 ist in 10B dargestellt und bildet einen Keimwafer 40'.
  • Die mindestens zwei ersten vertikalen Gräben 50 und die mehreren zweiten vertikalen Gräben 51 werden typischerweise so ausgebildet, dass die ersten vertikalen Gräben 50 im vertikalen Querschnitt eine größere horizontale Erstreckung als die zweiten vertikalen Gräben 51 aufweisen, um das Ausbilden von horizontal getrennten Bauelementgebieten 201 zu erleichtern.
  • Weiterhin erstrecken sich die ersten vertikalen Gräben 50 typischerweise vertikal tiefer in die erste Halbleiterschicht 1 als die zweiten vertikalen Gräben 51. Dies kann eine spätere Bauelementtrennung erleichtern.
  • Bei einem weiteren Prozess werden dritte Halbleiterschichten 3 durch epitaxiales Abscheiden eines zweiten Halbleitermaterials, typischerweise eines Verbundhalbleitermaterials wie etwa GaN, GaAlN oder CdTe, auf der oberen Oberfläche 16 ausgebildet, so dass im vertikalen Querschnitt ein geschlossener Hohlraum 9 in jedem der zweiten vertikalen Gräben 51 ausgebildet wird und dass die mindestens zwei ersten vertikalen Gräben 50 durch die dritten Halbleiterschichten 3 höchstens teilweise bedeckt sind. Die resultierende Halbleiterwaferstruktur 200 ist in 10C dargestellt.
  • Da die epitaxiale Abscheidung nur lokal ist und die ausgebildeten Verbundhalbleiterstrukturen typischerweise zu Größen von bis zu einigen wenigen Dutzenden Mikrometern anwachsen, wachsen die dritten Halbleiterschichten 3 als monokristalline Schichten. Zur weiteren Verbesserung der Kristallqualität kann ein zusätzlicher thermischer Prozess verwendet werden.
  • Typischerweise werden mehrere dritte Halbleiterschichten 3 ausgebildet, die in horizontalen Richtungen voneinander beabstandet sind, d.h. bei Betrachtung von oben als Inseln ausgebildet sind. Dies erleichtert das effiziente und spannungsreduzierte Ausbilden von Verbundhalbleiterbauelementen, die ein oder mehrere Bauelementgebiete 201 enthalten. Der Übersichtlichkeit halber sind in 10C nur drei dritte Halbleiterschichten 3 dargestellt.
  • Die weiteren Prozesse werden typischerweise wie oben bezüglich den 2B bis 8 erläutert durchgeführt. Dies gilt typischerweise auch für die unten bezüglich der 11A bis 12B erläuterten optionalen Prozesse, mit denen Halbleiterbauelemente aus anderen Halbleitermaterialien ausgebildet werden können.
  • Nach dem Ausbilden des Keimwafers 40, wie oben bezüglich 2A erläutert, können ein oder mehrere Bauelementgebiete 302 mit einer Maske 5b bedeckt werden, um in dem oder den Bauelementgebieten 302 eine maskierte zweite Halbleiterschicht 2 auszubilden. Die resultierende Waferstruktur 300 ist in 11A dargestellt.
  • Danach wird ein zweites Halbleitermaterial an der oder den unmaskierten zweiten Halbleiterschichten 2 epitaxial abgeschieden, um in einem oder mehreren anderen Bauelementgebieten 301 eine dritte Halbleiterschicht 3 auszubilden. Die resultierende Waferstruktur 300 ist in 11B dargestellt.
  • Danach wird die Maske 5b entfernt, um eine oder mehrere exponierte zweite Halbleiterschichten 2 auszubilden. Die resultierende Waferstruktur 300 ist in 12A dargestellt.
  • Bei einem weiteren Prozess wird ein drittes Halbleitermaterial an der exponierten zweiten Halbleiterschicht 2 des oder der Bauelementgebiete 302 epitaxial abgeschieden, um eine weitere dritte Halbleiterschicht 3a aus einem anderen Halbleitermaterial darauf auszubilden.
  • Auf diese Weise können mehr als zwei Bauelementgebiete aus unterschiedlichem Halbleitermaterial ausgebildet werden. Weiterhin können diese Prozesse auch auf einen Keimwafer 40' angewendet werden, wie in 10C gezeigt.
  • Dadurch können Halbleiterbauelemente aus unterschiedlichen Materialien auf effiziente und spannungsreduziertende Weise auf einem einzelnen Wafer hergestellt werden. Dies gestattet auch das Herstellen von Chips mit Bauelementgebieten aus unterschiedlichen Halbleitermaterialien. Diese Chips können die Vorteile der unterschiedlichen Halbleitermaterialien annehmen. Dadurch können Leistungselektronik, Hochfrequenzelektronik, Logikschaltungsanordnungen, Sensorbauelemente wie etwa Infrarotsensoren, Sensorelektronik und/oder sogar lichtemittierende Bauelemente wie etwa Halbleiter-LEDs (Leuchtdioden) auf einem Chip kombiniert werden. Weiterhin können verschiedene Halbleiter-LEDs leicht in einem Chip integriert werden. Dies wird unten bezüglich der 13A bis 15B erläutert.
  • Nach dem Ausbilden geeigneter Keimwafer 40, 40', wie oben bezüglich 2A bzw. 10B erläutert, werden mehrere dritte Halbleiterschichten 3 darauf ausgebildet. Während der Abscheidung der dritten Halbleiterschichten 3 oder durch nachfolgende Implantierung können pn-Übergänge von LED-Strukturen in den dritten Halbleiterschichten 3 ausgebildet werden. Das Halbleitermaterial der dritten Halbleiterschichten 3 ist typischerweise ein geeignet dotiertes Verbundhalbleitermaterial und wird gemäß der zu emittierenden Wellenlänge gewählt. Beispielsweise kann InGaN in Bauelementgebieten verwendet werden, wo blaue LEDs hergestellt werden sollen; AlGaInP kann in Bauelementgebieten verwendet werden, wo gelbe LEDs hergestellt werden sollen; InGaN, GaN, AlGaInP oder GaP können in Bauelementgebieten verwendet werden, wo grüne LEDs hergestellt werden sollen; AlGaAs oder GaP können in Bauelementgebieten verwendet werden, wo rote LEDs hergestellt werden sollen; und InGaN kann in Bauelementgebieten verwendet werden, wo violette LEDs hergestellt werden sollen, um nur einige wenige Beispiele zu erwähnen.
  • Bei anderen Ausführungsformen können andere Halbleiterstrukturen wie etwa Dioden, Feldeffekttransistoren, Bipolartransistoren oder dergleichen in mindestens einigen wenigen der dritten Halbleiterschichten 3 ausgebildet werden, anstatt LED-Strukturen auszubilden. Der Übersichtlichkeit halber werden die weiteren Prozesse nachfolgend hauptsächlich bezüglich LED-Strukturen erläutert. Dies ist jedoch nicht als Beschränkung zu verstehen.
  • Die dritten Halbleiterschichten 3 können aus dem gleichen Verbundhalbleitermaterial hergestellt werden. Bei anderen Ausführungsformen werden dritte Halbleiterschichten 3 aus unterschiedlichen Halbleitermaterialien ausgebildet. Dies kann ähnlich wie oben bezüglich der 11A bis 12B erläutert erfolgen. Auf diese Weise kann ein RGB-Array (Rot - Grün - Blau) auf spannungsreduzierte und effiziente Weise hergestellt werden.
  • Bei einem weiteren Prozess kann eine typischerweise abgeschiedene Metallisierung 14 auf den dritten Halbleiterschichten 3 ausgebildet werden. Die resultierenden Waferstrukturen 2001 und 1001 sind in 13A bzw. 13B dargestellt. Wie in 13A gezeigt, können Abschnitte 14A des für das Ausbilden der Metallisierung 14 verwendeten Materials in den Spalten 9a abgeschieden werden. Dies beeinflusst jedoch nicht die Bauelementeigenschaften, da die Keimwafer 40, 40' später entfernt werden.
  • Danach können die Waferstrukturen 2001 und 1001 mit der Metallisierung 14 an einem jeweiligen Trägerwafer 500 montiert werden, beispielsweise einem Siliziumträgerwafer 500, einem Glasträgerwafer 500 oder einem Kunststoffträgerwafer 500 wie etwa einer Leiterplatte. Die resultierenden Waferstrukturen 2002 und 1002 sind in 14A bzw. 14B dargestellt. Der Trägerwafer 500 enthält in der Regel Leiterwege 13 zum Kontaktieren der in den dritten Halbleiterschichten 3 ausgebildeten Halbleiterstrukturen, beispielsweise der LED-Strukturen. Weiterhin kann eine Treiberschaltungsanordnung in den Trägerwafer 500 integriert werden.
  • Danach kann der Keimwafer 40, 40' vollständig entfernt werden, um die dritten Halbleiterschichten 3 zu exponieren. Dies kann unter Einsatz eines CMP-Prozesses erfolgen. Die resultierenden Waferstrukturen 2002 und 1002 sind in 14C bzw. 14D dargestellt.
  • Bei der in 14C dargestellten Ausführungsform werden Lichtdiffusorstrukturen 60 exponiert, indem der Keimwafer 40' bzw. die erste Halbleiterschicht 1 entfernt werden. Mit anderen Worten werden die geschlossenen Hohlräume 9 während des Ausbildens des Keimwafers 40' typischerweise geeignet geformt. Dies kann erfolgen, indem entsprechende horizontale Erstreckungen der zweiten vertikalen Gräben gewählt werden.
  • Bei der in 14D gezeigten Ausführungsform können Lichtdiffusorstrukturen zusätzlich auf den exponierten dritten Halbleiterschichten 3 ausgebildet werden.
  • Danach können die Zwischenräume zwischen benachbarten dritten Halbleiterschichten 3 bzw. der Metallisierung 14 mit dielektrischen Plugs 5c gefüllt werden.
  • Danach können die in dritten Halbleiterschichten 3 ausgebildeten Halbleiterstrukturen, beispielsweise die ausgebildeten LED-Strukturen, durch auf den dritten Halbleiterschichten 3 und dielektrischen Plugs 5c ausgebildete Leiterwege 13 verdrahtet werden.
  • Die oben beschriebenen Ansätze gestatten die spannungsungsreduzierte Ausbildung von Verbundhalbleiterschichten, beispielsweise GaN-Schichten auf Si. Dies ist unter dem Gesichtspunkt des Prozesses aus mehreren Gründen vorteilhaft.
  • Ein Grund lautet, dass ein Si-Wafer relativ zu einem anderen geeigneten Keimmaterial für GaN wie etwa Saphir oder SiC vergleichsweise preiswert ist. Zudem kann die gegenwärtige Technologie nur 6-lnch-Saphir- oder SiC-Wafer liefern, während Siliziumtechnologie bis zu 12-Inch-Wafer liefern kann. Folglich können die abgeschiedenen GaN-Schichten 3 etwa die gleiche Gesamtgröße wie der große 12-Inch-Si-Wafer aufweisen und gestatten somit eine Integration von mehr Bauelementen.
  • Ein weiterer Grund lautet, dass - aufgrund reduzierter mechanischer Spannungsung - das Waferdurchbiegen insbesondere dann reduziert ist, wenn GaN-Schichten 3 mit einer Dicke größer als 6 µm, beispielsweise von etwa 50 µm bis etwa 100 µm, hergestellt werden.
  • Noch weiter können unterschiedliche Verbundhalbleitermaterialien zum Ausbilden der dritten Halbleiterschichten 3 auf einem Wafer verwendet werden. Dies erhöht die Flexibilität und erleichtert die Integration optimierter Bauelemente in einzelne Chips.
  • Die oben beschriebenen Ansätze haben gemeinsam, dass ein Halbleiterwafer mit einer Oberseite 16 und einer ersten Halbleiterschicht 1 aus einem ersten Halbleitermaterial an der Oberseite 16 bereitgestellt werden. In einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur Oberseite verläuft, werden mehrere erste vertikale Gräben 50 und mehrere zweite vertikale Gräben 51 zwischen benachbarten ersten vertikalen Gräben 50 an der Oberseite 16 ausgebildet, so dass die ersten vertikalen Gräben 50 im vertikalen Querschnitt eine größere horizontale Erstreckung als die zweiten vertikalen Gräben 51 aufweisen. Dies erfolgt typischerweise durch Ätzen. Mehrere dritte Halbleiterschichten 3 werden an der Oberseite ausgebildet. Die dritten Halbleiterschichten 3 sind im vertikalen Querschnitt voneinander durch Spalte 9a beabstandet, die jeweils im vertikalen Querschnitt bei Betrachtung von oben mit einem jeweiligen ersten vertikalen Graben 50 überlappen. Mindestens eine der dritten Halbleiterschichten 3 besteht aus einem Halbleitermaterial, das von dem ersten Halbleitermaterial verschieden ist.
  • Die mehreren ersten vertikalen Gräben 50 und die mehreren zweiten vertikalen Gräben 51 werden typischerweise so ausgebildet, dass sich die ersten veritkalen Gräben 50 vertikal tiefer in die erste Halbleiterschicht 1 erstrecken als die zweiten vertikalen Gräben 51.
  • Das erste Halbleitermaterial kann monokristallines Silizium, Germanium oder germaniumdotiertes Silizium sein. Das erste Halbleitermaterial kann auch polykristallines Silizium, bordotiertes monokristallines Silizium mit einem spezifischen Widerstand von weniger als etwa 10 mOhm·cm oder phosphordotiertes monokristallines Silizium mit einem spezifischen Widerstand von weniger als etwa 10 mOhm·cm sein.
  • Das Halbleitermaterial mindestens einer der dritten Halbleiterschichten ist typischerweise ein Verbundhalbleitermaterial wie etwa GaN, GaAs, GaAlN oder InP.
  • Typischerweise werden dritte Halbleiterschichten 3 aus unterschiedlichen Halbleitermaterialien an der Oberseite ausgebildet.
  • Die mehreren dritten Halbleiterschichten 3 bilden typischerweise in einem Querschnitt, der im Wesentlichen parallel zur Oberseite verläuft, ein Gitter aus inselförmigen dritten Halbleiterschichten 3.
  • Typischerweise werden die mehreren zweiten vertikalen Gräben 51, die im vertikalen Querschnitt zwischen benachbarten ersten vertikalen Gräben 50 angeordnet sind, bei Betrachtung von oben als eine zusammenhängende Struktur ausgebildet.
  • Weiterhin können die ersten vertikalen Gräben 50 und die Spalte 9a bei Betrachtung von oben als ein jeweiliges zusammenhängendes Netzwerk ausgebildet werden.
  • Gemäß einer Ausführungsform werden die mehreren ersten vertikalen Gräben 50 mit einem dielektrischen Material gefüllt. Danach werden zweite Halbleiterschichten 2 aus dem ersten Halbleitermaterial auf der ersten Halbleiterschicht 1 ausgebildet. Das epitaxiale Abscheiden eines zweiten Halbleitermaterials auf mindestens einer der zweiten Halbleiterschichten 2 wird zum Ausbilden mindestens einer dritten Halbleiterschicht 3 verwendet.
  • Gemäß einer weiteren Ausführungsform wird eine konforme Dielektrikumsschicht 6 auf der Oberseite 16 ausgebildet. Die konforme Schicht 6 wird mindestens zwischen einem ersten Paar von benachbarten ersten vertikalen Gräben 50 von der Oberseite 16 entfernt, um Mesagebiete 1' zwischen dem ersten Paar von benachbarten ersten vertikalen Gräben 50 an einer oberen Oberfläche 16 zu exponieren. Dritte Halbleiterschichten 3 werden im vertikalen Querschnitt zwischen dem ersten Paar von benachbarten ersten vertikalen Gräben 50 durch selektive epitaxiale Abscheidung eines zweiten Halbleitermaterials auf den Mesagebieten 1' ausgebildet.
  • Räumlich relative Ausdrücke wie etwa „unter“, „darunter“, „untere“, „über“, „oberer“ und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen zusätzlich zu verschiedenen Orientierungen als jenen in den Figuren dargestellten verschiedene Orientierungen des Bauelements einschließen. Weiterhin werden auch Ausdrücke wie etwa „erster“, „zweiter“ und dergleichen zum Beschreiben verschiedener Elemente, Gebiete, Sektionen und so weiter verwendet und sollen ebenfalls nicht beschränkend sein. Gleiche Ausdrücke beziehen sich in der Beschreibung durchweg auf gleiche Elemente.
  • Die Ausdrücke „haben“, „enthalten“, „umfassen“ und dergleichen, sind, wie sie hier verwendet werden, offene Ausdrücke, die die Anwesenheit von erwähnten Elementen oder Merkmalen anzeigen, zusätzliche Elemente oder Merkmale aber nicht ausschließen. Die Artikel „ein/eine/einer“ und „der/die/das“ sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht deutlich etwas anderes anzeigt.

Claims (25)

  1. Verfahren für das spannungreduzierte Ausbilden eines Halbleiterbauelements, umfassend: - Bereitstellen eines Halbleiterwafers, der eine Oberseite (16) und eine erste Halbleiterschicht (1) aus einem ersten Halbleitermaterial an der Oberseite (16) umfasst; - Ausbilden, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der Oberseite (16) verläuft, mehrerer erster vertikaler Gräben (50) und mehrerer zweiter vertikaler Gräben (51) zwischen benachbarten ersten vertikalen Gräben (50) an der Oberseite (16), so dass die ersten vertikalen Gräben (50) im vertikalen Querschnitt eine größere horizontale Ausdehnung als die zweiten vertikalen Gräben (51) aufweisen; und - Ausbilden mehrerer dritter Halbleiterschichten (3) an der Oberseite (16), die im vertikalen Querschnitt voneinander durch Spalte beabstandet sind, von denen jeder im vertikalen Querschnitt bei Betrachtung von oben einen jeweiligen ersten vertikalen Graben überlappt, wobei mindestens eine der dritten Halbleiterschichten (3) ein Halbleitermaterial umfasst, das von dem ersten Halbleitermaterial verschieden ist, wobei das Verfahren weiter mindestens einen der folgenden Schritte umfasst: - Ausbilden einer Diode in mindestens einer der dritten Halbleiterschichten (3); - Ausbilden einer LED in mindestens einer der dritten Halbleiterschichten (3); - Ausbilden eines Bipolartransistors in mindestens einer der dritten Halbleiterschichten (3); - Ausbilden einer Feldeffektstruktur in mindestens einer der dritten Halbleiterschichten (3); - Ausbilden mindestens einer ersten Metallisierung auf mindestens einer der dritten Halbleiterschichten (3); - Ausbilden einer zweiten Metallisierung, die gegenüber der ersten Metallisierung angeordnet ist, auf mindestens einer der dritten Halbleiterschichten (3); - Montieren der ersten Metallisierung an einem Trägerwafer; - Entfernen der ersten Halbleiterschicht (1); und - Dünnen der ersten Halbleiterschicht (1) auf einer Oberfläche (15) der ersten Halbleiterschicht (1), die der Oberseite (16) gegenüberliegt.
  2. Verfahren nach Anspruch 1, wobei das erste Halbleitermaterial ausgewählt ist aus einer Gruppe bestehend aus Silizium, Germanium und germaniumdotiertem Silizium.
  3. Verfahren nach Anspruch 1 oder 2, wobei das erste Halbleitermaterial ausgewählt ist aus einer Gruppe bestehend aus polykristallinem Silizium, bordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm•cm umfasst, und phosphordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm•cm umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Halbleitermaterial mindestens einer der dritten Halbleiterschichten (3) ein Verbundhalbleitermaterial ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die dritten Halbleiterschichten (3) verschiedene, an der Oberseite (16) ausgebildete Halbleitermaterialien umfassen.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die mehreren zweiten vertikalen Gräben (51) zwischen benachbarten ersten vertikalen Gräben (50) bei Betrachtung von oben als eine zusammenhängende Struktur ausgebildet werden.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei mindestens einer der mehreren ersten vertikalen Gräben (50) und die Spalte bei Betrachtung von oben als ein zusammenhängendes Netz ausgebildet werden.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die mehreren dritten Halbleiterschichten (3) in einem Querschnitt, der im Wesentlichen parallel zu der Oberseite (16) verläuft, als ein Gitter aus inselförmigen Strukturen ausgebildet werden.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die mehreren ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) in die erste Halbleiterschicht (1) geätzt werden.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die zweiten vertikalen Gräben (51) im vertikalen Querschnitt unterschiedliche horizontale Ausdehnungen aufweisen.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die mehreren ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) so ausgebildet werden, dass sich die ersten vertikalen Gräben (50) vertikal tiefer in die erste Halbleiterschicht (1) als die zweiten vertikalen Gräben (51) erstrecken.
  12. Verfahren nach einem der Ansprüche 1 bis 11, weiter umfassend vor dem Ausbilden der mehreren dritten Halbleiterschichten (3): - Ausbilden mehrerer dritter vertikaler Gräben (52) an der Oberseite (16), die sich vertikal tiefer in die erste Halbleiterschicht (1) als die ersten vertikalen Gräben (50) erstrecken; - Füllen der mehreren dritten vertikalen Gräben (52) mit einem dielektrischen Material; und / oder - Zerteilen des Halbleiterwafers in individuelle Chips entlang der dritten vertikalen Gräben (52).
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei das Ausbilden der mehreren dritten Halbleiterschichten (3) umfasst: - Füllen der mehreren ersten vertikalen Gräben (50) mit einem dielektrischen Material; - Ausbilden zweiter Halbleiterschichten (2) aus dem ersten Halbleitermaterial auf der ersten Halbleiterschicht (1); - Maskieren mindestens einer der zweiten Halbleiterschichten (2), um mindestens eine maskierte zweite Halbleiterschicht auszubilden; - epitaxiales Abscheiden eines zweiten Halbleitermaterials auf mindestens einer der zweiten Halbleiterschichten (2), um mindestens eine dritte Halbleiterschicht (3) auszubilden; - Demaskieren mindestens einer der mindestens einen maskierten zweiten Halbleiterschichten (2), um mindestens eine exponierte zweite Halbleiterschicht auszubilden; und / oder - epitaxiales Abscheiden eines dritten Halbleitermaterials auf der mindestens einen exponierten zweiten Halbleiterschicht (2), um mindestens eine weitere dritte Halbleiterschicht (3) auszubilden.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei das Ausbilden der mehreren dritten Halbleiterschichten (3) umfasst: - Abscheiden einer konformen Dielektrikumsschicht (6) auf der Oberseite (16); - Entfernen der konformen Schicht (6) von der Oberseite (16) mindestens zwischen einem ersten Paar von benachbarten ersten vertikalen Gräben (50), um Mesagebiete (1') zwischen dem ersten Paar von benachbarten ersten vertikalen Gräben (50) an einer oberen Oberfläche zu exponieren; - Ausbilden einer dritten Halbleiterschicht (3) zwischen dem ersten Paar von benachbarten ersten vertikalen Gräben (50) durch selektive epitaxiale Abscheidung eines zweiten Halbleitermaterials auf den Mesagebieten; - Maskieren der dritten Halbleiterschicht (3); - Entfernen der konformen Schicht (6) von der Oberseite (16) mindestens zwischen einem zweiten Paar von benachbarten ersten vertikalen Gräben (50), um Mesagebiete zwischen dem zweiten Paar von benachbarten ersten vertikalen Gräben (50) an der Obeseite (16) zu exponieren; und / oder - Ausbilden mindestens einer weiteren dritten Halbleiterschicht (3) durch selektive epitaxiale Abscheidung eines dritten Halbleitermaterials auf den zwischen dem zweiten Paar von benachbarten ersten vertikalen Gräben (50) angeordneten Halbleitermesas.
  15. Verfahren für das spannungsungsreduzierte Ausbilden eines Halbleiterbauelements, umfassend: - Bereitstellen eines Halbleiterwafers, der eine obere Oberfläche und eine erste Halbleiterschicht (1) aus einem ersten Halbleitermaterial umfasst, die sich zu der oberen Oberfläche erstreckt; - Ausbilden in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der oberen Oberfläche verläuft, von mindestens zwei ersten vertikalen Gräben (50), die sich von der oberen Oberfläche in die erste Halbleiterschicht (1) erstrecken, und mehrerer zweiter vertikaler Gräben (51), die sich von der oberen Oberfläche in die erste Halbleiterschicht (1) erstrecken und zwischen den mindestens zwei ersten vertikalen Gräben (50) angeordnet sind; - Füllen der mindestens zwei ersten vertikalen Gräben (50) mit einem dielektrischen Material, um in dem vertikalen Querschnitt einen dielektrischen Plug (5) in jedem der mindestens zwei ersten vertikalen Gräben (50) auszubilden; - Ausbilden einer zweiten Halbleiterschicht (2) aus dem ersten Halbleitermaterial auf der oberen Oberfläche, so dass im vertikalen Querschnitt ein geschlossener Hohlraum in jedem der zweiten vertikalen Gräben (51) ausgebildet wird; und - selektives epitaxiales Abscheiden eines zweiten Halbleitermaterials auf der zweiten Halbleiterschicht (2), um eine dritte Halbleiterschicht (3) auszubilden, so dass jeder der dielektrischen Plugs (5) bei Betrachtung von oben höchstens teilweise bedeckt ist.
  16. Verfahren nach Anspruch 15, wobei die mindestens zwei ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) so ausgebildet werden, dass die erste Halbleiterschicht (1) im vertikalen Querschnitt zusammenhängend bleibt.
  17. Verfahren nach Anspruch 15 oder 16, wobei das erste Halbleitermaterial ausgewählt ist aus einer Gruppe bestehend aus monokristallinem Silzium, monokristallinem Germanium, monokristallinem, germaniumdotiertem Silizium, polykristallinem Silizium, bordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm · cm umfasst, und phosphordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm ·cm umfasst.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei mindestens eine der zweiten Halbleiterschicht (2) und der dritten Halbleiterschicht (3) in einem jeweiligen Querschnitt, der im Wesentlichen parallel zu der oberen Oberfläche verläuft, als eine Insel ausgebildet ist.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die mindestens zwei ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) so ausgebildet werden, dass sich die ersten vertikalen Gräben (50) vertikal tiefer in die erste Halbleiterschicht (1) als die zweiten vertikalen Gräben (51) erstrecken.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei die mindestens zwei ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) so ausgebildet werden, dass die zweiten vertikalen Gräben (51) im vertikalen Querschnitt eine kleinere horizontale Ausdehnung als die mindestens zwei ersten vertikalen Gräben (50) aufweisen.
  21. Verfahren für das spannungsreduzierte Ausbilden eines Halbleiterbauelements, umfassend: - Bereitstellen eines Halbleiterwafers, der eine obere Oberfläche (16) und eine erste Halbleiterschicht (1) aus einem ersten Halbleitermaterial, die sich zur oberen Oberfläche (16) erstreckt, umfasst; - Ausbilden, in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zu der oberen Oberfläche (16) verläuft, von mindestens zwei ersten vertikalen Gräben (50), die sich von der oberen Oberfläche (16) in die erste Halbleiterschicht (1) erstrecken, und von mehreren zweiten vertikalen Gräben (51), die sich von der oberen Oberfläche (16) in die erste Halbleiterschicht (1) erstrecken, zwischen den mindestens zwei ersten vertikalen Gräben (50) angeordnet sind und eine kleinere horizontale Ausdehnung als die mindestens zwei ersten vertikalen Gräben (50) umfassen; - Bedecken der Seitenwände und der Bodenwände der mindestens zwei ersten vertikalen Gräben (50) und der zweiten vertikalen Gräben (51) mit einer Dielektrikumsschicht (6); und - epitaxiales Abscheiden eines zweiten Halbleitermaterials an der oberen Oberfläche (16), um eine dritte Halbleiterschicht (3) auszubilden, so dass im vertikalen Querschnitt ein geschlossener Hohlraum in jedem der zweiten vertikalen Gräben (51) ausgebildet wird und dass die mindestens zwei ersten vertikalen Gräben (50) durch die dritte Halbleiterschicht (3) höchstens teilweise bedeckt werden.
  22. Verfahren nach Anspruch 21, wobei das erste Halbleitermaterial ausgewählt ist aus einer Gruppe bestehend aus monokristallinem Silzium, monokristallinem Germanium, monokristallinem, germaniumdotiertem Silizium, polykristallinem Silizium, bordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm · cm umfasst, und phosphordotiertem monokristallinem Silizium, das einen spezifischen Widerstand von weniger als etwa 10 mOhm ·cm umfasst.
  23. Verfahren nach Anspruch 21 oder 22, wobei die dritte Halbleiterschicht (3) in einem Querschnitt, der im Wesentlichen parallel zu der oberen Oberfläche (16) verläuft, als eine Insel ausgebildet wird.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei die mindestens zwei ersten vertikalen Gräben (50) und die mehreren zweiten vertikalen Gräben (51) so ausgebildet werden, dass sich die ersten vertikalen Gräben (50) vertikal tiefer in die erste Halbleiterschicht (1) als die zweiten vertikalen Gräben (51) erstrecken.
  25. Verfahren nach einem der Ansprüche 21 bis 24, weiter umfassend: - Ausbilden einer LED-Struktur in der dritten Halbleiterschicht; und / oder - Entfernen der ersten Halbleiterschicht (1), um eine Diffusorstruktur der dritten Halbleiterschicht zu exponieren.
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