DE102012113110B4 - Integrierte Halbleitervorrichtung mit Heteroübergang und Verfahren zur Erzeugung einer integrierten Halbleitervorrichtung mit Heteroübergang - Google Patents

Integrierte Halbleitervorrichtung mit Heteroübergang und Verfahren zur Erzeugung einer integrierten Halbleitervorrichtung mit Heteroübergang Download PDF

Info

Publication number
DE102012113110B4
DE102012113110B4 DE102012113110.4A DE102012113110A DE102012113110B4 DE 102012113110 B4 DE102012113110 B4 DE 102012113110B4 DE 102012113110 A DE102012113110 A DE 102012113110A DE 102012113110 B4 DE102012113110 B4 DE 102012113110B4
Authority
DE
Germany
Prior art keywords
semiconductor
electronic component
heterojunction
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012113110.4A
Other languages
English (en)
Other versions
DE102012113110A1 (de
Inventor
Gerhard Prechtl
Gebhart Dippold
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102012113110A1 publication Critical patent/DE102012113110A1/de
Application granted granted Critical
Publication of DE102012113110B4 publication Critical patent/DE102012113110B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung (100, 200), umfassend:- Bereitstellung eines Siliciumsubstrats (20) mit einer eine senkrechte Richtung definierenden <111>-Oberfläche (103) und einer gegenüberliegenden Rückfläche (102);Formen in dem Siliciumsubstrat (20) mindestens eines elektronischen Bauelements, so dass sich das mindestens eine elektronische Bauelement bis zur <111>-Oberfläche (103) erstreckt und von der Rückfläche (102) beabstandet ist;- Formen von mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33) auf dem Siliciumsubstrat (20), um einen Heteroübergang (104) über der <111>-Oberfläche (103) zu formen;- Formen einer HEMT-Struktur über der <111>-Oberfläche (103); und- Bilden von Durchkontaktierungen (11) durch die mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33) und den Heteroübergang (104) bis zur <111>-Oberfläche (103) zum elektrischen Verbinden des elektronischen Bauelements (111).

Description

  • TECHNISCHES GEBIET
  • Die Ausführungsformen der vorliegenden Erfindung beziehen sich auf integrierte Halbleitervorrichtungen mit Heteroübergang, insbesondere auf integrierte Halbleitervorrichtungen mit Heteroübergang, bei denen ein HEMT (Transistor mit hoher Elektronenbeweglichkeit) auf einer Silicium-Halbleiterstruktur geformt ist, und auf damit verbundene Verfahren, um integrierte Halbleitervorrichtungen mit Heteroübergang zu erzeugen.
  • HINTERGRUND
  • Halbleitertransistoren, insbesondere durch Feldeffekt gesteuerte Schaltvorrichtungen wie ein MISFET (Metal Insulator Semiconductor Field Effect Transistor - Metall-Isolator-Halbleiter-Feldeffekttransistor), nachfolgend auch aus MOSFET (Metal Oxide Semiconductor Field Effect Transistor - Metall-Oxid-Halbleiter-Feldeffekttransistor) bezeichnet, und ein HEMT (High Electron Mobility Field Effect Transistor - Feldeffekttransistor mit hoher Elektronenbeweglichkeit) werden für verschiedene Anwendungen verwendet, einschließlich, aber nicht beschränkt auf, Schalter in Stromversorgungen und Stromrichtern, Elektrofahrzeugen, Klimaanlagen und Unterhaltungselektronik, zum Beispiel Stereoanlagen und Kommunikationstechnologie.
  • In den letzten Jahren haben HEMTs eine weitverbreitete Verwendung bei verlustarmen Hochfrequenz- und verlustarmen Hochleistungsanwendungen gefunden. Insbesondere hat es sich herausgestellt, dass HEMT-Vorrichtungen auf der Basis von Galliumnitrid (GaN) gut geeignet sind zur Verwendung in Gleichstromrichtern, Leistungsmikrowellen- und Radarverstärkern, rauscharmen Verstärkern und Hochtemperaturelementen, usw. Galliumnitrid (GaN) weist einen hohen Polarisierungseffekt auf, einschließlich einer spontanen Polarisierung und einer piezoelektrischen Polarisierung. Selbst ohne Dotierung erlaubt dieser Polarisierungseffekt das Bilden eines zweidimensionalen Elektronengases (2DEG) neben einer Schnittstelle (Heteroübergang) einer GaN/AIGaN(Galliumnitrid/Aluminiumgalliumnitrid)-Heteroübergangsstruktur (oder GaN/AIInGaN, AIGaN/AlInGaN, Aluminiumindiumgalliumnitrid). In einem 2DEG ist die Elektronenkonzentration mit der Intensität der Polarisierung korreliert. Die 2DEG-Schicht-Elektronenkonzentration von GaN/AIGaN-Heteroübergangsstrukturen kann sehr hohe Werte erreichen. Daher können Feldeffekt-Transistoren basierend auf GaN/AIGaN-Heteroübergangsstrukturen einen sehr hohen Strom steuern.
  • Oft wird gewünscht, dass verschiedene Funktionen in eine einzige Vorrichtung oder integrierte Schaltung (IC) integriert werden, um Kosten, Größe und Gewicht der Elektronik zu minimieren. Existierende Konzepte zur Kombination von HEMTs basierend auf GaN mit weit verbreiteten Vorrichtungen auf der Basis von Silicium, zum Beispiel CMOS(Complementary Metal Oxide Semiconductor - komplementärer Metalloxid-Halbleiter)-Vorrichtungen auf der Basis von Silicium, führen aber zu hohen Herstellungskosten.
  • Die US 2010 / 0 301 396 A1 beschreibt eine monolithische vertikal integrierte Verbundvorrichtung aufweisend ein doppelseitiges Halbleitersubstrat mit einer ersten und einer zweiten Seite, eine Halbleiterschicht der Gruppe IV, die über der ersten Seite ausgebildet ist und mindestens eine Halbleitervorrichtung der Gruppe IV umfasst, und ein Gruppe III-V Halbleiterkörper, der über der zweiten Seite ausgebildet ist und mindestens eine Halbleitervorrichtung der Gruppe III-V umfasst, die elektrisch mit der Halbleitervorrichtung der Gruppe IV der Gruppe IV elektrisch gekoppelt ist. Die Verbundvorrichtung kann ferner ein Substrat über und / oder einen Durchgangswafer für eine elektrische Kopplung umfassen. Außerdem kann die Halbleiterschicht der Gruppe IV eine epitaktische Siliziumschicht umfassen, und die mindestens eine Halbleitervorrichtung der Gruppe IV kann eine kombinierte FET- und Schottky-Diode (FETKY) sein, die auf der epitaktischen Siliziumschicht hergestellt ist. Zudem kann die mindestens eine Halbleitervorrichtung der Gruppe III-V ein III-Nitrid-Transistor mit hoher Elektronenmobilität (HEMT) sein. Weiterhin beschreibt die US 2009 / 0 050 939 A1 eine Vorrichtung, die einen Siliziumkörper mit einer darin ausgebildeten integrierten Schaltung und ein über einer Oberfläche des Siliziumkörpers ausgebildetes III-Nitrid-Bauelement enthält.
  • Daher gibt es einen Bedarf für die Bereitstellung von kostengünstigen Verfahren zum Formen integrierter Halbleitervorrichtungen in einer GaN-auf-Silicium-Technologie.
  • KURZFASSUNG
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung enthält das Verfahren: die Bereitstellung eines Siliciumsubstrats mit einer eine senkrechte Richtung definierenden <111>-Oberfläche und einer gegenüberliegenden Rückfläche; das Formen mindestens eines elektronischen Bauelements in dem Siliciumsubstrat, so dass sich das mindestens eine elektronische Bauelement bis zur <111>-Oberfläche (103) erstreckt und von der Rückfläche beabstandet ist; das Formen von mindestens zwei epitaxialen Halbleiterschichten auf dem Siliciumsubstrat, um einen Heteroübergang über der <111>-Oberfläche zu formen; und das Formen einer HEMT-Struktur über der <111>-Oberfläche, und das Bilden von Durchkontaktierungen durch die mindestens zwei epitaxialen Halbleiterschichten und den Heteroübergang bis zur <111>-Oberfläche zum elektrischen Verbinden des elektronischen Bauelements.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung enthält das Verfahren: die Bereitstellung eines <111 >-Silicium-Wafers mit einer eine senkrechte Richtung definierenden ersten Oberfläche und einer gegenüberliegenden Rückfläche; das Formen in dem <111>-Silicium-Wafer eines von der Rückfläche beanstandeten Widerstands und/oder einer von der Rückfläche beanstandeten bipolaren Halbleiterstruktur; danach das Formen von mindestens zwei Halbleiterschichten mit großer Bandlücke auf dem <111>-Silicium-Wafer durch epitaxiale Abscheidung; das Formen einer HEMT-Struktur in den mindestens zwei Halbleiterschichten mit großer Bandlücke; das Formen von Gräben durch die mindestens zwei Halbleiterschichten mit großer Bandlücke; und das Formen von Durchkontakten in den Gräben, um die bipolare Halbleiterstruktur und/oder den Widerstand elektrisch zu kontaktieren.
  • Gemäß einem Beispiel eines Verfahrens zur Herstellung einer Halbleitervorrichtung enthält das Verfahren: die Bereitstellung eines <111>-Silicium-Wafers mit einer eine senkrechte Richtung definierenden ersten Oberfläche; das Formen von mindestens zwei Halbleiterschichten mit großer Bandlücke auf dem <111 >-Silicium-Wafer durch epitaxiale Abscheidung, um einen Heteroübergang über der ersten Oberfläche zu formen; das Formen einer HEMT-Struktur über der ersten Oberfläche; das teilweise Entfernen der mindestens zwei Halbleiterschichten mit großer Bandlücke, um einen Teil der ersten Oberfläche freizulegen; und das Formen mindestens eines elektronischen Bauelements unter dem Heteroübergang.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung enthält die Halbleitervorrichtung: einen ersten Halbleiterkörper, der mindestens ein elektronisches Bauelement aufweist und von einem monokristallinen Siliciumsubstrat geformt wird, das eine eine senkrechte Richtung definierende <111 >-Oberfläche und eine gegenüberliegende Rückfläche hat, wobei sich das mindestens eine elektronische Bauelement bis zur <111>-Oberfläche erstreckt und von der Rückfläche beabstandet ist; einen zweiten Halbleiterkörper, der auf der <111>-Oberfläche angeordnet und mit ihr in Kontakt ist und eine HEMT-Struktur aufweist, die einen Heteroübergang und eine Gate-Elektrode aufweist, die über dem Heteroübergang angeordnet ist, und Durchkontakte, die sich durch den zweiten Halbleiterkörper und den Heteroübergang erstrecken und das mindestens eine elektronische Bauelement elektrisch verbinden. Das mindestens eine elektronische Bauelement ist vollständig unter dem Heteroübergang angeordnet.
  • Der Fachmann erkennt zusätzliche Merkmale und Vorteile beim Lesen der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen.
  • Figurenliste
  • Die Bauelemente in den Figuren sind nicht unbedingt maßstabsgerecht, stattdessen wird Wert auf die Veranschaulichung der Prinzipien der Erfindung gelegt. Außerdem bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Bestandteile. In den Zeichnungen:
    • veranschaulicht 1 einen senkrechten Querschnitt durch eine Halbleitervorrichtung gemäß einer Ausführungsform;
    • veranschaulichen die 2 und 3 in ebenen Ansichten einen Aufbau einer ähnlichen Halbleitervorrichtung wie in 1 veranschaulicht gemäß Ausführungsformen;
    • veranschaulicht 4 eine Temperaturreaktion einer Halbleitervorrichtung wie in den 1 bis 3 veranschaulicht;
    • veranschaulicht 5 einen senkrechten Querschnitt durch eine Halbleitervorrichtung gemäß einer Ausführungsform;
    • veranschaulicht 6 einen senkrechten Querschnitt durch eine Halbleitervorrichtung gemäß einer Ausführungsform;
    • veranschaulichen die 7 bis 12 senkrechte Querschnitte durch eine Halbleitervorrichtung während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen;
    • veranschaulichen die 13 und 14 Dotierungsprofile der Halbleitervorrichtung der 1 gemäß Ausführungsformen; und
    • veranschaulichen die 15 bis 18 senkrechte Querschnitte durch eine Halbleitervorrichtung während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die beiliegenden Zeichnungen, die ein Teil hiervon sind und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine richtungsweisende Terminologie, wie „oben“, „unten“, „vorne“ „hinten“, „voreilend“, „nacheilend“ usw. bezüglich der Ausrichtung der beschriebenen Figur(en) verwendet. Da die Bauelemente der Ausführungsformen in einer Anzahl von verschiedenen Ausrichtungen positioniert werden können, wird die richtungsweisende Terminologie zum Zweck der Veranschaulichung verwendet und ist keineswegs einschränkend. Die folgende ausführliche Beschreibung ist daher nicht einschränkend zu verstehen, und der Rahmen der Erfindung wird durch die beiliegenden Patentansprüche festgelegt.
  • Nun wird im Einzelnen auf verschiedene Ausführungsformen Bezug genommen, von denen eines oder mehrere Beispiele in den Figuren veranschaulicht sind. Jedes Beispiel wird zur Erläuterung geliefert und soll keine Eingrenzung der Erfindung sein. Zum Beispiel können Einrichtungen, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, in oder zusammen mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Veränderungen und Variationen enthält. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als den Rahmen der beiliegenden Patentansprüche einschränkend auszulegen ist. Die Zeichnungen sind nicht maßstabsgerecht und dienen nur Anschauungszwecken. Aus Gründen der Klarheit wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Bezugszeichen versehen, wenn nicht anders angegeben.
  • Der Begriff „waagrecht“, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung im Wesentlichen parallel zu einer ersten oder hauptsächlichen waagrechten Oberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann zum Beispiel die Oberfläche eines Wafers oder eines Chips sein.
  • Der Begriff „senkrecht“, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung beschreiben, die im Wesentlichen lotrecht zu der ersten Oberfläche angeordnet ist, d.h. parallel zur normalen Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers.
  • In dieser Beschreibung bezieht sich n-dotiert auf einen ersten Leitfähigkeitstyp, während p-dotiert sich auf einen zweiten Leitfähigkeitstyp bezieht. Alternativ können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen geformt werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiter veranschaulichen manche Figuren Dotierungskonzentrationen durch die Angabe von „-“ oder „+“ neben dem Dotierungstyp. Zum Beispiel bedeutet „n-“ eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines „n“-Dotierungsgebiets, während ein „n+“-Dotierungsgebiet eine größere Dotierungskonzentration hat als das „n“-Dotierungsgebiet. Die Angabe der relativen Dotierungskonzentration heißt aber nicht, dass Dotierungsgebiete der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration haben müssen, wenn nicht anders angegeben. Zum Beispiel können zwei verschiedene n+-Dotierungsgebiete unterschiedliche absolute Dotierungskonzentrationen haben. Gleiches gilt zum Beispiel für ein n+-Dotierungs- und ein p+-Dotierungsgebiet.
  • In dieser Beschreibung beschriebene spezifische Ausführungsformen betreffen, ohne darauf beschränkt zu sein, integrierte Halbleitervorrichtungen mit Heteroübergang, die einen HEMT auf einer Silicium-Halbleiterstruktur geformt haben, die mindestens ein elektronisches Bauelement hat, zum Beispiel eine CMOS-Struktur oder eine bipolare Struktur, und damit verbundene Verfahren, um integrierte Halbleitervorrichtungen mit Heteroübergang herzustellen. Die geformte Halbleitervorrichtung ist typischerweise eine planare Halbleitervorrichtung, die nur von einer Seite verbunden wird. Typischerweise ist der HEMT ein Leistungshalbleiterbauelement.
  • Der Begriff „Leistungshalbleiterbauelement“, wie er in dieser Beschreibung verwendet wird, soll ein Halbleiterbauelement auf einem einzigen Chip mit hohen Spannungs- und/oder hohen Stromschaltungsfähigkeiten beschreiben. Anders gesagt, Leistungshalbleitervorrichtungen sind für hohen Strom bestimmt, typischerweise im Ampere-Bereich. In dieser Beschreibung werden die Begriffe „Leistungshalbleitervorrichtung“ und „Leistungshalbleiterbauelement“ synonym verwendet.
  • Der Begriff „Feldeffekt“, wie er in dieser Beschreibung verwendet wird, soll die durch ein elektrisches Feld vermittelte Formung eines leitenden „Kanals“ und/oder die Steuerung der Leitfähigkeit und/oder die Form des Kanals in einem Halbleitergebiet unter Verwendung einer isolierten Gate-Elektrode oder einer Schottky-Gate-Elektrode beschreiben.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Gate-Elektrode“ eine Elektrode beschreiben, die sich neben dem Halbleiterkörper und von diesem isoliert befindet und konfiguriert ist, um ein Kanalgebiet zu formen und/oder zu steuern.
  • Im Kontext der vorliegenden Beschreibung sollen die Begriffe „Feldplatte“ und „Feldelektrode“ eine Elektrode beschreiben, die neben einem Halbleitergebiet, typischerweise dem Driftgebiet, angeordnet ist, vom Halbleitergebiet isoliert und konfiguriert ist, um einen verarmten Teil im Halbleitergebiet auszudehnen, durch Anlegen einer geeigneten Spannung, typischerweise einer negativen Spannung für ein n-leitendes Driftgebiet.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Mesa“ oder „Mesagebiet“ ein Halbleitergebiet zwischen zwei benachbarten Gräben beschreiben, das sich in das Halbleitersubstrat oder den Halbleiterkörper in einem senkrechten Querschnitt erstreckt.
  • 1 veranschaulicht einen senkrechten Querschnitt durch eine integrierte Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 enthält einen ersten Halbleiterkörper 20. Der erste Halbleiterkörper 20 wird von einem monokristallinen Siliciumsubstrat geformt, das eine eine senkrechte Richtung en definierende <111>-Oberfläche 103 hat. Nachfolgend wird der erste Halbleiterkörper 20 auch als <111>-Halbleiterkörper bezeichnet.
  • Der erste Halbleiterkörper 20 kann eine einzige monokristalline Halbleitermasse sein. Es ist auch möglich, dass der Halbleiterkörper 20 eine monokristallinem Halbleitermasse 21 und mindestens eine Epitaxialschicht 22 darauf geformt enthält. Die Verwendung der Epitaxialschicht(en) 22 liefert eine größere Freiheit beim Zuschnitt der Hintergrund-Dotierung des Materials, da die Dotierungskonzentration während der Abscheidung der Epitaxialschicht oder - schichten angepasst werden kann.
  • Im in 1 veranschaulichten Ausführungsbeispiel enthält der erste Halbleiterkörper 20 eine p-leitende Halbleiterschicht 21, die ein gemeinsames Substrat formt und sich zu einer Rückfläche 102 erstreckt, und eine n--leitende Halbleiterschicht 22, die auf der p-leitenden Halbleiterschicht 21 angeordnet ist. Die Dotierungsbeziehungen in den Figuren können auch umgekehrt sein.
  • Innerhalb der n- leitenden Halbleiterschicht 22 ist ein elektronisches Bauelement 111 geformt. Im Ausführungsbeispiel ist das elektronische Bauelement 111 als ein seitlicher bipolarer Transistor geformt. In einem Teil 22a der n--leitenden Halbleiterschicht 22 sind ein p-leitendes Basisgebiet 23 und ein n++-leitendes Kollektorgebiet 24 eingebettet. Innerhalb des p-leitenden Basisgebiets 23 ist ein n+-leitendes Emittergebiet 26 eingebettet. Im Ausführungsbeispiel ist das elektronische Bauelement 111 als ein npn-Transistor geformt. Das elektronische Bauelement 111 kann aber einen pnp-Transistor, eine Diode und/oder ein Widerstand enthalten oder als solcher geformt sein.
  • Typischerweise ist das elektronische Bauelement 111 in einer Wanne (engl.: well) 22a geformt, der seitlich durch p+-leitende Halbleitergebiete 25 getrennt ist, die mit einem Bezugspotential verbunden sind, typischerweise geerdet. Weiter ist eine n+-leitende vergrabene Schicht 28b typischerweise zwischen dem Trog 22a und dem gemeinsamen Substrat 21 geformt und elektrisch mit dem Kollektorgebiet 24 über ein n+-leitendes Kontaktgebiet 28a verbunden. Dementsprechend ist das im Trog 22a geformte elektronische Bauelement 111 vor Übersprechen geschützt, das aus anderen integrierten Bauelementen resultiert. Die p+-leitenden Halbleitergebiete 25 werden nachfolgend auch als Trog-isolierende Gebiete bezeichnet. Die Trog-isolierenden Gebiete 25 erstrecken sich von der <111>-Oberfläche 103 zumindest teilweise in die p-leitende Halbleiterschicht 21. Weiter können die Trog-isolierenden Gebiete 25 obere und untere Teile haben, wie in 1 veranschaulicht.
  • Die n--leitende Halbleiterschicht 22 kann mehrere elektronische Bauelemente 111 enthalten, die in verschiedenen Trögen angeordnet sind, die elektrisch voneinander durch jeweilige Trog-isolierende Gebiete 25 getrennt sind. Dementsprechend können übersprechungsgeschützte Schaltkreise im ersten Halbleiterkörper 20 vorgesehen sein. Solche Schaltkreise können Treiberschaltkreise, Sensoren und ESD-(Electrostatic discharge - elektrostatische Entladung)Schutzschaltkreise zum Beispiel für eine HEMT-Struktur 121 neben einem Heteroübergang 104 sein, der in einem zweiten Halbleiterkörper 30 über dem ersten Halbleiterkörper 20 geformt ist.
  • Im Ausführungsbeispiel ist der zweite Halbleiterkörper 30 auf dem ersten Halbleiterkörper 20 in Kontakt mit der <111>-Oberfläche 103 angeordnet und bedeckt den ersten Halbleiterkörper 20 vollständig. Daher formen der erste Halbleiterkörper 20 und der zweite Halbleiterkörper 30 einen gemeinsamen Halbleiterkörper 40 mit einem Heteroübergang 104 und dem elektronischen Bauelement 111 unter dem Heteroübergang 104 angeordnet. Die Schnittstelle zwischen dem ersten Halbleiterkörper 20 und dem zweiten Halbleiterkörper 30 ist auch ein Heteroübergang.
  • Im Ausführungsbeispiel enthält die HEMT-Struktur 121 eine isolierte Gate-Elektrode 15, die über dem Heteroübergang 104 angeordnet und vom zweiten Halbleiterkörper 30 durch ein Gate-Dielektrikum 8 isoliert ist, zum Beispiel ein Gate-Oxid.
  • Typischerweise überlappen das elektronische Bauelement 111 und die HEMT-Struktur 121 zumindest teilweise in senkrechter Richtung gesehen. Dementsprechend können Vorrichtungsfläche eingespart und somit Herstellungskosten pro Vorrichtung verringert werden.
  • Gemäß einer Ausführungsform enthält die integrierte Halbleitervorrichtung 100 eine erste Zone 110, in der eine oder mehrere Silicium-Halbleitervorrichtungen 111 in einem <111>-Halbleitersubstrat angeordnet sind, und eine zweite Zone 120, die zumindest teilweise mit der ersten Zone 110 in senkrechter Richtung gesehen überlappt und in der eine HEMT-Struktur 121 neben einem Heteroübergang 104 derart angeordnet ist, dass die eine oder mehreren Silicium-Halbleitervorrichtungen 111 unter dem Heteroübergang 104 angeordnet sind.
  • Typischerweise wird der zweite Halbleiterkörper 30 von Schichten eines Halbleitermaterials mit großer Bandlücke (engl.: wide bandgap semiconductor material) geformt. Im Ausführungsbeispiel ist eine im Wesentlichen nicht dotierte GaN-Schicht 31 auf und in Kontakt mit der darunterliegenden Halbleiterschicht 22 angeordnet. Typischerweise ist die GaN-Schicht 31 direkt auf der <111>-Oberfläche 103 durch epitaxiale Abscheidung geformt. Die GaN-Schicht 31 formt typischerweise eine Pufferschicht 31 mit hohem spezifischem Widerstand. Eine weitere GaN-Schicht 32 mit hohem spezifischem Widerstand und eine AIGaN(Aluminiumgalliumnitrid)-Schicht 33 ist auf der Pufferschicht 31 bzw. der GaN-Schicht 32 geformt. Im Ausführungsbeispiel ist der Heteroübergang 104 zwischen der weiteren GaN-Schicht 32 und der AlGaN-Schicht 33 geformt. Alternativ kann ein abgestufter Puffer, wie eine AlGaN-Pufferschicht 31 oder eine AIN/GaN/AIN/GaN-Übergitter-Struktur, anstelle der veranschaulichten GaN-Schicht 31 geformt werden.
  • Weiter können GaN/lnAIGaN-Heterostrukturen oder AIGaN/AIInGaN-Heterostrukturen anstelle der GaN/AIGaN-Heterostruktur durch epitaxiale Abscheidung geformt werden.
  • Die HEMT-Struktur 121 enthält weiter ein Sourcegebiet 34, ein Draingebiet 36 und ein Kanalgebiet, das sich in der weiteren GaN-Schicht 32 am Heteroübergang 104 zwischen dem Sourcegebiet 34 und dem Draingebiet 36 erstreckt. Im Ausführungsbeispiel sind das Sourcegebiet 34 und das Draingebiet 36 hoch n-dotiert, während die AlGaN-Schicht 33 und die weitere GaN-Schicht 32 n-dotiert bzw. im Wesentlichen nicht-dotiert sind. Weiter kann die AlGaN-Schicht 33 auch im Wesentlichen nicht-dotiert sein. Aufgrund der spontanen und piezoelektrischen Polarisierung zwischen der AIGaN/GaN-Schnittstelle wird eine positive Nennladung gebildet, die zu einer Anziehung von Elektronen führt. Diese Elektronen werden von Flächenladungen (Schnittstelle zwischen AIGaN/Nitrid) geliefert, was zur Bildung eines zweidimensionalen Elektronengases hoher Mobilität innerhalb einer dünnen Kanalschicht von etwa 10 nm führt. Die Leitfähigkeit der dünnen Kanalschicht kann von der isolierten Gate-Elektrode 15 gesteuert werden. Alternativ kann ein nicht-isoliertes Schottky-Gate verwendet werden, um die Leitfähigkeit der dünnen Kanalschicht zu steuern.
  • Auf der Hauptfläche 101 des zweiten Halbleiterkörpers 30 bzw. des gemeinsamen Halbleiterkörpers 40 sind typischerweise eine oder mehrere isolierende Schichten 41, 42, zum Beispiel eine Siliciumnitridschicht 41 und eine Siliciumoxidschicht 42, geformt. Weiter umgibt eine seitliche Isolierung 9, typischerweise auch aus Siliciumoxid oder einfach aus einer Argonimplantierung, die HEMT-Struktur 121 in senkrechten Querschnitten, um die HEMT-Struktur 121 von anderen Strukturen zu isolieren, die im gemeinsamen Halbleiterkörper 40 geformt sind. Der in 1 veranschaulichte senkrechte Querschnitt entspricht typischerweise nur einem Schnitt.
  • Um das elektronische Bauelement 111 im ersten Halbleiterkörper 20 elektrisch zu verbinden, erstrecken sich Kontaktplugs (Kontaktstöpsel) 11, zum Beispiel Plugs (Stöpsel, Durchkontaktierungen) aus dotiertem Poly-Silicium, durch den zweiten Halbleiterkörper 30. Weiter erstrecken sich metallische Plugs 12, 12a, 12b durch die eine oder mehreren Isolierschichten 41, 42, um die Kontaktplugs 11 des elektronischen Bauelements 111 bzw. der HEMT-Struktur 121 zu verbinden. Die metallischen Plugs 12a und 12b werden verwendet, um das Sourcegebiet 34 bzw. das Draingebiet 36 der HEMT-Struktur 121 zu verbinden. Die Gate-Elektrode 15 ist typischerweise über einen weiteren metallischen Plug in einem anderen senkrechten Querschnitt verbunden.
  • Die 2 und 3 veranschaulichen in ebenen Ansichten einen Aufbau einer Halbleitervorrichtung 100'. Die in den 2 und 3 gezeigte Halbleitervorrichtung 100' ist ähnlich der oben unter Bezug auf 1 erläuterten Halbleitervorrichtung 100. Der erste Halbleiterkörper 30 der Halbleitervorrichtung 100' enthält aber eine bipolare Diode anstelle eines bipolaren Transistors. Im Ausführungsbeispiel wird eine pn-Diode im Trog 22a von einem n-dotierten Gebiet 26 und einem p-dotierten Gebiet 23 geformt und wird über die Kontaktplugs 11 und metallische Brücken 12c mit benachbarten Trögen hoch dotierter Gebiete 24 verbunden, wie in 2 veranschaulicht ist. Weitere Kontaktplugs 11 und metallische Plugs 12 werden verwendet, um die hoch dotierten Gebiete 24 elektrisch mit zwei Anschlüssen, die auf der Halbleitervorrichtung 100' angeordnet sind, und/oder einer weiteren Schaltungsanordnung zu verbinden, die als ein Auswertungsschaltkreis für die Diode 111 verwendet wird, die als ein Temperatursensor der Halbleitervorrichtung 100' verwendet wird. 3 veranschaulicht eine Überlappung des Aufbaus der 2 und eines Aufbaus der HEMT-Struktur im zweiten Halbleiterkörper 30, die die auf dem zweiten Halbleiterkörper 30 angeordnete isolierte Gate-Elektrode 15 und den metallischen Plug 12a enthält. Innerhalb der seitlichen Isolierung 9 kann eine Vielzahl von HEMTs geformt sein, um eine größere Stromumschaltfähigkeit zu ermöglichen.
  • 4 veranschaulicht eine Temperaturreaktion der Halbleitervorrichtung 100', wie oben unter Bezug auf die 1 bis 3 erläutert, gemäß einer Simulation. Aufgrund der hohen Wärmeleitfähigkeit von GaN und Si kann ein Temperaturanstieg im Kanalgebiet des HEMT (Kurve a) im Silicium-Halbleiterkörper mit nur einer kurzen Verzögerung (Kurve b) erfasst werden. Dementsprechend kann eine einfache und zuverlässige Temperaturüberwachung der HEMT-Struktur bereitgestellt werden.
  • 5 veranschaulicht einen senkrechten Querschnitt durch eine Halbleitervorrichtung 200. Die in 5 gezeigte Halbleitervorrichtung 200 ist ähnlich der oben unter Bezug auf 1 erläuterten Halbleitervorrichtung 100. Der zweite Halbleiterkörper 30 bedeckt den ersten Halbleiterkörper 20 aber nur teilweise in dem veranschaulichten senkrechten Querschnitt. Der verbleibende Teil der <111>-Oberfläche ist mit einer isolierenden Schicht 42 bedeckt. Zur Verbindung des elektronischen Bauelements 111 werden nur metallische Kontakte 12 in dem Ausführungsbeispiel verwendet.
  • 6 veranschaulicht einen senkrechten Querschnitt durch eine Halbleitervorrichtung 201. Die in 6 gezeigte Halbleitervorrichtung 201 ist ähnlich der oben unter Bezug auf 5 erläuterten Halbleitervorrichtung 200. Der erste Halbleiterkörper 20 enthält aber eine beispielhafte FET(Feldeffekt-Transistor)-Struktur 111, insbesondere eine seitliche MOSFET-Struktur mit einem Sourcegebiet 26, einem Bodygebiet 23, einem Draingebiet 24 und einer Gate-Elektrode 15a angeordnet auf und isoliert durch ein Gate-Dielektrikum 8a von dem ersten Halbleiterkörper 20. Dies ist aber nur ein Beispiel. Der erste Halbleiterkörper 20 kann eine komplexe Schaltungsanordnung enthalten, die zum Beispiel in CMOS-Technologie geformt ist. Wie nachfolgend ausführlicher erläutert, werden die elektronischen Bauelemente 111 der Halbleitervorrichtungen 200, 201 typischerweise nach dem Formen bzw. Bilden. der HEMT-Struktur geformt bzw. gebildet. Dementsprechend können vergleichsweise komplexe Schaltungen geformt werden.
  • Die 7 bis 12 veranschaulichen ein Verfahren zum Formen einer Halbleitervorrichtung 100. Die 7 bis 12 zeigen senkrechte Querschnitte durch die Halbleitervorrichtung 100 während oder nach bestimmten Verfahrensschritten. In einem ersten Prozess wird ein Halbleiterkörper 20, zum Beispiel ein Si-Wafer oder ein Si-Substrat 20, bereitgestellt, der eine eine senkrechte Richtung en definierende <111>-Oberfläche 103 und eine hintere Fläche 102 hat, die der <111>-Oberfläche 103 gegenüberliegt. Typischerweise enthält der Halbleiterkörper 20 eine erste Halbleiterschicht 21 (z.B. p-leitend) oder ein gemeinsames Substrat 21, die sich zur hinteren Fläche 102 erstreckt, und eine zweite Halbleiterschicht 22 (z.B. n-leitend), die sich zur <111>-Oberfläche 103 erstreckt und einen pn-Übergang mit der ersten Halbleiterschicht 21 formt.
  • Danach wird ein elektronisches Bauelement 111 im ersten Halbleiterkörper 20 geformt. Zum Beispiel wird ein seitlich getrennter Trog 22a durch Formen von p+-leitenden Halbleitergebieten 25 geformt, die sich von der <111>-Oberfläche 103 in die erste Halbleiterschicht 21 erstrecken. Weiter wird eine n+-leitende vergrabene Schicht 28b typischerweise zwischen dem Trog 22a und dem gemeinsamen Substrat 21 geformt. Weiter kann ein n+-leitendes Kontaktgebiet 28a über und in Kontakt mit der vergrabenen Schicht 28b geformt werden. Ein p-leitendes Basis-Gebiet 23 kann geformt werden. Ein n+-leitendes Draingebiet 24 über und in Kontakt mit dem Kontaktgebiet 28a und ein n+-leitendes Sourcegebiet 26, das in das Basisgebiet 23 eingebettet ist, können geformt werden. Die resultierende Halbleiterstruktur 100 enthält einen bipolaren Transistor 111 und ist in 7 veranschaulicht. Dies ist aber nur ein Beispiel. Alternativ oder zusätzlich können eine Diode, ein Widerstand oder eine vollständige bipolare Schaltung im ersten Halbleiterkörper 20 geformt werden. Typischerweise werden die verschiedenen Halbleitergebiete 23 bis 26, 28a und 28b durch Implantierung und einen darauf folgenden thermischen Eintreibungsprozess geformt. Gemäß einer Ausführungsform wird der Eintreibungsprozess später während des Formens epitaxialer Schichten auf dem ersten Halbleiterkörper 20 durchgeführt.
  • Bezüglich 8 werden drei Halbleiterschichten mit großer Bandlücke 31, 32, 33 auf der <111>-Oberfläche 103 durch epitaxiale Abscheidung geformt. Im Ausführungsbeispiel wird eine im Wesentlichen nicht-dotierte Pufferschicht 31 in Kontakt mit der <111>-Oberfläche 103 durch epitaxiale Abscheidung von GaN oder unter Verwendung abgestufter Puffertechniken zum Formen mehrerer Schichten von AI(x)Ga(1-x)N, mit x zwischen 0 und 1, oder Übergitter-Strukturen (engl.: superlattice-structures), wie ein Stapel von AIN/GaN/AIN/GaN, geformt. Danach wird eine weitere im Wesentlichen nicht-dotierte GaN-Schicht 32 auf der Pufferschicht 31 durch epitaxiale Abscheidung geformt. Ein Heteroübergang 104 wird über der <111>-Oberfläche 103 durch epitaxiale Abscheidung einer n-leitenden AlGaN-Schicht 33 auf die GaN-Schicht 32 geformt. Alternativ kann AIN oder InxAlyGa(1-x-y)N mit x und y sowie x+y zwischen 0 und 1 epitaxial auf die GaN-Schicht 32 abgeschieden werden, um den Heteroübergang 104 zu formen.
  • Zur epitaxialen Abscheidung von GaN/AIGaN auf Silicium in gewünschten Höhen, um HEMTs zu formen, kann der erste Halbleiterkörper 20 für etwa ein bis zwei Stunden Temperaturen von etwa 1000°C bis etwa 1200°C ausgesetzt werden. Dementsprechend kann der Eintreibungsprozess der implantierten Dotierungsstoffe in den ersten Halbleiterkörper 20 zumindest teilweise während der Abscheidung der GaN/AIGaN-Schichten 31 bis 33 durchgeführt werden. Wie nachfolgend ausführlicher gezeigt, ermöglicht dies das Formen von gut funktionierenden bipolaren Bauelementen im ersten Halbleiterkörper 20. Zusätzlich ist eine Ausdiffundierung von Dotierungsstoffen aus dem ersten Halbleiterkörper 20 in die GaN-Schichten 31, 32 bei diesen Temperaturlasten vernachlässigbar.
  • Danach können ein n+-leitendes Sourcegebiet 34 und ein n+-leitendes Draingebiet 36, das sich über den Heteroübergang 104 erstreckt, durch Implantieren und Eintreiben unter Verwendung einer Temperatur von etwa 1000°C bis 1200°C für etwa 5 Minuten bis zu etwa 6 Stunden geformt werden. Außerdem wird eine seitliche Isolierung 9 der HEMT-Struktur 121 geformt. Das Formen der seitlichen Isolierung 9 enthält typischerweise das Ätzen eines flachen Grabens und die Abscheidung von Siliciumoxid oder Ar-Defekt-Implantierung. Die resultierende Halbleiterstruktur 100 ist in 9 veranschaulicht, nach einer weiteren Abscheidung einer SiN-Schicht (Siliciumnitrid) 41 auf die obere Fläche 101 der AIGaN-Schicht 32 bzw. den durch die Halbleiterschichten 31 bis 33 geformten zweiten Halbleiterkörper 30.
  • Danach wird die SiN-Schicht 41 strukturiert, um eine Maske für ein späteres Ätzen von tiefen senkrechten Gräben 11a durch die epitaxialen Schichten von Halbleitern mit großer Bandlücke 31, 32, 33 zu formen, um den ersten Halbleiterkörper 20 in Kontaktgebieten freizulegen, wie in 10 veranschaulicht.
  • Bezüglich 11 werden Durchkontakte 11 in den tiefen senkrechten Gräben 11a zum Beispiel durch Abscheidung von dotiertem Poly-Silicium und Rückätzen des Poly-Si geformt. Alternativ oder zusätzlich kann das abgeschiedene Poly-Si von der SiN-Schicht 41 in einem CMP(Chemisches Mechanisches Polieren)-Prozess unter Verwendung der SiN-Schicht 41 als ein CMP-Stopp entfernt werden. Anstelle von Poly-Si kann ein Metall wie Wolfram verwendet werden, um die Durchkontakte 11 zu formen.
  • Danach kann eine isolierte Gate-Elektrode 15 der HEMT-Struktur 121 geformt werden. Dies kann erhalten werden durch Ausfräsen der AlGaN-Schicht 32 zwischen dem Sourcegebiet 34 und dem Draingebiet 26 und durch Formen eines Gate-Dielektrikums 8 und einer Gate-Elektrode 15 auf dem Gate-Dielektrikum 8. Die resultierende Halbleiterstruktur ist in 12 nach dem weiteren Abscheiden einer isolierenden Schicht 42 auf die obere Fläche 101 veranschaulicht. Die isolierende Schicht 42 kann als eine Oxidschicht, zum Beispiel als eine TEOS-Schicht (TetraEthylOrthoSilikat-Schicht), eine USG-Schicht (Undotierte Silikatglasschicht), oder eine dotierte Oxidschicht geformt werden, zum Beispiel eine PSG-Schicht (PhosphorSilikatGlas), eine BPSG-Schicht (BorPhosphorSilikatGlas) oder eine BSG-Schicht (BorSilikatGlas). Die TEOS-Schicht kann als ein thermisches TEOS oder ein plasmaverstärktes TEOS (PETEOS) geformt werden.
  • Nach dem Ätzen weiterer Gräben durch die Oxidschicht 42 und Füllen der weiteren Gräben mit metallischen Plugs 12, 12a, 12b wird eine integrierte Halbleitervorrichtung 100 wie in 1 veranschaulicht erhalten.
  • Das bezüglich der 7 bis 12 und 1 erläuterte Verfahren zur Herstellung der Halbleitervorrichtung 100 kann auch als Bereitstellung eines <111>-Silicium-Wafers 20 mit einer ersten Oberfläche 103, d.h. einer eine senkrechte Richtung definierenden <111>-Oberfläche, Formen in dem <111>-Silicium-Wafer 20 mindestens eines Widerstands und einer bipolaren Halbleiterstruktur 111; Formen von mindestens zwei Halbleiterschichten mit großer Bandlücke 31, 32, 33 auf dem <111>-Silicium-Wafer 20 durch epitaxiale Abscheidung; und Formen einer HEMT-Struktur 121 in den mindestens zwei Halbleiterschichten mit großer Bandlücke 31, 32, 33 beschrieben werden.
  • Die 13 und 14 veranschaulichen Dotierungsprofile entlang von Linien der Halbleitervorrichtung der 1. Die Kurven a, b und c entsprechen einer Konzentration von Arsen, Phosphor und Bor, und wurden durch Simulation für einen Herstellungsprozess erhalten, wie er oben unter Bezug auf die 7 bis 12 erläutert wurde. Für die in den 13A und 13B veranschaulichten Kurven wurden Arsen und Bor in Phosphor-dotiertes (n-leitendes) Silicium implantiert. Die resultierenden Konzentrationsprofile a, b, c wurden unter Verwendung eines zweistündigen Glühens bei 1100°C bzw. 1200°C, wie für die GaN/AIGaN-Prozesse verwendet, erhalten. Für die in den 14A und 14B veranschaulichten Kurven wurde zuerst Arsen implantiert und für zwei Stunden bei 1100°C geglüht, um das Emittergebiet 26 zu formen. Darauf folgte eine Implantierung von Bor zum Formen des Basisgebiets 23. Die resultierenden Endkonzentrationsprofile a, b, c wurden wieder durch die Verwendung des zweistündigen Glühens bei 1100°C (14A) und 1200°C (14B) entsprechend GaN/AIGaN-Prozessen erhalten. Insbesondere sind die in 14B veranschaulichten resultierenden Konzentrationsprofile für bipolare Transistoren geeignet.
  • Die 15 bis 18 veranschaulichen senkrechte Querschnitte durch eine Halbleitervorrichtung 200 während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen. Die 15 bis 18 zeigen senkrechte Querschnitte durch die Halbleitervorrichtung 200 während oder nach bestimmten Verfahrensschritten. In einem ersten Prozess wird ein Halbleiterkörper 20, typischerweise ein Si-Wafer oder Si-Substrat 20, das eine eine senkrechte Richtung en definierende <111>-Oberfläche 103 und eine der <111>-Oberfläche 103 gegenüberliegende Rückfläche 102 hat, bereitgestellt. Typischerweise enthält der Halbleiterkörper 20 eine erste Halbleiterschicht 21 (p-leitend) oder gemeinsames Substrat 21, die sich zur Rückfläche 102 erstreckt, und eine zweite Halbleiterschicht 22 (n-leitend), die sich zur <111>-Oberfläche 103 erstreckt. Die ersten und zweiten Halbleiterschichten 21, 22 formen einen pn-Übergang. Weiter ist üblicherweise eine n-leitende vergrabene Schicht 28b zwischen den ersten und zweiten Halbleiterschichten 21, 22 und über den pn-Übergang angeordnet.
  • Danach wird ein zweiter Halbleiterkörper 30 auf dem ersten Halbleiterkörper 20 unter Verwendung einer epitaxialen Abscheidung geformt. Typischerweise wird im Wesentlichen nichtdotiertes GaN epitaxial auf die <111>-Oberfläche 103 abgeschieden, um eine Pufferschicht 31 zu formen. Wie oben erläutert, kann epitaxiales Wachstum von GaN auf <111>-Silicium bei Temperaturen von etwa 1000°C bis etwa 1200°C durchgeführt werden. Eine weitere im Wesentlichen nicht-dotierte GaN-Schicht 32 wird epitaxial auf die Pufferschicht 31 abgeschieden. Auf die im Wesentlichen nicht-dotierte GaN-Schicht 32 wird eine undotierte oder leicht n-dotierte AlGaN-Schicht 33 epitaxial abgeschieden, um einen Heteroübergang 104 zwischen den Halbleiterschichten mit großer Bandlücke 32, 33 zu formen.
  • Danach werden ein n+-leitendes Sourcegebiet 34 und ein n+-leitendes Draingebiet 36 einer HEMT-Struktur 121 sowie eine seitliche Isolierung 9 und eine SiN-Schicht 41 ähnlich wie oben bezüglich 9 erläutert geformt. Die resultierende Halbleiterstruktur 200 ist in 16 veranschaulicht.
  • Danach werden die Halbleiterschichten mit großer Bandlücke 31, 32, 33 teilweise vom ersten Halbleiterkörper 20 entfernt, typischerweise durch Ätzen, um einen Teil der <111>-Oberfläche 103 freizulegen.
  • Danach wird ein elektronisches Bauelement 111, zum Beispiel ein bipolarer Transistor, wie in 17 veranschaulicht, im ersten Halbleiterkörper 20 unter der freigelegten <111>-Oberfläche 103 geformt. Die resultierende Halbleiterstruktur 200 ist in 17 veranschaulicht. Alternativ oder zusätzlich können ein Widerstand, eine Diode, eine Feldeffekt-Struktur oder eine vollständige CMOS-Schaltung im ersten Halbleiterkörper 20 geformt werden.
  • Danach kann eine isolierte Gate-Elektrode 15 der HEMT-Struktur 121 geformt werden. Dies kann das Ausfräsen der AlGaN-Schicht 32 zwischen dem Sourcegebiet 34 und dem Draingebiet 26, das Formen eines Gate-Dielektrikums 8 und einer Gate-Elektrode 15 auf dem Gate-Dielektrikum 8 enthalten. Die resultierende Halbleiterstruktur ist in 18 nach weiterem Formen einer im Wesentlichen flachen isolierenden Schicht 42 auf dem freigelegten Teil der <111>-Oberfläche 103 und der HEMT-Struktur 121 veranschaulicht. Die isolierende Schicht 42 kann als eine Oxidschicht geformt sein, zum Beispiel als eine TEOS-Schicht, eine USG-Schicht, oder eine dotierte Oxidschicht.
  • Um das elektronische Bauelement 111 im ersten Halbleiterkörper 20 und die HEMT-Struktur 121 elektrisch zu verbinden, sind metallische Plugs 12, 12a, 12b durch die isolierenden Schichten 41, 42 geformt. Typischerweise enthält das Formen der metallischen Plugs 12, 12a, 12b das Ätzen von senkrechten Gräben durch die isolierenden Schichten 41, 42, das Abscheiden eines Metalls oder eines dotierten Poly-Si, und das Rückätzen und/oder einen CMP-Prozess, der an der oberen isolierenden Schicht 42 stoppt. Die resultierende Halbleiterstruktur ist in 5 veranschaulicht. Die Gate-Elektrode 15 ist typischerweise über einen weiteren metallischen Plug in einem anderen senkrechten Querschnitt verbunden.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung 200, das unter Bezug auf die 15 bis 18 und 5 erläutert wurde, kann auch beschrieben werden als Bereitstellen eines <111>-Silicium-Wafers 20 mit einer eine senkrechte Richtung definierenden ersten Oberfläche 103; Formen von mindestens zwei Halbleiterschichten mit großer Bandlücke 31, 32, 33 auf dem <111>-Silicium-Wafer 20 durch epitaxiale Abscheidung, um einen Heteroübergang 104 über der ersten Oberfläche 103 zu formen; teilweises Entfernen der mindestens zwei Halbleiterschichten mit großer Bandlücke (31, 32, 33), um einen Teil der ersten Oberfläche 103 freizulegen; und Formen einer HEMT-Struktur 121 über der ersten Oberfläche 103 und mindestens eines elektronischen Bauelements 111 unter dem Heteroübergang. Typischerweise werden mindestens das Sourcegebiet 34 und das Draingebiet 36 der HEMT-Struktur 121 vor dem Formen aktiver Gebiete des elektronischen Bauelements 111, wie eines Basisgebiets 23, eines Emittergebiets 26 und eines Kollektorgebiets 24 eines bipolaren Transistors, geformt.
  • Die hier erläuterten Verfahren zur Herstellung einer Halbleitervorrichtung haben gemeinsam, dass eine GaN/AIGaN-HEMT-Struktur auf einem <111>-Silicium-Halbleitersubstrat geformt wird, typischerweise einem <111>-Wafer, wobei Silicium-Bauelemente unter Verwendung einer Standard-Si-Technologie geformt werden. Aufgrund der Verwendung eines <111>-Silicium-Halbleitersubstrats wird die direkte epitaxiale Abscheidung von GaN auf Silicium erleichtert. Daher ist keine weitere Oxidschicht zwischen den verschiedenen Halbleitermaterialien erforderlich. So können die Herstellungsprozesse vereinfacht werden. Außerdem können die Silicium-Bauelemente und die HEMT-Struktur zumindest teilweise in senkrechter Richtung gesehen überlappen. Dementsprechend können das Wafergebiet und somit die Kosten verringert werden.
  • Raumbezogene Begriffe wie „unter“, „unterhalb“, „untere“, „über“, „obere“ und dergleichen werden zur bequemeren Beschreibung verwendet, um die Positionierung eines Elements bezüglich eines zweiten Elements zu erklären. Diese Begriffe sollen verschiedene Ausrichtungen der Vorrichtung zusätzlich zu anderen Ausrichtungen als die in den Figuren dargestellten umfassen. Weiter werden Begriffe wie „erste“, „zweite“ und dergleichen auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sollen insoweit nicht einschränkend sein. In der ganzen Beschreibung beziehen sich gleiche Begriffe auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe „habend“, „umfassend“, „enthaltend“, „aufweisend“ und dergleichen erweiterbare Begriffe, die das Vorhandensein erwähnter Elemente oder Einrichtungen angeben, zusätzliche Elemente oder Einrichtungen aber nicht ausschließen. Die Artikel „ein“ und „der/die/das“ sollen die Pluralform und die Singularform enthalten, wenn der Kontext es nicht klar anders angibt.

Claims (19)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung (100, 200), umfassend: - Bereitstellung eines Siliciumsubstrats (20) mit einer eine senkrechte Richtung definierenden <111>-Oberfläche (103) und einer gegenüberliegenden Rückfläche (102); Formen in dem Siliciumsubstrat (20) mindestens eines elektronischen Bauelements, so dass sich das mindestens eine elektronische Bauelement bis zur <111>-Oberfläche (103) erstreckt und von der Rückfläche (102) beabstandet ist; - Formen von mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33) auf dem Siliciumsubstrat (20), um einen Heteroübergang (104) über der <111>-Oberfläche (103) zu formen; - Formen einer HEMT-Struktur über der <111>-Oberfläche (103); und - Bilden von Durchkontaktierungen (11) durch die mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33) und den Heteroübergang (104) bis zur <111>-Oberfläche (103) zum elektrischen Verbinden des elektronischen Bauelements (111).
  2. Verfahren nach Anspruch 1, wobei das mindestens eine elektronische Bauelement aus einer Gruppe ausgewählt wird, die aus einem bipolaren Bauelement, einem FET-Bauelement und einem Widerstand besteht.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Formen der mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33) mindestens einen der folgenden Vorgänge umfasst: - epitaxiales Abscheiden von GaN, AlxGa(1-x)N-Schichten, oder einer Übergitter-Struktur, um eine Pufferschicht (31) in Kontakt mit der <111>-Oberfläche (103) zu formen; - epitaxiales Abscheiden einer GaN-Schicht (32) auf die Pufferschicht (31); - epitaxiales Abscheiden einer AIN-Schicht auf die GaN-Schicht (32); und - epitaxiales Abscheiden von InxAlyGa(1-x-y)N auf die GaN-Schicht (32).
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die HEMT-Struktur so geformt wird, dass die HEMT-Struktur in der senkrechten Richtung zumindest teilweise über dem mindestens einen ersten elektronischen Bauelement angeordnet ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das mindestens eine elektronische Bauelement zumindest teilweise nach dem Formen des Heteroübergangs (104) geformt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das mindestens eine elektronische Bauelement als eine FET-Struktur geformt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei vor dem Formen des Heteroübergangs (104) das mindestens eine elektronische Bauelement als ein bipolares Bauelement und/oder als ein Widerstand geformt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, das weiter umfasst: Formen von Gräben durch die mindestens zwei epitaxialen Halbleiterschichten (31, 32, 33); und Formen von Durchkontakten in den Gräben, um das mindestens eine elektronische Bauelement elektrisch zu kontaktieren.
  9. Verfahren zur Erzeugung einer Halbleitervorrichtung (100), umfassend: - Bereitstellung eines <111>-Silicium-Wafers (20) mit einer eine senkrechte Richtung definierenden ersten Oberfläche (103) und einer gegenüberliegenden Rückfläche (102); - Formen in dem <111>-Silicium-Wafer (20) eines von der Rückfläche beanstandeten Widerstands und/oder einer von der Rückfläche beanstandeten bipolaren Halbleiterstruktur; danach - Formen von mindestens zwei Halbleiterschichten mit großer Bandlücke (31, 32, 33) auf dem <111>-Silicium-Wafer (20) durch epitaxiale Abscheidung; - Formen einer HEMT-Struktur in den mindestens zwei Halbleiterschichten mit großer Bandlücke (31, 32, 33); - Formen von Gräben durch die mindestens zwei Halbleiterschichten mit großer Bandlücke (31, 32, 33); und - Formen von Durchkontakten (11) in den Gräben, um die bipolare Halbleiterstruktur und/oder den Widerstand elektrisch zu kontaktieren.
  10. Verfahren nach Anspruch 9, wobei das Formen der mindestens zwei Halbleiterschichten mit großer Bandlücke (31, 32, 33) mindestens einen der folgenden Vorgänge umfasst: - epitaxiales Abscheiden von im Wesentlichen nicht dotierten GaN, AlxGa(1-x)N-Schichten oder einer Übergitterstruktur, um eine Pufferschicht (31) in Kontakt mit der <111>-Oberfläche (103) zu formen; - epitaxiales Abscheiden von GaN auf die Pufferschicht (31); und - epitaxiales Abscheiden von AIN oder InxAlyGa(1-x-y)N auf das abgeschiedene GaN.
  11. Halbleitervorrichtung (100, 200), umfassend: - einen ersten Halbleiterkörper, der mindestens ein elektronisches Bauelement umfasst und von einem monokristallinen Siliciumsubstrat (20) geformt wird, das eine eine senkrechte Richtung definierende <111>-Oberfläche (103)) und eine gegenüberliegende Rückfläche (102) hat, wobei sich das mindestens eine elektronische Bauelement (111) bis zur <111>-Oberfläche (103) erstreckt und von der Rückfläche (102) beabstandet ist; - einen zweiten Halbleiterkörper, der auf der <111>-Oberfläche (103) angeordnet und mit ihr in Kontakt ist und eine HEMT-Struktur aufweist, die einen Heteroübergang und eine Gate-Elektrode umfasst, die über dem Heteroübergang (104) angeordnet ist; und - Durchkontakte (11), die sich durch den zweiten Halbleiterkörper und den Heteroübergang (104) erstrecken und das mindestens eine elektronische Bauelement elektrisch verbinden, wobei das mindestens eine elektronische Bauelement vollständig unter dem Heteroübergang (104) angeordnet ist.
  12. Halbleitervorrichtung (100, 200) nach Anspruch 11, wobei das mindestens eine elektronische Bauelement eine bipolare Halbleiterstruktur oder ein Widerstand ist, und wobei die HEMT-Struktur in der senkrechten Richtung zumindest teilweise über dem mindestens einem elektronischen Bauelement angeordnet ist.
  13. Halbleitervorrichtung (100, 200) nach Anspruch 12, wobei die bipolare Halbleiterstruktur einen bipolaren Transistor und/oder eine bipolare Diode umfasst.
  14. Halbleitervorrichtung (100, 200) nach Anspruch 12 oder 13, wobei die bipolare Halbleiterstruktur in einer Wanne des ersten Halbleiterkörpers (20) umgeben von Halbleitergebieten angeordnet ist, die durch den zweiten Halbleiterkörper elektrisch kontaktiert sind.
  15. Halbleitervorrichtung (100, 200) nach einem der Ansprüche 11 bis 14, wobei der zweite Halbleiterkörper ein Halbleitermaterial mit großer Bandlücke aufweist.
  16. Halbleitervorrichtung (100, 200) nach den Ansprüchen 11 bis 15, wobei der zweite Halbleiterkörper eine GaN-Schicht (32), eine AIN-Schicht und/oder eine InxAlyGa(1-x-y)N-Schicht umfasst.
  17. Halbleitervorrichtung (100, 200) nach den Ansprüchen 11 bis 16, die weiter einen weiteren Heteroübergang zwischen dem ersten Halbleiterkörper (20) und dem zweiten Halbleiterkörper umfasst.
  18. Halbleitervorrichtung (100, 200) nach den Ansprüchen 11 bis 17, wobei die HEMT-Struktur ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet aufweist, das sich am Heteroübergang (104) zwischen dem Sourcegebiet und dem Draingebiet erstreckt.
  19. Halbleitervorrichtung (100, 200) nach den Ansprüchen 11 bis 18, wobei das mindestens eine elektronische Bauelement zumindest einen Teil eines Temperatursensors, eines Treiberschaltkreises, eines Mess-Schaltkreises oder eines Schutzschaltkreises vor elektrostatischer Entladung für die HEMT-Struktur bildet.
DE102012113110.4A 2011-12-28 2012-12-27 Integrierte Halbleitervorrichtung mit Heteroübergang und Verfahren zur Erzeugung einer integrierten Halbleitervorrichtung mit Heteroübergang Active DE102012113110B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/338,565 2011-12-28
US13/338,565 US9887139B2 (en) 2011-12-28 2011-12-28 Integrated heterojunction semiconductor device and method for producing an integrated heterojunction semiconductor device

Publications (2)

Publication Number Publication Date
DE102012113110A1 DE102012113110A1 (de) 2013-07-18
DE102012113110B4 true DE102012113110B4 (de) 2021-07-22

Family

ID=48678528

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012113110.4A Active DE102012113110B4 (de) 2011-12-28 2012-12-27 Integrierte Halbleitervorrichtung mit Heteroübergang und Verfahren zur Erzeugung einer integrierten Halbleitervorrichtung mit Heteroübergang

Country Status (3)

Country Link
US (2) US9887139B2 (de)
CN (1) CN103187442B (de)
DE (1) DE102012113110B4 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887139B2 (en) 2011-12-28 2018-02-06 Infineon Technologies Austria Ag Integrated heterojunction semiconductor device and method for producing an integrated heterojunction semiconductor device
US8952421B2 (en) * 2012-10-15 2015-02-10 Infineon Technologies Austria Ag RF power HEMT grown on a silicon or SiC substrate with a front-side plug connection
JP6111821B2 (ja) * 2013-04-25 2017-04-12 三菱電機株式会社 電界効果トランジスタ
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
EP2922093B1 (de) * 2014-03-19 2017-05-10 Nxp B.V. HEMT-Temperatursensor
JP6263498B2 (ja) * 2015-05-21 2018-01-17 株式会社豊田中央研究所 半導体装置とその製造方法
US9627275B1 (en) * 2015-10-30 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Hybrid semiconductor structure on a common substrate
US10128228B1 (en) 2017-06-22 2018-11-13 Infineon Technologies Americas Corp. Type III-V semiconductor device with integrated diode
US10276657B2 (en) * 2017-09-13 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for active devices
US10680069B2 (en) 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
CN110427824B (zh) * 2019-06-28 2020-07-21 特斯联（北京）科技有限公司 一种人工智能虚拟场景的安防自动测试方法及系统
US11469225B2 (en) 2020-10-16 2022-10-11 Globalfoundries U.S. Inc. Device integration schemes leveraging a bulk semiconductor substrate having a <111 > crystal orientation
WO2023178684A1 (zh) * 2022-03-25 2023-09-28 华为技术有限公司 氮化镓场效应晶体管的结构和制备方法
CN118302866A (zh) * 2022-07-15 2024-07-05 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
DE102023109595A1 (de) 2023-04-17 2024-10-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Hochleistungsbauelement auf Basis von III-Nitrid-Verbindungshalbleitern, Zwischenerzeugnis und Verfahren zur Herstellung eines Hochleistungsbauelementes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090050939A1 (en) 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
US20100301396A1 (en) 2009-05-28 2010-12-02 International Rectifier Corporation Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating same
US20110210337A1 (en) 2010-03-01 2011-09-01 International Rectifier Corporation Monolithic integration of silicon and group III-V devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020190270A1 (en) * 2001-06-18 2002-12-19 Motorola, Inc. Semiconductor structure for spacial power combining and method of fabrication
US20030020090A1 (en) * 2001-07-25 2003-01-30 Motorola, Inc. Structure including both compound semiconductor devices and silicon devices for optimal performance and function and method for fabricating the structure
US7820519B2 (en) * 2006-11-03 2010-10-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a conductive structure extending through a buried insulating layer
JP5319084B2 (ja) 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2009182107A (ja) * 2008-01-30 2009-08-13 Furukawa Electric Co Ltd:The 半導体装置
US7902604B2 (en) 2009-02-09 2011-03-08 Alpha & Omega Semiconductor, Inc. Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
US20110210377A1 (en) 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
WO2012082840A1 (en) 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
JP5874173B2 (ja) 2011-02-25 2016-03-02 富士通株式会社 化合物半導体装置及びその製造方法
GB201112330D0 (en) 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US9887139B2 (en) 2011-12-28 2018-02-06 Infineon Technologies Austria Ag Integrated heterojunction semiconductor device and method for producing an integrated heterojunction semiconductor device
JP6201422B2 (ja) 2013-05-22 2017-09-27 富士電機株式会社 半導体装置
US9748224B2 (en) 2014-10-28 2017-08-29 Semiconductor Components Industries, Llc Heterojunction semiconductor device having integrated clamping device
US10038085B2 (en) 2016-01-08 2018-07-31 Infineon Technologies Austria Ag High electron mobility transistor with carrier injection mitigation gate structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090050939A1 (en) 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
US20100301396A1 (en) 2009-05-28 2010-12-02 International Rectifier Corporation Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating same
US20110210337A1 (en) 2010-03-01 2011-09-01 International Rectifier Corporation Monolithic integration of silicon and group III-V devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHUMBES, E. M. [u.a.]: AlGaN/GaN High Electron Mobility Transistors on Si(111) Substrates. In: Electron Devices, Vol. 48, 2001, No. 3, S.420 - 426.

Also Published As

Publication number Publication date
US20170365520A1 (en) 2017-12-21
CN103187442B (zh) 2016-12-07
US9887139B2 (en) 2018-02-06
CN103187442A (zh) 2013-07-03
US20130168737A1 (en) 2013-07-04
US10573568B2 (en) 2020-02-25
DE102012113110A1 (de) 2013-07-18

Similar Documents

Publication Publication Date Title
DE102012113110B4 (de) Integrierte Halbleitervorrichtung mit Heteroübergang und Verfahren zur Erzeugung einer integrierten Halbleitervorrichtung mit Heteroübergang
DE102013004464B4 (de) Gate-Überspannungsschutz für Verbindungshalbleiter und Verfahren
DE102014108628B4 (de) Kaskadendioden und Verfahren zur Herstellung einer Kaskadendiode
DE102009061851B3 (de) Halbleiterbauelement mit Kanalstoppgraben
DE102013002986B4 (de) Integrierte Schottky-Diode für HEMTS und Verfahren zu deren Herstellung
DE102012103369B4 (de) Ein Verfahren zum Ausbilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE102013103099B4 (de) Feldeffekt-Halbleitervorrichtung mit verringerten Spannungen und Verfahren zu ihrer Herstellung
DE102012110133B4 (de) Ein Halbleiterbauelement mit einem Durchkontakt und Herstellungsverfahren dafür
DE102004058431A1 (de) III-Nitrid Halbleitervorrichtung mit Grabenstruktur
DE112011103695T5 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102014105339A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102012100234B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102013108698B4 (de) III-Nitrid-Vorrichtung mit hoher Durchbruchspannung und Verfahren
DE102013112646B4 (de) Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen
DE112011103772T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102013100422A1 (de) Verfahren zum Bilden von selbstjustierenden Grabenkontakten von Halbleiterkomponenten und Halbleiterkomponente
DE102016122318A1 (de) Anschlussstruktur eines Leistungshalbleiterbauelements
DE102014107560A1 (de) Halbleiterbauelement und Verfahren
DE102014005879B4 (de) Vertikale Halbleitervorrichtung
DE112011103675T5 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102016105424A1 (de) Halbleitervorrichtung mit planarem Gate und Grabenfeldelektrodenstruktur
DE102021132381A1 (de) Transistor mit selbstausgerichteten multi-level-gate und source-/drain-anschlüssen und verfahren
DE102013107380B4 (de) Ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE102014116625B4 (de) Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021825800

Ipc: H01L0029778000

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102012025887

Country of ref document: DE

R020 Patent grant now final