DE112011103675T5 - Halbleitervorrichtung und Herstellungsverfahren hierfür - Google Patents

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Seiji Yaegashi
Makoto Kiyama
Kazutaka Inoue
Mitsunori Yokoyama
Yu Saitoh
Masaya Okada
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Abstract

Bereitgestellt wird eine Halbleitervorrichtung oder dergleichen, die einen Kanal und eine Gate-Elektrode in einer Öffnung aufweist und in der die Konzentration eines elektrischen Feldes nahe an einem unteren Abschnitt der Öffnung verringert werden kann. Die Halbleitervorrichtung beinhaltet: eine vom n–-Typ seiende GaN-Drift Schicht 4/eine vom p-Typ seiende GaN-Barriereschicht 6/eine vom n+-Typ seiende GaN-Kontaktschicht. Eine Öffnung 28 erstreckt sich von der oberen Schicht aus und erreicht die vom n-Typ seiende GaN-basierte Driftschicht. Die Halbleitervorrichtung beinhaltet eine Regrown-Schicht 27, die in der Öffnung angeordnet ist, wobei die Regrown-Schicht 27 eine Elektronenzuleitschicht 22 und eine Elektronendriftschicht 22 beinhaltet, eine Source-Elektrode S, eine Drain-Elektrode D, eine Gate-Elektrode G mit Anordnung auf der Regrown-Schicht und einen Halbleiterverunreinigungsanpassungsbereich 31 mit Anordnung in dem unteren Abschnitt der Öffnung. Der Verunreinigungsanpassungsbereich 31 ist ein Bereich, der einen Potenzialabfall von der Drain-Elektrodenseite zu der Gate-Elektrodenseite in einer Potenzialverteilung in einem Aus-Zustand fördert.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die zum Hochleistungsschalten verwendet wird, und ein Verfahren zum Herstellen der Halbleitervorrichtung sowie insbesondere eine Halbleitervorrichtung, die einen GaN-basierten Halbleiter unter nitridbasierten Halbleitern verwendet, und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Hintergrund
  • Eine hohe Umkehrdurchschlagsspannung und ein niedriger Ein-Widerstand (on-resistance) sind für Hochstromschaltvorrichtungen erforderlich. Feldeffekttransistoren (Field Effect Transistors FETs), die einen Gruppe-III-Nitrid-basierten Halbleiter verwenden, sind beispielsweise mit Blick auf eine hohe Durchschlagsspannung und einen Hochtemperaturbetrieb infolge ihrer breiten Bandlücke hervorragend geeignet. Daher sind insbesondere Vertikaltransistoren, die einen GaN-basierten Halbleiter verwenden, als Transistoren zum Steuern einer hohen Leistung in den Fokus gerückt. Insbesondere schlägt PTL 1 einen vertikalen GaN-basierten FET vor, dessen Mobilität erhöht und dessen Ein-Widerstand verringert wird, indem eine Öffnung in einem GaN-basierten Halbleiter gebildet wird und eine Regrown-Schicht, die einen Kanal aus einem zweidimensionalen Elektronengas (2DEG) beinhaltet, in der Öffnung, gebildet wird. Bei diesem vertikalen GaN-basierten FET wird eine Struktur vorgeschlagen, die eine vom p-Typ seiende GaN-Barriereschicht und dergleichen beinhaltet, um die Durchschlagsspannungseigenschaften und die Pinch-Off-Eigenschaften zu verbessern.
  • Zitierstellenliste
  • Patentliteratur
    • PTL1: Veröffentlichung der ungeprüften japanischen Patentanmeldung Nr. 2006-286942
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Bei dem vorbeschriebenen vertikalen GaN-basierten FET können die Durchschlagsspannungseigenschaften durch eine Verarmungsschicht (depletion layer) verbessert werden, die in einem pn-Übergang zwischen der vom p-Typ seienden GaN-Barriereschicht und einer vom n–-Typ seienden GaN-Driftschicht gebildet ist. Die Öffnung dringt jedoch durch die vom p-Typ seiende GaN-Barriereschicht und erreicht die vom n–-Typ seiende GaN-Driftschicht. Daher weist eine Gate-Elektrode G zu einer Drain-Elektrode, ohne dass die vom p-Typ seiende GaN-Barriereschicht dazwischen angeordnet wäre. Wird die Halbleitervorrichtung als Hochleistungsschaltvorrichtung verwendet, so wird eine Spannung von einigen 100 V bis zu 1000 und einigen 100 V zwischen der Source-Elektrode (Masse) und der Drain-Elektrode in dem Aus-Zustand (off-state) angelegt. Eine Spannung von etwa minus einigen Volt wird an der Gate-Elektrode in dem Aus-Zustand angelegt. Aufgrund der hohen Source-Drain-Spannung wird eine Konzentration eines elektrischen Feldes in dem unteren Abschnitt der Öffnung, insbesondere in einem Abschnitt der vom n–-Typ seienden GaN-Driftschicht nahe an einem Steg (Ecke in einer Schnittansicht) des unteren Abschnittes erzeugt. Im Ergebnis tritt ein Durchschlag eines Halbleiters von einem unebenen bzw. ungleichmäßigen (uneven) Abschnitt oder dergleichen aus unvermeidlicherweise auf, der durch den Steg des unteren Abschnittes der Öffnung bereitgestellt wird. Die Durchschlagsspannungseigenschaften in dem Aus-Zustand in dem unteren Abschnitt der Öffnung können nicht ausreichend durch die vorbeschriebene vom p-Typ seiende Barriereschicht sichergestellt werden.
  • Eine Aufgabe der vorliegenden Erfindung besteht daher darin, eine Vertikalhalbleitervorrichtung bereitzustellen, die eine Öffnung aufweist und einen Kanal sowie eine Gate-Elektrode in der Öffnung beinhaltet. Bei der Halbleitervorrichtung kann die Konzentration des elektrischen Feldes nahe an dem unteren Abschnitt der Öffnung in dem Aus-Zustand verringert werden. Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen der Halbleitervorrichtung bereitzustellen.
  • Lösung des Problems
  • Eine Halbleitervorrichtung der vorliegenden Erfindung ist eine Vertikalhalbleitervorrichtung, die eine GaN-basierte Stapelschicht mit einer Öffnung beinhaltet. Bei dieser Halbleitervorrichtung beinhaltet die GaN-basierte Stapelschicht eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin, und die Öffnung erstreckt sich von einer oberen Schicht aus und erreicht die vom n-Typ seiende GaN-basierte Driftschicht. Die Halbleitervorrichtung beinhaltet eine Regrown-Schicht, die derart angeordnet ist, dass sie eine Wandoberfläche der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet; eine Source-Elektrode, die in Kontakt mit der vom n-Typ seienden GaN-basierten Kontaktschicht und der Regrown-Schicht ist; eine Drain-Elektrode, die derart angeordnet ist, dass sie zu der Source-Elektrode weist, wobei die GaN-basierte Stapelschicht schichtartig dazwischen eingeschlossen ist; eine Gate-Elektrode, die auf der Regrown-Schicht angeordnet ist; und einen Halbleiterverunreinigungsanpassungsbereich, der in einem unteren Abschnitt der Öffnung angeordnet ist. Der Verunreinigungsanpassungsbereich ist ein Bereich, der einen Potenzialabfall von der Drain-Elektrodenseite zu der Gate-Elektrodenseite in einer Potenzialverteilung in einem Aus-Zustand fördert.
  • Bei der Vertikalhalbleitervorrichtung ist eine Hochspannung von einigen 100 V bis zu 1000 und einigen 100 V zwischen der Source-Elektrode, die auf einer Hauptoberfläche (einer oberen Oberfläche der GaN-basierten Halbleiterschicht) angeordnet ist, und der Drain-Elektrode, die zu der Source-Elektrode weist, wobei die GaN-basierte Halbleiterschicht schichtartig dazwischen eingeschlossen ist, angelegt. Die Source-Elektrode ist fest auf einem Massepotenzial, und es wird eine Hochspannung an der Drain-Elektrode angelegt. Die Gate-Elektrode wird bei minus einigen Volt, so beispielsweise bei –5 V, in dem Aus-Zustand zum Zwecke des Öffnens und Schließens des Kanals gehalten. Dies bedeutet, dass in dem Aus-Zustand die Gate-Elektrode ein Minimalpotenzial aufweist. Die Spannungsdifferenz zwischen der Gate-Elektrode und der Drain-Elektrode ist um 5 V höher als die Spannungsdifferenz zwischen der Source-Elektrode und der Drain-Elektrode.
  • Entsprechend der vorbeschriebenen Struktur fördert der Verunreinigungsanpassungsbereich einen Potenzialabfall von der Drain-Elektrodenseite zu der Gate-Elektrodenseite in einer Potenzialverteilung in einem Aus-Zustand. Dies senkt die Potenzialdifferenz in dem Aus-Zustand zwischen einem Halbleiter, der in dem unteren Abschnitt der Öffnung angeordnet ist, und der Gate-Elektrode. Daher wird ein hoher Grad der Konzentration eines elektrischen Feldes, das in bestehenden Halbleitervorrichtungen erzeugt wird, in dem Aus-Zustand nicht erzeugt. Sogar dann, wenn eine Hochspannung zwischen der Drain-Elektrode und der Gate-Elektrode anliegt, wird die Konzentration eines elektrischen Feldes in einem Halbleiter, so beispielsweise in der vom n-Typ seienden GaN-basierten Driftschicht in dem unteren Abschnitt der Öffnung, verringert. Insbesondere wird die Konzentration des elektrischen Feldes nahe an einem Steg (Ecke bei einer Schnittansicht), an dem sich der untere Abschnitt der Öffnung und die Wandoberfläche der Öffnung schneiden, verringert. Infolgedessen tritt ein Durchschlag eines Halbleiters nahe an dem Steg nicht ohne Weiteres auf.
  • Mit Blick auf den Leitfähigkeitstyp, also den n-Typ oder p-Typ, ist die Konzentration einer Verunreinigung nicht beschränkt, und es kann eine beliebige Konzentration von einer niedrigen Konzentration bis zu einer hohen Konzentration sein.
  • Der Verunreinigungsanpassungsbereich kann ein Bereich sein, der gebildet wird durch Unterteilen der vom n-Typ seienden GaN-basierten Driftschicht in eine Mehrzahl von Schichten und Einstellen einer Konzentration einer vom n-Typ seienden Verunreinigung in einer der Schichten derart, dass diese niedriger als diejenige in einer anderen Schicht ist.
  • Bei der Potenzialverteilung in dem Aus-Zustand in einem Bereich von der Drain-Elektrode zu der Gate-Elektrode wird ein Spannungsabfall in einem größeren Ausmaß in einem Bereich gefördert, in dem die Konzentration der vom n-Typ seienden Verunreinigung niedrig ist, im Vergleich zu einem Bereich, in dem die Konzentration der vom n-Typ seienden Verunreinigung hoch ist. Im Ergebnis kann die Potenzialdifferenz in dem Aus-Zustand zwischen dem Halbleiter, der in dem unteren Abschnitt der Öffnung angeordnet ist, und der Gate-Elektrode gesenkt werden. Des Weiteren kann eine Zunahme eines Ein-Widerstandes durch Anordnen eines Bereiches, in dem die Konzentration der vom n-Typ seienden Verunreinigung an einer Position niedrig ist, an der ein Elektronenfluss von der Öffnung hin zu der Drain-Elektrode ausgedehnt ist, das heißt, an einer Position, die näher an der Drain-Elektrode ist, unterdrückt werden.
  • Die vom n-Typ seiende GaN-basierte Driftschicht kann in eine zweite vom n-Typ seiende Driftschicht, die den unteren Abschnitt der Öffnung bildet, und eine erste vom n-Typ seiende Driftschicht, die auf der Drain-Elektrodenseite der zweiten vom n-Typ seienden Driftschicht angeordnet ist, unterteilt werden, und die Konzentration der vom n-Typ seienden Verunreinigung in der zweiten vom n-Typ seienden Driftschicht kann derart eingestellt werden, dass sie niedriger als diejenige in der ersten vom n-Typ seienden Driftschicht ist.
  • Durch niedriges Einstellen der Konzentration der vom n-Typ seienden Verunreinigung in der zweiten vom n-Typ seienden Driftschicht, die näher an dem unteren Abschnitt der Öffnung angeordnet ist, wird der Spannungsabfall in der zweiten vom n-Typ seienden Driftschicht gefördert, was die Potenzialdifferenz zwischen dem Halbleiter in dem unteren Abschnitt der Öffnung und der Gate-Elektrode senken kann. Infolgedessen wird die Konzentration des elektrischen Feldes nahe an dem unteren Abschnitt der Öffnung und nahe an der Kante (Ecke oder Steg) des unteren Abschnittes verringert.
  • Der Verunreinigungsanpassungsbereich kann ein unterer vom p-Typ seiender Bereich sein, der in dem unteren Abschnitt der Öffnung derart angeordnet ist, dass ein Fluss von Elektronen aus der Regrown-Schicht nicht behindert wird. Ein pn-Übergang kann zwischen dem unteren vom p-Typ seienden Bereich und der vom n-Typ seienden GaN-basierten Driftschicht, die unter dem unteren vom p-Typ seienden Bereich angeordnet ist, ausgebildet sein.
  • Dementsprechend kann die Potenzialdifferenz zwischen der Gate-Elektrode und dem Halbleiter mit Anordnung über dem unteren vom p-Typ seienden Bereich infolge des Spannungsabfalls, der durch eine Potenzialbarriere bewirkt wird, die in dem pn-Übergang ausgebildet ist, und infolge des Spannungsabfalls in einer Verarmungsschicht (depletion layer), die in dem pn-Übergang ausgebildet ist, gesenkt werden. Im Ergebnis kann die Konzentration des elektrischen Feldes nahe an dem unteren Abschnitt der Öffnung, insbesondere nahe an der Ecke, verringert werden, was den Durchschlag eines Halbleiters verhindern kann.
  • Der untere vom p-Typ seiende Bereich kann ein beliebiger sein von (1) einem plattenförmigen unteren Bereich, der eine plattenartige Form aufweist und unter der Regrown-Schicht angeordnet ist, die den unteren Abschnitt der Öffnung bedeckt, (2) einem ringförmigen unteren Bereich mit Anordnung unter der Regrown-Schicht zum Bedecken des unteren Abschnittes der Öffnung und nur an einer Kante des unteren Abschnittes, und (3) einem unteren Regrown-Schichtbereich mit Bildung durch Dotierung der Regrown-Schicht, die den unteren Abschnitt der Öffnung bedeckt, mit einer vom p-Typ seienden Verunreinigung.
  • Dementsprechend kann durch Auswählen eines geeigneten unteren vom p-Typ seienden Bereiches unter den vorbesprochenen unteren vom p-Typ seienden Bereichen entsprechend der Verwendung der Halbleitervorrichtung unter Berücksichtigung des Ein-Widerstandes und dergleichen die Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung, insbesondere an der Ecke, verringert werden, während gleichzeitig andere Eigenschaften erfüllt werden können.
  • Die plattenartige Form und die Ringform können eine beliebige Schnittform aufweisen, so beispielsweise eine scheibenartige Form und eine ringartige Form oder eine gewinkelte plattenartige Form oder eine gewinkelte Ringform.
  • Bei einem Verfahren zum Herstellen eines Halbleiters der vorliegenden Erfindung wird eine Vertikalhalbleitervorrichtung hergestellt, die eine GaN-basierte Stapelschicht mit einer Öffnung beinhaltet. Das Herstellungsverfahren beinhaltet einen Schritt des Bildens einer GaN-basierten Stapelschicht, die eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin beinhaltet; einen Schritt des Bildens einer Öffnung, die sich von der vom n-Typ seienden GaN-basierten Kontaktschicht aus erstreckt und die vom n-Typ seiende GaN-basierte Driftschicht erreicht; und einen Schritt des Bildens einer Regrown-Schicht derart, dass diese eine Wandoberfläche und einen unteren Abschnitt der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet. Bei dem Schritt des Bildens der GaN-basierten Stapelschicht wird die vom n-Typ seiende GaN-basierte Driftschicht durch sukzessives Aufwachsen einer Mehrzahl von Schichten gebildet, und die Konzentration einer vom n-Typ seienden Verunreinigung in einer der Schichten wird niedriger als diejenige in einer anderen Schicht eingestellt.
  • Entsprechend diesem Verfahren kann eine Halbleitervorrichtung, bei der die Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung verringert ist, auf einfache Weise unter Verwendung bestehender Produktionsanlagen hergestellt werden, wobei nur unwesentliche Änderungen an dem Prozess vorgenommen werden müssen. Der Grund, warum die Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung verringert ist, ist derjenige, dass bei der Potenzialverteilung in dem Aus-Zustand ein Potenzialabfall in einem vom n-Typ seienden Bereich, der eine niedrige Konzentration der vom n-Typ seienden Verunreinigung aufweist, groß ist.
  • Bei dem Schritt des Bildens der GaN-basierten Stapelschicht wird, wenn die vom n-Typ seiende GaN-basierte Driftschicht aufgewachsen wird, eine erste vom n-Typ seiende Driftschicht aufgewachsen, und sodann wird eine zweite vom n-Typ seiende Driftschicht auf der ersten vom n-Typ seienden Driftschicht aufgewachsen. Die Konzentration einer vom n-Typ seienden Verunreinigung in der zweiten vom n-Typ seienden Driftschicht kann derart eingestellt werden, dass sie niedriger als diejenige in der ersten vom n-Typ seienden Driftschicht ist.
  • Dementsprechend kann der Spannungsabfall in dem Aus-Zustand in der zweiten GaN-Driftschicht durch niedriges Einstellen der Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht, die den unteren Abschnitt der Öffnung bildet, vergrößert werden. Damit kann die Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung, insbesondere an der Ecke, verringert werden.
  • Bei einem weiteren Verfahren zum Herstellen einer Halbleitervorrichtung der vorliegenden Erfindung wird eine Vertikalhalbleitervorrichtung hergestellt, die eine GaN-basierte Stapelschicht mit einer Öffnung aufweist. Das Herstellungsverfahren beinhaltet einen Schritt des Bildens einer GaN-basierten Stapelschicht, die eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin beinhaltet; einen Schritt des Bildens einer Öffnung, die sich von der vom n-Typ seienden GaN-basierten Kontaktschicht aus erstreckt und die vom n-Typ seiende GaN-basierte Driftschicht erreicht; einen Schritt des Bildens einer Regrown-Schicht derart, dass diese eine Wandoberfläche und einen unteren Abschnitt der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet; und einen Schritt des Bildens eines Resist-Musters, das einen Abschnitt bedeckt, der nicht ein unterer Abschnitt der Regrown-Schicht ist, und Durchführens einer Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung, um den unteren Abschnitt der Regrown-Schicht in einen vom p-Typ seienden unteren Abschnitt umzuwandeln.
  • Entsprechend diesem Verfahren kann eine Halbleitervorrichtung, bei der die Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung verringert ist, unter Vornahme unwesentlicher Änderungen an bestehenden Verfahren zum Herstellen einer Halbleitervorrichtung hergestellt werden, bei denen ein Kanal aus einem zweidimensionalen Elektronengas in der Öffnung gebildet ist. Mit anderen Worten, die Konzentration des elektrischen Feldes kann durch Bilden des unteren Regrown-Schichtbereiches verringert werden, den man durch Umwandeln der Regrown-Schicht in dem unteren Abschnitt der Öffnung in eine vom p-Typ seiende Regrown-Schicht erhält.
  • Vor dem Schritt des Bildens der Regrown-Schicht und nach der Bildung der Öffnung wird ein Resist-Muster, das einen Abschnitt bedeckt, der nicht der untere Abschnitt der Öffnung ist, gebildet, und sodann wird eine Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung in dem unteren Abschnitt der Öffnung durchgeführt, um einen unteren vom p-Typ seienden Bereich zu bilden, oder der untere Abschnitt der Öffnung wird durch Ätzen entfernt und ein eingebettetes Aufwachsen einer vom p-Typ seienden Schicht wird in dem unteren Abschnitt durchgeführt, um einen unteren vom p-Typ seienden Bereich zu bilden; die Regrown-Schicht wird sodann ausgebildet; und der nachfolgende Schritt der Durchführung einer Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung wird nicht ausgeführt.
  • Entsprechend diesem Verfahren kann ein vom p-Typ seiender Bereich vergleichsweise einfach in dem unteren Abschnitt der Öffnung unter der Regrown-Schicht ausgebildet werden. Die Form des vom p-Typ seienden Bereiches kann aus einer plattenartigen Form und einer Ringform beispielsweise entsprechend der Verwendung der Halbleitervorrichtung ausgewählt werden.
  • Vorteilhafte Effekte der Erfindung
  • Entsprechend der Halbleitervorrichtung der vorliegenden Erfindung kann in einer Vertikalhalbleitervorrichtung, die eine Öffnung aufweist und einen Kanal und eine Gate-Elektrode in der Öffnung beinhaltet, die Konzentration des elektrischen Feldes in dem Aus-Zustand in dem unteren Abschnitt der Öffnung verringert werden.
  • Kurzbeschreibung der Zeichnung
  • 1 ist eine Querschnittsansicht zur Darstellung eines vertikalen GaN-basierten FET (Halbleitervorrichtung) entsprechend einem ersten Ausführungsbeispiel der vorliegenden Erfindung (Schnittansicht entlang der Linie I-I von 2).
  • 2 ist eine Planansicht des vertikalen GaN-basierten FET in 1.
  • 3 ist ein Diagramm zur Darstellung eines Verfahrens zum Herstellen des vertikalen GaN-basierten FET in 1, wobei das Diagramm denjenigen Zustand zeigt, in dem eine epitaxiale Stapelschicht, die Schichten bis zu einer Kontaktschicht beinhaltet, auf einem Substrat ausgebildet ist, das eine GaN-Schicht beinhaltet, die in Ohm'schem Kontakt mit einem Stützsubstrat ist.
  • 4 ist ein Diagramm zur Darstellung desjenigen Zustandes, in dem eine Öffnung durch Ätzen ausgebildet worden ist.
  • 5A ist ein Diagramm zur Darstellung desjenigen Zustandes, in dem in der Phase des Bildens einer Öffnung durch RIE ein Resist-Muster ausgebildet worden ist.
  • 5B ist ein Diagramm zur Darstellung des Zustandes, in dem in der Phase des Bildens einer Öffnung durch RIE die Stapelschicht mittels Durchführen einer Ionenbestrahlung hinabgeätzt und eine Öffnung erweitert (Ausnehmung erzeugt) ist.
  • 6 ist ein Diagramm zur Darstellung des Zustandes, in dem eine Regrown-Schicht in der Öffnung ausgebildet worden ist.
  • 7 ist ein Diagramm zur Darstellung desjenigen Zustandes, in dem eine Isolierschicht
  • auf der Regrown-Schicht aufgewachsen worden ist.
  • 8 ist eine Schnittansicht einer Halbleitervorrichtung, die zum ersten Ausführungsbeispiel der vorliegenden Erfindung gehört, das eine Abwandlung der Halbleitervorrichtung von 1 darstellt.
  • 9 ist eine Schnittansicht zur Darstellung eines vertikalen GaN-basierten FET (Halbleitervorrichtung) entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
  • 10 ist eine Schnittansicht einer Halbleitervorrichtung, die zu dem zweiten Ausführungsbeispiel der vorliegenden Erfindung gehört, das eine Abwandlung 1 der Halbleitervorrichtung von 9 ist.
  • 11 ist eine Schnittansicht einer Halbleitervorrichtung, die zum zweiten Ausführungsbeispiel der vorliegenden Erfindung gehört, das eine Abwandlung 2 der Halbleitervorrichtung von 9 ist.
  • 12 ist ein Diagramm zur Darstellung des Effektes von variierenden Konzentrationen einer vom n-Typ seienden Verunreinigung in einer zweiten GaN-Driftschicht bei maximaler elektrischer Feldstärke in einem unteren Abschnitt einer Öffnung in Beispielen. Alle Testproben weisen dieselbe Konzentration der vom n-Typ seienden Verunreinigung in einer ersten GaN-Driftschicht 4a auf, die 1 × 1016 (1E16) cm–3 ist.
  • Bezugszeichenliste
    • 1
    GaN-Substrat
    4
    vom n–-Typ seiende GaN-Driftschicht
    4a
    erste GaN-Driftschicht
    4b
    zweite GaN-Driftschicht
    6
    vom p-Typ seiende GaN-Barriereschicht
    7
    vom n+-Typ seiende GaN-Kontaktschicht
    9
    Isolierschicht
    10
    Halbleitervorrichtung (vertikaler GaN-basierter FET)
    12
    Gate-Verdrahtungsleitung
    13
    Gate-Pad
    15
    GaN-basierte Stapelschicht
    22
    GaN-Elektronendriftschicht
    26
    AlGaN-Elektronenzuleitschicht
    27
    Regrown-Schicht
    28
    Öffnung
    28a
    Wandoberfläche der Öffnung
    28b
    unterer Abschnitt der Öffnung
    31
    unterer vom p-Typ seiender Bereich (plattenförmiger vom p-Typ seiender Bereich, ringförmiger vom p-Typ seiender Bereich oder vom p-Typ seiender Regrown-Schichtbereich)
    D
    Drain-Elektrode
    G
    Gate-Elektrode
    K
    Steg oder Ecke der Öffnung
    M1
    Resist-Muster
    S
    Source-Elektrode
  • Beschreibung von Ausführungsbeispielen
  • Erstes Ausführungsbeispiel
  • 1 ist eine Schnittansicht eines vertikalen GaN-basierten FET (Halbleitervorrichtung) 10 entsprechend einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Der vertikale GaN-basierte FET 10 beinhaltet ein leitfähiges GaN-Substrat 1 und eine vom n–-Typ seiende GaN-Driftschicht 4/eine vom p-Typ seiende GaN-Barriereschicht 6/eine vom n+-Typ seiende GaN-Kontaktschicht 7 mit epitaxialem Aufwachsen auf dem GaN-Substrat 1. Die vom n–-Typ seiende GaN-Driftschicht 4 beinhaltet eine erste GaN-Driftschicht 4a, die auf der Substratseite angeordnet ist, und eine zweite GaN-Driftschicht 4b, die einen unteren Abschnitt 28b einer Öffnung bildet. Die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b ist niedriger als die Konzentration n1 der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a. Die Besonderheit der Halbleitervorrichtung 10 dieses Ausführungsbeispieles besteht darin, dass die vom n–-Typ seiende GaN-Driftschicht 4 in zwei Schichten unterteilt ist, und die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht, die den unteren Abschnitt 28b der Öffnung 28 bildet, wie vorstehend beschrieben worden ist, niedrig ist. Die Bedingung, dass die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b niedriger als die Konzentration n1 der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a ist, gilt nur für die Verunreinigungskonzentration in der vom n–-Typ seienden GaN-Driftschicht 4. Augenscheinlich ist die Konzentration n2 der vom n-Typ seienden Verunreinigung niedriger als die Konzentration der vom n-Typ seienden Verunreinigung in einer bestehenden vom n–-Typ seienden GaN-Driftschicht 4. Die durch diese Besonderheit erreichten Wirkungen werden nachstehend beschrieben.
  • Die vom n–-Typ seiende GaN-Driftschicht 4 (erste und zweite GaN-Driftschichten 4a und 4b)/vom p-Typ seiende GaN-Barriereschicht 6/vom n+-Typ seiende GaN-Kontaktschicht 7 werden sukzessive gebildet, um eine GaN-basierte Stapelschicht 15 zu bilden. Eine Pufferschicht, die sich aus einer AlGaN-Schicht oder einer GaN-Schicht zusammensetzt, kann zwischen dem GaN-Substrat 1 und der vom n–-Typ seienden GaN-Driftschicht 4 in Abhängigkeit vom Typ des GaN-Substrates 1 eingefügt werden.
  • Das GaN-Substrat 1 kann auch ein so genanntes monolithisches, dickes GaN-Substrat oder ein Substrat sein, das eine GaN-Schicht beinhaltet, die in Ohm'schem Kontakt mit einem Stützsubstrat ist. Darüber hinaus kann durch Bilden einer GaN-Schicht auf einem GaN-Substrat oder dergleichen während des Aufwachsens einer GaN-basierten Stapelschicht und sodann erfolgendes Entfernen eines Abschnittes mit einer bestimmten Dicke entsprechend der Dicke des GaN-Substrates oder dergleichen nur eine dünne GaN-Schicht als Basis in Form von Erzeugnissen übrig bleiben. Das GaN-Substrat, das Substrat, das eine GaN-Schicht beinhaltet, die in Ohm'schem Kontakt mit einem Stützsubstrat ist, und die dünne GaN-Schicht, die als Basis in Form von Erzeugnissen übrig bleibt, kann vereinfacht als GaN-Substrat bezeichnet werden.
  • Die dünne GaN-Schicht, die als Basis übrig bleibt, kann eine leitfähige 'oder nichtleitfähige Schicht sein, und es kann eine Drain-Elektrode auf der oberen oder unteren Oberfläche der dünnen GaN-Schicht in Abhängigkeit vom Produktionsprozess und der Struktur der Erzeugnisse angeordnet werden. In demjenigen Fall, in dem das GaN-Substrat, das Stützsubstrat oder dergleichen in einem Erzeugnis übrig bleibt, kann das Stützsubstrat oder das Substrat ein leitfähiges oder nichtleitfähiges Substrat sein. Ist das Stützsubstrat oder das Substrat ein leitfähiges Substrat, so kann die Drain-Elektrode direkt auf der unteren Oberfläche (unten) oder oberen Oberfläche (oben) des Stücksubstrates oder des Substrates angeordnet werden. Ist das Stützsubstrat oder das Substrat ein nichtleitfähiges Substrat, so kann die Drain-Elektrode über dem nichtleitfähigen Substrat und auf einer leitfähigen Schicht angeordnet werden, die auf der unteren Schichtseite in den Halbleiterschichten angeordnet ist.
  • Bei diesem Ausführungsbeispiel wird die vom p-Typ seiende GaN-Barriereschicht 6 als vom p-Typ seiende GaN-basierte Barriereschicht verwendet, wobei jedoch eine beliebige Schicht verwendet werden kann, die aus einem vom p-Typ seienden GaN-basierten Halbleiter, so beispielsweise einer vom p-Typ seienden AlGaN-Schicht, zusammengesetzt ist.
  • Mit Blick auf weitere Schichten, die die Stapelschicht 15 bilden, können gegebenenfalls andere GaN-basierte Halbleiterschichten anstelle der vorbeschriebenen GaN-Schichten verwendet werden.
  • In der GaN-basierten Stapelschicht 15 ist eine Öffnung 28 derart ausgebildet, dass sie von der vom n+-Typ seienden GaN-Kontaktschicht 7 zu der vom p-Typ seienden GaN-Barriereschicht 6 durchdringt und die vom n–-Typ seiende GaN-Driftschicht 4 erreicht. Die Öffnung 28 ist durch eine Wandoberfläche (Seitenoberfläche) 28a und den unteren Abschnitt 28b festgelegt. Eine Regrown-Schicht 27 wird epitaxial derart aufgewachsen, dass sie die Wandoberfläche 28a und den unteren Abschnitt 28b der Öffnung 28 und die obere Schicht (vom n+-Typ seiende GaN-Kontaktschicht 7) der GaN-basierten Stapelschicht 15 bedeckt. Die Regrown-Schicht 27 wird durch eine isolierende GaN-Elektronendriftschicht 22 (vom i-Typ seiendes GaN) und eine AlGaN-Elektronenzuleitschicht 26 gebildet. Eine Zwischenschicht, die aus AlN oder dergleichen zusammensetzt ist, kann zwischen der vom i-Typ seienden GaN-Elektronendriftschicht 22 und der AlGaN-Elektronenzuleitschicht 26 eingefügt sein. Eine Source-Elektrode S ist auf der GaN-basierten Stapelschicht 15 derart angeordnet, dass sie elektrisch mit der Regrown-Schicht 27, der vom n+-Typ seienden Kontaktschicht 7 und der vom p-Typ seienden GaN-Barriereschicht 6 verbunden ist. Wie in 1 gezeigt ist, erstreckt sich die Source-Elektrode S nach unten und verfügt über eine Seitenoberfläche, die in Kontakt mit der Endfläche der Regrown-Schicht 27 und der vom n+-Typ seienden Kontaktschicht 7 ist, und einen Endabschnitt, der in Kontakt mit der vom p-Typ seienden GaN-Barriereschicht 6 ist. Damit ist die elektrische Verbindung hergestellt. Eine Drain-Elektrode D ist auf der unteren Oberfläche des GaN-Substrates 1 angeordnet.
  • Eine Isolierschicht 9 ist unter einer Gate-Elektrode G derart angeordnet, dass sie die Regrown-Schicht 27 bedeckt. Die Isolierschicht 9 ist derart angeordnet, dass sie einen Gate-Leckstrom verringert, der erzeugt wird, wenn eine positive Spannung an der Gate-Elektrode angelegt wird, was einen Hochstrombetrieb ermöglicht. Da die Schwellenspannung in positiver Richtung weiter verschoben werden kann, wird ein Normally-off-Zustand ohne Weiteres erreicht. Man beachte, dass die Isolierschicht 9 nicht notwendigerweise vorhanden ist.
  • In dem Ein-Zustand wird in der Regrown-Schicht 27 ein zweidimensionales Elektronengas (2DEG) in der vom i-Typ seienden GaN-Elektronendriftschicht 22 an einer Position nahe an der Grenzfläche zwischen der vom i-Typ seienden GaN-Elektronendriftschicht 22 und der AlGaN-Elektronenzuleitschicht 26 erzeugt. Ein derartiges zweidimensionales Elektronengas wird in der vom i-Typ seienden GaN-Elektronendriftschicht 22 in einer Position nahe an der Grenzfläche zwischen der vom i-Typ seienden GaN-Elektronendriftschicht 22 und der AlGaN-Elektronenzuleitschicht beispielsweise infolge einer spontanen Polarisierung oder einer piezoelektrischen Polarisierung durch eine Differenz der Gitterkonstante erzeugt. Elektronen fließen von der Source-Elektrode S zu der Drain-Elektrode D durch das zweidimensionale Elektronengas und die vom n–-Typ seiende GaN-Driftschicht 4. Da die vom i-Typ seiende GaN-Elektronendriftschicht 22 und die AlGaN-Elektronenzuleitschicht 26 in der Regrown-Schicht 27 sukzessiv in derselben Aufwachskammer aufgewachsen werden, kann die Dichte des Verunreinigungsniveaus oder dergleichen an der Grenzfläche auf einen niedrigen Wert verringert werden. Daher kann bewirkt werden, dass ein hoher Strom (pro Einheitsfläche) bei einem niedrigen Ein-Widerstand fließt, während man eine Struktur hat, bei der bewirkt wird, dass ein hoher Strom in einer Dickenrichtung durch Ausbildung der Öffnung 28 fließt.
  • Wie vorstehend beschrieben worden ist, wird in dem Aus-Zustand eine Hochspannung von einigen 100 V bis zu 1000 und einigen 100 V zwischen der Source-Elektrode S, die auf einem Massepotenzial gehalten wird, und der Drain-Elektrode D angelegt. Die Gate-Elektrode wird bei minus einigen Volt, so beispielsweise bei –5 V, in dem Aus-Zustand zum Zwecke des Öffnens und Schließen des Kanals gehalten. In dem Aus-Zustand weist die Gate-Elektrode ein Minimalpotenzial auf.
  • In dem Fall, in dem die vom n–-Typ seiende GaN-Driftschicht 4 eine Einzelschichtstruktur wie bei bestehenden Vertikalhalbleitervorrichtungen aufweist, muss die Konzentration der vom n-Typ seienden Verunreinigung bei einer bestimmten Konzentration gehalten werden, um eine niedrigen Ein-Widerstand zu erreichen. Daher ist in der Potenzialverteilung in dem Aus-Zustand in einem Bereich von der Drain-Elektrode D zu dem unteren Abschnitt der Öffnung 28 ein Spannungsabfall in der vom n–-Typ seienden GaN-Driftschicht 4 nicht so groß. Im Ergebnis wird eine große Potenzialdifferenz zwischen der Gate-Elektrode und dem Halbleiter 4 nahe an dem unteren Abschnitt der Öffnung gehalten, was eine hohe Konzentration eines elektrischen Feldes an dem Halbleiter nahe an dem unteren Abschnitt 28b der Öffnung und insbesondere an einer Ecke K erzeugt.
  • Im Gegensatz hierzu ist bei der Halbleitervorrichtung 10 dieses Ausführungsbeispieles die vom n–-Typ seiende GaN-Driftschicht 4 in zwei Schichten unterteilt, wobei die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b, die den unteren Abschnitt 28b der Öffnung bildet, derart eingestellt ist, dass sie niedriger als die Konzentration n1 der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a ist, die, wie vorstehend beschrieben worden ist, auf der Substratseite angeordnet ist. Die Konzentrationen n1 und n2 der vom n-Typ seienden Verunreinigung fallen beide in die Kategorie des n–-Typs (niedrige Konzentration) gemäß Angabe durch die vom n–-Typ seiende GaN-Driftschicht 4. Insbesondere ist die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b niedriger als die Konzentration n1 der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a eingestellt. Im Ergebnis wird der Spannungsabfall in der zweiten GaN-Driftschicht 4b in der Potenzialverteilung in dem Aus-Zustand groß. Die spezifischen Konzentrationen der vom n-Typ seienden Verunreinigung und die Dicken der ersten und zweiten GaN-Driftschichten 4a und 4b können beispielsweise entsprechend dem erforderlichen Ein-Widerstand eingestellt werden.
  • Die Konzentration n2 der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b kann beispielsweise 1 × 1014 (1E14) cm–3 oder mehr und 5 × 1016 (5E16) cm–3 oder weniger sein, und die Dicke der zweiten GaN-Driftschicht 4b kann beispielsweise 0,1 μm oder mehr und 0,3 μm oder weniger sein. Die Konzentration n1 der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a kann beispielsweise 5 × 1014 (5E14) cm–3 oder mehr und 5 × 1017 (5E17) cm–3 oder weniger sein, und die Dicke der ersten GaN-Driftschicht 4a kann beispielsweise 0,5 μm oder mehr und 7 μm oder weniger sein. Die Dicke der zweiten GaN-Driftschicht 4b kann kleiner als diejenige der ersten GaN-Driftschicht 4a zum Zwecke des Aufrechterhaltenes eines niedrigen Ein-Widerstandes sein.
  • Die Konzentration der vom p-Typ seienden Verunreinigung in der vom p-Typ seienden GaN-Barriereschicht 6 kann etwa 1 × 1017 (1E17) cm–3 bis 1 × 1019 (1E19) cm–3 sein. Die vom p-Typ seiende Verunreinigung kann eine Verunreinigung, so beispielsweise Mg, sein, die einen Akzeptor in einem GaN-basierten Halbleiter bildet. Die Dicke der vom p-Typ seienden GaN-Barriereschicht 6 hängt beispielsweise von der Dicke der vom n–-Typ seienden GaN-Driftschicht ab, weshalb der Dickenbereich nicht allgemein bestimmt werden kann. Indes ist die typische Dicke, die oftmals in vielen Vorrichtungen gebraucht wird, etwa 0,3 μm bis 1 μm. Ist die Dicke niedriger als 0,3 μm, so können die Durchschlagsspannungseigenschaften und die Pinch-Off-Eigenschaften nicht ausreichend erzeugt werden, weshalb 0,3 μm als untere Grenze für die Dicke eingestellt werden kann. Weist die vom p-Typ seiende GaN-Barriereschicht 6 mit einer Dicke von etwa 0,3 μm bis 1 μm einen übermäßig hohen Mg-Gehalt auf, so tritt eine gerade bzw. direkte (straight) Bewegung hin zu der Endfläche der vom p-Typ seienden GaN-Barriereschicht 6 auf, was den Kanal nachteilig beeinflusst (den Ein-Widerstand erhöht). Die Umkehrspannungseigenschaften (Durchschlagsspannungseigenschaften) an einem pn-Übergang zwischen der vom p-Typ seienden GaN-Barriereschicht 6 und der vom n-Typ seienden GaN-Driftschicht während der Kanalunterbrechung (Aus-Zustand) werden ebenfalls verschlechtert.
  • Die Dicke der vom n+-Typ seienden GaN-Kontaktschicht 7 kann bei etwa 0,1 μm bis 0,6 μm liegen. Die Länge der vom n+-Typ seienden GaN-Kontaktschicht 7 kann 0,5 μm oder mehr und 5 μm oder weniger sein.
  • 2 ist eine Planansicht der vertikalen GaN-basierten Halbleitervorrichtung 10 gemäß Darstellung in 1, wobei 1 eine Schnittansicht entlang der Linie I-I von 2 ist. Wie in 2 gezeigt ist, weist die Öffnung 28 eine Hexagonalform auf, wobei ein Bereich um die Öffnung 28 herum im Wesentlichen mit der Source-Elektrode S bedeckt ist, während die Source-Elektrode S eine Gate-Verdrahtungsleitung 12 nicht überlappt. Infolgedessen ist eine dichtest gepackte Struktur (Wabenstruktur) ausgebildet, und es weist die Gate-Elektrode einen langen Umfang (perimeter) pro Einheitsfläche auf. Durch Einsatz einer derartigen Form kann der Ein-Widerstand ebenfalls gesenkt werden. Ein elektrischer Strom fließt von der Source-Elektrode S und tritt in einen Kanal (Elektronendriftschicht 22) in der Regrown-Schicht 27 direkt oder durch die vom n+-Typ seiende GaN-Kontaktschicht 7 ein. Sodann fließt der elektrische Strom zu der Drain-Elektrode D durch die zweite GaN-Driftschicht 4b und die erste GaN-Driftschicht 4a. Um zu verhindern, dass die Source-Elektrode S und die Verdrahtungsleitung hiervon eine Gate-Struktur stören, die die Gate-Elektrode G, die Gate-Verdrahtungsleitung 12 und ein Gate-Pad 13 beinhaltet, ist die Source-Verdrahtungsleitung auf einer Zwischenschichtisolierschicht (nicht gezeigt) angeordnet. Ein Durchgangsloch (via hole) ist in der Zwischenschichtisolierschicht ausgebildet, und die Source-Elektrode S, die einen leitfähigen Abschnitt beinhaltet, den man durch Füllen des Durchgangsloches erhält, ist leitfähig mit einer leitfähigen Source-Schicht (nicht gezeigt) auf der Zwischenschichtisolierschicht verbunden. Im Ergebnis kann eine Source-Struktur, die die Source-Elektrode S beinhaltet, einen niedrigen elektrischen Widerstand und eine hohe Mobilität aufweisen, die für Leistungsvorrichtungen geeignet sind.
  • Der Umfang der Öffnungen pro Einheitsfläche kann zudem durch dichtes Anordnen von länglichen Öffnungen anstatt des Einsatzes der Hexagonalwabenstruktur vergrößert werden. Infolgedessen kann die Stromdichte verbessert werden.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 10 entsprechend diesem Ausführungsbeispiel wird nunmehr beschrieben. Wie in 3 gezeigt ist, wird eine Stapelschicht 15, die eine vom n–-Typ seiende GaN-Driftschicht 4 (erste GaN-Driftschicht 4a und zweite GaN-Driftschicht 4b)/eine vom p-Typ seiende GaN-Barriereschicht 6/eine vom n+-Typ seiende GaN-Kontaktschicht 7 beinhaltet, auf einem GaN-Substrat 1 entsprechend dem vorbeschriebenen GaN-Substrat aufgewachsen. Eine GaN-basierte Pufferschicht (nicht gezeigt) kann zwischen dem GaN-Substrat 1 und der vom n–-Typ seienden GaN-Driftschicht 4 eingefügt werden.
  • Die Bildung der vorbesprochenen Schichten kann beispielsweise durch metallorganische chemische Dampfaufbringung (Metal-Organic Chemical Vapor Deposition MOCVD) durchgeführt werden. Mittels Durchführen eines Aufwachsens unter Verwendung von MOCVD kann eine Stapelschicht 15 mit guter Kristallinität gebildet werden. In dem Fall, in dem das GaN-Substrat 1 durch Aufwachsen eines Galliumnitridfilmes auf einem leitfähigen Substrat unter Verwendung von MOCVD gebildet wird, wird Trimethylgallium als Galliumausgangsmaterial verwendet. Hochreines Ammoniak wird als Stickstoffausgangsmaterial verwendet. Gereinigter Wasserstoff wird als Trägergas verwendet. Die Reinheit des hochreinen Ammoniaks beträgt 99,999% oder mehr, während die Reinheit des gereinigten Wasserstoffs 99,999995% oder mehr beträgt. Ein wasserstoffbasiertes Silan kann als Si-Ausgangsmaterial für ein vom n-Typ seiendes Dotiermittel (Donor) verwendet werden, während Cyclopentadienyl-Magnesium als Mg-Ausgangsmaterial für ein vom p-Typ seiendes Dotiermittel (Akzeptor) verwendet werden kann.
  • Ein leitfähiges GaN-Substrat mit einem Durchmesser von 2 Inch wird als leitfähiges Substrat verwendet. Das Substrat wird bei 1030°C und 100 Torr in einer Atmosphäre aus Ammoniak und Wasserstoff gereinigt. Anschließend wird die Temperatur auf 1050°C erhöht, und es wird eine Galliumnitridschicht bei 200 Tor in einem V/III-Verhältnis von 1500 aufgewachsen, das das Verhältnis des Stickstoffausgangsmaterials und des Galliumausgangsmaterials ist. Das Bildungsverfahren der GaN-Schicht auf dem leitfähigen Substrat wird nicht nur zur Bildung des GaN-Substrates 1, sondern auch zum Aufwachsen der Stapelschicht 15 auf dem GaN-Substrat 1 verwendet.
  • Durch Verwendung des vorbeschriebenen Verfahrens wird die erste GaN-Driftschicht 4a/zweite GaN-Driftschicht 4b/vom p-Typ seiende GaN-Barriereschicht 6/vom n+-Typ seiende GaN-Kontaktschicht 7 auf dem GaN-Substrat 1 in dieser Reihenfolge aufgewachsen.
  • Infolgedessen wird, wie in 4 gezeigt ist, eine Öffnung 28 durch reaktives Ionenätzen (RIE) gebildet. Wie in 5A und 5B gezeigt ist, wird ein Resist-Muster M1 am Oberende der epitaxialen Schichten 4, 6 und 7 gebildet. Das Resist-Muster M1 wird sodann mittels RIE geätzt, um zu bewirken, dass das Resist-Muster M1 zurückweicht, wodurch eine Öffnung zur Bildung einer Öffnung 28 erweitert wird. Bei diesem RIE-Prozess wird die geneigte Oberfläche der Öffnung 28, das heißt die Endfläche der Stapelschicht 15 dadurch beschädigt, dass sie einer Ionenbestrahlung ausgesetzt wird. In dem beschädigten Abschnitt wird beispielsweise ein hochdichter Bereich aus Dangling-Bindungen (nicht abgesättigte Bindungen) und Gitterdefekten gebildet. Leitfähige Verunreinigungen, die von einer RIE-Vorrichtung oder aus nichtspezifizierten Quellen herrühren, erreichen den beschädigten Abschnitt, und es tritt eine Anreicherung auf. Die Bildung des beschädigten Abschnittes führt zu einer Zunahme des Drain-Leckstromes, weshalb eine Wiederherstellung durchgeführt werden muss. Sind Wasserstoff und Ammoniak auf bestimmten Niveaus enthalten, so können die Wiederherstellung im Zusammenhang mit den Dangling-Bindungen und dergleichen und die Entfernung und Passivierung der Verunreinigungen während des nachfolgend beschriebenen Aufwachsens einer Regrown-Schicht 27 erreicht werden.
  • Anschließend wird das Resist-Muster M1 entfernt, und der Wafer wird gereinigt. Der Wafer wird in eine MOCVD-Vorrichtung eingeführt, und es wird eine Regrown-Schicht 27, die eine Elektronendriftschicht 22, die aus undotiertem GaN zusammengesetzt ist, und eine Elektronenzuleitschicht 26, die aus undotiertem AlGaN zusammengesetzt, beinhaltet, wie in 6 gezeigt ist, aufgewachsen. Beim Aufwachsen der undotierten GaN-Schicht 22 und der undotierten AlGaN-Schicht 26 wird ein thermisches Reinigen in einer Atmosphäre aus (NH3 + H2) durchgeführt, woraufhin ein organisches Metallmaterial zugeführt wird, während (NH3 + H2) eingeleitet wird. Beim thermischen Reinigen vor der Bildung der Regrown-Schicht 27 oder bei der Bildung der Regrown-Schicht 27 können die Wiederherstellung mit Blick auf den beschädigten Abschnitt und das Entfernen und die Passivierung der leitfähigen Verunreinigungen weitergehen.
  • Anschließend wird der Wafer aus der MOCVD-Vorrichtung genommen. Eine Isolierschicht 9 wird, wie in 7 gezeigt ist, aufgewachsen. Eine Source-Elektrode S und eine Drain-Elektrode D werden auf der oberen Oberfläche der Epitaxialschicht und der unteren Oberfläche des GaN-Substrates 1 bezugsrichtig durch Fotolithografie und Elektronenstrahlaufbringung, wie in 1 gezeigt ist, aufgewachsen.
  • Abwandlung der Halbleitervorrichtung von Fig. 1
  • 8 zeigt eine Halbleitervorrichtung 10 entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung, das eine Abwandlung des ersten Ausführungsbeispieles ist.
  • Bei dieser Abwandlung ist die vom n–-Typ seiende GaN-Driftschicht 4 in drei Schichten im Gegensatz zur Halbleitervorrichtung in 1 unterteilt. Gebildet wird die vom n–-Typ seiende GaN-Driftschicht 4 von einer ersten GaN-Driftschicht 4a (Konzentration n1 der vom n-Typ seienden Verunreinigung)/einer zweiten GaN-Driftschicht 4b (Konzentration n2 der vom n-Typ seienden Verunreinigung)/einer dritten GaN-Driftschicht 4c (Konzentration n3 der vom n-Typ seienden Verunreinigung), die in dieser Reihenfolge von der Substratseite her gebildet wird. Bei diesen dritte Schichten können die Konzentrationen der vom n-Typ seienden Verunreinigung beispielsweise n3 < n2 < n1 erfüllen.
  • Zweites Ausführungsbeispiel
  • 9 ist ein Diagramm zur Darstellung einer Halbleitervorrichtung entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Die Besonderheit dieses Ausführungsbeispieles besteht darin, dass ein plattenförmiger unterer vom p-Typ seiender Bereich 31 in dem unteren Abschnitt 28b der Öffnung angeordnet ist. Die Driftschicht ist aus einer einzelnen vom n–-Typ seienden GaN-Driftschicht 4 gebildet. Die anderen Strukturen sind dieselben wie diejenigen der Halbleitervorrichtung 10 beim ersten Ausführungsbeispiel (siehe 1).
  • Der plattenförmige untere vom p-Typ seiende Bereich 31 ist in Kontakt mit der Regrown-Schicht 27 auf der der Öffnung 28 zu eigenen Seite und bildet einen pn-Übergang mit der vom n–-Typ seienden GaN-Driftschicht 4 auf der dem Substrat 1 zu eigenen Seite. Bei dem pn-Übergang wird eine Verarmungsschicht unter Einwirkung der Umkehrvorspannung in dem Aus-Zustand ausgebildet, und es kann ein Spannungsabfall an dem pn-Übergang bereitgestellt werden. Des Weiteren trägt eine Potenzialbarriere, die an dem pn-Übergang ausgebildet ist, ebenfalls mit Sicherheit zum Spannungsabfall unter Einwirkung der Umkehrvorspannung bei, was das elektrische Potenzial in einem Abschnitt des plattenförmigen unteren vom p-Typ seienden Bereiches 31 auf der dem Substrat 1 zu eigenen Seite senkt. Infolgedessen sinkt die Potenzialdifferenz zwischen dem unteren Abschnitt 28b der Öffnung und der Gate-Elektrode G, weshalb die Konzentration des elektrischen Feldes in dem unteren Abschnitt 28b der Öffnung verringert wird. Die Konzentration des elektrischen Feldes an der Ecke K wird zudem mit Sicherheit verringert.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß Darstellung in 9 wird nachstehend beschrieben. Es werden nur Unterschiede des Herstellungsverfahrens zwischen der Halbleitervorrichtung gemäß Darstellung in 9 und der Halbleitervorrichtung beim ersten Ausführungsbeispiel beschrieben.
  • (S1) Eine Stapelschicht 15, die eine vom n–-Typ seiende GaN-Driftschicht 41 eine vom p-Typ seiende GaN-Barriereschicht 6/eine vom n+-Typ seiende GaN-Kontaktschicht 7 beinhaltet, wird in dieser Reihenfolge von der dem Substrat 1 zu eigenen Seite her aufgewachsen.
  • (S2) Eine Öffnung 28 wird ausgebildet.
  • (S3) (i) Ein Resist-Muster, das einen Abschnitt maskiert, der nicht der untere Abschnitt 28b in der Öffnung 28 ist, wird gebildet, und es wird eine Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung, so beispielsweise Mg, derart durchgeführt, dass ein plattenförmiger unterer vom p-Typ seiender Bereich 31 in dem unteren Abschnitt 28b ausgebildet ist. (ii) Anstelle des Prozesses (i) kann ein Resist-Muster, das einen Abschnitt maskiert, der nicht der untere Abschnitt 28b in der Öffnung 28 ist, ausgebildet werden, es wird der untere Abschnitt 28b geätzt, und es wird sodann ein eingebettetes Aufwachsen eines plattenförmigen unteren vom p-Typ seienden Bereiches 31 durchgeführt.
  • Der Prozess (i) oder (ii) von (S3) ist ein Herstellungsprozess, der der Halbleitervorrichtung 10 dieses Ausführungsbeispieles eigen ist. Anschließend wird derselbe Herstellungsprozess wie derjenige beim ersten Ausführungsbeispiel durchgeführt, das heißt, es wird ein Schritt der Bildung der Regrown-Schicht durchgeführt.
  • Abwandlung 1 der Halbleitervorrichtung von Fig. 9
  • 10 zeigt eine Halbleitervorrichtung 10 eines Ausführungsbeispieles der vorliegenden Erfindung, das eine Abwandlung des zweiten Ausführungsbeispieles darstellt. Bei Abwandlung 1 weist der untere vom p-Typ seiende Bereich 31 Ringform im Gegensatz zur Halbleitervorrichtung von 9 auf und ist unter der Regrown-Schicht 27 in dem unteren Abschnitt 28b der Öffnung derart angeordnet, dass ein Kontakt mit der Regrown-Schicht 27 gegeben ist. Insbesondere ist der untere vom p-Typ seiende Bereich 31 nahe an der Kante des unteren Abschnittes 28b der Öffnung oder nahe an der Ecke K auf lokalisierte Weise angeordnet. Wie vorstehend beschrieben worden ist, ist die Ecke K in der Schnittansicht ein Steg, an dem sich der untere Abschnitt 28b der Öffnung und die Wandoberfläche der Öffnung schneiden. Der ringförmige untere vom p-Typ seiende Bereich 31 ist unter und entlang dem Steg mit einem Durchmesser, der kleiner als derjenige des Steges ist, angeordnet. Da die Öffnung 28 eine Hexagonalform ist, bildet der Steg auch eine Hexagonalform, und der untere vom p-Typ seiende Bereich 31, der entlang dem Steg angeordnet ist, weist eine Hexagonalringform auf.
  • Eine Wirkung der Verringerung der Konzentration des elektrischen Feldes in dem unteren Abschnitt der Öffnung unter Verwendung des ringförmigen unteren vom p-Typ seienden Bereiches 31 wird mit demselben Mechanismus wie demjenigen bei dem unteren vom p-Typ seienden Bereich erreicht, der in der Halbleitervorrichtung von 9 angeordnet ist. Bei der Halbleitervorrichtung 10 von Abwandlung 1 trägt jedoch der untere vom p-Typ seiende Bereich 31 lokal zur Verringerung der Konzentration des elektrischen Feldes an der Kante oder der Ecke K bei. Daher trägt der untere vom p-Typ seiende Bereich 31 nicht merklich zur Verringerung der Konzentration des elektrischen Feldes in der Mitte des unteren Abschnittes 28b bei. Da jedoch ein Durchschlag, der durch die Konzentration des elektrischen Feldes bewirkt wird, intensiv an der Ecke K des unteren Abschnittes 28b der Öffnung auftritt, können die Durchschlagsspannungseigenschaften effektiv verbessert werden. Da darüber hinaus der untere vom p-Typ seiende Bereich 31 lokal unter und innerhalb der Ecke M, wie vorstehend beschrieben worden ist, angeordnet ist, ist der untere vom p-Typ seiende Bereich 31 weniger dafür anfällig, ein Hindernis für Elektronen zu werden, die in die vom n–-Typ seiende GaN-Driftschicht 4 aus der Elektronendriftschicht 22 fließen. Dies ist eine bevorzugte Struktur zum Erreichen eines unteren Ein-Widerstandes.
  • Kurz gesagt, bei der Halbleitervorrichtung 10 von 10 trägt der untere vom p-Typ seiende Bereich 31 effektiv zur Verringerung der Konzentration des elektrischen Feldes an der Ecke K des unteren Abschnittes 28b der Öffnung bei, während gleichzeitig eine niedriger Ein-Widerstand aufrechterhalten werden kann.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung 10 von 10 ist dasselbe wie das Verfahren zum Herstellen der Halbleitervorrichtung 9 von 9 mit der Ausnahme, dass die Form des unteren vom p-Typ seienden Bereiches 31 geändert wird, was eine unwesentliche Änderung darstellt.
  • Abwandlung 2 der Halbleitervorrichtung von Fig. 9
  • 11 zeigt eine Halbleitervorrichtung 10 eines Ausführungsbeispieles der vorliegenden Erfindung, das eine Abwandlung des zweiten Ausführungsbeispieles darstellt. Bei dieser Abwandlung ist der untere vom p-Typ seiende Bereich 31 ein unterer Regrown-Schichtbereich, den man durch Umwandeln der Regrown-Schicht in eine vom p-Typ seiende Regrown-Schicht erhält, was im Gegensatz zur Halbleitervorrichtung von 9 steht. Daher weist der untere Regrown-Schichtbereich 31 bei dieser Abwandlung 2 eine Struktur und Effekte ähnlich zu denjenigen des unteren vom p-Typ seienden Bereiches 31 der Halbleitervorrichtung von 9 auf.
  • Es ist auf Folgendes hinzuweisen. Den unteren Regrown-Schichtbereich 31 bei Abwandlung 2 erhält man durch Umwandeln der Regrown-Schicht in eine vom p-Typ seiende Regrown-Schicht. Ist der untere Regrown-Schichtbereich 31 in dem gesamten unteren Abschnitt 28b ausgebildet, so behindert der untere Regrown-Schichtbereich 31 den Fluss von Elektronen. Daher wird der Durchmesser des unteren Regrown-Schichtbereiches 31 vorzugsweise kleiner als derjenige des unteren Abschnittes 28b der Öffnung eingestellt, um einen niedrigen Ein-Widerstand zu erhalten.
  • Das Herstellungsverfahren weist den nachfolgenden Unterschied auf, der jedoch kein wesentlicher Unterschied ist. Die unteren vom p-Typ seienden Bereiche 31 bei den Halbleitervorrichtungen von 9 und 10 werden jeweils in dem unteren Abschnitt 28b der Öffnung in einem Schritt vor dem Schritt der Bildung der Regrown-Schicht 27 gebildet. Der untere Regrown-Schichtbereich 31 in der Halbleitervorrichtung 10 dieser Abwandlung 2 wird durch Bilden der Regrown-Schicht 27 gebildet, wobei sodann ein Resist-Muster gebildet wird, das einen Abschnitt bedeckt, der nicht der untere Abschnitt der Regrown-Schicht ist, und Durchführen einer Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung, um den unteren Abschnitt der Regrown-Schicht in einen vom p-Typ seienden unteren Abschnitt umzuwandeln. Daher kann Mg als vom p-Typ seiende Verunreinigung verwendet werden.
  • Beispiele
  • Mit Blick auf die Halbleitervorrichtung des ersten Ausführungsbeispieles gemäß Darstellung in 1 wurde die Verringerung der Konzentration des elektrischen Feldes an der Kante des unteren Abschnittes der Öffnung 28 unter Verwendung einer Computersimulation untersucht. Die Struktur der Halbleitervorrichtung 10 ist folgendermaßen.
  • Erste GaN-Driftschicht 4a: Dicke 5 μm; alle Testproben hatten dieselbe Konzentration der vom n-Typ seienden Verunreinigung von 1 × 1016 (1E16) cm–3.
  • Zweite GaN-Driftschicht 4b: Dicke 0,3 μm; Konzentration der vom n-Typ seienden Verunreinigung (A1) 1 × 1014 (1E14) cm–3, (A2) 1 × 1015 (1E15) cm–3, (A3) 1 × 1016 (1E16) cm–3, (B1) 5 × 1016 (5E16) cm–3, (B2) 1 × 1017 (1E17) cm–3.
  • Bei den Testproben (A1) bis (A3) ist die Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b niedriger als die Konzentration der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a. Die Testproben (A1) bis A3) werden als Erfindungsbeispiele A1 bis A3 behandelt. Strenggenommen kann die Testprobe (A3) mit einer Konzentration der vom n-Typ seienden Verunreinigung von 1 × 1016 (1E16) cm–3 nicht als Erfindungsbeispiel behandelt werden. Die Testprobe (A3) wurde jedoch dadurch als Erfindungsbeispiel behandelt, dass die Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b als Konzentration gedeutet wurde, die nur geringfügig niedriger als die Konzentration der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a ist. Weitere Testbeispiele wurden als Vergleichsbeispiele (B1) und (B2) behandelt. In Vergleichsbeispielen B1 und B2 war die Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b höher als diejenige in der ersten GaN-Driftschicht 4a.
  • Die Simulation wurde durch Bestimmen der elektrischen Feldstärke (willkürliche Einheit) an der Ecke K des unteren Abschnittes 28b der Öffnung bewertet. Es wird davon ausgegangen, dass die elektrische Feldstärke des Erfindungsbeispieles A1 gleich 5 (was als Bezugswert dient) ist, und die elektrischen Feldstärken der weiteren Testproben als relative Werte gezeigt sind. 12 zeigt die Ergebnisse.
  • Wie in 12 gezeigt ist, weist die Testprobe von Vergleichsbeispiel B2 eine elektrische Feldstärke von 9 auf, was nahezu das Doppelte des Bezugswert von 5 ist, da die zweite GaN-Driftschicht 4b eine hohe Konzentration der vom n-Typ seienden Verunreinigung aufweist. Durch Senken der vom n-Typ seienden Verunreinigungskonzentration wird die elektrische Feldstärke auf etwa 7 (das 1,4-Fache des Bezugswertes) bei Vergleichsbeispiel B1 gesenkt. Bei Erfindungsbeispiel A3, bei dem die Konzentration der vom n-Typ seienden Verunreinigung weiter gesenkt wird, wird die elektrische Feldstärke auf geringfügig weniger als 6 (das 1,2-Fache des Bezugswertes) gesenkt. Wenn darüber hinaus die Konzentration der vom n-Typ seienden Verunreinigung auf 1 × 1015 (1E15) cm–3 oder weniger wie bei Erfindungsbeispiel A2 oder A1 gesenkt wird, so wird die elektrische Feldstärke auf etwa 5 (Bezugswert) gesenkt.
  • Man hat aus den Simulationsergebnissen bestätigt, dass die Konzentration des elektrischen Feldes in dem unteren Abschnitt 28b der Öffnung durch Verringern der Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b verringert werden kann. Entsprechend ist die vom n–-Typ seiende GaN-Driftschicht 4 in zwei Schichten unterteilt, und die Konzentration der vom n-Typ seienden Verunreinigung in der zweiten GaN-Driftschicht 4b, die den unteren Abschnitt 28b der Öffnung bildet, wird niedriger als die Konzentration der vom n-Typ seienden Verunreinigung in der ersten GaN-Driftschicht 4a eingestellt, die unter der zweiten GaN-Driftschicht 4 angeordnet ist, wodurch die Konzentration des elektrischen Feldes in dem unteren Abschnitt 28b der Öffnung verringert werden kann.
  • Die Strukturen aus der Offenbarung bei dem vorbeschriebenen Ausführungsbeispiel der vorliegenden Erfindung sind bloße Beispiele, und der Umfang der vorliegenden Erfindung ist nicht auf diese Ausführungsbeispiele beschränkt. Der Umfang der vorliegenden Erfindung ist durch die begleitenden Ansprüche festgelegt, wobei sämtliche Änderungen, die in den Umfang der Ansprüche und in deren Äquivalente fallen, von den Ansprüchen mit umfasst sind.
  • Gewerbliche Anwendbarkeit
  • Entsprechend der Halbleitervorrichtung oder dergleichen der vorliegenden Erfindung können in einer Vertikalhalbleitervorrichtung mit einer Öffnung die Durchschlagsspannungseigenschaften in dem Aus-Zustand durch Anordnen einer Verunreinigungsanpassungsschicht verbessert werden, die einen Spannungsabfall von der Drain-Elektrodenseite zu der Gate-Elektrodenseite in der Potenzialverteilung in dem Aus-Zustand fördert. Durchschlagsspannungseigenschaften in dem Aus-Zustand können stabil durch Einsetzen einer einfachen Struktur verbessert werden, bei der beispielsweise die Verunreinigungsanpassungsschicht durch Unterteilen einer Driftschicht in zwei Schichten und niedriges Einstellen der Konzentration der vom n-Typ seienden Verunreinigung einer Driftschicht, die einen unteren Abschnitt einer Öffnung bildet, gebildet wird.

Claims (9)

  1. Vertikalhalbleitervorrichtung, beinhaltend eine GaN-basierte Stapelschicht mit einer Öffnung, wobei die GaN-basierte Stapelschicht beinhaltet: eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin, wobei sich die Öffnung von einer oberen Schicht aus erstreckt und die vom n-Typ seiende GaN-basierte Driftschicht erreicht, wobei die Halbleitervorrichtung umfasst: eine Regrown-Schicht, die derart angeordnet ist, dass sie eine Wandoberfläche der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet; eine Source-Elektrode, die in Kontakt mit der vom n-Typ seienden GaN-basierten Kontaktschicht und der Regrown-Schicht ist; eine Drain-Elektrode, die derart angeordnet ist, dass sie zu der Source-Elektrode weist, wobei die GaN-basierte Stapelschicht schichtartig dazwischen eingeschlossen ist; eine Gate-Elektrode, die auf der Regrown-Schicht angeordnet ist; und einen Halbleiterverunreinigungsanpassungsbereich, der in einem unteren Abschnitt der Öffnung angeordnet ist, wobei der Verunreinigungsanpassungsbereich ein Bereich ist, der einen Potenzialabfall von der Drain-Elektrodenseite zu der Gate-Elektrodenseite in einer Potenzialverteilung in einem Aus-Zustand fördert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Verunreinigungsanpassungsbereich ein Bereich ist, der gebildet wird durch Unterteilen der vom n-Typ seienden GaN-basierten Driftschicht in eine Mehrzahl von Schichten und Einstellen der Konzentration einer vom n-Typ seienden Verunreinigung in einer der Schichten derart, dass sie niedriger als diejenige in einer anderen Schicht ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die vom n-Typ seiende GaN-basierte Driftschicht unterteilt ist in eine zweite vom n-Typ seiende Driftschicht, die den unteren Abschnitt der Öffnung bildet, und eine erste vom n-Typ seiende Driftschicht, die auf der Drain-Elektrodenseite der zweiten vom n-Typ seienden Driftschicht angeordnet ist, und die Konzentration einer vom n-Typ seienden Verunreinigung in der zweiten vom n-Typ seienden Driftschicht derart eingestellt ist, dass sie niedriger als diejenige in der ersten vom n-Typ seienden Driftschicht ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der Verunreinigungsanpassungsbereich ein unterer vom p-Typ seiender Bereich ist, der in dem unteren Abschnitt der Öffnung derart angeordnet ist, dass ein Fluss von Elektronen aus der Regrown-Schicht nicht behindert wird, und ein pn-Übergang zwischen dem unteren vom p-Typ seienden Bereich und der vom n-Typ seienden GaN-basierten Driftschicht mit Anordnung unter dem unteren vom p-Typ seienden Bereich ausgebildet ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der untere vom p-Typ seiende Bereich ein beliebiger ist von (1) einem plattenförmigen unteren Bereich, der eine plattenartige Form aufweist und unter der Regrown-Schicht angeordnet ist, die den unteren Abschnitt der Öffnung bedeckt, (2) einem ringförmigen unteren Bereich mit Anordnung unter der Regrown-Schicht zum Bedecken des unteren Abschnittes der Öffnung und nur an einer Kante des unteren Abschnittes, und (3) einem unteren Regrown-Schichtbereich mit Bildung durch Dotierung der Regrown-Schicht, die den unteren Abschnitt der Öffnung bedeckt, mit einer vom p-Typ seienden Verunreinigung.
  6. Verfahren zum Herstellen einer Vertikalhalbleitervorrichtung, die eine GaN-basierte Stapelschicht mit einer Öffnung beinhaltet, wobei das Verfahren umfasst: einen Schritt des Bildens einer GaN-basierten Stapelschicht, die eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin beinhaltet; einen Schritt des Bildens einer Öffnung, die sich von der vom n-Typ seienden GaN-basierten Kontaktschicht aus erstreckt und die vom n-Typ seiende GaN-basierte Driftschicht erreicht; und einen Schritt des Bildens einer Regrown-Schicht derart, dass diese eine Wandoberfläche und einen unteren Abschnitt der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet, wobei bei dem Schritt des Bildens der GaN-basierten Stapelschicht die vom n-Typ seiende GaN-basierte Driftschicht durch sukzessives Aufwachsen einer Mehrzahl von Schichten gebildet wird und die Konzentration einer vom n-Typ seienden Verunreinigung in einer der Schichten derart eingestellt wird, dass sie niedriger als diejenige in einer anderen Schicht ist.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 6, wobei bei dem Schritt des Bildens der GaN-basierten Stapelschicht dann, wenn die vom n-Typ seiende GaN-basierte Driftschicht aufgewachsen wird, eine erste vom n-Typ seiende Driftschicht aufgewachsen wird und sodann eine zweite vom n-Typ seiende Driftschicht auf der ersten vom n-Typ seienden Driftschicht aufgewachsen wird, und die Konzentration einer vom n-Typ seienden Verunreinigung in der zweiten vom n-Typ seienden Driftschicht derart eingestellt wird, dass sie niedriger als diejenige in der ersten vom n-Typ seienden Driftschicht ist.
  8. Verfahren zum Herstellen einer Vertikalhalbleitervorrichtung, die eine GaN-basierte Stapelschicht mit einer Öffnung beinhaltet, wobei das Verfahren umfasst: einen Schritt des Bildens einer GaN-basierten Stapelschicht, die eine vom n-Typ seiende GaN-basierte Driftschicht/eine vom p-Typ seiende GaN-basierte Barriereschicht/eine vom n-Typ seiende GaN-basierte Kontaktschicht in dieser Reihenfolge zu der oberen Schichtseite hin aufweist; einen Schritt des Bildens einer Öffnung, die sich von der vom n-Typ seienden GaN-basierten Kontaktschicht aus erstreckt und die vom n-Typ seiende GaN-basierte Driftschicht erreicht; einen Schritt des Bildens einer Regrown-Schicht derart, dass diese eine Wandoberfläche und einen unteren Abschnitt der Öffnung bedeckt, wobei die Regrown-Schicht eine Elektronendriftschicht und eine Elektronenzuleitschicht beinhaltet; und einen Schritt des Bildens eines Resist-Musters, das einen Abschnitt bedeckt, der nicht ein unterer Abschnitt der Regrown-Schicht ist, und Durchführens einer Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung, um den unteren Abschnitt der Regrown-Schicht in einen vom p-Typ seienden unteren Abschnitt umzuwandeln.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei vor dem Schritt des Bildens der Regrown-Schicht und nach der Bildung der Öffnung ein Resist-Muster, das einen Abschnitt bedeckt, der nicht der untere Abschnitt der Öffnung ist, gebildet wird und sodann eine Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung in dem unteren Abschnitt der Öffnung durchgeführt wird, um einen unteren vom p-Typ seienden Bereich zu bilden, oder der untere Abschnitt der Öffnung durch Ätzen entfernt wird und ein eingebettetes Aufwachsen einer vom p-Typ seienden Schicht in dem unteren Abschnitt durchgeführt wird, um einen unteren vom p-Typ seienden Bereich zu bilden; sodann die Regrown-Schicht gebildet wird; und der nachfolgende Schritt des Durchführens einer Ionenimplantierung mit einer vom p-Typ seienden Verunreinigung nicht ausgeführt wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5884617B2 (ja) * 2012-04-19 2016-03-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5880311B2 (ja) * 2012-06-26 2016-03-09 住友電気工業株式会社 炭化珪素半導体装置
CN103151392A (zh) * 2013-02-07 2013-06-12 电子科技大学 一种带有p型氮化镓埋层的垂直氮化镓基异质结场效应晶体管
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP2017157589A (ja) 2016-02-29 2017-09-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN106340535A (zh) * 2016-08-01 2017-01-18 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法
WO2021140898A1 (ja) * 2020-01-08 2021-07-15 パナソニック株式会社 窒化物半導体装置
JP2021114496A (ja) * 2020-01-16 2021-08-05 信一郎 高谷 縦型窒化物半導体トランジスタ装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286942A (ja) 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JPH09260648A (ja) * 1996-03-19 1997-10-03 Toshiba Corp 半導体装置及びその製造方法
WO2003032397A2 (en) * 2001-07-24 2003-04-17 Cree, Inc. INSULTING GATE AlGaN/GaN HEMT
JP3932842B2 (ja) * 2001-08-29 2007-06-20 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4114390B2 (ja) * 2002-04-23 2008-07-09 株式会社デンソー 半導体装置及びその製造方法
JP4710222B2 (ja) * 2003-11-10 2011-06-29 トヨタ自動車株式会社 半導体装置とその製造方法
JP4957005B2 (ja) * 2006-01-31 2012-06-20 富士電機株式会社 炭化珪素半導体素子の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5446297B2 (ja) * 2009-02-06 2014-03-19 トヨタ自動車株式会社 半導体装置の製造方法
JP2010219361A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286942A (ja) 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法

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