JP4957005B2 - 炭化珪素半導体素子の製造方法 - Google Patents
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図1〜図6は、本発明にかかる製造方法により製造途中のUMOSFETの要部断面構成を示す図である。まず、例えば、不純物濃度が1×1018cm-3で、厚さが400μmであるn型SiC基板21の上に、1×1018cm-3の不純物濃度で、0.5μmの厚さのn型フィールドストップ層22、1×1016cm-3の不純物濃度で、8μmの厚さのn型ドリフト層23、2×1017cm-3の不純物濃度で、0.4μmの厚さのn型電流拡散層24、および1×1017cm-3の不純物濃度で、1μmの厚さのp型ベース層25がこの順でn型SiC基板21側から順次、積層され、p型ベース層25の表面層に1×1018cm-3の不純物濃度で、0.5μmの深さのn型ソース領域26が選択的に形成されたSiCウェハーを用意する。
tox>−0.04BV2+0.4476BV+0.3996 ・・・(1)
tox≧0.05 ・・・(2)
tox>−0.0559BV2+0.865BV+0.5106 ・・・(3)
tox≧0.15 ・・・(4)
次に、上記(1)〜(4)式を導き出した過程について説明する。図8は、本発明が実験に用いたMOSキャパシタの断面構成を示す図である。本発明者は、図8に示すようなメタルゲート/SiO2/SiC半導体のMOSキャパシタを作製し、23℃、125℃、250℃および350℃の各温度においてSiO2膜の長期信頼性試験を実施し、破壊に至るまでにSiO2膜を通過した総電荷量QBDC/cm2を測定した。そして、その結果から、UMOSFETのトレンチ底のSiO2膜29に印加できる許容電界強度を算出した。以下、その実験について説明する。
J=QBD/(100年×365日×24時間×3600秒) ・・・(5)
VAA'=Eoxtox+(1/2εs){2εoxEox−qNd(td−tox)}(td−tox) ・・・(6)
tox=−0.04BV2+0.4476BV+0.3996 ・・・(7)
tox=0.05 ・・・(8)
tox=−0.0559BV2+0.865BV+0.5106 ・・・(9)
tox=0.15 ・・・(10)
27 トレンチ
29 SiO2膜
30 ゲート絶縁膜
31 ゲート電極
Claims (11)
- 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
4H型のSiC(0001)Si面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底にSiO2膜を、該SiO2膜の厚さをtox[μm]とし、素子の絶縁耐圧をBV[kV]としたときに、式[tox>−0.04BV2+0.4476BV+0.3996]を満たすように、埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
数字の前に−を付けて負のミラー指数を表すと、4H型のSiC(000−1)C面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底にSiO2膜を、該SiO2膜の厚さをtox[μm]とし、素子の絶縁耐圧をBV[kV]としたときに、式[tox>−0.04BV2+0.4476BV+0.3996]を満たすように、埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
数字の前に−を付けて負のミラー指数を表すと、4H型のSiC(11−20)面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底に0.05μm以上の厚さのSiO2膜を埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
数字の前に−を付けて負のミラー指数を表すと、4H型のSiC(03−38)面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底に0.05μm以上の厚さのSiO2膜を埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
3C型のSiC面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底に0.05μm以上の厚さのSiO2膜を埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
6H型のSiC(0001)Si面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底にSiO2膜を、該SiO2膜の厚さをtox[μm]とし、素子の絶縁耐圧をBV[kV]としたときに、式[tox>−0.0559BV2+0.865BV+0.5106]を満たすように、埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
6H型のSiC(000−1)C面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底にSiO2膜を、該SiO2膜の厚さをtox[μm]とし、素子の絶縁耐圧をBV[kV]としたときに、式[tox>−0.0559BV2+0.865BV+0.5106]を満たすように、埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
数字の前に−を付けて負のミラー指数を表すと、6H型のSiC(11−20)Si面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底に0.15μm以上の厚さのSiO2膜を埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 半導体材料としてSiCを用いて半導体素子を製造するにあたって、
数字の前に−を付けて負のミラー指数を表すと、6H型のSiC(01−14)面を主面とするSiC基板にトレンチを形成する工程と、
前記トレンチの底に0.15μm以上の厚さのSiO2膜を埋め込む工程と、
前記トレンチの側壁およびトレンチ底の前記SiO2膜の上にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極となる電極材を形成する工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。 - 前記トレンチ形成後、同トレンチの側壁面および底面の上に、トレンチ幅よりも薄いSi膜を堆積し、該Si膜を熱酸化して前記トレンチをSiO2膜で満たし、該SiO2膜をエッチバックして前記トレンチの底にのみSiO2膜を残すことによって、前記トレンチの底にSiO2膜を埋め込むことを特徴とする請求項1〜9のいずれか一つに記載の炭化珪素半導体素子の製造方法。
- 前記トレンチ形成後、減圧気相成長法により同トレンチをSiO2の低温酸化膜で満たし、該SiO2膜をエッチバックして前記トレンチの底にのみSiO2膜を残すことによって、前記トレンチの底にSiO2膜を埋め込むことを特徴とする請求項1〜9のいずれか一つに記載の炭化珪素半導体素子の製造方法。
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