JP2007207935A - 炭化珪素半導体素子の製造方法 - Google Patents

Abstract

【課題】種々のポリタイプの種々の面方位の面を主面とするＳｉＣウェハーを用いて、理論耐圧を有するトレンチゲート型の半導体素子を作製すること。
【解決手段】ＳｉＣ基板２１にトレンチを形成し、このトレンチの底にＳｉＯ₂膜２９を埋め込む。トレンチ底のＳｉＯ₂膜２９の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］とすると、４Ｈ−ＳｉＣ（０００１）Ｓｉ面を主面とするＳｉＣ基板を用いる場合には、ｔ_oxが［−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６］よりも大きくなるようにする。ＳｉＣ基板のポリタイプおよび主面の面方位に応じて、所定の関係式から導かれる値よりもｔ_oxを大きくする。
【選択図】図６

Description

この発明は、半導体材料として炭化珪素（ＳｉＣ）を用いた炭化珪素半導体素子の製造方法に関する。

ＳｉＣは、シリコン半導体と比較して大きなバンドギャップを有し、それゆえ高い絶縁破壊電界強度を有する。半導体素子のオン状態における抵抗、すなわちオン抵抗は、その絶縁破壊電界強度の３乗に逆比例するので、例えば広く用いられている４Ｈ型のＳｉＣ（４Ｈ−ＳｉＣ）のオン抵抗は、シリコン（Ｓｉ）半導体の数百分の１程度になる。また、ＳｉＣは、大きな熱伝導度を有し、放熱特性に優れる。このような特性を有するため、ＳｉＣは、次世代の低損失な電力用半導体素子として期待されている。

近年、ＳｉＣウェハーの品質が向上し、またウェハー径も大きくなってきている。そのため、シリコン半導体素子の特性を大きく上回る金属−酸化物−半導体電界効果型トランジスタ（以下、ＭＯＳＦＥＴとする）やバイポーラトランジスタや接合型電界効果トランジスタ（ＪＦＥＴ）などの開発が盛んに行われている。

特に、ＭＯＳＦＥＴには、様々な長所がある。例えば、ＭＯＳＦＥＴは電圧駆動型素子であるので、電流駆動型素子に対してゲート駆動回路が低コストで済む。また、オン状態での電流が電子電流または正孔電流のみであるので、バイポーラ素子のように素子内への過剰なキャリアの蓄積がない。従って、ターンオフ時間が短くなり、またターンオフ時の電流が小さくなる。つまり、スイッチングの高速化と低損失化が図れる。このような理由から、ＭＯＳＦＥＴは、広く使用されている。

図１５に、従来のトレンチゲート構造を有するＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）の１セルピッチの断面構造を示す。従来のＵＭＯＳＦＥＴの製造プロセスは、次の通りである。ｎ型低抵抗基板１上に、高抵抗ｎ型ドリフト層２、ｐ型ベース層３を順次エピタキシャル成長させる。その後、イオン注入法により、ｐ型ベース層３にｎ型ソース領域４を選択的に形成する。このようにしてできたＳｉＣウェハーに、ゲートトレンチ５を形成する。そして、ゲート酸化膜６、ゲート電極７、ソース／ベース電極８、ドレイン電極９を順次、形成することにより、図１５に示す構成のＵＭＯＳＦＥＴが完成する。

図１５に示すＵＭＯＳＦＥＴの動作について説明する。ソース／ベース電極８をアース電位とし、ゲート電極７に十分大きな負バイアスを印加すると、ｎ型ソース領域４とｎ型ドリフト層２に挟まれたｐ型ベース部分の、ゲート酸化膜６との界面近傍の領域に、正孔が誘起され、蓄積状態となる。それによって、伝導キャリアである電子の経路が遮断されるので、ソース／ベース電極８とドレイン電極９の間には、電流が流れない。ドレイン電極９に正の高電圧を印加すると、ｐ型ベース層３とｎ型ドリフト層２の問のｐｎ接合が逆バイアス状態になる。従って、空乏層がｐ型ベース層３内とｎ型ドリフト層２内に広がり、電流を低く抑えたまま高電圧を維持する。この状態がオフ状態である。

一方、オン状態のときには、ゲート電極７に十分大きい正バイアスを印加すると、ｎ型ソース領域４とｎ型ドリフト層２に挟まれたｐ型ベース部分の、ゲート酸化膜６との界面近傍の領域に、電子が誘起され、反転状態となる。それによって、電子がソース／ベース電極８からｎ型ソース領域４、ｐ型ベース層３のゲート酸化膜近傍の反転層、ｎ型ドリフト層２およびｎ型基板１を経由して、ドレイン電極９へ流れる。

オン抵抗について、ＵＭＯＳＦＥＴには、図１６に示す従来のＤＩＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）では加算される蓄積抵抗とＪＦＥＴ抵抗が、発生しないという長所がある。蓄積抵抗は、電子がｎ型ドリフト層２の、ゲート酸化膜６との界面近傍の領域を移動するときの抵抗である。ＪＦＥＴ抵抗は、電子がドリフト層２内をゲート酸化膜６の近傍からドレイン電極９へ向かって流れる際に、ｎ型ドリフト層２の、ゲート酸化膜６に近い領域がｐ型ベース層３に挟まれている部分によって生じる抵抗である。

従って、ＤＩＭＯＳＦＥＴでは、セルピッチがある寸法よりも小さくなると、ＪＦＥＴ抵抗が現れて、オン抵抗が増加するが、それに対して、ＵＭＯＳＦＥＴでは、セルピッチが小さくなるに連れてオン抵抗が単調に減少する。特に、耐圧が約３ｋＶ以下であるＭＯＳＦＥＴでは、ＭＯＳチャネル抵抗を無視できないため、微細化によるセルピッチの縮小が必須であり、ＤＩＭＯＳＦＥＴよりもＵＭＯＳＦＥＴの方が好ましい。

図１７に、従来のＵＭＯＳＦＥＴの構造と、オフ状態のときのｐｎ接合部を含む深さ方向の電界強度分布と、オフ状態のときのＭＯＳキャパシタ部を含む深さ方向の電界強度分布を示す。図１７において、符号１０は、従来のＵＭＯＳＦＥＴの断面構造であり、符号１１は、ｐｎ接合部を含む深さ方向の電界強度分布であり、符号１２は、ＭＯＳキャパシタ部を含む深さ方向の電界強度分布である。

ここで、ｐｎ接合部とは、図１７に示すように、ｐ型ベース層３とｎ型ドリフト層２の接合界面を含む部分（破線の矩形で「ｐｎ」という文字を囲む部分）のことであり、ＭＯＳキャパシタ部とは、トレンチゲート構造のトレンチ底においてゲート酸化膜６とそれを挟むゲート電極７およびｎ型ドリフト層２からなるキャパシタを含む部分（破線の矩形で「ＭＯＳ」という文字を囲む部分）のことである。

図１７のＭＯＳキャパシタ部を含む深さ方向の電界強度分布１２から明らかなように、トレンチ底のゲート酸化膜６に印加される電界強度が非常に高くなる。これは、ＳｉＣの比誘電率（４Ｈ−ＳｉＣで９．７）とＳｉＯ₂膜の比誘電率（３．８）との差が原因である。また、図１７では図示されていないが、トレンチの角部には電界が集中するため、トレンチの角部の酸化膜にかかる電界強度は、さらに高くなる。

本来は、ｐｎ接合部における電界強度のピークがＳｉＣの絶縁破壊電界強度に至って素子の破壊が生じるのが理想的である。しかし、従来のＵＭＯＳＦＥＴでは、ｐｎ接合部の電界強度がＳｉＣの絶縁破壊電界強度に至る前に、トレンチ底の酸化膜がその酸化膜の絶縁破壊電界強度（約１０ＭＶ／ｃｍ）に到達してしまう。そのため、理論耐圧よりも低い電圧で絶縁破壊が起こるという問題がある。

Ｓｉの絶縁破壊電界強度は、０．２ＭＶ／ｃｍであり、酸化膜の絶縁破壊電界強度（約１０ＭＶ／ｃｍ）よりも２桁小さい。従って、Ｓｉ半導体デバイスでは、ほぼｐｎ接合部で絶縁破壊が起こる。一方、４Ｈ−ＳｉＣの絶縁破壊電界強度は、２ＭＶ／ｃｍであり、酸化膜の絶縁破壊電界強度と１桁しか違わない。そのため、ＳｉＣ半導体デバイスでは、ＭＯＳキャパシタ部での絶縁破壊の問題が顕著となる。

このような問題の対策の一方法として、例えば、図１８に符号１３で示すＵＭＯＳＦＥＴの断面構造のように、ＵＭＯＳＦＥＴを作製する際に、トレンチ形成直後に素子全面にＡｌやＢのイオン注入を行い、トレンチ底にのみ、濃度が１０¹⁸ｃｍ^-3程度で、厚さが０．５μｍ程度のｐ⁺層１６を形成することが報告されている（例えば、非特許文献１参照。）。このようにすることによって、図１８に符号１５で示すＭＯＳキャパシタ部を含む深さ方向の電界強度分布のように、トレンチ底のｐ⁺層１６により電界が吸収されるので、トレンチ底のゲート酸化膜６に電界が印加されなくなり、トレンチ底の酸化膜中における絶縁破壊を防ぐことができる。なお、図１８において、符号１４は、ｐｎ接合部を含む深さ方向の電界強度分布である。

また、ＳｉＣ（０００−１）Ｃ面を主面とするＳｉＣウェハー上にＵＭＯＳＦＥＴを作製し、トレンチの側壁面と底面とで熱酸化速度が異なることを利用して、トレンチ側壁の酸化膜よりもトレンチ底の酸化膜を厚くする方法が提案されている（例えば、特許文献１、特許文献２参照。）。なお、本明細書では、ミラー指数の表記において、数字の前に−が付いている指数は負の指数を表すこととする。また、半導体材料としてＳｉを用いたパワーＭＯＳＦＥＴにおいて、トレンチの形成工程、トレンチ底へのｐ型不純物の拡散工程、トレンチ内へのＳｉＯ₂の埋め込み工程、埋め込み酸化膜のエッチバック工程を順次、行うことにより、トレンチ底にのみＳｉＯ₂膜を形成するとともに、トレンチ底の下にｐ型領域を埋め込むことが提案されている（例えば、非特許文献２参照。）。

特許第３４７１４７３号公報 特許第３５３１２９１号公報 Ｊ．・タン（Ｊ． Ｔａｎ）、外２名、「ハイ−ボルティジ・アキュミュレーション−レイヤ・ＵＭＯＳＦＥＴ’ｓ・イン・４Ｈ−ＳｉＣ（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ ＵＭＯＳＦＥＴ’ｓ ｉｎ ４Ｈ−ＳｉＣ）」、アイ・トリプル・イー・エレクトロン・デバイス・レターズ（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ）、（米国）、１９９８年１２月、第１９巻、第１２号、ｐ．４８７−４８９ ヒデフミ・タカヤ（Ｈｉｄｅｆｕｍｉ Ｔａｋａｙａ）、外５名、「フローティング・アイランド・アンド・シック・ボトム・オキサイド・トレンチ・ゲート・ＭＯＳＦＥＴ（ＦＩＴＭＯＳ）−ア・６０Ｖ・ウルトラ・ロー・オン−レジスタンス・ノーブル・ＭＯＳＦＥＴ・ウィズ・スピリア・インタナショナル・ボディ・ダイオード−（Ｆｌｏａｔｉｎｇ Ｉｓｌａｎｄ ａｎｄ Ｔｈｉｃｋ Ｂｏｔｔｏｍ Ｏｘｉｄｅ Ｔｒｅｎｃｈ Ｇａｔｅ ＭＯＳＦＥＴ（ＦＩＴＭＯＳ）−Ａ ６０Ｖ Ｕｌｔｒａ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ Ｎｏｖｅｌ ＭＯＳＦＥＴ ｗｉｔｈ Ｓｕｐｅｒｉｏｒ Ｉｎｔｅｒｎａｌ Ｂｏｄｙ Ｄｉｏｄｅ−）」、プロシーディングズ・オブ・ザ・１７ｔｈ・インタナショナル・シンポジウム・オン・パワー・セミコンダクタ・デバイシス＆ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’Ｓ）、（米国）、２００５年３月２３−２６日、ｐ．４３−４６

しかしながら、上記非特許文献１に開示された方法では、トレンチ底にｐ⁺層を形成するためのイオン注入と、注入されたイオン種を電気的に活性化するためのアニールが必要であるが、ＳｉＣの場合には、ＡｌやＢを活性化する際の温度が１６００〜１７００℃以上と高温であるため、この高温アニールによって表面に凹凸が生じてしまう。ゲート酸化膜とＭＯＳチャネル部のｐ型ベース層との界面に凹凸があると、電子が散乱されるため、移動度が低下するという問題がある。また、主面のソース／ベース電極の接触部位の表面が荒れると、ソース／ベース電極のオーミツク特性の悪化を招き、メタル接触抵抗が増大するという問題もある。さらに、高温アニールにより、ＳｉＣ結晶中に存在する転位が成長し、リーク電流などの素子特性が悪化するという問題もある。

また、上記特許文献１または２に開示された方法では、熱酸化速度の面方位異方性を利用してトレンチ側壁とトレンチ底とで膜厚の異なる酸化膜を生成するため、トレンチ側壁の酸化膜厚に対して卜レンチ底の酸化膜厚が一義的に決まってしまう。そのため、ドリフト層の厚みや濃度によっては、ＭＯＳＦＥＴの絶縁耐圧が理論値まで上がらないという不具合が生じる。さらに、ＳｉＣ（０００−１）Ｃ面以外の面を主面としてＵＭＯＳＦＥＴを作製すると、トレンチ底の酸化膜厚をトレンチ側壁の酸化膜厚に対して十分に厚くすることができないという問題がある。

また、上記非特許文献２に開示された方法は、Ｓｉ系のＵＭＯＳＦＥＴに適用されるものであり、ＳｉＣ系のＵＭＯＳＦＥＴを対象としたものではない。Ｓｉ系のＵＭＯＳＦＥＴでは、ＳｉＯ₂の絶縁破壊電界強度（１０ＭＶ／ｃｍ）に対してＳｉの絶縁破壊電界強度（０．２ＭＶ／ｃｍ）が十分に小さいので、トレンチ側壁の酸化膜厚とトレンチ底の酸化膜厚が同じであっても、絶縁耐圧が著しく低くなることはない。また、上記非特許文献２に開示された方法は、同文献のＦｉｇ．６およびＦｉｇ．８に示されているように、デバイスの深さ方向の電界強度分布が２つのピークを有するようにすることによって、オン抵抗を低減することを目的としており、絶縁耐圧を向上させることを目的としたものではない。さらに、上記特許文献１および２、並びに上記非特許文献２には、トレンチ底の酸化膜の厚さがどれくらいであれば理論耐圧が得られるのかということに関する言及はない。

この発明は、上述した従来技術による問題点を解消するため、種々のポリタイプの種々の面方位の面を主面とするＳｉＣウェハーを用いて、理論耐圧を有するトレンチゲート型の半導体素子を作製することができる炭化珪素半導体素子の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、４Ｈ型のＳｉＣ（０００１）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６］を満たすように、埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項２の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（０００−１）Ｃ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６］を満たすように、埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項３の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（１１−２０）面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項４の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（０３−３８）面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項５の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、３Ｃ型のＳｉＣ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項６の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、６Ｈ型のＳｉＣ（０００１）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６］を満たすように、埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項７の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、６Ｈ型のＳｉＣ（０００−１）Ｃ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６］を満たすように、埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項８の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、数字の前に−を付けて負のミラー指数を表すと、６Ｈ型のＳｉＣ（１１−２０）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底に０．１５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項９の発明にかかる炭化珪素半導体素子の製造方法は、半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、数字の前に−を付けて負のミラー指数を表すと、６Ｈ型のＳｉＣ（０１−１４）面を主面とするＳｉＣ基板にトレンチを形成する工程と、前記トレンチの底に０．１５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極となる電極材を形成する工程と、を含むことを特徴とする。

請求項１０の発明にかかる炭化珪素半導体素子の製造方法は、請求項１〜９のいずれか一つに記載の発明において、前記トレンチ形成後、同トレンチの側壁面および底面の上に、トレンチ幅よりも薄いＳｉ膜を堆積し、該Ｓｉ膜を熱酸化して前記トレンチをＳｉＯ₂膜で満たし、該ＳｉＯ₂膜をエッチバックして前記トレンチの底にのみＳｉＯ₂膜を残すことによって、前記トレンチの底にＳｉＯ₂膜を埋め込むことを特徴とする。

請求項１１の発明にかかる炭化珪素半導体素子の製造方法は、請求項１〜９のいずれか一つに記載の発明において、前記トレンチ形成後、減圧気相成長法により同トレンチをＳｉＯ₂の低温酸化膜で満たし、該ＳｉＯ₂膜をエッチバックして前記トレンチの底にのみＳｉＯ₂膜を残すことによって、前記トレンチの底にＳｉＯ₂膜を埋め込むことを特徴とする。

請求項１〜９の発明によれば、トレンチ底に、理論耐圧を得るのに十分な厚さの酸化膜を有するトレンチゲート型の炭化珪素半導体素子が得られる。また、請求項１０または１１の発明によれば、トレンチ側壁のゲート酸化膜の厚さにかかわらず、トレンチ底に、理論耐圧を得るのに十分な厚さの酸化膜を形成することができる。

本発明にかかる炭化珪素半導体素子の製造方法によれば、種々のポリタイプの種々の面方位の面を主面とするＳｉＣウェハーを用いて、理論耐圧を有するトレンチゲート型の半導体素子を作製することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（本発明方法の具体例）
図１〜図６は、本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。まず、例えば、不純物濃度が１×１０¹⁸ｃｍ^-3で、厚さが４００μｍであるｎ型ＳｉＣ基板２１の上に、１×１０¹⁸ｃｍ^-3の不純物濃度で、０．５μｍの厚さのｎ型フィールドストップ層２２、１×１０¹⁶ｃｍ^-3の不純物濃度で、８μｍの厚さのｎ型ドリフト層２３、２×１０¹⁷ｃｍ^-3の不純物濃度で、０．４μｍの厚さのｎ型電流拡散層２４、および１×１０¹⁷ｃｍ^-3の不純物濃度で、１μｍの厚さのｐ型ベース層２５がこの順でｎ型ＳｉＣ基板２１側から順次、積層され、ｐ型ベース層２５の表面層に１×１０¹⁸ｃｍ^-3の不純物濃度で、０．５μｍの深さのｎ型ソース領域２６が選択的に形成されたＳｉＣウェハーを用意する。

上述したエピタキシャルウェハーを出発基板として用い、図１に示すように、ドライエッチングによりｎ型ソース領域２６、ｐ型ベース層２５およびｎ型電流拡散層２４を貫通して、トレンチ底がｎ型ドリフト層２３中に位置するゲートトレンチ２７を形成する。その際のエッチング方式として、例えば、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）による反応性イオンエッチング方式を採用することができる。その場合には、エッチングガスとしてＳＦ₆とＯ₂を用い、ガス比を［ＳＦ₆／Ｏ₂＝３］とし、ガス圧を３Ｐａとし、ＩＣＰパワーおよびバイアスパワーをそれぞれ５００Ｗおよび１００Ｗとするエッチング条件を採用することができる。

次いで、図２に示すように、全面にリンドープ多結晶Ｓｉ２８を堆積する。このリンドープ多結晶Ｓｉ２８の堆積厚さは、この後に続く熱酸化工程においてリンドープ多結晶Ｓｉ２８が熱酸化膜となる際に膨張してゲートトレンチ２７を完全に埋めるように決められる。例えば、ゲートトレンチ２７の開口幅が２μｍであれば、リンドープ多結晶Ｓｉ２８の堆積厚さは０．５μｍである。リンドープ多結晶Ｓｉ２８を成膜するにあたっては、例えば、減圧気相成長法（減圧ＣＶＤ法、ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を採用することができる。その場合には、温度５６０℃、ガス圧８０Ｐａ、ＳｉＨ₄の流量０．２ＳＬＭ、ＰＨ₃の流量０．５ＳＬＭおよびＨｅの流量０．８ＳＬＭを成膜条件として採用することができる。

次いで、図３に示すように、熱酸化を行って、リンドープ多結晶Ｓｉ２８をＳｉＯ₂膜２９とし、このＳｉＯ₂膜２９でゲートトレンチ２７を満たす。このときの酸化条件は、例えば、燃焼酸化１１００℃、Ｈ₂の流量５ＳＬＭ、Ｏ₂の流量３ＳＬＭおよび酸化時間３時間である。

また、リンドープ多結晶Ｓｉ２８を堆積してそれを熱酸化する代わりに、ゲートトレンチ２７の形成後、直接、全面にＳｉＯ₂膜２９を堆積してもよい。その場合には、例えば、減圧ＣＶＤ法によりＳｉＯ₂の低温酸化膜（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を堆積してもよい。そのときの成膜条件は、例えば、ＳｉＨ₄の流量１ＳＬＭ、Ｏ₂の流量０．５ＳＬおよび成膜温度５００℃である。

次いで、図４に示すように、ドライエッチングによりＳｉＯ₂膜２９をエッチバックして、トレンチ底部を除いてＳｉＯ₂膜２９を除去する。このときに用いるエッチングガスは、例えば、１００％のＣＨＦ₃ガスである。また、エッチング条件は、例えば、ＩＣＰパワー２００Ｗ、バイアスパワー１０Ｗおよびガス圧１Ｐａである。この段階では、トレンチ底がＳｉＯ₂膜２９により完全に覆われていない場合があるが、後のゲート絶縁膜形成後の界面特性を向上させるためのアニールによって、ＳｉＯ₂膜２９が軟化し、平坦化される（図５参照）。トレンチ底に残る、平坦化された後のＳｉＯ₂膜２９の厚さについては、後述する。

次いで、図５に示すように、トレンチ側壁およびトレンチ底のＳｉＯ₂膜２９膜の表面にゲート絶縁膜３０を形成する。そして、界面特性を向上させるためにアニールを行う。このときのアニール条件は、例えばＮ₂Ｏ１０％、Ｎ₂ベース、１３００℃および１時間である。このアニールによって、上述したように、トレンチ底のＳｉＯ₂膜２９が平坦化され、トレンチ底がＳｉＯ₂膜２９により完全に覆われることになる。

平坦化したＳｉＯ₂膜２９の上端は、ｎ型電流拡散層２４の下端、すなわちｎ型電流拡散層２４とｎ型ドリフト層２３との界面の位置に一致するのがよい。次いで、図６に示すように、ゲート電極３１、トレンチを埋めてゲート電極３１とソース／ベース電極３２を絶縁する層間絶縁膜（図示省略）、ソース／ベース電極３２およびドレイン電極３３を形成し、ＳｉＣ−ＵＭＯＳＦＥＴが完成する。

ここで、上述したように、トレンチ底のＳｉＯ₂膜２９の厚さｔ_oxμｍ（図６参照）について説明する。素子の絶縁耐圧をＢＶ［ｋＶ］とする。ｎ型ＳｉＣ基板２１が４Ｈ−ＳｉＣ（０００１）Ｓｉ面または４Ｈ−ＳｉＣ（０００−１）Ｃ面を主面とする基板である場合には、次の（１）式を満たす。
ｔ_ox＞−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６ ・・・（１）

また、ｎ型ＳｉＣ基板２１が４Ｈ−ＳｉＣ（１１−２０）面、４Ｈ−ＳｉＣ（０３−３８）面または３Ｃ−ＳｉＣ面を主面とする基板である場合には、次の（２）式を満たす。
ｔ_ox≧０．０５ ・・・（２）

また、ｎ型ＳｉＣ基板２１が６Ｈ−ＳｉＣ（０００１）Ｓｉ面または６Ｈ−ＳｉＣ（０００−１）Ｃ面を主面とする基板である場合には、次の（３）式を満たす。
ｔ_ox＞−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６ ・・・（３）

さらに、ｎ型ＳｉＣ基板２１が６Ｈ−ＳｉＣ（１１−２０）Ｓｉ面または６Ｈ−ＳｉＣ（０１−１４）面を主面とする基板である場合には、次の（４）式を満たす。これら（１）〜（４）式の導出過程については、後述する。
ｔ_ox≧０．１５ ・・・（４）

一例として、４Ｈ−ＳｉＣ（０００１）Ｓｉ面を主面とするｎ型ＳｉＣ基板２１を用い、ｎ型ドリフト層２３の厚さおよび不純物濃度をそれぞれ８μｍおよび１×１０¹⁶ｃｍ^-3とすると、図６にＢ−Ｂ’で示すｐｎ接合部における絶縁耐圧（理論耐圧）は、約１．４ｋＶとなり、図６にＡ−Ａ’で示すＭＯＳキャパシタ部における絶縁耐圧よりも低い。また、トレンチ底のＳｉＯ₂膜２９の厚さｔ_oxが０．５μｍ、１μｍ、１．５μｍ、２μｍおよび２．５μｍのＵＭＯＳＦＥＴを作製し、ｔ_oxと平均故障時間（ＭＴＴＦ：Ｍｅａｎ Ｔｉｍｅ ｔｏ Ｆａｉｌｕｒｅ）との相関関係を調べた結果を図７に示す。

図７は、トレンチ底酸化膜の厚さと平均故障時間との相関関係を調べた結果を示す図である。図７より明らかなように、トレンチ底のＳｉＯ₂膜２９が厚くなるのに伴って、平均故障時間が長くなり、ｔ_oxが１μｍで平均故障時間が１００年となることがわかった。この結果は、後述する表１の許容酸化膜厚とほぼ一致しており、この膜厚以上で十分な信頼性が得られることがわかつた。

（埋め込み酸化膜の厚さの導出過程）
次に、上記（１）〜（４）式を導き出した過程について説明する。図８は、本発明が実験に用いたＭＯＳキャパシタの断面構成を示す図である。本発明者は、図８に示すようなメタルゲート／ＳｉＯ₂／ＳｉＣ半導体のＭＯＳキャパシタを作製し、２３℃、１２５℃、２５０℃および３５０℃の各温度においてＳｉＯ₂膜の長期信頼性試験を実施し、破壊に至るまでにＳｉＯ₂膜を通過した総電荷量Ｑ_BDＣ／ｃｍ²を測定した。そして、その結果から、ＵＭＯＳＦＥＴのトレンチ底のＳｉＯ₂膜２９に印加できる許容電界強度を算出した。以下、その実験について説明する。

不純物濃度が１×１０¹⁸ｃｍ^-3で、厚さが約４００μｍであるｎ型ＳｉＣ基板４１の上に、１×１０¹⁸ｃｍ^-3の不純物濃度で、０．５μｍの厚さのｎ型バッファー層４２、１×１０¹⁷ｃｍ^-3の不純物濃度で、１０μｍの厚さのｐ型ドリフト層４３がこの順でｎ型ＳｉＣ基板４１側から順次、積層されたＳｉＣエピタキシャルウェハーを用意した。ｎ型ＳｉＣ基板４１として、４Ｈ型、６Ｈ型および３Ｃ型のポリタイプ（結晶多形）を用いた。各ポリタイプの基板４１上に成長するエピタキシャル層（ｎ型バッファー層４２とｐ型ドリフト層４３）は、下地（ｎ型ＳｉＣ基板４１）のポリタイプをそのまま引き継いでいた。すなわち、いずれのエピタキシャルウェハーも、一種類のポリタイプからなり、異なるポリタイプが混入していることはなかった。

各ウェハーを酸およびアルカリにより洗浄した後、各ウェハーの表面に減圧ＣＶＤ法により、典型的な成膜条件で１００ｎｍの厚さの低温酸化膜を形成した。低温酸化膜の典型的な成膜条件は、ＳｉＨ₄の流量１ＳＬＭ、Ｏ₂の流量０．５ＳＬＭおよび成膜温度４００℃である。この条件での低温酸化膜の成膜レートは、２０オングストローム／ｍｉｎである。次いで、１１００℃、常圧のＮ₂Ｏ雰囲気中で各試料の熱処理を行った。

この熱処理を行う理由は、密度の低い低温酸化膜を緻密化して、絶縁破壊電界強度を向上させるためと、ＳｉＣとＳｉＯ₂との界面に存在する界面準位密度を低減させることによって、ＭＯＳＦＥＴのチャネル移動度を向上させて、素子特性を向上させるためである。この熱処理によって、低温酸化膜の厚さは、熱処理前の１００ｎｍから８０ｎｍに減少した。すなわち、ｐ型ドリフト層４３の表面に、８０ｎｍの厚さの緻密化した酸化膜４４が形成された。

次いで、酸化膜４４の表面に、リンドープされたポリＳｉを積層し、パターニングを行って、電極面積が３．１４×１０^-4ｃｍ²（２００μｍφ）のポリＳｉ電極４５を形成した。このようにして、１ウェハー内に少なくとも１００個以上のＭＯＳキャパシタを作製した。次いで、ウェハー表面の酸化膜４４を一部除去して、ｐ型ドリフト層４３を露出させ、そのｐ型ドリフト層４３を露出面にスパッタおよびパターニングによりＡｌを成膜した。最後に、９００℃で１０分間のアニールを行って、Ａｌ膜とｐ型ドリフト層４３との接触をオーミックコンタクトとし、Ａｌ電極４６とした。

実際のＵＭＯＳＦＥＴの動作においては、逆方向バイアス時にトレンチ底のＳｉＯ₂膜に電界ストレスがかかり、電子がポリＳｉゲート電極からこのＳｉＯ₂膜に注入される。同じ状況を作り出すために、図８に示すＭＯＳキャパシタにおいて、Ａｌ電極４６をアース電位にし、ポリＳｉ電極４５に負バイアスを印加した。この場合、ドリフト層４３がｐ型であるため、ＭＯＳキャパシタは蓄積状態になり、全バイアスが酸化膜４４に印加される。

このようにして測定したＭＯＳキャパシタの室温における酸化膜中の電界強度とリーク電流の関係を図９に示す。図９は、図８に示すＭＯＳキャパシタのＩＶ特性を示す図である。図９において、酸化膜中の電界強度が６ＭＶ／ｃｍ以上の領域で見られるプロットは、Ｆｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍトンネル電流の理論式によく合致している。つまり、図９のプロットで示される電流は、酸化膜４４の実効的な障壁の幅が薄くなることによるＦｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍトンネル電流によるものである。また、絶縁破壊電界強度は、１０ＭＶ／ｃｍ以上であった。このＩＶ特性については、同一ウェハー内の多数のＭＯＳキャパシタ間で顕著な差が見られなかった。また、長期信頼性試験の各実施温度におけるＩＶ特性にも顕著な差が見られなかった。これは、リーク電流がＦｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍトンネル電流であることを示している。

なお、図９において、酸化膜中の電界強度が６ＭＶ／ｃｍよりも低い領域にプロットがないのは、実際の測定器の測定下限が１０ｐＡであり、それよりも少ない電流を測定することができないからである。１０ｐＡを電流密度に換算すると３×１０^-8Ａ／ｃｍ²である。図９には、酸化膜中の電界強度が６ＭＶ／ｃｍよりも低い領域のリーク電流を、Ｆｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍトンネル電流の理論式から導き出し、曲線で描いている。なお、Ｆｏｗｌｅｒ／Ｎｏｒｄｈｅｉｍトンネル電流の理論式については、「電子材料シリーズ、サブミクロンデバイスＩＩ」（小柳光正著、丸善株式会社刊）の第２９頁に（３・１１）式として記載されている。

ＭＯＳキャパシタの長期信頼性試験については、２３℃、１２５℃、２５０℃および３５０℃の各温度においてそれぞれ４０個のＭＯＳキャパシタに９ＭＶ／ｃｍのストレスをかけ、それぞれの素子が破壊するまでに酸化膜４４を横切る総電荷量Ｑ_BDを求めた。総電荷量Ｑ_BDは、リーク電流と破壊までの時間の積として求めた。各ＭＯＳキャパシタの総電荷量Ｑ_BDは、Ｗｅｉｂｕｌｌ統計に従うので、総電荷量Ｑ_BDを横軸とし、累積故障率Ｆとしてｌｎ（−ｌｎ（１‐Ｆ））を縦軸とすると、図１０に示す特性図が得られた。図１０は、図８に示すＭＯＳキャパシタの酸化膜を通過する総電荷量と累積故障率との関係を示す図である。

ここで、全素子数の５０％の素子が破壊するときの総電荷量Ｑ_BDを各測定温度におけるＱ_BDと定義する。製品寿命として１００年を保証する必要があるので、これらのことから素子に流せる許容リーク電流値Ｊ［Ａ／ｃｍ²］は、次の（５）式で算出される。
Ｊ＝Ｑ_BD／（１００年×３６５日×２４時間×３６００秒） ・・・（５）

図９から、このリーク電流Ｊに対応する酸化膜中の電界強度が、その動作温度において実際に素子に印加することができる許容電界強度となる。また、実際のインバータでは、Ｓｉの動作温度の上限である１２５℃が動作温度となる。従って、１２５℃において、累積故障率Ｆが０．５であるときの許容電界強度は、図１０から０．３Ｃ／ｃｍ²であることがわかる。この値を上記（５）式のＱ_BDに代入すると、１００年保証のリーク電流Ｊは、９．５×１０^-11Ａ／ｃｍ²となる。このときの電界強度は、図９から５ＭＶ／ｃｍであることがわかる。つまり、酸化膜４４の許容電界強度は、５ＭＶ／ｃｍとなる。この許容電界強度は、ｎ型のポリＳｉ電極４５と酸化膜４４にのみ依存するものであるので、ＳｉＣのポリタイプには依存しない。

また、図６に示すＵＭＯＳＦＥＴにおいて、Ａ−Ａ’で示すＭＯＳキャパシタ部およびＢ−Ｂ’で示すｐｎ接合部の電界強度分布は、それぞれ図１７のＭＯＳキャパシタ部を含む深さ方向の電界強度分布１２およびｐｎ接合部を含む深さ方向の電界強度分布１１のようになる。従って、ＵＭＯＳＦＥＴのＭＯＳキャパシタ部およびｐｎ接合部のそれぞれが保持している電圧は、図１７のそれぞれの深さ方向に分布している電界強度を深さに対して積分したもの（電界強度分布の総面積）に相当する。

このときの図６のＡ−Ａ’、すなわちＭＯＳキャパシタ部の印加電圧Ｖ_AA'は、次の（６）式で表される。ただし、酸化膜中の電界強度をＥ_oxとし、トレンチ底の酸化膜厚をｔ_oxとし、ＳｉＣの誘電率をε_sとし、酸化膜の誘電率をε_oxとし、電荷素量をｑとし、ドリフト層の濃度をＮ_dとし、ドリフト層の厚さをｔ_dとする。
Ｖ_AA'＝Ｅ_oxｔ_ox＋（１／２ε_s）｛２ε_oxＥ_ox−ｑＮ_d（ｔ_d−ｔ_ox）｝（ｔ_d−ｔ_ox） ・・・（６）

一方、図６のＢ−Ｂ’、すなわちｐｎ接合部におけるｎ型ドリフト層２３の厚さと不純物濃度で、理論耐圧とオン抵抗が決まる。これらの値は、ＳｉＣのポリタイプの種類や面方位によって異なる。４Ｈ−ＳｉＣ（０００１）Ｓｉ面または４Ｈ−ＳｉＣ（０００−１）Ｃ面を主面とする場合、４Ｈ−ＳｉＣ（１１−２０）面、４Ｈ−ＳｉＣ（０３−３８）面または３Ｃ−ＳｉＣ面を主面とする場合、６Ｈ−ＳｉＣ（０００１）Ｓｉ面または６Ｈ−ＳｉＣ（０００−１）Ｃ面を主面とする場合、並びに６Ｈ−ＳｉＣ（１１−２０）Ｓｉ面または６Ｈ−ＳｉＣ（０１−１４）面を主面とする場合のそれぞれについて、ｎ型ドリフト層２３の厚さｔ_d［μｍ］、オン抵抗Ｒ_on［Ωｃｍ²］、理論耐圧ＢＶ（Ｖ）、および理論耐圧ＢＶがＭＯＳキャパシタ部での保持電圧Ｖ_AA'を超えるときのトレンチ底のＳｉＯ₂膜２９の厚さｔ_ox［μｍ］を、表１、表２、表３および表４に示す。

表１、表２、表３および表４におけるｔ_oxとＢＶとの関係を図示すると、それぞれ図１１、図１２、図１３および図１４の特性図のようになる。図１１、図１２、図１３および図１４からは、それぞれ次の（７）式、（８）式、（９）式および（１０）式の関係式が求まる。
ｔ_ox＝−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６ ・・・（７）
ｔ_ox＝０．０５ ・・・（８）
ｔ_ox＝−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６ ・・・（９）
ｔ_ox＝０．１５ ・・・（１０）

従って、トレンチ底のＳｉＯ₂膜２９の厚さｔ_oxが上記（７）〜（１０）式以上の厚さであれば、十分な信頼性が得られる。以上説明したように、実施の形態によれば、トレンチ底に、理論耐圧を得るのに十分な厚さの酸化膜を有するＳｉＣ−ＵＭＯＳＦＥＴ等の素子を作製することができる。また、トレンチ側壁のゲート絶縁膜の厚さにかかわらず、トレンチ底に、理論耐圧を得るのに十分な厚さの酸化膜を形成することができる。また、トレンチ底にｐ型領域を埋め込む必要がないので、そのｐ型領域を形成するためのイオン注入工程と活性化アニール工程を省略することができる。従って、簡素なプロセスで信頼性の高いＳｉＣ−ＵＭＯＳＦＥＴ等の素子を作製することができる。また、ＳｉＣ（０００−１）Ｃ面に限らず、主種のポリタイプで、主種の面方位の面を主面とするＳｉＣ基板を用いて、理論耐圧を有する素子を作製することができる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、トレンチ底の酸化膜を熱酸化や高温酸化やスバッタにより成膜してもよい。

以上のように、本発明にかかる炭化珪素半導体素子の製造方法は、トレンチゲート構造を有するＭＯＳＦＥＴやＩＧＢＴ等の電圧駆動型の炭化珪素半導体素子の製造に有用であり、特に、ＭＯＳ型電力用炭化珪素半導体素子の製造に適している。

本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 本発明にかかる製造方法により製造途中のＵＭＯＳＦＥＴの要部断面構成を示す図である。 トレンチ底酸化膜の厚さと平均故障時間との相関関係を調べた結果を示す図である。 本発明が実験に用いたＭＯＳキャパシタの断面構成を示す図である。 図８に示すＭＯＳキャパシタのＩＶ特性を示す図である。 図８に示すＭＯＳキャパシタの酸化膜を通過する総電荷量と累積故障率との関係を示す図である。 図６に示すＵＭＯＳＦＥＴの絶縁耐圧とトレンチ底酸化膜の厚さとの関係を示す図である。 図６に示すＵＭＯＳＦＥＴの絶縁耐圧とトレンチ底酸化膜の厚さとの関係を示す図である。 図６に示すＵＭＯＳＦＥＴの絶縁耐圧とトレンチ底酸化膜の厚さとの関係を示す図である。 図６に示すＵＭＯＳＦＥＴの絶縁耐圧とトレンチ底酸化膜の厚さとの関係を示す図である。 従来のＵＭＯＳＦＥＴの断面構造を示す図である。 従来のＤＩＭＯＳＦＥＴの断面構造を示す図である。 従来のＵＭＯＳＦＥＴの構造とオフ状態のときの深さ方向の電界強度分布を示す図である。 従来のＵＭＯＳＦＥＴの構造とオフ状態のときの深さ方向の電界強度分布を示す図である。

符号の説明

２１ ＳｉＣ基板
２７ トレンチ
２９ ＳｉＯ₂膜
３０ ゲート絶縁膜
３１ ゲート電極

Claims (11)

1. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   ４Ｈ型のＳｉＣ（０００１）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６］を満たすように、埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
2. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（０００−１）Ｃ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０４ＢＶ²＋０．４４７６ＢＶ＋０．３９９６］を満たすように、埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
3. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（１１−２０）面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
4. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   数字の前に−を付けて負のミラー指数を表すと、４Ｈ型のＳｉＣ（０３−３８）面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
5. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   ３Ｃ型のＳｉＣ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底に０．０５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
6. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   ６Ｈ型のＳｉＣ（０００１）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６］を満たすように、埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
7. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   ６Ｈ型のＳｉＣ（０００−１）Ｃ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底にＳｉＯ₂膜を、該ＳｉＯ₂膜の厚さをｔ_ox［μｍ］とし、素子の絶縁耐圧をＢＶ［ｋＶ］としたときに、式［ｔ_ox＞−０．０５５９ＢＶ²＋０．８６５ＢＶ＋０．５１０６］を満たすように、埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
8. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   数字の前に−を付けて負のミラー指数を表すと、６Ｈ型のＳｉＣ（１１−２０）Ｓｉ面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底に０．１５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
9. 半導体材料としてＳｉＣを用いて半導体素子を製造するにあたって、
   数字の前に−を付けて負のミラー指数を表すと、６Ｈ型のＳｉＣ（０１−１４）面を主面とするＳｉＣ基板にトレンチを形成する工程と、
   前記トレンチの底に０．１５μｍ以上の厚さのＳｉＯ₂膜を埋め込む工程と、
   前記トレンチの側壁およびトレンチ底の前記ＳｉＯ₂膜の上にゲート絶縁膜を形成する工程と、
   前記トレンチ内にゲート電極となる電極材を形成する工程と、
   を含むことを特徴とする炭化珪素半導体素子の製造方法。
10. 前記トレンチ形成後、同トレンチの側壁面および底面の上に、トレンチ幅よりも薄いＳｉ膜を堆積し、該Ｓｉ膜を熱酸化して前記トレンチをＳｉＯ₂膜で満たし、該ＳｉＯ₂膜をエッチバックして前記トレンチの底にのみＳｉＯ₂膜を残すことによって、前記トレンチの底にＳｉＯ₂膜を埋め込むことを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体素子の製造方法。
11. 前記トレンチ形成後、減圧気相成長法により同トレンチをＳｉＯ₂の低温酸化膜で満たし、該ＳｉＯ₂膜をエッチバックして前記トレンチの底にのみＳｉＯ₂膜を残すことによって、前記トレンチの底にＳｉＯ₂膜を埋め込むことを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体素子の製造方法。

Images