JP2012109304A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 開口部が設けられ、当該開口部に二次元電子ガスで形成されるチャネルを備える縦型半導体装置の耐圧性能を向上させることを目的とする。
【解決手段】 ＧａＮ系積層体１５は、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を有し、開口部２８は表層からｎ−型ＧａＮドリフト層４内にまで届いていて、開口部の壁面および底部を覆うように位置する、電子走行層２２および電子供給層２６を含む再成長層２７と、開口部の周囲に位置するソース電極Ｓと、開口部の再成長層上に位置するゲート電極Ｇと、開口部の底部に位置する底部絶縁膜３７とを備えることを特徴とする。
【選択図】 図１

Description

本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。
特開２００６−２８６９４２号公報
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層とｎ−ＧａＮドリフト層とのｐｎ接合に形成される空乏層により、耐圧性能は向上されるかもしれない。しかし、開口部はｐ型ＧａＮバリア層を突き抜けてｎ−ＧａＮドリフト層内にまで届いている。このため、ゲート電極Ｇはｐ型ＧａＮバリア層を介在させずにドレイン電極に対向することになる。大電力用スイッチング素子に用いる場合、オフ動作には、ソース電極（グランド）とドレイン電極との間に数百Ｖ〜千数百Ｖの電圧が印加される。オフ動作時にはゲート電極にマイナス数Ｖ程度の電圧がかけられる。上記の高いソース−ドレイン間電圧のため、開口部の底とくに底の稜線（断面図では角部）付近のｎ−ＧａＮドリフト層に電界集中が生じる。この結果、開口部の底の稜線の不可避的な凹凸等を起点に半導体の破壊が生じる。
本発明は、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させた半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置では、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いている。その開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、再成長層、ｎ型ＧａＮ系コンタクト層およびｐ型ＧａＮ系バリア層に接するソース電極と、開口部において再成長層上に位置するゲート電極と、開口部の底部に限定されてゲート電極の下に位置する底部絶縁膜とを備えることを特徴とする。
縦型の半導体装置では、一方の主面（ＧａＮ系半導体層の表面）上のソース電極と、そのソース電極に該ＧａＮ系半導体層を挟んで対向するドレイン電極との間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極はグランド電位に固定され、ドレイン電極に高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極が最低電位を保持する。ゲート電極とドレイン電極との間の距離は、ソース電極とドレイン電極との間の距離よりも小さく、オフ動作時には、ドレイン電極とゲート電極との間には、上記の−５Ｖ分だけ高くなった電圧がかかる。従来の形態では、ゲート電極は、半導体層に接して、ショットキー構造の金属部分を構成している。
上記の構成によれば、開口部の底部に底部絶縁膜が配置され、その底部絶縁膜が、最低電位保持部のゲート電極と、開口部の底部に接する部分のｎ型ＧａＮ系ドリフト層との間に介在する。このため、ゲート電極とｎ型ＧａＮ系ドリフト層との間の距離は、確実に、絶縁膜の厚み分だけ大きくなる。従来の形態では、とくに開口部の角部の内側に嵌合していたゲート電極の凸部は、その角部から離れる。このとき、上記のように従来の装置におけるゲート電極が形成するショットキー構造は、本発明ではＭＩＳ（Metal Insulator Semiconductor）構造へと変えられている。この結果、角部の外側に接していたｎ型ＧａＮ系ドリフト層に生じる電界集中は緩和される。この結果、当該箇所のｎ型ＧａＮ系ドリフト層に破壊が生じにくくなる。
なお、不純物の導電型ｎ型またはｐ型について、濃度は限定していないが、低濃度から高濃度の全範囲を含むものである。
底部絶縁膜は、開口部の底部を覆う再成長層の上に位置することができる。
これによって、開口部の底部および壁面が連続して再成長層で覆われるので、角部等に偶発的に生成する不規則な凹凸などがなく、電界集中を局所的に助長する形状要因をなくすことができる。また、開口部の底部および壁面を連続して覆う再成長層上に底部絶縁膜を配置することで、製造工程の簡単化をはかることができる。
再成長層は、開口部の壁面を覆って該開口部の底部を形成するｎ型ＧａＮ系ドリフト層で終端し、底部絶縁膜は、開口部の底部に位置するｎ型ＧａＮ系ドリフト層を覆うように位置することができる。
これによって開口部の底部は、金属（ゲート電極）／底部絶縁膜／ｎ型ＧａＮ系ドリフト層という、簡単な構造になり、耐圧性能上、好ましい構造を得ることができる。
開口部の、少なくとも壁面において、ゲート電極の下であって再成長層上に位置する絶縁層を備えることができる。
ゲート電極下でチャネル上に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
なお、上記の絶縁層は、開口部の底部へと連続して、当該底部に位置する底部絶縁膜の上または下に延在することができる。この場合、この絶縁層と底部絶縁膜とは、底部において厚みを増して、オフ時に最低電位保持部のゲート電極とｎ−型ＧａＮドリフト層との間の距離をより大きくすることができる。この結果、角部に接するｎ−型ＧａＮドリフト層の部分における電界集中を一層緩和することができる。
再成長層が、開口部の壁面を覆って、該壁面と該開口部の底部とが交差する箇所で終端する構造において、絶縁膜が開口部の壁面から連続して底部絶縁膜を兼ねて、開口部の底部に位置するｎ型ＧａＮ系ドリフト層を覆うように位置する構成をとることができる。
これによって、上述のノーマリオフなどの性能を得ながら、耐圧性能を向上させる簡単な一つの構造を得ることができる。
本発明の半導体装置の製造方法は、縦型のＧａＮ系半導体装置の製造方法である。この製造方法は、ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、エッチングにより、表層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の底部に限定して底部絶縁膜を形成する工程と、底部絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする。
上記の方法によれば、再成長層を形成した後、ゲート電極を形成する前に、底部絶縁膜を形成することで、簡単に、開口部の角部付近のｎ型ＧａＮ系ドリフト層に生じる電界集中を緩和することができる。
再成長層の成長工程において、開口部の壁面に該開口部の底部を形成しているｎ型ＧａＮ系ドリフト層にまで当該再成長層を形成するか、または開口部の底部に位置する再成長層をエッチングによって除き、次いで、底部絶縁膜の製造工程において開口部の底部に露出するｎ型ＧａＮ系ドリフト層を覆うように底部絶縁膜を形成することができる。
または、再成長層の形成工程では、該再成長層を開口部の壁面および底部を覆うように形成し、底部絶縁膜の形成工程において再成長層上に当該底部絶縁膜を形成することができる。
上記のどちらの製造方法によっても、簡単に、底部絶縁膜を配置して電界集中の生じにくい半導体装置を製造することができる。
ゲート電極形成工程よりも前、底部絶縁膜の形成工程の後または前に、少なくとも開口部の壁面においてゲート電極の下に位置するように、絶縁層を形成する工程を備えることができる。
これによって、ゲートに正電圧を印加したときのゲートリーク電流を抑制でき、大電流動作がしやすい半導体装置を簡単に製造することができる。また、上記の絶縁層を設けることで、ノーマリーオフを得やすい半導体装置を製造することができる。
本発明の半導体装置によれば、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させることができる。
本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図２のＩ−Ｉ線に沿う断面図）。 図１の縦型ＧａＮ系ＦＥＴの平面図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にコンタクト層までのエピタキシャル積層体を形成した状態を示す図である。 エッチングによって開口部を設けた状態を示す図である。 ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。 開口部に、再成長層を形成した状態を示す図である。 開口部底部の再成長層上に底部絶縁膜を形成した状態を示す図である。 図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。このｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、連続して形成されたＧａＮ系積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
上記の薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
また、ｐ型ＧａＮバリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとが露出されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮコンタクト層７に接触して電気的接続をしている。ドレイン電極ＤはＧａＮ基板１の裏面に位置する。
再成長層２７を覆って、ゲート電極Ｇの下に絶縁層９が位置している。この絶縁層９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁層９は、なくてもよく、必須ではない。
動作オン時には、再成長層２７の、ＡｌＧａＮ電子供給層２６とｉ型ＧａＮ電子走行層２２とのｉ型ＧａＮ電子走行層内界面に、二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。スイッチング対象の電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７は、連続してｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とが成長されるため、両者の界面における不純物準位等は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流しながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
本実施の形態における特徴は、開口部２８の底部に位置する底部絶縁膜３７にある。この底部絶縁膜３７によって、開口部の底部付近のｎ−型ＧａＮドリフト層４と、ゲート電極Ｇとは距離をあけられる。とくに開口部の底部と壁面とが交差する稜線または角部Ｋに外側から接するｎ−型ＧａＮドリフト層４と、ゲート電極Ｇとは一定距離だけ確実に離される。また、従来における、ゲート電極Ｇが、直接、再成長層２７またはｎ−型ＧａＮドリフト層４に接するショットキー構造から、本実施の形態では、底部絶縁膜３７が両者の間に介在するＭＩＳ構造になっている。
上記したように、オフ動作時には、グランド電位に保持されるソース電極Ｓとドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。オフ動作時、ゲート電極が最低電位を保持する。
従来の半導体装置のように、ゲート電極Ｇが開口部２８の底部および壁面を連続して隙間なく覆う構造では、上記電位の境界条件下で、角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中が生じる。従来の半導体装置では、ゲート電極は、上記角部Ｋに内側から嵌合する凸部を有する。角部Ｋに接する部分のｎ−型ＧａＮドリフト層４では、電気力線は角部Ｋの外側から内側に向かって断面を絞られて高密度になって流れる。角部の内側から嵌合する凸部とは、厳密には、角部Ｋを覆う再成長層に内側から嵌合するというべきであるが、再成長層の厚みは小さく差異は小さいので、それほど大きな影響がない場合は、厳密に区別しないで説明する。
上記の内側から嵌合する凸部のために、ゲート電極Ｇの最低電位を保持する凸部に接する部分のｎ型ＧａＮ系ドリフト層４に大きな電界集中が生じる。この電界集中によってこの部分のｐ型ＧａＮバリア層６が破壊される場合がある。
本実施の形態の半導体装置１０のゲート電極Ｇは、底部絶縁膜３７によって、開口部２８の底部に接するｎ−型ＧａＮドリフト層４から、所定距離、離されている。とくにゲート電極Ｇは、開口部２８の角部Ｋに内側から嵌合する部分を持たない。この底部絶縁膜３７の厚みを大きくとることで、角部に接する部分のｎ−型ＧａＮドリフト層４の電界集中は緩和される。この結果、上記の稜線または角部に接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中は生じず、高電圧に起因する絶縁破壊は生じにくくなる。
底部絶縁膜３７の厚みを大きくするほど、最低電位保持部のゲート電極Ｇとｎ−型ＧａＮドリフト層４との間の距離は大きくなる。このため、底部絶縁膜３７の厚みは、再成長層２７（２２，２６）の厚みの３倍以上あることが望ましく、さらに好ましくは５倍以上とするのがよい。再成長層２７の厚みは、厚くても０．３μｍ程度なので、底部絶縁膜３７の厚みは、０．９μｍ（３倍）以上あるのがよく、１．５μｍ（５倍）以上あればさらによい。
底部絶縁膜３７には、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＮｉＯ、Ｓｃ２Ｏ３などを用いることができる。
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。ｎ＋型ＧａＮコンタクト層７の長さは、５μｍ以下とするのがよい。
図２は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図２によれば、開口部２８およびゲート電極Ｇを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ−型ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に成長する。
次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、開口部の底部に開口部をもつレジストパターン（図示せず）を用いて、図７に示すように、底部絶縁膜３７を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
＜図１の半導体装置に対する変形例＞
図８は、本発明の実施の形態の半導体装置１０であり、実施の形態１の変形例である。この変形例では、図１の半導体装置と異なり、ゲート電極Ｇの下に、絶縁層９を配置する。
ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。さらに、底部絶縁膜３７と絶縁層９とが積層されるので、ゲート電極Ｇとｎ−型ＧａＮドリフト層４との間の距離が大きくなり、さらに角部Ｋに接する部分のｎ−型ＧａＮドリフト層４における電界集中を緩和することができる。
絶縁層９の厚みは、０．０５μｍ以上０．３μｍ以下程度とするのがよい。絶縁層９についても、底部絶縁膜３７と同様に、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＮｉＯ、Ｓｃ２Ｏ３などを用いることができる。
なお、絶縁層９は、底部絶縁膜３７の下で、再成長層２７の上に位置してもよい。
（実施の形態２）
図９は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。ＧａＮ系積層体１５が、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７で形成され、開口部２８が表層からｎ−型ＧａＮドリフト層４に届くように設けられる点などは、実施の形態１と共通する。
本実施の形態の半導体装置１０の特徴は、次の点にある。
（１）開口部２８の底部に底部絶縁膜３７が設けられている。この点は、実施の形態１における図１の半導体装置または、その変形例である図８の半導体装置と同じである。
（２）開口部２８の底部において再成長層が配置されず、再成長層２７は、開口部２８の壁面を伝って底部に当たった箇所で終端している。
上記の（２）の特徴は、実施の形態１の半導体装置との間に本質的な相違を生じるものではない。底部絶縁膜３７は、絶縁膜９と協働して、開口部２８の角部Ｋに接する部分のｎ−型ＧａＮドリフト層４と、最低電位保持部であるゲート電極Ｇとの間の距離を大きくする。この結果、実施の形態１と、同様に、ｎ−型ＧａＮドリフト層４における角部Ｋの電界集中を緩和することができる。
絶縁層９がゲート電極下に位置することによる作用は、実施の形態１と同じである。すなわちゲート電極下でチャネル上に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
図９における絶縁層９は、底部絶縁膜３７の上を通っているが、底部絶縁膜３７の下を通ることもできる。開口部２８の底部における絶縁膜３７，９の作用は、底部における積層順序に左右されない。
さらに、絶縁層９は必須ではなく、あれば上記の作用を得ることができるが、耐圧性能の向上等に限定すれば、なくてもよい。
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、開口部の底部に限定して絶縁膜を配置することで、オフ時の耐圧性能を向上することができる。二次元電子ガスを開口部の壁面に沿って厚み方向に形成することで得られる低いオン抵抗と、上記高い体圧性能とを兼備するため、大電流のスイッチング素子に用いることができる。
１ ＧａＮ基板、４ ｎ−型ＧａＮドリフト層、 ６ ｐ型ＧａＮバリア層、７ ｎ＋型ＧａＮコンタクト層、９ 絶縁層、１０ 半導体装置（縦型ＧａＮ系ＦＥＴ）、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、３７ 底部絶縁膜、Ｄ ドレイン電極、Ｇ ゲート電極、Ｋ 開口部の稜線または角部、Ｍ１ レジストパターン、Ｓ ソース電極。
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。
特開２００６−２８６９４２号公報
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層とｎ−ＧａＮドリフト層とのｐｎ接合に形成される空乏層により、耐圧性能は向上されるかもしれない。しかし、開口部はｐ型ＧａＮバリア層を突き抜けてｎ−ＧａＮドリフト層内にまで届いている。このため、ゲート電極Ｇはｐ型ＧａＮバリア層を介在させずにドレイン電極に対向することになる。大電力用スイッチング素子に用いる場合、オフ動作には、ソース電極（グランド）とドレイン電極との間に数百Ｖ〜千数百Ｖの電圧が印加される。オフ動作時にはゲート電極にマイナス数Ｖ程度の電圧がかけられる。上記の高いソース−ドレイン間電圧のため、開口部の底とくに底の稜線（断面図では角部）付近のｎ−ＧａＮドリフト層に電界集中が生じる。この結果、開口部の底の稜線の不可避的な凹凸等を起点に半導体の破壊が生じる。
本発明は、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させた半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、壁面が表面に対して斜めに傾いた開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置では、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いている。その開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含み、該電子走行層と電子供給層との間に形成される二次元電子ガスをチャネルとする再成長層と、再成長層、ｎ型ＧａＮ系コンタクト層およびｐ型ＧａＮ系バリア層に接するソース電極と、開口部において再成長層上に位置し、チャネルを制御するためのゲート電極と、開口部の底部に限定されてゲート電極の下に位置し、前記斜めに傾いた壁面と同じ傾きの端面を有する底部絶縁膜とを備え、底部絶縁膜の厚みは再成長層の３倍以上あり、ゲート電極は、前記底部絶縁膜の上に位置することで開口部の底部における底部周縁部が、平面的に見て、再成長層の底部と壁面とが交差する稜線よりも、外側に拡大した位置に位置することを特徴とする。
縦型の半導体装置では、一方の主面（ＧａＮ系半導体層の表面）上のソース電極と、そのソース電極に該ＧａＮ系半導体層を挟んで対向するドレイン電極との間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極はグランド電位に固定され、ドレイン電極に高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極が最低電位を保持する。ゲート電極とドレイン電極との間の距離は、ソース電極とドレイン電極との間の距離よりも小さく、オフ動作時には、ドレイン電極とゲート電極との間には、上記の−５Ｖ分だけ高くなった電圧がかかる。従来の形態では、ゲート電極は、半導体層に接して、ショットキー構造の金属部分を構成している。
上記の構成によれば、開口部の底部に底部絶縁膜が配置され、その底部絶縁膜が、最低電位保持部のゲート電極と、開口部の底部に接する部分のｎ型ＧａＮ系ドリフト層との間に介在する。このため、ゲート電極とｎ型ＧａＮ系ドリフト層との間の距離は、確実に、絶縁膜の厚み分だけ大きくなる。従来の形態では、とくに開口部の角部の内側に嵌合していたゲート電極の凸部は、その角部から離れる。このとき、上記のように従来の装置におけるゲート電極が形成するショットキー構造は、本発明ではＭＩＳ（Metal Insulator Semiconductor）構造へと変えられている。この結果、角部の外側に接していたｎ型ＧａＮ系ドリフト層に生じる電界集中は緩和される。この結果、当該箇所のｎ型ＧａＮ系ドリフト層に破壊が生じにくくなる。
さらに、底部絶縁膜の厚みは再成長層の３倍以上あり、ゲート電極の開口部の底部における底部周縁部（角部）が、平面的に見て、再成長層の底部と壁面とが交差する稜線よりも、外側に拡大した位置に位置する。
なお、不純物の導電型ｎ型またはｐ型について、濃度は限定していないが、低濃度から高濃度の全範囲を含むものである。
底部絶縁膜は、開口部の底部を覆う再成長層の上に接して位置することができる。
これによって、開口部の底部および壁面が連続して再成長層で覆われるので、角部等に偶発的に生成する不規則な凹凸などがなく、電界集中を局所的に助長する形状要因をなくすことができる。また、開口部の底部および壁面を連続して覆う再成長層上に底部絶縁膜を配置することで、製造工程の簡単化をはかることができる。
再成長層は、開口部の壁面を覆って該開口部の底部を形成するｎ型ＧａＮ系ドリフト層に端が当たる形態で終端し、底部絶縁膜は、開口部の底部に位置するｎ型ＧａＮ系ドリフト層を覆うように位置することができる。
これによって開口部の底部は、金属（ゲート電極）／底部絶縁膜／ｎ型ＧａＮ系ドリフト層という、簡単な構造になり、耐圧性能上、好ましい構造を得ることができる。
開口部の、少なくとも壁面において、ゲート電極の下であって再成長層上に位置する絶縁層を備えることができる。
ゲート電極下でチャネル上に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
なお、上記の絶縁層は、開口部の底部へと連続して、当該底部に位置する底部絶縁膜の上または下に延在することができる。この場合、この絶縁層と底部絶縁膜とは、底部において厚みを増して、オフ時に最低電位保持部のゲート電極とｎ−型ＧａＮドリフト層との間の距離をより大きくすることができる。この結果、角部に接するｎ−型ＧａＮドリフト層の部分における電界集中を一層緩和することができる。
本発明には含まれない参考例としては、再成長層が、開口部の壁面を覆って、該壁面と該開口部の底部とが交差する箇所で終端する構造において、絶縁膜が開口部の壁面から連続して底部絶縁膜を兼ねて、開口部の底部に位置するｎ型ＧａＮ系ドリフト層を覆うように位置する構成をとることができる。
これによって、上述のノーマリオフなどの性能を得ながら、耐圧性能を向上させる簡単な一つの構造を得ることができる。
本発明の半導体装置の製造方法は、縦型のＧａＮ系半導体装置の製造方法である。この製造方法は、ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、エッチングにより、表層からｎ型ＧａＮ系ドリフト層内に届き、壁面が表面に対して斜めに傾いた開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含み、該電子走行層と電子供給層との間に形成される二次元電子ガスをチャネルとする再成長層をエピタキシャル成長させる工程と、開口部の底部に限定して、端面を前記壁面の斜めの傾きに合わせて、再成長層の厚みの３倍以上の厚みに底部絶縁膜を形成する工程と、底部絶縁膜上にゲート電極を形成する工程とを備え、ゲート電極の開口部の底部における底部周縁部が、平面的に見て、再成長層の底部と壁面とが交差する稜線よりも、外側に拡大した位置に位置するようにすることを特徴とする。
上記の方法によれば、再成長層を形成した後、ゲート電極を形成する前に、底部絶縁膜を形成することで、簡単に、開口部の角部付近のｎ型ＧａＮ系ドリフト層に生じる電界集中を緩和することができる。
再成長層の成長工程において、開口部の壁面に該開口部の底部を形成しているｎ型ＧａＮ系ドリフト層にまで当該再成長層を形成し、その後、開口部の底部に位置する再成長層をエッチングによって除き、次いで、底部絶縁膜の製造工程において開口部の底部に露出するｎ型ＧａＮ系ドリフト層を覆うように底部絶縁膜を形成することができる。
または、再成長層の形成工程では、該再成長層を開口部の壁面および底部を覆うように形成し、底部絶縁膜の形成工程において再成長層上に当該底部絶縁膜を形成することができる。
上記のどちらの製造方法によっても、簡単に、底部絶縁膜を配置して電界集中の生じにくい半導体装置を製造することができる。
ゲート電極形成工程よりも前、底部絶縁膜の形成工程の後または前に、少なくとも開口部の壁面においてゲート電極の下に位置するように、絶縁層を形成する工程を備えることができる。
これによって、ゲートに正電圧を印加したときのゲートリーク電流を抑制でき、大電流動作がしやすい半導体装置を簡単に製造することができる。また、上記の絶縁層を設けることで、ノーマリーオフを得やすい半導体装置を製造することができる。
本発明の半導体装置によれば、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の耐圧性能を向上させることができる。
本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図２のＩ−Ｉ線に沿う断面図）。 図１の縦型ＧａＮ系ＦＥＴの平面図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にコンタクト層までのエピタキシャル積層体を形成した状態を示す図である。 エッチングによって開口部を設けた状態を示す図である。 ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。 開口部に、再成長層を形成した状態を示す図である。 開口部底部の再成長層上に底部絶縁膜を形成した状態を示す図である。 図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。このｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、連続して形成されたＧａＮ系積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
上記の薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
また、ｐ型ＧａＮバリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとが露出されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮコンタクト層７に接触して電気的接続をしている。ドレイン電極ＤはＧａＮ基板１の裏面に位置する。
再成長層２７を覆って、該再成長層に接してゲート電極Ｇが位置している。
動作オン時には、再成長層２７の、ＡｌＧａＮ電子供給層２６とｉ型ＧａＮ電子走行層２２とのｉ型ＧａＮ電子走行層内界面に、二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。スイッチング対象の電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７は、連続してｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とが成長されるため、両者の界面における不純物準位等は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流しながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
本実施の形態における特徴は、開口部２８の底部に位置する底部絶縁膜３７にある。この底部絶縁膜３７によって、開口部の底部付近のｎ−型ＧａＮドリフト層４と、ゲート電極Ｇとは距離をあけられる。とくに開口部の底部と壁面とが交差する稜線または角部Ｋに外側から接するｎ−型ＧａＮドリフト層４と、ゲート電極Ｇとは一定距離だけ確実に離される。また、従来における、ゲート電極Ｇが、直接、再成長層２７またはｎ−型ＧａＮドリフト層４に接するショットキー構造から、本実施の形態では、底部絶縁膜３７が両者の間に介在するＭＩＳ構造になっている。
上記したように、オフ動作時には、グランド電位に保持されるソース電極Ｓとドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。オフ動作時、ゲート電極が最低電位を保持する。
従来の半導体装置のように、ゲート電極Ｇが開口部２８の底部および壁面を連続して隙間なく覆う構造では、上記電位の境界条件下で、角部Ｋに接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中が生じる。従来の半導体装置では、ゲート電極は、上記角部Ｋに内側から嵌合する凸部を有する。角部Ｋに接する部分のｎ−型ＧａＮドリフト層４では、電気力線は角部Ｋの外側から内側に向かって断面を絞られて高密度になって流れる。角部の内側から嵌合する凸部とは、厳密には、角部Ｋを覆う再成長層に内側から嵌合するというべきであるが、再成長層の厚みは小さく差異は小さいので、それほど大きな影響がない場合は、厳密に区別しないで説明する。
上記の内側から嵌合する凸部のために、ゲート電極Ｇの最低電位を保持する凸部に接する部分のｎ型ＧａＮ系ドリフト層４に大きな電界集中が生じる。この電界集中によってこの部分のｐ型ＧａＮバリア層６が破壊される場合がある。
本実施の形態の半導体装置１０のゲート電極Ｇは、底部絶縁膜３７によって、開口部２８の底部に接するｎ−型ＧａＮドリフト層４から、所定距離、離されている。とくにゲート電極Ｇは、開口部２８の角部Ｋに内側から嵌合する部分を持たない。この底部絶縁膜３７の厚みを大きくとることで、角部に接する部分のｎ−型ＧａＮドリフト層４の電界集中は緩和される。この結果、上記の稜線または角部に接する部分のｎ−型ＧａＮドリフト層４に大きな電界集中は生じず、高電圧に起因する絶縁破壊は生じにくくなる。
底部絶縁膜３７の厚みを大きくするほど、最低電位保持部のゲート電極Ｇとｎ−型ＧａＮドリフト層４との間の距離は大きくなる。このため、底部絶縁膜３７の厚みは、再成長層２７（２２，２６）の厚みの３倍以上あることが望ましく、さらに好ましくは５倍以上とするのがよい。再成長層２７の厚みは、厚くても０．３μｍ程度なので、底部絶縁膜３７の厚みは、０．９μｍ（３倍）以上あるのがよく、１．５μｍ（５倍）以上あればさらによい。
底部絶縁膜の厚みを再成長層の３倍以上とすることで、ゲート電極の開口部の底部における下端を、平面的に見て、再成長層の底部と壁面とが交差する稜線よりも、外側に拡大した位置に配置することができる。
底部絶縁膜３７には、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＮｉＯ、Ｓｃ２Ｏ３などを用いることができる。
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。ｎ＋型ＧａＮコンタクト層７の長さは、５μｍ以下とするのがよい。
図２は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図２によれば、開口部２８およびゲート電極Ｇを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ−型ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に成長する。
次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、開口部の底部に開口部をもつレジストパターン（図示せず）を用いて、図７に示すように、底部絶縁膜３７を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
＜図１の半導体装置に対する変形例＞
図８は、本発明の実施の形態の半導体装置１０であり、実施の形態１の変形例である。この変形例では、図１の半導体装置と異なり、ゲート電極Ｇの下に、絶縁層９を配置する。
ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。さらに、底部絶縁膜３７と絶縁層９とが積層されるので、ゲート電極Ｇとｎ−型ＧａＮドリフト層４との間の距離が大きくなり、さらに角部Ｋに接する部分のｎ−型ＧａＮドリフト層４における電界集中を緩和することができる。
絶縁層９の厚みは、０．０５μｍ以上０．３μｍ以下程度とするのがよい。絶縁層９についても、底部絶縁膜３７と同様に、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＮｉＯ、Ｓｃ２Ｏ３などを用いることができる。
なお、絶縁層９は、底部絶縁膜３７の下で、再成長層２７の上に位置してもよい。
（実施の形態２）
図９は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。ＧａＮ系積層体１５が、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７で形成され、開口部２８が表層からｎ−型ＧａＮドリフト層４に届くように設けられる点などは、実施の形態１と共通する。
本実施の形態の半導体装置１０の特徴は、次の点にある。
（１）開口部２８の底部に底部絶縁膜３７が設けられている。この点は、実施の形態１における図１の半導体装置または、その変形例である図８の半導体装置と同じである。
（２）開口部２８の底部において再成長層が配置されず、再成長層２７は、開口部２８の壁面を伝って底部に当たった箇所で終端している。
上記の（２）の特徴は、実施の形態１の半導体装置との間に本質的な相違を生じるものではない。底部絶縁膜３７は、絶縁膜９と協働して、開口部２８の角部Ｋに接する部分のｎ−型ＧａＮドリフト層４と、最低電位保持部であるゲート電極Ｇとの間の距離を大きくする。この結果、実施の形態１と、同様に、ｎ−型ＧａＮドリフト層４における角部Ｋの電界集中を緩和することができる。
絶縁層９がゲート電極下に位置することによる作用は、実施の形態１と同じである。すなわちゲート電極下でチャネル上に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
図９における絶縁層９は、底部絶縁膜３７の上を通っているが、底部絶縁膜３７の下を通ることもできる。開口部２８の底部における絶縁膜３７，９の作用は、底部における積層順序に左右されない。
さらに、絶縁層９は必須ではなく、あれば上記の作用を得ることができるが、耐圧性能の向上等に限定すれば、なくてもよい。
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、開口部の底部に限定して絶縁膜を配置することで、オフ時の耐圧性能を向上することができる。二次元電子ガスを開口部の壁面に沿って厚み方向に形成することで得られる低いオン抵抗と、上記高い体圧性能とを兼備するため、大電流のスイッチング素子に用いることができる。
１ ＧａＮ基板、４ ｎ−型ＧａＮドリフト層、 ６ ｐ型ＧａＮバリア層、７ ｎ＋型ＧａＮコンタクト層、９ 絶縁層、１０ 半導体装置（縦型ＧａＮ系ＦＥＴ）、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、３７ 底部絶縁膜、Ｄ ドレイン電極、Ｇ ゲート電極、Ｋ 開口部の稜線または角部、Ｍ１ レジストパターン、Ｓ ソース電極。

Claims (9)

  1. 開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
    前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
    前記開口部の壁面および底部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
    前記再成長層、前記ｎ型ＧａＮ系コンタクト層および前記ｐ型ＧａＮ系バリア層に接するソース電極と、
    前記開口部において前記再成長層上に位置するゲート電極と、
    前記開口部の底部に限定されて前記ゲート電極の下に位置する底部絶縁膜とを備えることを特徴とする、半導体装置。
  2. 前記底部絶縁膜は、前記開口部の底部を覆う前記再成長層の上に位置することを特徴とする、請求項１に記載の半導体装置。
  3. 前記再成長層は、前記開口部の壁面を覆って該開口部の底部を形成する前記ｎ型ＧａＮ系ドリフト層で終端し、前記底部絶縁膜は、前記開口部の底部に位置する前記ｎ型ＧａＮ系ドリフト層を覆うように位置することを特徴とする、請求項１に記載の半導体装置。
  4. 開口部の、少なくとも壁面において、前記ゲート電極の下であって前記再成長層上に位置する絶縁層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記再成長層が、前記開口部の壁面を覆って、該壁面と該開口部の底部とが交差する箇所で終端する構造において、前記絶縁膜が前記開口部の壁面から連続して前記底部絶縁膜を兼ねて、前記開口部の底部に位置する前記ｎ型ＧａＮ系ドリフト層を覆うように位置することを特徴とする、請求項４に記載の半導体装置。
  6. 縦型のＧａＮ系半導体装置の製造方法であって、
    ｎ型ＧａＮ系ドリフト層上にｐ型ＧａＮ系バリア層を形成する工程と、
    前記ｐ型ＧａＮ系バリア層上にｎ型ＧａＮ系コンタクト層を形成する工程と、
    エッチングにより、表層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
    前記開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
    前記開口部の底部に限定して底部絶縁膜を形成する工程と、
    前記底部絶縁膜上にゲート電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
  7. 前記再成長層の成長工程において、前記開口部の壁面に該開口部の底部を形成している前記ｎ型ＧａＮ系ドリフト層にまで当該再成長層を形成するか、または開口部の底部に位置する前記再成長層をエッチングによって除き、次いで、前記底部絶縁膜の製造工程において前記開口部の底部に露出する前記ｎ型ＧａＮ系ドリフト層を覆うように前記底部絶縁膜を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記再成長層の形成工程では、該再成長層を前記開口部の壁面および底部を覆うように形成し、前記底部絶縁膜の形成工程において前記再成長層上に当該底部絶縁膜を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
  9. 前記ゲート電極形成工程よりも前、前記底部絶縁膜の形成工程の後または前に、少なくとも前記開口部の壁面において前記ゲート電極の下に位置するように、絶縁層を形成する工程を備えることを特徴とする、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
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