CN106340535A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；位于衬底上的缓冲层；位于缓冲层的背离衬底的一侧上的电流阻挡层；位于电流阻挡层的背离缓冲层的一侧上的沟道层，沟道层的背离电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；位于指定源极区域的源电极；位于指定栅极区域且底部延伸至电流阻挡层的面向沟道层的表面上的栅槽，以及位于栅槽上的栅电极；位于衬底的背离缓冲层的一侧上的漏电极；位于缓冲层的对应源电极的内部区域且与源电极同电位的至少一个阱区。本发明中，阱区与其周围的缓冲层形成了若干个PN结，进一步扩展了缓冲层内的耗尽区宽度，进而有效降低了该器件的漏电流，提高了该器件的耐压能力。
Description
技术领域
本发明实施例涉及半导体技术，尤其涉及一种半导体器件及其制造方法。
背景技术
氮化物半导体材料(GaN基)具有禁带宽度大、临界击穿电场强度高、电子迁移率高、电子饱和速度高、导热性能好、抗辐射和化学稳定性好等优点，因此可以应用在高功率和高温领域。采用氮化物半导体材料制造的氮化物半导体器件具有高反向电压和低导通电阻，适用于作为高功率半导体器件应用。
常用的氮化物半导体材料为氮化镓铝(AlGaN)和氮化镓(GaN)，AlGaN和GaN之间会发生极化效应，进而产生平面结构的二维电子气。基于二维电子气的平面结构，现有的高功率GaN半导体器件主要分为横向结构器件和垂直向结构器件。
如图1所示为现有的横向GaN半导体器件的示意图，该器件包括衬底10、GaN缓冲层11、GaN沟道层12、AlGaN势垒层13、源极14、栅极15和漏极16，其中，GaN沟道层12和AlGaN势垒层13之间产生二维电子气。该器件处于沟道截止状态时，从源极14注入的电子容易通过GaN缓冲层11到达漏极16，进而形成漏电通道，可能造成器件的提前击穿，无法体现高功率半导体器件的耐高压的优势。该器件是通过栅极15和漏极16之间的有源区域来承受高压，采用增加栅极15和漏极16的间距的方法可以提高耐压特性，然而栅极15和漏极16的间距增加会增大器件的导通电阻导致增加器件的功率损耗，同时栅极15和漏极16的间距增加也增加了器件的面积。
如图2所示为现有的垂直GaN半导体器件的示意图，该器件包括重掺杂N型GaN衬底20、轻掺杂N型GaN缓冲层21、P型GaN电流阻挡层22、GaN沟道层23、AlGaN势垒层24、源极25、栅极26和漏极27，其中，沟道层23和势垒层24之间产生二维电子气。该器件是通过电流阻挡层22与缓冲层21形成的p-n结来承受高压，具体的电流阻挡层22和缓冲层21形成的p-n结有效抑制了源极25的电子向缓冲层21注入，因此该器件缓冲层21内的耗尽区宽度直接决定了其承受高压的能力，通过增加缓冲层21厚度可以增加缓冲层21内的耗尽区宽度，达到提高器件耐压特性的目的。然而，当耗尽区的宽度达到上限时将不再随缓冲层21厚度的增加而增加，并且远离p-n结界面的的垂直电场强度也在逐渐减弱，由此限制了该器件的耐压能力，以及电流阻挡层22中空穴的存在以及大电压下空穴浓度增加，很容易导致该器件提前发生雪崩或电流电压特性突变现象，导致器件可靠性差。
发明内容
本发明实施例提供一种半导体器件及其制造方法，以解决现有高功率半导体器件耐压能力低的问题。
第一方面，本发明实施例提供了一种半导体器件，该半导体器件包括：
衬底；
位于所述衬底上的缓冲层；
位于所述缓冲层的背离所述衬底的一侧上的电流阻挡层；
位于所述电流阻挡层的背离所述缓冲层的一侧上的沟道层，所述沟道层的背离所述电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；
位于所述指定源极区域的源电极；
位于所述指定栅极区域且底部延伸至所述电流阻挡层的面向所述沟道层的表面上的栅槽，以及位于所述栅槽上的栅电极；
位于所述衬底的背离所述缓冲层的一侧上的漏电极；
位于所述缓冲层的对应所述源电极的内部区域且与所述源电极同电位的至少一个阱区。
进一步地，所述至少一个阱区的形状为长方体、正方体、球体或棱柱体中的任意一种或多种。
进一步地，位于所述缓冲层的对应所述源电极的内部区域且与所述源电极同电位的多个阱区，沿着所述电流阻挡层指向所述衬底的方向并联排序，或者，沿着所述电流阻挡层指向所述衬底的方向并联排序且阱区数量依次递增。
进一步地，所述阱区与所述源电极电连接。
进一步地，还包括：与所述沟道层同层设置且分别与所述源电极和所述电流阻挡层接触的欧姆电极，所述欧姆电极与所述源电极电连接。
进一步地，所述衬底为重掺杂的N型氮化镓半导体层，所述缓冲层为轻掺杂的N型氮化镓半导体层，所述电流阻挡层为P型氮化镓半导体层，所述沟道层为重掺杂的N型氮化镓半导体层，所述阱区为重掺杂的P型阱区，所述欧姆电极为P型欧姆电极。
进一步地，还包括：二维电子气再生长层，其中，所述二维电子气再生长层位于所述沟道层和所述栅电极之间。
进一步地，所述二维电子气再生长层包括：层叠形成的电子输运半导体层和电子供给半导体层，以及形成在所述电子输运半导体层和所述电子供给半导体层之间界面的二维电子气，其中，所述电子供给半导体层位于所述栅电极面向所述衬底的一侧。
进一步地，所述电子输运半导体层是氮化镓半导体层，所述电子供给半导体层是氮化铝镓半导体层。
进一步地，还包括：位于所述栅电极面向所述衬底的一侧且覆盖所述二维电子气再生长层的介质层。
进一步地，所述栅槽的底部延伸至所述电流阻挡层内；或者，
所述栅槽的底部延伸至所述缓冲层的面向所述电流阻挡层的表面上；或者，
所述栅槽的底部延伸至所述缓冲层内。
第二方面，本发明实施例还提供了一种如第一方面所述的半导体器件的制造方法，该制造方法包括：
提供一衬底；
在所述衬底上形成缓冲层；
在所述缓冲层的背离所述衬底的一侧上形成电流阻挡层；
在所述电流阻挡层的背离所述缓冲层的一侧上形成沟道层，所述沟道层的背离所述电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；
在所述指定源极区域上形成源电极；
在所述指定栅极区域形成底部延伸至所述电流阻挡层的面向所述沟道层的表面上的栅槽；
在所述栅槽上形成栅电极；
在所述衬底的背离所述缓冲层的一侧上形成漏电极；
其中，还包括：形成缓冲层之后，在所述缓冲层的对应所述源电极的内部区域形成与所述源电极同电位的至少一个阱区。
本发明实施例中的半导体器件包括位于缓冲层的对应源电极的内部区域且与源电极同电位的至少一个阱区，阱区与其周围的缓冲层形成了若干个PN结，形成的若干个PN结进一步扩展了缓冲层内的耗尽区宽度。基于缓冲层内的PN结承受高压以及其耗尽区宽度决定承压能力，与现有技术相比，本发明实施例中半导体器件的阱区的设置进一步扩展了缓冲层内的耗尽区宽度，有效降低了该器件的漏电流，达到了提高该器件的耐压能力和反向击穿电压的效果，解决了现有器件耐压能力低的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种横向GaN半导体器件的示意图；
图2为现有技术提供的一种垂直GaN半导体器件的示意图；
图3是本发明实施例一提供的第一种半导体器件的示意图；
图4是本发明实施例一提供的第二种半导体器件的示意图；
图5A是本发明实施例一提供的第三种半导体器件的示意图；
图5B是本发明实施例一提供的第四种半导体器件的示意图；
图6A是本发明实施例一提供的第五种半导体器件的示意图；
图6B是本发明实施例一提供的第六种半导体器件的示意图；
图7是本发明实施例二提供的一种半导体器件的示意图；
图8是本发明实施例三提供的第一种半导体器件的示意图；
图9是本发明实施例三提供的第二种半导体器件的示意图；
图10是本发明实施例三提供的第三种半导体器件的示意图；
图11是本发明实施例三提供的第四种半导体器件的示意图；
图12是本发明实施例四提供的半导体器件的示意图；
图13A～图13E是本发明实施例五提供的半导体器件的制造示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3所示，为本发明实施例一提供的一种半导体器件的示意图。本实施例提供的半导体器件包括：衬底101；位于衬底101上的缓冲层102；位于缓冲层102的背离衬底101的一侧上的电流阻挡层103；位于电流阻挡层103的背离缓冲层102的一侧上的沟道层104，沟道层104的背离电流阻挡层103的一侧上设置有指定源极区域和指定栅极区域；位于指定源极区域的源电极105；位于指定栅极区域且底部延伸至电流阻挡层103的面向沟道层104的表面上的栅槽110，以及位于栅槽110上的栅电极106；位于衬底101的背离缓冲层102的一侧上的漏电极107；位于缓冲层102的对应源电极105的内部区域且与源电极105同电位的至少一个阱区108。
在本实施例中可选衬底101是重掺杂的N型氮化镓(GaN)半导体层，在其他实施例中还可选衬底为其他重掺杂半导体材料，在本发明中不对衬底的材料进行具体限制。缓冲层102位于衬底101上，本实施例中可选缓冲层102是轻掺杂的N型氮化镓半导体层，在其他实施例中还可选缓冲层为其他轻掺杂半导体材料，在本发明中不对缓冲层的材料和形成工艺进行具体限制。
电流阻挡层103位于缓冲层102上，在本实施例中可选电流阻挡层103是P型氮化镓半导体层，具体可通过掺杂Mg并经过高温快速退火的方式形成P-GaN电流阻挡层103。在其他实施例中还可选通过掺杂其他离子的方式形成电流阻挡层，以及电流阻挡层可选为其他P型半导体材料，在本发明中不对电流阻挡层的掺杂离子和材料进行具体限制。
沟道层104位于电流阻挡层103上，在本实施例中可选沟道层104是重掺杂的N型氮化镓半导体层，在其他实施例中还可选沟道层为其他重掺杂半导体材料，在本发明中不对沟道层的材料进行具体限制。沟道层104的背离电流阻挡层103的一侧上具有指定源极区域和指定栅极区域，指定源极区域为后续会形成源电极105的沟道层区域，指定栅极区域为后续会形成栅电极106的沟道层区域。
源电极105位于沟道层104表面的指定源极区域，源电极105和沟道层104之间形成欧姆接触。在本实施例中可选采用真空蒸发工艺在沟道层104表面的指定源极区域依次蒸渡Ti、Al、Ni、Au等金属的任何组合并进行高温快速退火以形成与沟道层104欧姆接触的源电极105，合金具有粘附性好的优势，因此以合金为材料的源电极与沟道层的粘附性良好。在其他实施例中还可选采用其他金属组合和其他工艺形成源电极，在本发明中不对源电极的材料和工艺进行具体限制。在本实施例中可选沟道层104上有两个指定源极区域，半导体器件中设置有两个源电极105，而在其他实施例中半导体器件中可以设置一个源电极如图4所示。
在沟道层104的指定栅极区域设置有栅槽110，该栅槽110贯穿沟道层104且其底部延伸至电流阻挡层103的面向沟道层104的表面。在本实施例中可选采用干法刻蚀的工艺进行选择性开口刻蚀以形成倒梯形的上宽下窄的栅槽110。在其他实施例中还可选其他刻蚀法腐蚀的工艺形成栅槽，如采用湿法腐蚀工艺，在本发明中不对形成栅槽的工艺进行具体限制。在本发明中栅槽的形状包括但不限于上述形状，以及形成栅槽的工艺包括但不限于上述工艺，在本发明中不对栅槽的形状和形成工艺进行具体限制。在本实施例中栅槽110的底部延伸至电流阻挡层103的面向沟道层104的表面，但是在其他实施例中还可选栅槽的底部延伸至电流阻挡层内如图4所示。
栅电极106位于沟道层104表面的指定栅极区域所形成的栅槽110上，栅电极106沿着栅槽110的槽壁延伸且其底部与电流阻挡层103接触，在此栅电极106分别与沟道层104和电流阻挡层103之间形成肖特基接触。在本实施例中可选采用电子束蒸发工艺在栅槽110上依次蒸渡Ni、Au、Ti等金属的任何组合以形成栅电极106。在其他实施例中还可选采用其他金属组合和其他工艺形成栅电极，在本发明中不对栅电极的材料和工艺进行具体限制。
漏电极107位于衬底101的背离缓冲层102的一面，在本实施例中可选漏电极107的材料为合金，且漏电极107与衬底101之间形成欧姆接触。在本发明中不对漏电极的金属组合材料和形成工艺进行具体限制。本实施例提供的半导体器件为垂直结构半导体器件。
本实施例提供的半导体器件还包括位于缓冲层102的对应源电极105的内部区域且与源电极105同电位的至少一个阱区108。在本实施例中可选形成在源电极105下方且位于缓冲层102内的阱区108为重掺杂的P型阱区，具体的可通过高功率离子注入或扩散的方式在缓冲层102内形成阱区108，以及注入或扩散的例子可选为B离子或Mg离子并经过高温快速退火形成重掺杂的P型阱区，在其他实施例中还可选注入其他离子，在本发明中不对注入的离子进行具体限定。在本实施例中可选阱区108和源电极105电连接，因此阱区108和源电极105同电位。
在本实施例中阱区108位于源电极105下方的缓冲层102内，在其他实施例中若阱区有多个，则部分阱区位于源电极下方的缓冲层内，还可选有至少一个阱区位于源电极和栅电极之间且靠近源电极的有源区下方的缓冲层内，即可以有至少一个阱区靠近源电极的正下方但不与源电极交叠。在本实施例中可选各源电极105正下方均设置有一个阱区108，但在本发明中不限制源电极下方的阱区的数量。本发明提供的半导体器件内的阱区可以是单一的一个阱区，也可以是多个阱区。
阱区108可以与其周围的缓冲层102形成若干个PN结，在半导体器件反偏状态下，形成的若干个PN结还能够进一步扩展缓冲层102内的耗尽区宽度。已知垂直结构半导体器件主要通过电流阻挡层103与缓冲层102形成的PN结来承受高压，以及缓冲层102内的耗尽区宽度对半导体器件的承受高压能力起直接作用。显而易见的，本实施例的半导体器件中阱区108的设置有效降低了半导体器件的漏电流，进一步提高了半导体器件的耐高压能力。
本实施例提供的半导体器件，包括位于缓冲层的对应源电极的内部区域且与源电极同电位的至少一个阱区，阱区与其周围的缓冲层形成了若干个PN结，形成的若干个PN结进一步扩展了缓冲层内的耗尽区宽度。基于缓冲层内的PN结承受高压以及其耗尽区宽度决定承压能力，与现有技术相比，本实施例中半导体器件的阱区的设置进一步扩展了缓冲层内的耗尽区宽度，有效降低了该器件的漏电流，达到了提高该器件的耐压能力和反向击穿电压的效果，解决了现有器件耐压能力低的问题。
示例性的，在上述技术方案的基础上，可选该半导体器件的至少一个阱区的形状为长方体、正方体、球体或棱柱体中的任意一种或多种。如图3所示示例了具有长方体阱区108的半导体器件。与上述半导体器件的区别在于，如图5A所示半导体器件的阱区108的形状为球体和长方体，以及如图5B所示半导体器件的阱区108的形状为棱柱体。本领域技术人员可以理解，阱区的形状包括但不限于以上形状，在此不再一一示例。
本实施例提供的具有不同形状阱区的半导体器件，其阱区的设置能够有效提高了该器件的耐压能力，也提高了该器件的反向击穿电压，还进一步降低了该器件的漏电流，解决了现有器件耐压能力低的问题。
示例性的，在上述技术方案的基础上，如图6A所示，可选该半导体器件包括位于缓冲层102的对应源电极105的内部区域且与源电极105同电位的多个阱区108，沿着电流阻挡层103指向衬底101的方向并联排序，在此以图3所示半导体器件为基础进行图示。具体的，若干个阱区108在垂直方向上并联排序且单个阱区108并列组合排序。多个阱区108可以与其周围的缓冲层102形成若干个PN结，在半导体器件反偏状态下，形成的若干个PN结还能够进一步扩展缓冲层102内的耗尽区宽度。显而易见的，该半导体器件中阱区的设置有效降低了半导体器件的漏电流，进一步提高了半导体器件的耐高压能力。
图6A所示半导体器件中包括多个阱区108且多个阱区108与缓冲层102形成的PN结数量显著增加，因此该半导体器件的耐压能力优于上述任意一种半导体器件。
示例性的，在上述技术方案的基础上，如图6B所示，可选该半导体器件包括位于缓冲层102的对应源电极105的内部区域且与源电极105同电位的多个阱区108，沿着电流阻挡层103指向衬底101的方向并联排列且阱区108数量依次递增，在此以图3所示半导体器件为基础进行图示。具体的，多个阱区108在垂直方向上形成多层且并联排序，在垂直方向上每一层设置的阱区108的数量依次递增。显而易见的，该半导体器件中阱区的设置有效降低了半导体器件的漏电流，并进一步提高了半导体器件的耐高压能力。
图6B所示半导体器件中阱区采用在垂直方向逐渐递增的排布方式。由于远离缓冲层102与电流阻挡层103的PN结的电场强度弱，器件承受高压的能力也会进一步受到限制，因此尽管图6A中的多个阱区108已经进一步扩展了缓冲层102的耗尽区宽度并提高了器件的耐压特性，但图6B提供的半导体器件还能够在图6A的基础上进一步扩展了缓冲层102的耗尽区宽度，使得半导体器件的耐压能力获得进一步提升。
本领域技术人员可以理解，阱区的形状和数量包括但不限于以上图示例，并且阱区的排序方式也不限于以上图示例，如在其他实施例中在垂直方向上每两层设置的阱区的数量相同且每两层设置的阱区108的数量依次递增，具体示例第一层和第二层均设置2个阱区，第三层和第四层均设置4个阱区等，在本发明中不对阱区的形状、数量和排序方式进行具体限制。
本发明实施例二还提供一种半导体器件，该半导体器件与上述任意实施例所述的半导体器件的区别在于，该半导体器件还包括：与沟道层同层设置且分别与源电极和电流阻挡层接触欧姆电极，该欧姆电极与源电极电连接。在此以图3所示半导体器件为基础进行图示，如图7所述该半导体器件还包括欧姆电极109，该半导体器件与上述半导体器件相同的结构沿用上述附图标记并不在具体赘述。本实施例中可选欧姆电极109为P型欧姆电极，该欧姆电极109位于源电极105的正下方且分别与源电极105和电流阻挡层103接触，该欧姆电极109与沟道层104同层设置，具体的源电极105全部覆盖欧姆电极109并局部覆盖沟道层104，相应的该欧姆电极109与源电极105电连接，以及该欧姆电极109与电流阻挡层103形成欧姆接触。
在本实施例中可选通过干法刻蚀或湿法腐蚀的工艺对指定欧姆电极区域的沟道层104进行开口，并露出电流阻挡层103的表面；通过真空蒸发工艺在沟道层104的开口内形成Ni等电极材料，再蒸镀Au等金属，形成的Au等电极材料可以作为电极；顺序的，将制备的电极在氮气环境中进行低温快速热退火处理，在快速热退火过程中Ni与Au的金属原子与电流阻挡层103的原子相互扩散形成了合金，减小了金属与电流阻挡层103界面的势垒高度。由此可形成欧姆电极109，然后再形成源电极105和栅电极106。本领域技术人员可以理解，形成欧姆电阻109的工艺和方法包括但不限于以上示例，在此不再示例和赘述。
在本实施例中欧姆电极109与源电极105电连接，相应的欧姆电极109与源电极105的电位相同。现有的半导体器件的电流阻挡层中存在空穴，并且在强电场条件下还将产生大量的空穴-电子对，进一步增加了电流阻挡层中的空穴浓度，很容易导致半导体器件提前发生雪崩或电流电压特性突变现象。
本实施例中在源电极105和电流阻挡层103之间形成欧姆电极109且欧姆电极109与源电极105同电位，基于源电极105的低电位，欧姆电极109也保持低电位。低电位的欧姆电极109可以有效的吸引电流阻挡层103中的空穴缺陷，以及还能够吸引强电场条件下大量的空穴-电子对产生的空穴，并将空穴逐渐导出，由此可有效改善半导体器件电学特性的稳定性，提高器件的可靠性，还有效抑制器件提前发生生雪崩或电流电压特性突变的现象。
本实施例提供的半导体器件，其中的阱区的设置可以有效降低该器件的漏电流并提高器件的击穿电压；其中的欧姆电极的设置可以有效提高该器件电特性的稳定性，进一步提高器件的可靠性；实现了半导体器件的低漏电流、高击穿电压和高可靠性。
在上述任意实施例的基础上，本发明实施例三还提供一种半导体器件，该半导体器件与上述任意实施例所述的半导体器件的区别在于，如图8所示该半导体器件还包括：二维电子气再生长层111。其中，栅槽110形成在沟道层104的指定栅极区域且底部延伸至电流阻挡层103的面向沟道层104的表面上，二维电子气再生长层111位于沟道层104和栅电极106之间且沿着栅槽110延伸并与电流阻挡层103接触；相应的，栅电极106位于二维电子气再生长层111上且沿栅槽110的第一侧壁延伸到栅槽110的第二侧壁，在此以图7所示半导体器件为基础进行图示。
形成二维电子气再生长层111之后，形成半导体器件的栅电极106，该栅电极106在衬底101的垂直方向上与栅槽110重叠，并覆盖栅槽110上方的二维电子气再生长层111的区域。在本实施例中可选通过电子蒸发工艺在栅槽110对应的二维电子气再生长层111的区域蒸渡Ni、Au、Ti等金属的任何组合，以形成栅电极106，栅电极106与二维电子气再生长层111形成肖特基接触。
上述半导体器件中增加了重掺杂的P型阱区108，阱区108与其周围的缓冲层102形成若干个PN结，PN结会耗尽缓冲层102的部分沟道电子，导致增加半导体器件开态时的导通电阻。本实施例中在沟道层104上方形成二维电子再生长层111，二维电子再生长层111能够产生二维电子气，由此可有效提高半导体器件开态导通沟道的二维电子气浓度和电子的迁移率，进一步降低器件的导通电阻，解决了阱区108在达到降低漏电流和提高器件击穿电压的有益效果的同时必然增加导通电阻的问题，从而实现了半导体器件的低漏电流、高击穿电压和低导通电阻。
示例性的，可选二维电子气再生长层111包括：层叠形成的电子输运半导体层1111和电子供给半导体层1112，以及形成在电子输运半导体层1111和电子供给半导体层1112之间界面的二维电子气1113，其中，电子供给半导体层1112位于栅电极106面向衬底101的一侧。可选的电子输运半导体层1111是氮化镓半导体层，电子供给半导体层1112是氮化铝镓半导体层。
电子输运半导体层1111和电子供给半导体层1112的界面处的电子输运半导体层1111内形成二维电子气1113，具体的，电子输运半导体层1111的材料是氮化镓半导体层即GaN沟道层，电子供给半导体层1112的材料是氮化铝镓半导体层即AlGaN势垒层，并且Al组分可选在10％～50％范围内的任何值，层叠形成的AlGaN势垒层和GaN沟道层之间发生极化效应可产生二维电子气，并有效提高半导体器件开态导通沟道的二维电子气浓度和电子的迁移率。
在本发明其他实施例中，还可选电子输运半导体层是其它半导体层，以及电子供给半导体层是其它半导体层，在电子输运半导体层和电子供给半导体层的界面能够产生二维电子气的前提下，在本发明中不对电子输运半导体层和电子供给半导体层的材料进行具体限制。
示例性的，如图8所示可选栅槽110的底部延伸至电流阻挡层103的面向沟道层104的表面。在上述任意实施例的基础上，还可选栅槽贯穿沟道层且栅槽的底部延伸至电流阻挡层内；或者，栅槽贯穿沟道层和电流阻挡层，且其底部延伸至缓冲层的面向电流阻挡层的表面上；或者，栅槽贯穿沟道层和电流阻挡层且栅槽的底部延伸至缓冲层内。在此以图8所示半导体器件为例，如图9所示可选栅槽110的底部延伸至电流阻挡层103内；如图10所示可选栅槽110的底部延伸至缓冲层102的面向电流阻挡层103的表面上；如图11所示可选栅槽110的底部延伸至缓冲层102内。在本发明中不对栅槽的底部位置进行具体限制。
需要说明的是，半导体器件中可选设置阱区108、欧姆电极109和二维电子气再生长层111中的任意一种或多种组合，由此可生产出达到不同技术要求和技术效果的半导体器件。
本实施例提供的半导体器件，其中的阱区的设置可以有效降低该器件的漏电流并提高器件的击穿电压；其中的欧姆电极的设置可以有效提高该器件电特性的稳定性，进一步提高器件的可靠性；其中二维电子气再生长层的设置可以有效提高沟道二维电子气浓度和电子迁移率，降低器件的导通电阻，优化了阱区存在导致的增加导通电阻的问题，实现了半导体器件的低漏电流、高击穿电压、高可靠性和低导通电阻。
在上述任意实施例的基础上，本发明实施例四还提供一种半导体器件，该半导体器件与上述任意实施例所述的半导体器件的区别在于，如图12所示该半导体器件还包括：位于栅电极106面向衬底101的一侧且覆盖二维电子气再生长层111的介质层112，在此以图10所示半导体器件为基础进行图示。
在本实施例中可选采用化学气相沉积法形成介质层112，可选介质层112的材料是氮化硅、二氧化硅、氮氧化硅和氧化铝中的任意一种或多种，本领域技术人员可以理解，介质层的形成方法包括但不限于以上示例，以及介质层的材料包括但不限于以上材料或其组合，还可以是其他介质材料等。
半导体器件中的介质层112覆盖二维电子气再生长层111，则介质层112能够有效抑制二维电子气再生长层111表面的缺陷和表面态引起的动态性能退化效应，降低缺陷和表面态对器件特性的影响，还可以保护二维电子气再生长层111表面在工艺过程中免受污染和损伤。
半导体器件中的介质层112位于栅电极106的下方，则介质层112和栅电极103的相对位置形成了绝缘栅结构，能够进一步降低栅极漏电流，并增加了栅极电压的摆幅，便于半导体器件驱动电路的设计。
在上述任意实施例的基础上，本发明实施例五还提供一种半导体器件的制造方法，该半导体器件的制造方法可选用于制造上述任意实施例所述的半导体器件。该半导体器件的制造方法包括：
提供一衬底；
在衬底上形成缓冲层；
在缓冲层的背离衬底的一侧上形成电流阻挡层；
在电流阻挡层的背离缓冲层的一侧上形成沟道层，沟道层的背离电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；
在指定源极区域上形成源电极；
在指定栅极区域形成底部延伸至电流阻挡层的面向沟道层的表面上的栅槽；
在栅槽上形成栅电极；
在衬底的背离缓冲层的一侧上形成漏电极；
其中，还包括：形成缓冲层之后，在缓冲层的对应源电极的内部区域形成与源电极同电位的至少一个阱区。
在本实施例中可通过图13A～图13E具体示例，以图3所示半导体器件为基础示例。
如图13A所示提供一衬底101，可选该衬底101为重掺杂的N型GaN半导体层；在衬底101上形成缓冲层102，可选该缓冲层102为轻掺杂的N型GaN半导体层；在衬底101的背离缓冲层102的一侧上形成漏电极107，漏电极107和衬底101欧姆接触。
如图13B所示在缓冲层102的对应源电极的内部区域形成与源电极同电位的至少一个阱区108。可选阱区108是重掺杂的P型长方体阱区，具体的阱区108位于指定源极区域的下方，可选在缓冲层102内通过注入或扩散B离子形成阱区108。
如图13C所示在缓冲层102的背离衬底101的一侧上形成电流阻挡层103，可选该电流阻挡层103为Mg掺杂的P型GaN层；在电流阻挡层103的背离缓冲层102的一侧上形成沟道层104，可选该沟道层104为重掺杂的N+GaN层，沟道层104的背离电流阻挡层103的一侧上设置有指定源极区域和指定栅极区域。
如图13D所示在沟道层104的指定栅极区域形成底部延伸至电流阻挡层103的面向沟道层104的表面上的栅槽110，其中该栅槽110的形状可选上宽下窄的倒梯形，采用干法刻蚀工艺进行开口。
如图13E所示在沟道层104的指定源极区域上形成源电极105，在栅槽110上形成栅电极106，通过真空蒸发工艺形成源电极105和栅电极106，本发明中还可采用其他工艺形成栅电极和源电极；其中源电极105和沟道层104欧姆接触，栅电极106和沟道层104肖特基接触。
其他实施例中，可选形成的阱区的形状为正方体、球体、棱柱体或其他形状中的任意一种或组合，例如图5A～图5B所示；可选形成的多个阱区沿着电流阻挡层指向衬底的方向并联排序或者沿着电流阻挡层指向衬底的方向并联排序且阱区数量依次递增，例如图6A～图6B所示。
其他实施例中，可选例如图7所示半导体器件还包括：形成在沟道层104同层且分别与源电极105和电流阻挡层103接触的欧姆电极109，欧姆电极109为P型欧姆电极；欧姆电极109与源电极105电连接且电位相同。
其他实施例中，可选例如图8所示半导体器件还包括：形成二维电子气再生长层111，其中，二维电子气再生长层111位于沟道层104和栅电极106之间且沿着栅槽110延伸并与电流阻挡层103接触；相应的，栅电极106形成在二维电子气再生长层111上且沿栅槽110的第一侧壁延伸到栅槽110的第二侧壁。
其他实施例中，可选例如图8所示二维电子气再生长层111包括：层叠形成的电子输运半导体层1111和电子供给半导体层1112，，以及形成在电子输运半导体层1111和电子供给半导体层1112之间界面的二维电子气1113，其中，电子供给半导体层1112形成在栅电极106面向衬底101的一侧；可选电子输运半导体层1111是氮化镓半导体层，电子供给半导体层1112是氮化铝镓半导体层。
可选如图8所示栅槽110的底部位于电流阻挡层103的表面。可选如图9所示栅槽110的底部延伸至电流阻挡层103内。可选如图10所示栅槽110的底部位于缓冲层102的面向电流阻挡层103的表面。可选如图11所示栅槽110的底部延伸至缓冲层102内。
其他实施例中，可选例如图12所示半导体器件还包括：形成在栅电极106面向衬底101的一侧且覆盖二维电子气再生长层111的介质层112。
本发明实施例提供的半导体器件的制造方法，在缓冲层中形成阱区以通过阱区与其周围的缓冲层形成PN结，扩展了该半导体器件截止状态时缓冲层中的耗尽区宽度，进一步降低了器件漏电流、提高了器件的击穿电压；该半导体器件中还形成有位于源电极和电流阻挡层之间的欧姆电极，通过欧姆电极吸收电流阻挡层中的空穴，可以有效提高器件性能的可靠性；该半导体器件中还形成有二维电子气再生长层，能够有效提高二维电子气的浓度，降低该半导体器件的导通电阻，解决了由于阱区存在出现的增加导通电阻的问题。
以上虽然通过一些示例性的实施例对本发明的半导体器件结构以及用于制造半导体器件结构的方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改。因此，本发明并不限于这些实施例，本发明的范围仅以所附权利要求书为准。例如本专利也可以用于其他半导体器件结构中，如Si器件，GaAs器件，SiC器件等，本发明对此没有任何限制。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的缓冲层；
位于所述缓冲层的背离所述衬底的一侧上的电流阻挡层；
位于所述电流阻挡层的背离所述缓冲层的一侧上的沟道层，所述沟道层的背离所述电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；
位于所述指定源极区域的源电极；
位于所述指定栅极区域且底部延伸至所述电流阻挡层的面向所述沟道层的表面上的栅槽，以及位于所述栅槽上的栅电极；
位于所述衬底的背离所述缓冲层的一侧上的漏电极；
位于所述缓冲层的对应所述源电极的内部区域且与所述源电极同电位的至少一个阱区。
2.根据权利要求1所述的半导体器件，其特征在于，所述至少一个阱区的形状为长方体、正方体、球体或棱柱体中的任意一种或多种。
3.根据权利要求1所述的半导体器件，其特征在于，位于所述缓冲层的对应所述源电极的内部区域且与所述源电极同电位的多个阱区，沿着所述电流阻挡层指向所述衬底的方向并联排序，或者，沿着所述电流阻挡层指向所述衬底的方向并联排序且阱区数量依次递增。
4.根据权利要求1所述的半导体器件，其特征在于，所述阱区与所述源电极电连接。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：与所述沟道层同层设置且分别与所述源电极和所述电流阻挡层接触的欧姆电极，所述欧姆电极与所述源电极电连接。
6.根据权利要求5所述的半导体器件，其特征在于，所述衬底为重掺杂的N型氮化镓半导体层，所述缓冲层为轻掺杂的N型氮化镓半导体层，所述电流阻挡层为P型氮化镓半导体层，所述沟道层为重掺杂的N型氮化镓半导体层，所述阱区为重掺杂的P型阱区，所述欧姆电极为P型欧姆电极。
7.根据权利要求1所述的半导体器件，其特征在于，还包括：二维电子气再生长层，其中，所述二维电子气再生长层位于所述沟道层和所述栅电极之间。
8.根据权利要求7所述的半导体器件，其特征在于，所述二维电子气再生长层包括：层叠形成的电子输运半导体层和电子供给半导体层，以及形成在所述电子输运半导体层和所述电子供给半导体层之间界面的二维电子气，其中，所述电子供给半导体层位于所述栅电极面向所述衬底的一侧。
9.根据权利要求8所述的半导体器件，其特征在于，所述电子输运半导体层是氮化镓半导体层，所述电子供给半导体层是氮化铝镓半导体层。
10.根据权利要求7所述的半导体器件，其特征在于，还包括：位于所述栅电极面向所述衬底的一侧且覆盖所述二维电子气再生长层的介质层。
11.根据权利要求1或7所述的半导体器件，其特征在于，所述栅槽的底部延伸至所述电流阻挡层内；或者，
所述栅槽的底部延伸至所述缓冲层的面向所述电流阻挡层的表面上；或者，
所述栅槽的底部延伸至所述缓冲层内。
12.一种如权利要求1-11任一项所述的半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成缓冲层；
在所述缓冲层的背离所述衬底的一侧上形成电流阻挡层；
在所述电流阻挡层的背离所述缓冲层的一侧上形成沟道层，所述沟道层的背离所述电流阻挡层的一侧上设置有指定源极区域和指定栅极区域；
在所述指定源极区域上形成源电极；
在所述指定栅极区域形成底部延伸至所述电流阻挡层的面向所述沟道层的表面上的栅槽；
在所述栅槽上形成栅电极；
在所述衬底的背离所述缓冲层的一侧上形成漏电极；
其中，还包括：形成缓冲层之后，在所述缓冲层的对应所述源电极的内部区域形成与所述源电极同电位的至少一个阱区。
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |