CN105336771A - 一种高压异质结晶体管 - Google Patents
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Abstract
本发明涉及半导体技术，特别是涉及一种高压异质结晶体管。该本发明在传统横向异质结晶体管器件结构的基础上，在器件外延层中部分区间掺杂N型结构以及在硅基衬底层中部分区间掺杂P型耗尽结构，该P型掺杂区以及N型掺杂区的引入使得衬底以及缓冲层均完全耗尽，从而使得衬底承受纵向耐压，进而改善器件的耐压能力；同时，外延层中P型杂质引入也会抬高势垒层高度，阻断漏电流通道，最终减小漏电流。
Description
技术领域
本发明涉及半导体技术，特别是涉及一种高压异质结晶体管。
背景技术
横向AlGaN/GaNHFET异质结晶体管器件因为具有优越的材料特性，如固有的自发极化和压电极化特性，并且能在异质结界面处形成高浓度的2DEG，构成低导通电阻通道，作为第三代宽禁带半导体的典型，被誉为可替代Si基功率器件的最佳候选者之一。作为横向AlGaN/GaNHFET，它属于表面异质结薄膜耐压结构，因为早期器件的横向耐压受限，器件的纵向耐压问题被忽略。随着器件结构优化改进，其横向耐压也得到了大幅度地提高，器件的纵向耐压受限问题也开始被国内外学者重视。器件的纵向耐压受限，不但影响着器件横向表面电场，同时也使得在器件表面的电力线出现不均匀分布，导致器件出现了提前击穿。由此可见，横向AlGaN/GaNHFET的耐压的优化不但是优化器件横向电场，也需要优化器件的纵向电场。
横向AlGaN/GaNHFET器件的纵向耐压通常由两部分组成：衬底耐压以及异质外延层耐压两部分组成：
(a)异质外延层耐压
异质外延层主要指的是衬底上方异质外延介质层的统称，主要包括晶格匹配的缓冲层以及构成导电区的异质结外延层。在器件耐压时，由于异质外延层中可移动电荷被电极抽走，外延层耐压受到了限制，异质外延层的耐压主要由其厚度决定。常规AlGaN/GaNHFET的外延层总厚度一般为2～4μm，外延总的承受耐压不能超过2kV。
(b)衬底耐压
由于异质结生长在衬底要实现到外延层材料晶格的过渡，使得单晶外延层与衬底间要有晶格匹配的缓冲层，此缓冲层间与衬底间的异质结界面存在电荷，阻碍了等势线从此处穿过，屏蔽了衬底的耐压，将被限制在上表面的异质外延层中，从而限制了衬底承担足够的纵向耐压。因为横向器件的衬底厚达100μm，可以承受较高的纵向耐压。当器件纵向耐压受限时候，提高衬底耐压是提高横向AlGaN/GaNHFET器件的纵向耐压的有效途径。
目前常规横向AlGaN/GaNHFET器件的衬底耐压几乎不耐压或者耐压很小，纵向耐压主要由异质结外延层承担。因此存在纵向耐压较差的问题。
发明内容
本发明的目的，就是针对上述问题，提出一种高压异质结晶体管。
本发明采用的技术方案为：一种高压异质结晶体管，包括从下至上依次层叠设置的第一电极101、第一半导体201层、第二半导体层202、第三半导体层203和有源层；其特征在于，所述第一半导体层201上层靠近第二半导体层202处具有至少一层N型掺杂层402；所述N型掺杂层402采样分布区间掺杂方式；所述第三半导体层203上层靠近第四半导体层204处具有至少一层P型掺杂层401；所述P型掺杂层401采用的掺杂方式为分布区间掺杂方式。
进一步的，所述N型掺杂层402和P型掺杂层401的形状为圆形或多边形。
进一步的，所述N型掺杂层402和P型掺杂层401采用的排布方式为分布区间交替式排布。
进一步的，所述第二半导体层202采用的材料为SiC、AlN、GaN和AlxGa1-xN中的多种，每一种材料形成一层半导体层并从下至上层叠设置构成复合缓冲层，所述第二半导体层202用于作为第一半导体层201到第三半导体层203之间晶格不匹配之间的过渡区；其中x和y取值范围为0～1。
进一步的，第三半导体层203为外延层，采用的材料为GaN、InN、AlGaN、InGaN、InAlGaN和AlN中的一种。
进一步的，所述有源层上具有第六电极106；所述有源层由第四半导体层204、第五半导体层205、第二电极区102、第三电极区103构成；所述第四半导体层204位于第三半导体层203的上表面；所述第五半导体层205位于第四半导体层204的上表面；所述第六电极106位于第五半导体层205的上表面；所述第二电极区102和第三电极区103下表面与第四半导体层204的上表面连接；所述第四电极104位于第二电极区102的上表面、第二电极区102的侧面、第四半导体层204的侧面和第三半导体层203的上表面；所述第五电极105位于第三电极区103的上表面、第三电极区103的侧面、第四半导体层204的侧面和第三半导体层203的上表面；所述第六电极106位于第五半导体层205的上表面；其中，第一半导体201层和第二半导体层202在连接处形成异质结；第二半导体层202和第三半导体层203在连接处形成异质结；第三半导体层203和第四半导体层204在连接处形成异质结；第四半导体层204和第五半导体层205在连接处形成异质结。
进一步的，所述第一电极101、第四电极104、第五电极105采用的电极材料为金、银、铝、钛、铂、和铟的一种；第二电极区102和第三电极区103采用的材料为与第五半导体层采用材料相同；所述第六电极106为肖特基电极，其采用的材料为钛、金、镍、铂、锘、钨、银、铝、钛、钼和铟中的一种。
进一步的，所述第一半导体201层采用N型和P型相互交替掺杂，在第三半导体203层内采用N型和P型相互交替掺杂。
进一步的，在第二电极区102下方的第四半导体层204、第三半导体层203以及第二半导体层202中设置有P型掺杂区207。
进一步的，所述有源层异质结耐压二极管或者异质结MIS高迁移率场效应管。
本发明的有益效果为，充分利用衬底实现横向异质结晶体管耐压的提升，通过对衬底层和缓冲过渡层以及缓冲过渡层上方的第三半导体层构成的外延层进行掺杂，使得衬底与缓冲过渡层完全耗尽，那么等势线可以穿过缓冲过渡层到达衬底，使得衬底承受纵向耐压，扩展了器件的纵向耐压，最终改善器件整体耐压性能；
同时，本发明在横向器件有源异质结下方采用了宽禁带的材料形成背部势垒层，或者通过掺P型杂质的方式抬高材料的导带，此时被抬高势垒层可以限制可移动电子的移动，以致在较大的区间内阻断了漏电流的通道，达到减小漏电流的目的。
附图说明
图1是本发明的实施例1的纵向耐压异质结器件的结构示意图；
图2是本发明的实施例1沿虚线AA’的第一种结构截面示意图；
图3是本发明的实施例1沿虚线AA’的第二种结构截面示意图；
图4是本发明的实施例1沿虚线AA’的第三种结构截面示意图；
图5是本发明的实施例1沿虚线AA’的第四种结构截面示意图；
图6是本发明的实施例1沿虚线AA’的第五种结构截面示意图；
图7是本发明的实施例1沿虚线AA’的第六种结构截面示意图；
图8是本发明的实施例2结构示意图；
图9是本发明的实施例3结构示意图；
图10是本发明的实施例4结构示意图；
图11是本发明的实施例5结构示意图；
图12是本发明的实施例6的一种结构示意图；
图13是本发明的实施例6的一种结构示意图。
具体实施方式
在具体叙述之前，考虑到当前人们对横向AlGaN/GaN异质结结构中横向耐压技术已经有了相当大的成就，比如采用场板技术或者提高横向漂移区宽度等手段，使得该类器件在横向方向上已经拥有了相当高的耐压能力，因此目前该类器件的总体耐压能力主要受限于纵向耐压。本文旨在改善器件的纵向耐压能力，故在以下的叙述当中，文章仅会提到器件的纵向耐压特性，而对于器件横向耐压或者顶层中为提高横向耐压而针对性采取的结构类型均不作具体原理性的介绍。
下面结合附图对本发明进行详细的描述。在下面的详细描述中，参考了附图，形成本发明的一部分，并且其中以图示说明本发明可以实施的具体实例。
实施例1：
如图1所示，本实施例具体到涉及本发明其中的一种结构，包括从下往上依次设置并依次接触的第一电极101、纵向耐压结构200、第四半导体204、第五半导体205、钝化层206、第二电极区102、第三电极区103、第四电极104、第五电极105以及第六电极106。所述第一电极101上方的纵向耐压结构200包括从下而上依次设置的第一半导体201、第二半导体202以及第三半导体203。
所述第五半导体205以及位于其两侧的第二电极区102和第三电极区103均直接设置在第四半导体204上，并且在第二电极区102和第三电极区103上分别覆盖有第四电极104和第五电极105，同时所述第四电极104以及第五电极105分别在第二电极区102和第三电极区103外侧处向下有延伸并覆盖第四半导体204的两个侧面以及第三半导体203的部分表面；在第五半导体205表面的上表面处的第四电极104以及第五电极105之间设置有钝化层206；钝化层206一侧设置有第六电极106。
所述的具有异质结半导体器件的第一半导体201构成的衬底，主要为硅(Si)材料。在衬底上表面采用了分布区间掺杂，即在第一半导体衬底201中靠近第二半导体202附近区域设置有一层彼此隔离的N型方块状掺杂区域，具体可如图2所示；与在衬底上表面采用了分布区间掺杂所对应，所述第三半导体层203中，也即所谓的外延层中，引入了采用了辅助耗尽分布区间掺杂区域，即在第三半导体203区域中设置有一层相互独立的P型方块状掺杂区域。
所述的具有异质结半导体器件的第二半导体202构成的缓冲层，主要为SiC、AlN、GaN、AlxGa1-xN等，或者这些材料交替形成复合缓冲层，实现了第一半导体到第三半导体晶格不匹配之间的过渡区；所述的具有异质结半导体器件的第三半导体203构成的背部势垒异质结外延层，主要材料为GaN、InN、AlGaN、InGaN、InAlGaN或者AlN；所述第四类半导体204主要为GaN；第五半导体205为AlGaN。第三类半导体203、第四类半导体204、第五半导体205相同之处在于都为III-V族半导体，能形成异质结。
所述的第三类半导体203与第四类半导体204在材料组分或者种类上有差异，如AlxGa1-xN/AlyGa1-yN，其中x和y取值范围都为0～1。第三半导体203的禁带宽度不小于第四半导体层204的禁带宽度；所述第四类半导体204和第五半导体205主要构成器件的有源工作区域，而且在第四半导体204与第五半导体205异质结界面处形成了二维电子气(2DEG)；所述钝化层206为Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成。
第一电极101、第四电极104、第五电极105电极材料包含金、银、铝、钛、铂、或者铟；第二电极区102和第三电极区103主要是第五半导体材料，含有第一电极101与第三电极103的金属杂质；第六电极106主要为肖特基电极，其材料含有含钛、金、镍、铂、锘、钨、银、铝、钛、钼或者铟。
本发明实施例的基本工作原理为：
常规横向AlGaN/GaNHFET结构，在纵向方向，由于衬底与外延层间要有缓解其晶格不匹配的缓冲层，此缓冲层与衬底间生成的异质结界面存在一层电荷，阻碍了等势线从此处穿过，屏蔽了衬底的耐压，使得耐压被限制在上表面的异质外延层中，而要考虑到工艺上的难度以及制作成本的因素，外延层厚度会受到限制而只能做到2～4μm的厚度，这限制了器件的纵向耐压能力，进而限制器件的总体耐压能力；
而在本发明实施例中，在保证器件横向耐压能力的同时，还在器件衬底以及外延层中分别进行分布区间掺杂，以此耗尽缓冲层，使等势线能够通过缓冲层进入衬底，从而使衬底也能参与承受耐压。一般情况下，100μm的衬底能承受超过2KV的耐压，这对于器件的纵向耐压能力的提高有着非常显著的提高。同时，外延层中由于分布区间掺杂的存在，其内部区域势垒高度因此会被抬高，进而该区域的漏电流的流通路径也会被有效抑制，进而降低电流崩塌效应的风险。
本实施例当中，所述衬底以及外延层中的分布区间掺杂区域形状不只局限为方块形状，其排布方式也不局限于单一的十字交替排布。总之，所述掺杂区间的存在若是能辅助器件缓冲层的耗尽，均可以引用于本实施例。例如，所述衬底以及外延层中的分布区间掺杂区域形状也可以为其它多边形状，或者为球状，具体可分别如图3、图4所示，实际的多边形并不局限于图中所给的几种类型，而其它的多边形形状结构，其对应的结构图本文不再一一给出；同时，所述衬底以及外延层中的分布区间掺杂区域排布方式也可以其它的交替状排布方式，例如行列状排布或者条状排布，具体可分别如图5、图6所示。
另外，如图7所示的结构沿虚线的截面示意图，在第三半导体层203，也即所谓的外延层中，采用交替排布的N型和P型材料掺杂。该实施例在进行掺杂时，可采用一片掩模版依次进行正刻、反刻两个步骤实现。
本实施例同样能够在不加电压的情况下实现衬底、缓冲层以及外延层的自耗尽，从而使等势线能够通过缓冲层，进而使得器件衬底参与耐压，以此提高器件的纵向耐压。
实施例2：
如图8所示，基于实施例1所示的一些具体实施例，示出了本发明的另外一种实施例其中的一种方案，即在衬底处进行n(n≥2)层分布区间掺杂。本实施例中多层分布区间掺杂的引入在可以与外延层中分布掺杂一块耗尽缓冲层的基础之上，可以进一步耗尽衬底区域，进而抬高衬底耐压能力。
本实施例不仅局限于只在衬底层进行多层分布区间掺杂，在外延层处也可以进行多层分布区间掺杂。
实施例3：
如图9所示，本实施例与实施例1结构具有类似性，其自身特点是在衬底中靠近缓冲层一侧中引用N型和P型相互交替的掺杂区域，该交替掺杂区域构成类似超结结构。
本实施例不仅局限于如图9所示的只在衬底层引用N型和P型相互交替掺杂，在外延层，也即所谓的第三半导体层203处，也可以进行引用N型和P型相互交替掺杂。
实施例4：
图10示出了本发明又一实施例方案，本实施例与实施例1结构具有类似性，其自身特点是在靠近器件第二电极区102下部附近部分的第四半导体204、第三半导体203区域设置有P型掺杂区207，该P型掺杂区207的存在可以与附近的外延层形成反向耐压结构，从而提高器件耐压。
本实施例不仅局限于图10所示的一种方案，上述已经给出的实施例1至3均可以引入本实施例所述特点而产生本实施例新的其他的实施方案。但所有涵盖于本实施例原理的方案均属于本发明的权利范畴之内。
实施例5：
图11示出了本发明又一实施例方案，本实施例在实施例1结构的基础之上，在第五半导体205与第六电极106之间设置有一层钝化层206，即有源层100部分采用AlGaN/GaNMISFET结构，该实施例结构能一定程度上降低器件栅极，也即第六电极106处产生的泄漏电流，同时也能降低栅极AlGaN势垒层表面态，降低电流崩塌效应，降低器件在栅极处提前发生击穿的风险。
本实施例不仅局限于图11所示的一种方案，上述已经给出的实施例1至4均可以引入本实施例所述特点而产生本实施例新的其他的实施方案。但所有涵盖于本实施例原理的方案均属于本发明的权利范畴之内。
实施例6：
图12示出了本发明的一种实施例方案，本实施例在实施例1结构相似，本实施例自身特点是在实施例1相同耐压结构200基础之上，有源层100部分采用AlGaN/GaNSBD结构。图12中，第二电极区102为阴极区，第四电极104为肖特基阴极，第三电极区103为阳极区，第五电极105为欧姆接触阳极。
本实施例不仅局限于图12所示的一种方案，上述已经给出的实施例1至10均可以引入本实施例所述特点而产生本实施例新的其他的实施方案。但所有涵盖于本实施例原理的方案均属于本发明的权利范畴之内。
例如，图13结合了实施例4和实施例6，示出了本实施例的又一方案，本实施例在实施例1图12结构的基础之上，在靠近器件第二电极区102下部附近部分的第四半导体204、第三半导体203等区域设置有P型掺杂区207。
Claims (10)
1.一种高压异质结晶体管，包括从下至上依次层叠设置的第一电极(101)、第一半导体层(201)、第二半导体层(202)、第三半导体层(203)和有源层；其特征在于，所述第一半导体层(201)上层靠近第二半导体层(202)处具有至少一层N型掺杂层(402)；所述N型掺杂层(402)采样分布区间掺杂方式；所述第三半导体层(203)上层靠近第四半导体层(204)处具有至少一层P型掺杂层(401)；所述P型掺杂层(401)的掺杂方式为分布区间掺杂方式。
2.根据权利要求1所述的一种高压异质结晶体管，其特征在于，所述N型掺杂层(402)和P型掺杂层(401)的形状为圆形或多边形。
3.根据权利要求1或2所述的一种高压异质结晶体管，其特征在于，所述N型掺杂层(402)和P型掺杂层(401)采用的排布方式为分布区间交替式排布。
4.根据权利要求3所述的一种高压异质结晶体管，其特征在于，所述第二半导体层(202)采用的材料为SiC、AlN、GaN和AlxGa1-xN中的多种，每一种材料形成一层半导体层并从下至上层叠设置构成复合缓冲层，所述第二半导体层(202)用于作为第一半导体层(201)到第三半导体层(203)之间晶格不匹配之间的过渡区；其中x和y取值范围为0～1。
5.根据权利要求4所述的一种高压异质结晶体管，其特征在于，第三半导体层(203)为外延层，采用的材料为GaN、InN、AlGaN、InGaN、InAlGaN和AlN中的一种。
6.根据权利要求5所述的一种高压异质结晶体管，其特征在于，所述有源层上具有第六电极(106)；所述有源层由第四半导体层(204)、第五半导体层(205)、第二电极区(102)、第三电极区(103)构成；所述第四半导体层(204)位于第三半导体层(203)的上表面；所述第五半导体层(205)位于第四半导体层(204)的上表面；所述第六电极(106)位于第五半导体层(205)的上表面；所述第二电极区(102)和第三电极区(103)下表面与第四半导体层(204)的上表面连接；所述第四电极(104)位于第二电极区(102)的上表面、第二电极区(102)的侧面、第四半导体层(204)的侧面和第三半导体层(203)的上表面；所述第五电极(105)位于第三电极区(103)的上表面、第三电极区(103)的侧面、第四半导体层(204)的侧面和第三半导体层(203)的上表面；所述第六电极(106)位于第五半导体层(205)的上表面；其中，第一半导体(201)层和第二半导体层(202)在连接处形成异质结；第二半导体层(202)和第三半导体层(203)在连接处形成异质结；第三半导体层(203)和第四半导体层(204)在连接处形成异质结；第四半导体层(204)和第五半导体层(205)在连接处形成异质结。
7.根据权利要求6所述的一种高压异质结晶体管，其特征在于，所述第一电极(101)、第四电极(104)、第五电极(105)采用的电极材料为金、银、铝、钛、铂、和铟的一种；第二电极区(102)和第三电极区(103)采用的材料为与第五半导体层采用材料相同；所述第六电极(106)为肖特基电极，其采用的材料为钛、金、镍、铂、锘、钨、银、铝、钛、钼和铟中的一种。
8.根据权利要求7所述的一种高压异质结晶体管，其特征在于，所述第一半导体(201)层采用N型和P型相互交替掺杂，在第三半导体(203)层内采用N型和P型相互交替掺杂。
9.根据权利要求8所述的一种高压异质结晶体管，其特征在于，在第二电极区(102)下方的第四半导体层(204)、第三半导体层(203)以及第二半导体层(202)中设置有P型掺杂区(207)。
10.根据权利要求5所述的一种高压异质结晶体管，其特征在于，所述有源层为异质结耐压二极管或者异质结MIS高迁移率场效应管。
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