CN115498046A - 一种多沟道横向超结肖特基势垒二极管及其制备方法 - Google Patents
一种多沟道横向超结肖特基势垒二极管及其制备方法 Download PDFInfo
- Publication number
- CN115498046A CN115498046A CN202211143842.3A CN202211143842A CN115498046A CN 115498046 A CN115498046 A CN 115498046A CN 202211143842 A CN202211143842 A CN 202211143842A CN 115498046 A CN115498046 A CN 115498046A
- Authority
- CN
- China
- Prior art keywords
- layer
- channel
- type buffer
- super
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 128
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 287
- 239000002346 layers by function Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910002601 GaN Inorganic materials 0.000 claims description 28
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 claims description 3
- 238000005566 electron beam evaporation Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 20
- 230000005684 electric field Effects 0.000 description 19
- 230000005533 two-dimensional electron gas Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- 238000001727 in vivo Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910001425 magnesium ion Inorganic materials 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052984 zinc sulfide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请实施例涉及半导体器件技术领域，特别涉及一种多沟道横向超结肖特基势垒二极管及其制备方法，包括：衬底以及依次堆叠在衬底上的超结结构、第一功能层和第二功能层；超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层相对于n型缓冲层靠近衬底；第一功能层包括叠设的第一沟道层和第一势垒层，第二功能层包括叠设的第二沟道层和第二势垒层；位于第二功能层上的阴极，且阴极与第二势垒层形成欧姆接触；位于第二功能层远离阴极的一端的阳极，且阳极的下表面延伸至第一沟道层内部，并与第一沟道层形成肖特基接触。本申请实施例能够解决现有的横向肖特基势垒二极管容易发生雪崩效应使得器件发生提前击穿的问题。
Description
技术领域
本申请实施例涉及半导体器件技术领域，特别涉及一种多沟道横向超结肖特基势垒二极管及其制备方法。
背景技术
氮化镓(GaN)作为第三代半导体材料的代表，相比硅或砷化镓，具有宽带隙、优越的抗辐噪性、高雪崩击穿电场、良好的热传导率以及强场下高电子漂移速率等众多优良特性，特别适合制作高耐压、高耐温、高频、大功率肖特基二极管器件,因此，GaN基功率器件被广泛应用于激光、LED、微波、射频等领域中。
GaN材料另一突出的特点就是利用自身的极化效应，在非掺杂的AlGaN/GaN就可以形成电子面密度达到1013cm-2量级的高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)。2DEG面密度大、在沟道二维平面内迁移率高，利用这一特性制作的横向导通的GaN肖特基二极管是目前最常见的，也是最有潜力的外延结构形式。
传统的AlGaN/GaN肖特基二极管横向器件最大的优势是利用了2DEG沟道导通输运电流，可以有效降低器件的导通电阻，实现大功率输出。然而，在传统AlGaN/GaN肖特基二极管中，由于器件导通层在半导体外延结构的表面，反向阻挡工作时，器件的电场分布过于集中在外延层表面，限制了器件耐压特性。
发明内容
本申请实施例提供一种多沟道横向超结肖特基势垒二极管及其制备方法，提高器件的耐压特性。
为解决上述技术问题，本申请实施例提供一种多沟道横向超结肖特基势垒二极管，包括：衬底以及依次堆叠在衬底上的超结结构、第一功能层和第二功能层；超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层相对于n型缓冲层靠近衬底；第一功能层包括叠设的第一沟道层和第一势垒层，第一沟道层相对于第一势垒层靠近超结结构；第二功能层包括叠设的第二沟道层和第二势垒层，第二沟道层相对于第二势垒层靠近第一势垒层；位于第二功能层上的阴极，且阴极与第二势垒层形成欧姆接触；位于第二功能层远离阴极的一端的阳极，且阳极的下表面延伸至第一沟道层内部，并与第一沟道层形成肖特基接触；阳极的上表面不低于第二功能层的上表面。
一些示例性实施例中，超结结构由堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层的厚度与n型缓冲层的厚度相等。
一些示例性实施例中，沿衬底的厚度方向，阳极的下表面与第一沟道层的上表面之间的间距为10nm～40nm。
一些示例性实施例中，第二沟道层的厚度小于或等于第一沟道层的厚度。
一些示例性实施例中，p型缓冲层的材料为氮化镓或铝镓氮。
一些示例性实施例中，n型缓冲层的材料包括氮化镓。
一些示例性实施例中，p型缓冲层内掺杂有第一掺杂离子，n型缓冲层内掺杂有第二掺杂离子，且第一掺杂离子的掺杂浓度与第二掺杂离子的掺杂浓度相等。
一些示例性实施例中，第一掺杂离子包括Mg、Zn、C或Fe中的一种；第二掺杂离子包括Si或Ge。
本申请实施例还提供了一种多沟道横向超结肖特基势垒二极管的制备方法，包括：提供衬底，在衬底上形成依次堆叠的超结结构、第一功能层和第二功能层；其中，超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层相对于n型缓冲层靠近衬底；第一功能层包括叠设的第一沟道层和第一势垒层，第一沟道层相对于第一势垒层靠近超结结构；第二功能层包括叠设的第二沟道层和第二势垒层，第二沟道层相对于第二势垒层靠近第一势垒层；依次刻蚀第二功能层和第一功能层，在第二功能层和第一功能层的一侧形成阳极凹槽；阳极凹槽的底部延伸至第一沟道层内部；形成阴极和阳极；阴极位于第二功能层的另一侧，且阴极与第二势垒层形成欧姆接触；阳极位于阳极凹槽内，且阳极与第一沟道层形成肖特基接触。
一些示例性实施例中，通过光刻工艺和电子束蒸发工艺，在第二功能层未形成阳极凹槽的一侧形成阴极，以及在所述阳极凹槽内形成阳极，即得所述多沟道横向超结肖特基势垒二极管。
本申请实施例提供的技术方案至少具有以下优点：
本申请实施例针对现有的横向肖特基势垒二极管击穿电压低于理论值，导致电场在肖特基结边缘到达峰值，容易发生雪崩效应使得击穿提前发生的问题，提出一种多沟道横向超结肖特基势垒二极管，通过刻蚀位于阳极下方的势垒层和沟道层以形成阳极凹槽，在阳极凹槽内沉积阳极；本申请实施例利用多层势垒层和沟道层自身的极化效应，形成了高浓度二维电子气，从而大大增加了正向导通电流；阳极金属侧壁直接与二维电子气接触，有效降低了导通电阻。同时，本申请实施例在缓冲层通过离子注入形成了n区和p区，形成了超结结构作为耐压层，在器件上施加反向电压到达一定值时，纵向电场分量会被p区和n区完全耗尽，降低了表面电场，耐压层能够承受更高的反向电压，使得器件具有大电流和高电压，从而使击穿发生在体内以提高器件的耐压特性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为相关技术中一种横向肖特基势垒二极管的结构示意图；
图2为本申请一实施例提供的一种多沟道横向超结肖特基势垒二极管的结构示意图；
图3为本申请另一实施例提供的一种多沟道横向超结肖特基势垒二极管的结构示意图；
图4为本申请一实施例提供的一种多沟道横向超结肖特基势垒二极管的制备方法的流程示意图；
图5为本申请一实施例提供的一种多沟道横向超结肖特基势垒二极管的制备过程中的剖视图一；
图6为本申请一实施例提供的一种多沟道横向超结肖特基势垒二极管的制备过程中的剖视图二。
具体实施方式
由背景技术可知，现有的AlGaN/GaN肖特基二极管横向器件存在器件耐压特性较低的问题。
通常，GaN肖特基势垒二极管主要分为垂直结构和横向结构两种。对于横向结构AlGaN/GaN肖特基势垒二极管，器件的导通特性主要依赖于AlGaN势垒层和GaN沟道层之间的自发极化和压电极化的作用。横向结构器件与垂直器件不同的是，横向结构器件的反向耐压区沿着器件表面方向。目前现有的AlGaN/GaN肖特基势垒二极管击穿电压只能达到理论值的一半，限制其击穿电压的主要问题是肖特基结边缘处会发生边缘电场集中效应。在施加反向电压时，肖特基结下方的耗尽区内电场分布并不均匀，越靠近电极边缘，电场线越密集，峰值电场出现在肖特基结边缘处，容易导致雪崩击穿提前发生，降低器件的耐压特性。
图1为相关技术中一种横向肖特基势垒二极管的结构示意图。参看图1，该横向GaN肖特基势垒二极管结构自下而上包括：衬底100、缓冲层101、沟道层102、势垒层103、阳极104和阴极105，阳极104与沟道层102采用肖特基接触，如图1所示。相关技术的横向GaN肖特基势垒二极管击穿电压仍低于理论值，电场在肖特基结边缘到达峰值，容易发生雪崩效应使得击穿提前发生。
为解决上述技术问题，本申请实施例提供一种多沟道横向超结肖特基势垒二极管及其制备方法，包括：衬底以及依次堆叠在衬底上的超结结构、第一功能层和第二功能层；超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层相对于n型缓冲层靠近衬底；第一功能层包括叠设的第一沟道层和第一势垒层，第一沟道层相对于第一势垒层靠近超结结构；第二功能层包括叠设的第二沟道层和第二势垒层，第二沟道层相对于第二势垒层靠近第一势垒层；位于第二功能层上的阴极，且阴极与第二势垒层形成欧姆接触；位于第二功能层远离阴极的一端的阳极，且阳极的下表面延伸至第一沟道层内部，并与第一沟道层形成肖特基接触；阳极的上表面不低于第二功能层的上表面。本申请实施例通过刻蚀阳极下方的第一势垒层和第一沟道层以形成阳极凹槽，使阳极形成在阳极凹槽内；利用多层势垒层和沟道层自身的极化效应，形成了高浓度二维电子气，从而大大增加了正向导通电流；阳极金属侧壁直接与二维电子气接触，有效降低了导通电阻。
与此同时，本申请实施例在缓冲层通过离子注入形成了n区和p区，形成了超结结构作为耐压层，在器件上施加反向电压到达一定值时，纵向电场分量会被p区和n区完全耗尽，降低了表面电场，耐压层能够承受更高的反向电压，使得器件具有大电流和高电压，从而使击穿发生在体内以提高器件的耐压特性。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
参看图2，本申请实施例提供一种多沟道横向超结肖特基势垒二极管，包括：衬底100以及依次堆叠在衬底100上的超结结构110、第一功能层111和第二功能层112；超结结构110由偶数个交替堆叠的p型缓冲层1101和n型缓冲层1102构成，p型缓冲层1101相对于n型缓冲层1102靠近衬底100；第一功能层111包括叠设的第一沟道层1111和第一势垒层1112，第一沟道层1111相对于第一势垒层1112靠近超结结构110；第二功能层112包括叠设的第二沟道层1121和第二势垒层1122，第二沟道层1121相对于第二势垒层1122靠近第一势垒层1112；位于第二功能层112上的阴极105，且阴极105与第二势垒层1122形成欧姆接触；位于第二功能层112远离阴极105的一端的阳极104，且阳极104的下表面延伸至第一沟道层1111内部，并与第一沟道层1111形成肖特基接触；阳极104的上表面不低于第二功能层112的上表面。
通常，在通过其他终端技术提高器件的击穿电压的同时，也会增大导通电阻，影响正向导通特性。而本申请实施例通过引入超结结构110作为耐压层，器件的正向导通电阻和反向击穿电压之间的矛盾关系得到明显缓解。
本申请实施例提供的多沟道横向超结肖特基势垒二极管，采用完全刻蚀凹槽阳极，通过等离子体刻蚀阳极104下方的第一势垒层1112(AlGaN势垒层)和第一沟道层1111(GaN沟道层)，使阳极金属侧壁直接与二维电子气接触，有效降低了导通电阻。本申请实施例在此基础上采用降低表面电场(Reduced SURface Field，RESURF)技术引入超结，将超结结构110引入肖特基势垒二极管的缓冲层中作为承担反向电压的耐压层，可以提高反向击穿电压的同时正向导通电阻较低，使器件具有大电流高电压的特性；同时，还能降低表面电场，提高表面击穿电压，使击穿发生在体内从而提高器件的耐压特性。
需要说明的是，本申请实施例提供的多沟道横向超结肖特基势垒二极管的多沟道结构可以包括多层依次交替、层叠设置的沟道层和势垒层，其中，底层沟道层(如图2中第一沟道层1111)位于超结结构110上。示例的，多沟道结构可以采用AlGaN/GaN类超晶格结构，类超晶格结构具有2～6个周期，即多沟道结构可以采用GaN沟道层和AlGaN势垒层依次交替层叠的结构，交替层叠的数量为2～6层。图2和图3以双沟道横向超结肖特基势垒二极管为例进行示意。
本申请实施例中，采用多沟道结构可以引入多层二维电子气沟道，提高电子迁移率，增大器件总二维电子气密度，减小串联电阻，降低材料方阻，大大提升器件的电学特型同时改善击穿电压，实现器件在高频高压应用领域的利用率。
在一些实施例中，超结结构110由堆叠的p型缓冲层1101和n型缓冲层1102构成，p型缓冲层1101的厚度与n型缓冲层1102的厚度相等。示例的，p型缓冲层1101和n型缓冲层1102的材料可以为GaN，p型缓冲层1101的厚度和n型缓冲层1102的厚度可以为0.5μm～5μm。例如，p型缓冲层1101的厚度和n型缓冲层1102的厚度可以为0.5μm、1μm、2μm、3μm、4μm或5μm。
在一些实施例中，沿衬底100的厚度方向，阳极104的下表面与第一沟道层1111的上表面之间的间距为10nm～40nm。衬底100的材料可以为蓝宝石、Si、SiC、AlN、GaN、AlGaN中的一种或几种的组合。
如图2所示，衬底100的厚度方向为衬底100的上表面指向衬底100的下表面的方向，令阳极104的下表面与第一沟道层1111的上表面之间的间距为h，h可以为10nm～40nm。例如阳极104的下表面与第一沟道层1111的上表面之间的间距h可以为10nm、15nm、20nm、25nm、30nm或40nm。
在一些实施例中，阳极104的上表面不低于第二功能层112的上表面。优选的，阳极104的上表面与第二功能层112的上表面齐平。
在一些实施例中，第二沟道层1121的厚度小于或等于第一沟道层1111的厚度。优选的，第二沟道层1121的厚度小于第一沟道层1111的厚度。示例的，第二沟道层1121的厚度可以为10nm～30nm，例如第二沟道层1121的厚度可以为10nm、15nm、20nm、25nm或30nm；第一沟道层1111的厚度为可以为100nm～300nm，例如第一沟道层1111的厚度为可以为100nm、150nm、200nm、250nm或300nm。
在一些实施例中，第一沟道层1111和第二沟道层1121的材料可以为GaN。第一势垒层1112和第二势垒层1122的材料为AlGaN。
在一些实施例中，第一势垒层1112和第二势垒层1122的材料可以为纤锌矿结构的AlGaN，具体的，第一势垒层1112和第二势垒层1122的材料为AlxGa(1-x)N。当第一势垒层1112和第二势垒层1122的材料为AlxGa(1-x)N的情况下，Al的组分(x的值)为0.15～0.3。
需要说明的是，第一势垒层1112的厚度和第二势垒层1122的厚度可以相等。示例的，第一势垒层1112的厚度和第二势垒层1122的厚度可以为10nm～30nm。例如第一势垒层1112的厚度和第二势垒层1122的厚度可以为10nm、15nm、20nm、25nm或30nm。
在一些实施例中，p型缓冲层1101的材料可以为氮化镓(GaN)或铝镓氮(AlGaN)。
在一些实施例中，n型缓冲层1102的材料可以为氮化镓。
在一些实施例中，p型缓冲层1101的材料和n型缓冲层1102的材料均为氮化镓。
在另一些实施例中，p型缓冲层1101的材料可以为铝镓氮，n型缓冲层1102的材料为氮化镓，p型缓冲层1101的p型AlGaN与n型缓冲层1102的n型GaN形成背势垒结构，同样可以作为耐压层，提高器件的耐压特性。
一些示例性实施例中，p型缓冲层1101内掺杂有第一掺杂离子，n型缓冲层1102内掺杂有第二掺杂离子，且第一掺杂离子的掺杂浓度与第二掺杂离子的掺杂浓度相等。
一些示例性实施例中，第一掺杂离子包括Mg、Zn、C或Fe中的一种；第二掺杂离子包括Si或Ge。优选的，第一掺杂离子可以为Mg，在p型缓冲层1101中通过离子注入Mg离子形成p区，在n型缓冲层1102中通过离子注入Si离子或Ge离子形成n区。p区和n区形成了超结结构110，以超结结构110作为耐压层，在器件上施加反向电压到达一定值时，纵向电场分量会被p区和n区完全耗尽，降低了表面电场，耐压层能够承受更高的反向电压，使得器件具有大电流和高电压，从而使击穿发生在体内以提高器件的耐压特性。
图2示出了在超结结构包括一个p型缓冲层和一个n型缓冲层的情况下的肖特基势垒二极管的结构示意图。超结结构110还可以包括两个p型缓冲层1101和两个n型缓冲层1102，如图3所示，超结结构110为四层结构，其中，p型缓冲层1101和n型缓冲层1102交替堆叠构成超结结构110。靠近衬底100的p型缓冲层1101上方叠设有一层n型缓冲层1102，n型缓冲层1102上方再依次叠设一层p型缓冲层1101a和一层n型缓冲层1102b，n型缓冲层1102b的上方叠设第一沟道层1111。
在一些实施例中，上述多沟道横向超结肖特基势垒二极管还包括：第一插入层和第二插入层，第一插入层可以位于第一沟道层1111与第一势垒层1112之间，第二插入层可以位于第二沟道层1121与第二势垒层1122之间。通过设置第一插入层和第二插入层，用于提高载流子迁移率，第一插入层和第二插入层的材料包括但不限于AlN、InAlN、AlGaN。
参看图4，本申请实施例还提供了一种多沟道横向超结肖特基势垒二极管的制备方法，包括以下步骤：
步骤S1、提供衬底，在衬底上形成依次堆叠的超结结构、第一功能层和第二功能层；其中，超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，p型缓冲层相对于n型缓冲层靠近衬底；第一功能层包括叠设的第一沟道层和第一势垒层，第一沟道层相对于第一势垒层靠近超结结构；第二功能层包括叠设的第二沟道层和第二势垒层，第二沟道层相对于第二势垒层靠近第一势垒层。
步骤S2、依次刻蚀第二功能层和第一功能层，在第二功能层和第一功能层的一侧形成阳极凹槽；阳极凹槽的底部延伸至第一沟道层内部。
步骤S3、形成阴极和阳极；阴极位于第二功能层的另一侧，且阴极与第二势垒层形成欧姆接触；阳极位于阳极凹槽内，且阳极与第一沟道层形成肖特基接触。
参考图5，在衬底100上依次形成超结结构110、第一功能层111和第二功能层112。超结结构110由偶数个交替堆叠的p型缓冲层1101和n型缓冲层1102构成，图5示出了超结结构包括一层p型缓冲层1101和一层n型缓冲层1105的肖特基势垒二极管的结构示意图。p型缓冲层1101相对于n型缓冲层1102靠近衬底100；第一功能层111包括叠设的第一沟道层1111和第一势垒层1112，第一沟道层1111相对于第一势垒层1112靠近超结结构110；第二功能层112包括叠设的第二沟道层1121和第二势垒层1122，第二沟道层1121相对于第二势垒层1122靠近第一势垒层1112。
在一些实施例中，衬底100的材料包括蓝宝石、碳化硅(SiC)、硅(Si)、氮化镓中的一种。令衬底100下表面指向衬底100上表面的方向为厚度方向，衬底100的厚度为30nm～200nm。需要说明的是，本申请以下实施例中所述的厚度均是指在该厚度方向上，各个膜层的厚度。
在一些实施例中，阳极104的材料为Ni/Au/Ni、Ni/Au、W/Au或Mo/Au，其厚度与使用的材料相关。
在一些实施例中，阴极105的材料/Al、Ti/Al/Ni/Au或Ti/Al/Mo/Au，其厚度与使用的材料相关。
参考图6，阳极凹槽106位于第二功能层112远离阴极105的一侧。在一些实施例中，沿衬底100的厚度方向，阳极凹槽106的底面与第一沟道层1111的上表面之间的间距为10nm～40nm。如图6所示，衬底100的厚度方向为衬底100的上表面指向衬底100的下表面的方向，令阳极凹槽106的底面与第一沟道层1111的上表面之间的间距为h，h可以为10nm～40nm。例如阳极凹槽106的底面与第一沟道层1111的上表面之间的间距h可以为10nm、15nm、20nm、25nm、30nm或40nm。
一些示例性实施例中，通过光刻工艺和电子束蒸发工艺，在第二功能层112未形成阳极凹槽106的一侧形成阴极105，以及在所述阳极凹槽106内形成阳极104，即得如图2所示的多沟道横向超结肖特基势垒二极管。
具体的，在形成阳极凹槽106后，在第二势垒层1122上制作掩膜，采用电子术蒸发或者磁控溅射工艺在掩膜中沉积Ni/Au/Ni、Ni/Au、W/Au或Mo/Au金属，分别沉积阳极104和阴极105，阳极104与第一沟道层1111的接触为肖特基接触，位于第二功能层112上的阴极105与第二势垒层1122形成欧姆接触。从图2中可以看出，阳极104位于第二功能层112远离阴极105的一端，且阳极104位于阳极凹槽106内，阳极凹槽106的底面延伸至第一沟道层1111内部，阳极104的上表面与第二功能层112的上表面齐平。
由以上技术方案，本申请实施例针对现有的横向肖特基势垒二极管击穿电压低于理论值，导致电场在肖特基结边缘到达峰值，容易发生雪崩效应使得击穿提前发生的问题，因此，本申请实施例提供一种横向超结肖特基势垒二极管，通过刻蚀位于阳极104下方的垒层和沟道层以形成阳极凹槽106，在阳极凹槽106内沉积阳极104。本申请实施例利用多层势垒层和沟道层自身的极化效应，形成了高浓度二维电子气，从而大大增加了正向导通电流；阳极金属侧壁直接与二维电子气接触，有效降低了导通电阻。同时，本申请实施例通过对缓冲层以离子注入形式形成了n区和p区，构成超结结构110以作为器件的耐压层；在器件上施加反向电压到达一定值时，纵向电场分量会被p区和n区完全耗尽，降低了表面电场，耐压层能够承受更高的反向电压，使得器件具有大电流和高电压，从而使击穿发生在体内以提高器件的耐压特性。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种多沟道横向超结肖特基势垒二极管，其特征在于，包括：
衬底以及依次堆叠在所述衬底上的超结结构、第一功能层和第二功能层；
所述超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，所述p型缓冲层相对于所述n型缓冲层靠近所述衬底；
所述第一功能层包括叠设的第一沟道层和第一势垒层，所述第一沟道层相对于所述第一势垒层靠近所述超结结构；
所述第二功能层包括叠设的第二沟道层和第二势垒层，所述第二沟道层相对于所述第二势垒层靠近所述第一势垒层；
位于所述第二功能层上的阴极，且所述阴极与所述第二势垒层形成欧姆接触；
位于所述第二功能层远离所述阴极的一端的阳极，且所述阳极的下表面延伸至所述第一沟道层内部，并与所述第一沟道层形成肖特基接触；所述阳极的上表面不低于所述第二功能层的上表面。
2.根据权利要求1所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述超结结构由堆叠的p型缓冲层和n型缓冲层构成，所述p型缓冲层的厚度与所述n型缓冲层的厚度相等。
3.根据权利要求1所述的多沟道横向超结肖特基势垒二极管，其特征在于，沿所述衬底的厚度方向，所述阳极的下表面与所述第一沟道层的上表面之间的间距为10nm～40nm。
4.根据权利要求1所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述第二沟道层的厚度小于或等于所述第一沟道层的厚度。
5.根据权利要求2所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述p型缓冲层的材料为氮化镓或铝镓氮。
6.根据权利要求2所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述n型缓冲层的材料包括氮化镓。
7.根据权利要求2所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述p型缓冲层内掺杂有第一掺杂离子，所述n型缓冲层内掺杂有第二掺杂离子，且所述第一掺杂离子的掺杂浓度与所述第二掺杂离子的掺杂浓度相等。
8.根据权利要求7所述的多沟道横向超结肖特基势垒二极管，其特征在于，所述第一掺杂离子包括Mg、Zn、C或Fe中的一种；所述第二掺杂离子包括Si或Ge。
9.一种多沟道横向超结肖特基势垒二极管的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成依次堆叠的超结结构、第一功能层和第二功能层；其中，所述超结结构由偶数个交替堆叠的p型缓冲层和n型缓冲层构成，所述p型缓冲层相对于所述n型缓冲层靠近所述衬底；所述第一功能层包括叠设的第一沟道层和第一势垒层，所述第一沟道层相对于所述第一势垒层靠近所述超结结构；所述第二功能层包括叠设的第二沟道层和第二势垒层，所述第二沟道层相对于所述第二势垒层靠近所述第一势垒层；
依次刻蚀所述第二功能层和所述第一功能层，在所述第二功能层和所述第一功能层的一侧形成阳极凹槽；所述阳极凹槽的底部延伸至所述第一沟道层内部；
形成阴极和阳极；所述阴极位于所述第二功能层的另一侧，且所述阴极与所述第二势垒层形成欧姆接触；所述阳极位于所述阳极凹槽内，且所述阳极与所述第一沟道层形成肖特基接触。
10.根据权利要求9所述的多沟道横向超结肖特基势垒二极管的制备方法，其特征在于，通过光刻工艺和电子束蒸发工艺，在所述第二功能层未形成阳极凹槽的一侧形成阴极，以及在所述阳极凹槽内形成阳极，即得所述多沟道横向超结肖特基势垒二极管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211143842.3A CN115498046A (zh) | 2022-09-20 | 2022-09-20 | 一种多沟道横向超结肖特基势垒二极管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211143842.3A CN115498046A (zh) | 2022-09-20 | 2022-09-20 | 一种多沟道横向超结肖特基势垒二极管及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115498046A true CN115498046A (zh) | 2022-12-20 |
Family
ID=84470963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211143842.3A Pending CN115498046A (zh) | 2022-09-20 | 2022-09-20 | 一种多沟道横向超结肖特基势垒二极管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115498046A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116504816A (zh) * | 2023-06-29 | 2023-07-28 | 西安电子科技大学 | 一种横向结构的超级结二极管及制备方法 |
| CN117976708A (zh) * | 2023-11-30 | 2024-05-03 | 润新微电子(大连)有限公司 | 半导体器件的外延结构 |
-
2022
- 2022-09-20 CN CN202211143842.3A patent/CN115498046A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116504816A (zh) * | 2023-06-29 | 2023-07-28 | 西安电子科技大学 | 一种横向结构的超级结二极管及制备方法 |
| CN116504816B (zh) * | 2023-06-29 | 2023-09-15 | 西安电子科技大学 | 一种横向结构的超级结二极管及制备方法 |
| CN117976708A (zh) * | 2023-11-30 | 2024-05-03 | 润新微电子(大连)有限公司 | 半导体器件的外延结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10043896B2 (en) | III-Nitride transistor including a III-N depleting layer | |
| JP5564842B2 (ja) | 半導体装置 | |
| CN102130158B (zh) | 阶梯型凹槽栅高电子迁移率晶体管 | |
| EP2955757B1 (en) | Nitride power component and manufacturing method therefor | |
| CN115498046A (zh) | 一种多沟道横向超结肖特基势垒二极管及其制备方法 | |
| CN113113469B (zh) | 一种高耐压双栅极横向hemt器件及其制备方法 | |
| JP6308478B2 (ja) | 一部が凹んだアノードを有するＧａＮ系ショットキーダイオード | |
| EP1751803A2 (en) | Wide bandgap hemts with source connected field plates | |
| CN111477690B (zh) | 基于P-GaN帽层和叉指结构的横向肖特基二极管及其制备方法 | |
| WO2015008430A1 (ja) | 半導体装置 | |
| JP2016501442A (ja) | デュアルメタルの、一部が凹んだ電極を有する、ＧａＮ系ショットキーダイオード | |
| CN104332504A (zh) | 一种GaN基异质结肖特基二极管器件及其制作方法 | |
| CN112018176A (zh) | 一种半导体器件及其制造方法 | |
| US8963151B2 (en) | Nitride-based heterostructure field effect transistor having high efficiency | |
| CN114335145A (zh) | 一种抑制电流崩塌的hemt器件及其生产方法 | |
| CN111477678B (zh) | 一种基于叉指结构的横向肖特基二极管及其制备方法 | |
| CN107706238B (zh) | Hemt器件及其制造方法 | |
| CN112820648A (zh) | 一种氮化镓金属氧化物半导体晶体管及其制备方法 | |
| CN116741635A (zh) | 基于无掩膜再生长低阻延伸层的hemt器件制备方法 | |
| CN108831932B (zh) | 一种氮化镓横向mis-肖特基混合阳极二极管 | |
| US20230065808A1 (en) | Vertical field-effect transistor, method for producing a vertical field-effect transistor and component having vertical field-effect transistors | |
| CN112768358A (zh) | 一种氮化镓高电子迁移率晶体管及其制备方法 | |
| CN115516645A (zh) | 半导体装置 | |
| CN116417520B (zh) | 一种氧化镓场效应晶体管及其制备方法 | |
| CN112331718B (zh) | 一种半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |