CN112018176A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法。其中，半导体器件包括：衬底；位于衬底上的半导体层，在半导体层内形成二维电子气；位于半导体层远离衬底一侧的源极、漏极以及位于源极和漏极之间的栅极；其中在二维电子气靠近衬底一侧的半导体层中形成有埋层，埋层与半导体层形成pn结；埋层包括第一埋层和/或至少一个第二埋层；栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，和/或第二埋层位于栅极和漏极之间。本发明实施例通过在半导体层中形成埋层，提高了半导体器件的击穿电压。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高和导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓基电子器件具有很好的应用前景。
常规氮化镓场效应晶体管中，在栅靠近漏极附近的电场分布密集(称为电场集中效应)，容易引发器件击穿；并且缓冲层中电子在大电场作用下会引起载流子碰撞，从而发生雪崩效应，增加器件漏电。
发明内容
有鉴于此，本发明的目的是提出一种半导体器件及其制造方法，以改善半导体器件的耐压性。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
半导体层，位于所述衬底上，半导体层内形成二维电子气；
位于所述半导体层远离衬底一侧的源极、漏极以及位于源极和漏极之间的栅极；
其中，在二维电子气靠近所述衬底一侧的半导体层中形成有埋层，所述埋层与所述半导体层形成pn结。
进一步地，所述埋层远离所述衬底一侧的表面与所述二维电子气的距离大于等于130nm。
进一步地，所述埋层包括第一埋层和/或至少一个第二埋层；所述栅极靠近所述漏极的边缘与所述第一埋层相交叠，且所述第一埋层的一部分由所述栅极靠近所述漏极的边缘向所述漏极延伸，和/或所述第二埋层位于所述栅极和所述漏极之间。
进一步地，其特征在于，相邻两个所述埋层之间的距离为0.4μm～1.2μm。
进一步地，当所述埋层包括所述第一埋层时，所述第一埋层的由所述栅极靠近所述漏极的边缘向所述漏极延伸的部分，在所述栅极到所述漏极方向上的长度为0.4μm～1.5μm。
进一步地，当所述埋层包括所述第一埋层时，所述第一埋层远离所述漏极的边缘与所述源极远离所述栅极的边缘之间的距离为Ls,所述源极和所述栅极相邻的两个边缘之间的距离为Lgs,且满足Ls>Lgs。
进一步地，当所述埋层包括所述第二埋层时，所述第二埋层在所述栅极到所述漏极方向上的长度为0.5μm～1.5μm。
进一步地，当所述埋层包括所述多个第二埋层时，所述第二埋层的长度在所述栅极到所述漏极方向上递减。
进一步地，当所述埋层包括所述多个第二埋层时，在所述栅极到所述漏极方向上，所述相邻两个第二埋层之间的距离逐渐减小。
进一步地，所述半导体层为n型GaN层，所述埋层掺杂有镁离子或铝离子，所述镁离子或所述铝离子的掺杂浓度为1.5×1017cm-3～5×1017cm-3。
另一方面，本发明实施例提供了一种半导体器件的制造方法，包括：
提供衬底；
在衬底上形成半导体层，半导体层内形成二维电子气，在二维电子气靠近所述衬底一侧的半导体层中形成有埋层，所述埋层与所述半导体层形成pn结；
在所述半导体层远离所述衬底的一侧形成源极、漏极以及位于所述源极和所述漏极之间的栅极。
本发明的有益效果是：本发明提供的半导体器件及其制造方法，一方面，可通过在半导体层中形成埋层，所述埋层与所述半导体层形成pn结，使栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，从而形成位于半导体层中的栅下埋层，该第一埋层与半导体层构成pn结，可以调制栅极靠近漏极边缘处的电场强度，使该处的电场峰值减小，进而能够提高半导体器件的击穿电压；另一方面，可通过在位于栅极和漏极之间的一段半导体层中形成至少一个第二埋层，且第二埋层与半导体层构成pn结，可以调制缓冲层内的电场分布，使电场分布更均匀，减小了缓冲层内的电场强度，并且电场强度的减小也削弱了缓冲层内电子的雪崩作用，进而能够提高半导体器件的击穿电压并且降低漏电。因此，本发明实施例通过在半导体层中形成上述第一埋层和/或第二埋层，均可以提高半导体器件的击穿电压。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的另一种半导体器件的结构示意图；
图3是本发明实施例提供的又一种半导体器件的结构示意图；
图4是本发明实施例提供的一种半导体器件的制造方法的流程示意图；
图5-图11是图4所示的半导体器件的制造方法中各主要流程所对应的半导体器件的结构示意图；
图12是本发明实施例提供的又一种半导体器件的结构示意图；
图13是本发明实施例提供的另一种半导体器件的制造方法的流程示意图；
图14-图15是图13所示的半导体器件的制造方法中部分主要流程所对应的半导体器件的结构示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供了一种半导体器件，该半导体器件适用于具有高耐压性的器件，可以包括异质结场效应晶体管，如氮化镓场效应晶体管。本发明实施例提供的半导体器件包括：衬底；位于所述衬底上的半导体层；位于所述半导体层远离衬底一侧的源极、漏极以及位于源极和漏极之间的栅极；在半导体层内形成二维电子气；其中在二维电子气靠近衬底一侧的半导体层中形成有埋层，埋层与半导体层形成pn结，埋层远离衬底一侧的表面与二维电子气的距离大于等于130nm；实现了在调节栅极附近电场提高击穿电压的同时，避免了二维电子气浓度明显下降；优选地，埋层远离衬底一侧的表面与二维电子气的距离范围是大于等于150nm且小于等于480nm，可以改善对二维电子气的耗尽，减小对正向导通电阻的影响，进而降低半导体器件的功耗。
上述半导体器件中，埋层与其周围的半导体层中的掺杂离子类型不同，以此形成pn结，埋层可通过向半导体层中对应埋层的区域注入离子得到，示例性的，半导体层可以为n型缓冲层，埋层可以为p型埋层，该p型埋层可通过向n 型半导体层中注入p型离子形成。埋层包括第一埋层和/或至少一个第二埋层；栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，和/或第二埋层位于栅极和漏极之间。其中第一埋层可以与栅极的一部分相交叠，也可以与整个栅极相交叠，或者第一埋层远离漏极的边缘与栅极靠近漏极的边缘重合，本发明实施例对此不作限制，只要保证第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸即可。多个第二埋层沿从栅极到漏极的方向排布，多个第二埋层可以平行排布，也可以非平行排布但不相交，本发明实施例对此亦不作限制，只要保证各第二埋层位于栅极和漏极之间即可。
可选地，半导体层具体可包括：缓冲层，位于衬底上；沟道层，位于缓冲层远离衬底的一侧；势垒层，位于沟道层远离衬底一侧的表面；栅极、源极和漏极，栅极位于势垒层远离衬底的一侧，源极和漏极分别位于栅极的两侧；沟道层和势垒层形成异质结，在沟道层和势垒层界面可形成二维电子气；栅极可以直接形成于势垒层的表面，且与势垒层形成肖特基接触，源极和漏极可以直接形成于势垒层的表面或嵌入势垒层中，且与势垒层形成欧姆接触，也可以贯穿势垒层形成于沟道层的表面，且与沟道层形成欧姆接触。
一方面，本发明通过在栅极下方的半导体层中形成第一埋层，使栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，从而形成位于半导体层中的栅下埋层，该第一埋层与半导体层构成 pn结，可以调制栅极靠近漏极边缘处的电场强度，使该处的电场峰值减小，进而能够提高半导体器件的击穿电压；另一方面，可通过在位于栅极和漏极之间的一段半导体层中形成至少一个第二埋层，且第二埋层与半导体层构成pn结，可以调制半导体层内的电场分布，使电场分布更均匀，减小了器件内的电场强度，并且电场强度的减小也削弱了半导体层内电子的雪崩作用，进而能够提高半导体器件的击穿电压并且降低漏电。因此，本实施例通过在保证埋层与二维电子气距离的半导体层中形成上述第一埋层和/或第二埋层，均可以提高半导体器件的击穿电压。
本发明实施例提供的半导体器件，在为了获得良好的器件性能的同时减少工艺的复杂度，优选地，下文均以在缓冲层中形成埋层，埋层与缓冲层形成pn 结为例详细解释本发明的实现方案。
示例性的，基于上述技术方案，根据埋层的不同结构，本发明实施例提供了多种具体的半导体器件结构。
在本发明一实施例中，如图1所示，该实施例提供的半导体器件包括：
衬底1；
缓冲层2，位于衬底1上；
沟道层3，位于缓冲层2远离衬底1的一侧；
势垒层4，位于沟道层3远离衬底1一侧的表面；
栅极7、源极5和漏极6，栅极7位于势垒层4远离衬底1的一侧，源极5 和漏极6分别位于栅极7的两侧(图中源极5和漏极6分别与沟道层3形成欧姆接触)；
其中，缓冲层2中形成有第一埋层8，第一埋层8与缓冲层2形成pn结；栅极7靠近漏极6的边缘与第一埋层8相交叠，且第一埋层8的一部分由栅极7 靠近漏极6的边缘向漏极6延伸；第一埋层8远离衬底1一侧的表面位于缓冲层2和沟道层3界面处。
本实施例中，第一埋层8远离漏极6的边缘距离源极5远离栅极7的边缘距离为Ls,源极5和栅极7相邻的两个边缘之间的距离为Lgs,当Ls>Lgs的时候，可以让栅极7附近的电场分布更均匀。优选地，当第一埋层8远离漏极6的边缘距离与栅极7的中心线重叠，此时，可使栅极7靠近漏极6的边缘及其附近的电场均匀分布，从而避免了某处电场强度较大，整体上提高了半导体器件的击穿电压。
该实施例中，由于第一埋层8位于栅极7的下方，第一埋层8与缓冲层2 形成pn结，可实现对栅极7靠近漏极6的边缘处的电场强度的调制，减小该边缘处的电场峰值，从而提高半导体器件的击穿电压。
可选的，第一埋层8的由栅极7靠近漏极6的边缘向漏极6延伸的部分，在栅极7到漏极6方向上的长度L0为0.4μm～1.5μm。经研究发现，当该长度L0小于0.4μm或大于1.5μm时，对栅极7靠近漏极6的边缘处的电场强度的调制效果并不佳，即该边缘处的电场峰值的减小不明显；而当该长度L0在0.4μm到 1.5μm之间时，该边缘处的电场峰值明显减小。因此，第一埋层8的由栅极7 靠近漏极6的边缘向漏极6延伸的部分，在栅极7到漏极6方向上的长度L0为0.4μm～1.5μm，可以有效实现对栅极7靠近漏极6的边缘处的电场强度的调制，有效提高半导体器件的击穿电压。
另外，一般情况下缓冲层2的厚度为0.3μm～0.5μm，为避免第一埋层8贯穿缓冲层2进入沟道层3而不易控制与二维电子气的距离，防止第一埋层8对二维电子气的影响较大，可选的，第一埋层8的优选厚度t为50nm～400nm，由此可改善对二维电子气的耗尽，减小对正向导通电阻的影响，进而降低半导体器件的功耗。
可选的，第一埋层嵌在其中的半导体层为n型GaN层，第一埋层8掺杂有镁离子或铝离子。其中，镁离子或铝离子的掺杂浓度可以为 1.5×1017cm-3～5×1017cm-3，由此可尽可能地增大第一埋层8与半导体层形成的pn 结的耗尽层的扩展宽度。
在本发明另一实施例中，如图2所示，该实施例提供的半导体器件包括：
衬底1；
缓冲层2，位于衬底1上；
沟道层3，位于缓冲层2远离衬底1的一侧；
势垒层4，位于沟道层3远离衬底1一侧的表面；
栅极7、源极5和漏极6，栅极7位于势垒层4远离衬底1的一侧，源极5 和漏极6分别位于栅极7的两侧(图中源极5和漏极6分别与沟道层3形成欧姆接触)；
其中，缓冲层2中形成有至少一个第二埋层9，第二埋层9与缓冲层2形成 pn结；第二埋层9位于栅极7和漏极6之间；第二埋层9远离衬底1一侧的表面位于缓冲层2和沟道层3界面处。
该实施例中，由于第二埋层9位于栅极7和漏极6之间，第二埋层9与缓冲层2形成pn结，可实现对缓冲层2内的电场强度的调制，使缓冲层2内的电场分布更均匀，减小了缓冲层2内的电场强度，并且电场强度的减小也削弱了缓冲层2内电子的雪崩作用，进而能够提高半导体器件的击穿电压并且降低漏电。该实施例与上述实施例相比，该实施例在提高半导体器件的击穿电压的同时，降低了缓冲层2的泄漏电流。
可选的，第二埋层9可以为多个，多个第二埋层9沿从栅极7到漏极6的方向排布，相邻两个第二埋层9之间的距离S为0.4μm～1.2μm。经研究发现，缓冲层2位于栅极7和漏极6之间的部分，其中的电场分布比较密集，击穿电场较大，导致半导体器件容易被击穿，当该距离S小于0.4μm或大于1.2μm时，对该部分缓冲层2内的电场强度的调制效果并不佳；而当该距离S在0.4μm到 1.2μm之间时，该部分缓冲层2内的电场峰值明显减小。因此，相邻两个第二埋层9之间的距离S为0.4μm～1.2μm，可以有效实现对该部分半导体层内的电场强度的调制，有效提高半导体器件的击穿电压并且降低泄漏电流。
另外，当第二埋层9有多个时，由于埋层从栅极处开始调节电场，使得电场从栅极到漏极呈现先上升后下降趋势，发明人发现在栅极7到漏极6方向上，相邻两个第二埋层9之间的距离S逐渐减小，可以使得栅极到漏极的电场分布更加均匀。
可选的，第二埋层9在栅极7到漏极6方向上的长度L可由第二埋层9的个数以及距离S确定，优选长度L为0.5μm～1.5μm。当第二埋层9有多个时，第二埋层9的长度L在栅极7到漏极6方向上递减时，可以减小埋层对整个器件的二维电子气浓度的影响，避免栅极和漏极之间的二维电子气浓度过低而影响器件性能。
可选的，缓冲层2为n型GaN层，第二埋层9掺杂有镁离子或铝离子。其中，镁离子或铝离子的掺杂浓度可以为1.5×1017cm-3～5×1017cm-3，由此可尽可能地增大第二埋层9与缓冲层2形成的pn结的耗尽层的扩展宽度。
在本发明又一实施例中，如图3所示，该实施例提供的半导体器件包括：
衬底1；
缓冲层2，位于衬底1上；
沟道层3，位于缓冲层2远离衬底1的一侧；
势垒层4，位于沟道层3远离衬底1一侧的表面；
栅极7、源极5和漏极6，栅极7位于势垒层4远离衬底1的一侧，源极5 和漏极6分别位于栅极7的两侧(图中源极5和漏极6分别与沟道层3形成欧姆接触)；
其中，本实施例与实施例一的区别是缓冲层2中形成有第一埋层8和至少一个第二埋层9，至少一个第二埋层9位于第一埋层8靠近漏极6的一侧，第一埋层8与缓冲层2形成pn结，第二埋层9与缓冲层2形成pn结；栅极7靠近漏极6的边缘与第一埋层8相交叠，且第一埋层8的一部分由栅极7靠近漏极6 的边缘向漏极6延伸；第二埋层9位于栅极7和漏极6之间；第一埋层8和第二埋层9远离衬底1一侧的表面位于缓冲层2和沟道层3界面处。
该实施例中，由于第一埋层8位于栅极7的下方，第一埋层8与缓冲层2 形成pn结，可实现对栅极7靠近漏极6的边缘处的电场强度的调制，减小该边缘处的电场峰值，从而提高半导体器件的击穿电压；同时，由于第二埋层9位于栅极7和漏极6之间，第二埋层9与缓冲层2形成pn结，可实现对缓冲层2 内的电场强度的调制，使缓冲层2内的电场分布更均匀，减小了缓冲层2内的电场强度，并且电场强度的减小也削弱了缓冲层2内电子的雪崩作用，进而能够进一步提高半导体器件的击穿电压并且降低漏电。该实施例与上述实施例相比，该实施例在进一步提高半导体器件的击穿电压的同时，降低了缓冲层2的泄漏电流。
可选的，第二埋层9可以为多个，多个第二埋层9沿从栅极7到漏极6的方向排布，相邻两个第二埋层9之间的距离S为0.4μm～1.2μm。当第二埋层9 有多个时，由于埋层从栅极处开始调节电场，使得电场从栅极到漏极呈现先上升后下降趋势，发明人发现在栅极7到漏极6方向上，相邻两个第二埋层9之间的距离S逐渐减小，可以使得栅极到漏极的电场分布更加均匀。
可选的，第二埋层9在栅极7到漏极6方向上的长度L可由第二埋层9的个数以及距离S确定，优选长度L为0.5μm～1.5μm。当第二埋层9有多个时，第二埋层9的长度L在栅极7到漏极6方向上递减时，可以减小埋层对整个器件的二维电子气浓度的影响，避免栅极和漏极之间的二维电子气浓度过低而影响器件性能。
相应的，本发明实施例还提供了一种半导体器件的制造方法，包括：
提供衬底；
在衬底上形成缓冲层并在缓冲层中形成埋层，其中，埋层与缓冲层形成pn 结，埋层包括第一埋层和/或至少一个第二埋层；
在缓冲层远离衬底的一侧形成沟道层；
在沟道层远离衬底一侧的表面形成势垒层；
在沟道层远离衬底的一侧形成源极、漏极以及位于源极和漏极之间的栅极，其中，栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，和/或第二埋层位于栅极和漏极之间。
其中，埋层远离衬底一侧的表面与二维电子气的距离大于等于130nm。示例性的，以包括第一埋层和第二埋层的半导体器件的制造方法为例进行说明，其中所制造的半导体器件中的第一埋层和第二埋层远离衬底一侧的表面位于缓冲层和沟道层界面处。具体的，如图4所示，该半导体器件的制造方法包括：
步骤110、提供衬底。
其中，衬底可以为硅衬底。
步骤120、在衬底上形成半导体层，半导体层内形成二维电子气，在二维电子气靠近所述衬底一侧的半导体层中形成有埋层，所述埋层与所述半导体层形成pn结。
可选地，埋层远离衬底一侧的表面与二维电子气的距离大于等于130nm。本实施例中，半导体层包括缓冲层，埋层远离衬底一侧的表面位于缓冲层内。
示例性的，参考图5，在衬底上通过金属有机物化学气相沉积法生长一层n 型GaN缓冲层2，其中n型离子的掺杂浓度控制在1×1016cm-3～5×1016cm-3，缓冲层2的厚度为0.3μm～0.5μm。参考图6，在缓冲层2上通过等离子体化学气相沉积法沉积一层二氧化硅层10，厚度为200nm～400nm；在二氧化硅层10上蒸镀钛层11和镍层12的金属叠层，其中钛层11的厚度为300nm～400nm，镍层 12的厚度为50nm～100nm。参考图7，在镍层12上涂覆光刻胶，曝光显影第一埋层和第二埋层区域的光刻胶，暴露出镍层12，使用反应离子刻蚀法刻蚀暴露出的镍层12至贯穿二氧化硅层10；去除剩余光刻胶，以剩余的二氧化硅层10、钛层11和镍层12的叠层作为掩膜，使用离子注入的方法，向暴露出的缓冲层2 中注入镁离子或铝离子，能量为80eV～140eV，剂量为1×1015cm-2～5×1015cm-2。参考图8，去除剩余的二氧化硅层10、钛层11和镍层12的叠层，在缓冲层2 中对应第一埋层和第二埋层区域分别形成第一埋层8和第二埋层9，且第一埋层 8和第二埋层9远离衬底1一侧的表面位于缓冲层2上表面(即缓冲层2与后续形成的沟道层界面处)。
形成半导体层的步骤120过程还包括步骤130和步骤140。
步骤130、在缓冲层远离衬底的一侧形成沟道层。
示例性的，参考图9，将步骤120得到的器件清洗后放置在金属有机物化学气相沉积腔体中，在缓冲层2上生长GaN沟道层3，该沟道层3的厚度为200nm～400nm。
步骤140、在沟道层远离衬底一侧的表面形成势垒层。
示例性的，参考图10，在步骤130的同一金属有机物化学气相沉积腔体中，在上述沟道层3上继续生长AlxGa1-xN势垒层4，其中，x的可选范围为0.20～0.30，势垒层4的厚度为20nm～30nm。
步骤150、在半导体层远离衬底的一侧形成源极、漏极以及位于源极和漏极之间的栅极。
其中，栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，第二埋层位于栅极和漏极之间。
示例性的，参考图11，在势垒层4表面涂覆光刻胶，曝光显影源极和漏极区域的光刻胶，暴露出势垒层4，采用感应耦合等离子体刻蚀法刻蚀暴露出的势垒层4至沟道层3与势垒层4的界面处，保留剩余光刻胶，整面蒸镀Ti/Al/Ni/Au 金属层，去除剩余光刻胶以剥离源极和漏极区域以外的Ti/Al/Ni/Au金属层，剩余Ti/Al/Ni/Au金属层形成源极5和漏极6，再经高温退火形成源极5和漏极6 分别与沟道层3的欧姆接触。参考图3，整面涂覆光刻胶，曝光显影栅极区域的光刻胶，暴露出势垒层4，整面蒸镀Ni/Au金属层，去除剩余光刻胶以剥离栅极区域以外的Ni/Au金属层，剩余Ni/Au金属层形成与势垒层4肖特基接触的栅极7。
示例性的，在本发明又一实施例中，如图12所示，该实施例提供的半导体器件包括：
衬底1；
缓冲层2，位于衬底1上；
沟道层3，位于缓冲层2远离衬底1的一侧；
势垒层4，位于沟道层3远离衬底1一侧的表面；
栅极7、源极5和漏极6，栅极7位于势垒层4远离衬底1的一侧，源极5 和漏极6分别位于栅极7的两侧(图中源极5和漏极6分别与沟道层3形成欧姆接触)；
其中，缓冲层2中形成有第一埋层8和至少一个第二埋层9，至少一个第二埋层9位于第一埋层8靠近漏极6的一侧，第一埋层8与缓冲层2形成pn结，第二埋层9与缓冲层2形成pn结；栅极7靠近漏极6的边缘与第一埋层8相交叠，且第一埋层8的一部分由栅极7靠近漏极6的边缘向漏极6延伸；第二埋层9位于栅极7和漏极6之间；第一埋层8和第二埋层9远离衬底1一侧的表面位于缓冲层2内。
本实施例与上述实施例相比，本实施例通过将第一埋层8和第二埋层9远离衬底1一侧的表面置于缓冲层2内，即第一埋层8和第二埋层9完全置于缓冲层2内，第一埋层8和第二埋层9远离衬底1一侧的表面到沟道层具有一定的距离，可进一步降低埋层对二维电子气的影响，从而在提高半导体器件击穿电压的情况下，进一步降低半导体器件的功耗。可选的，第一埋层8和第二埋层9远离衬底一侧的表面，到缓冲层和沟道层界面的距离为20nm～80nm。
该实施例中，由于第一埋层8位于栅极7的下方，第一埋层8与缓冲层2 形成pn结，可实现对栅极7靠近漏极6的边缘处的电场强度的调制，减小该边缘处的电场峰值，从而提高半导体器件的击穿电压；同时，由于第二埋层9位于栅极7和漏极6之间，第二埋层9与缓冲层2形成pn结，可实现对缓冲层2 内的电场强度的调制，使缓冲层2内的电场分布更均匀，减小了缓冲层2内的电场强度，并且电场强度的减小也削弱了缓冲层2内电子的雪崩作用，进而能够进一步提高半导体器件的击穿电压并且降低漏电。该实施例与上述实施例相比，该实施例在进一步提高半导体器件的击穿电压的同时，降低了缓冲层2的泄漏电流。
可选的，第一埋层8的由栅极7靠近漏极6的边缘向漏极6延伸的部分，在栅极7到漏极6方向上的长度L0为0.4μm～1.5μm。由此，可以有效实现对栅极7靠近漏极6的边缘处的电场强度的调制，有效提高半导体器件的击穿电压。
可选的，第一埋层8远离漏极6的边缘与栅极7的中心线重叠，此时，可使栅极7靠近漏极6的边缘及其附近的电场均匀分布，从而避免了某处电场强度较大，整体上提高了半导体器件的击穿电压。
可选的，第二埋层9可以为多个，多个第二埋层9沿从栅极7到漏极6的方向排布，相邻两个第二埋层9之间的距离S为0.4μm～1.2μm，由此，可以有效实现对该部分缓冲层2内的电场强度的调制，有效提高半导体器件的击穿电压并且降低缓冲层2的泄漏电流。
可选的，第一埋层8和第二埋层9的厚度为50nm～300nm，由此可改善对二维电子气的耗尽，减小对正向导通电阻的影响，进而降低半导体器件的功耗。
可选的，缓冲层2为n型GaN层，第一埋层8和第二埋层9掺杂有镁离子或铝离子。其中，镁离子或铝离子的掺杂浓度可以为1.5×1017cm-3～5×1017cm-3，由此可尽可能地增大第一埋层8和第二埋层9分别与缓冲层2形成的pn结的耗尽层的扩展宽度。
相应的，如图13所示，该实施例提供的半导体器件的制造方法可包括：
步骤210、提供衬底。
步骤220、在衬底上形成半导体层，半导体层内形成二维电子气，在二维电子气靠近所述衬底一侧的半导体层中形成有埋层，所述埋层与所述半导体层形成pn结。
可选地，埋层远离衬底一侧的表面与二维电子气的距离大于等于130nm。本实施例中，半导体层包括缓冲层，埋层远离衬底一侧的表面位于缓冲层内。
示例性的，参考图14，在衬底上通过金属有机物化学气相沉积法生长一层第一n型GaN缓冲层21，其中n型离子的掺杂浓度控制在1×1016cm-3～5× 1016cm-3，第一n型GaN缓冲层21的厚度为0.2μm～0.4μm；在第一n型GaN缓冲层21形成第一埋层8和至少一个第二埋层9，本实施例中，形成第一埋层8 和至少一个第二埋层9的工艺方法与上述实施例中步骤120相同，具体可参考步骤120，此处不再赘述。接着参考图15，在第一n型GaN缓冲层21上通过金属有机物化学气相沉积法生长一层第二n型GaN缓冲层22，其中第二n型GaN 缓冲层22的厚度为20nm～80nm，掺杂方式和浓度与第一n型GaN缓冲层21完全一致，由此，第一n型GaN缓冲层21和第二n型GaN缓冲层22形成一缓冲层，使得第一埋层8和第二埋层9远离衬底1一侧的表面位于缓冲层内。
形成半导体层的过程还包括步骤230和步骤240：
步骤230、在缓冲层远离衬底的一侧形成沟道层；
步骤240、在沟道层远离衬底一侧的表面形成势垒层。
步骤250、在沟道层远离衬底的一侧形成源极、漏极以及位于源极和漏极之间的栅极，其中，栅极靠近漏极的边缘与第一埋层相交叠，且第一埋层的一部分由栅极靠近漏极的边缘向漏极延伸，第二埋层位于栅极和漏极之间。
本实施例提供的半导体器件的制造方法中的步骤210、步骤230、步骤240 和步骤250可对应参考上述实施例提供的半导体器件的制造方法中的步骤110、步骤130、步骤140和步骤150，此处不再赘述。
另外，可选的，上述各实施例中的半导体器件还可包括位于衬底与缓冲层之间的成核层。示例性的，成核层可以为AlN成核层，厚度为20nm～300nm。相应的，形成成核层时，利用金属有机物化学气相沉积法在衬底上外延一层AlN 成核层。
可选的，上述各实施例中的半导体器件还可包括位于源极和漏极之间的势垒层表面的钝化层。示例性的，该钝化层可采用等离子体增强化学的气相沉积法、低压力化学气相沉积法或原子层沉积法形成，钝化层的材料可以为SiN、AlN、 SiO2等含N或含O的任一高阻材料或其组合。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (11)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的半导体层，所述半导体层内形成二维电子气；
位于所述半导体层远离衬底一侧的源极、漏极以及位于所述源极和所述漏极之间的栅极；
其中，在二维电子气靠近所述衬底一侧的所述半导体层中形成有埋层，所述埋层与所述半导体层形成pn结。
2.根据权利要求1所述的半导体器件，其特征在于，所述埋层远离所述衬底一侧的表面与所述二维电子气的距离大于等于130nm。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述埋层包括第一埋层和/或至少一个第二埋层；所述栅极靠近所述漏极的边缘与所述第一埋层相交叠，且所述第一埋层的一部分由所述栅极靠近所述漏极的边缘向所述漏极延伸，和/或所述第二埋层位于所述栅极和所述漏极之间。
4.根据权利要求3所述的半导体器件，其特征在于，相邻两个所述埋层之间的距离为0.4μm～1.2μm。
5.根据权利要求3所述的半导体器件，其特征在于，当所述埋层包括所述第一埋层时，所述第一埋层的由所述栅极靠近所述漏极的边缘向所述漏极延伸的部分，在所述栅极到所述漏极方向上的长度为0.4μm～1.5μm。
6.根据权利要求3所述的半导体器件，其特征在于，当所述埋层包括所述第一埋层时，所述第一埋层远离所述漏极的边缘与所述源极远离所述栅极的边缘之间的距离为Ls,所述源极和所述栅极相邻的两个边缘之间的距离为Lgs,且满足Ls>Lgs。
7.根据权利要求3所述的半导体器件，其特征在于，当所述埋层包括所述第二埋层时，所述第二埋层在所述栅极到所述漏极方向上的长度为0.5μm～1.5μm。
8.根据权利要求3所述的半导体器件，其特征在于，当所述埋层包括所述多个第二埋层时，所述第二埋层的长度在所述栅极到所述漏极方向上递减。
9.根据权利要求3所述的半导体器件，其特征在于，当所述埋层包括所述多个第二埋层时，在所述栅极到所述漏极方向上，相邻两个所述第二埋层之间的距离逐渐减小。
10.根据权利要求1所述的半导体器件，其特征在于，所述半导体层为n型GaN层，所述埋层掺杂有镁离子或铝离子，所述镁离子或所述铝离子的掺杂浓度为1.5×1017cm-3～5×1017cm-3。
11.一种半导体器件的制造方法，其特征在于，包括：
提供衬底；
在衬底上形成半导体层，半导体层内形成二维电子气，在二维电子气靠近所述衬底一侧的半导体层中形成有埋层，所述埋层与所述半导体层形成pn结；
在所述半导体层远离所述衬底的一侧形成源极、漏极以及位于所述源极和所述漏极之间的栅极。
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