CN113380877A - 一种双结型场板的功率器件 - Google Patents

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Abstract

本发明公开了一种双结型场板的功率器件，包括第一结型场板与第二结型场板，所述第一结型场板设置在功率器件的栅极与漏极之间，且生长在势垒层上，与所述栅极接触；所述第二结型场板与沟道层接触设置；所述第二结型场板设置在沟道层与缓冲层之间，或设置在缓冲层里面；本发明的有益效果为优化横向的电场分布使其具有类似RESURF效果，提升了击穿电压；不会引入附加的寄生电容，保证了器件的工作频率和开关速度，同时提升击穿电压和器件的可靠性。

Description

一种双结型场板的功率器件
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种双结型场板的功率器件。
背景技术
功率半导体器件是半导体领域的重要环节。然而，传统的硅基MOSFET发展至今，其性能已经接近材料的理论极限。近年来，GaN作为第三代化合物半导体材料逐渐受到重视。相较于硅基功率器件,氮化镓(GaN)基高电子迁移率晶体管具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好的化学稳定性等优异特性；因其具有宽的禁带宽度和高的临界击穿场强，所以以GaN为基础的HEMT(高电子迁移率晶体管)器件相比于硅基器件具有更高的击穿电压，同时，得益于AlGaN/GaN异质结界面处高浓度的二维电子气(2DEG)，GaN HEMT在导通状态下具有高的饱和电流密度和低的导通电阻。
然而，这种新一代的功率器件，GaN HEMT器件在性能上依然在一些问题，关键的问题是在栅极靠近漏极下侧异质结界面耗尽区会不断产生正电性的固定极化电荷，这些正极化电荷不断发出的电力线会集中指向栅电极边缘，造成电势在沟道中的栅极对应位置的集中而产生峰值电场，并使飘移区内的电厂分布不均匀，造成提前崩溃的现象。
发明内容
本发明的目的在于提供一种双结型场板的功率器件，在其介质层上方、势垒层下方形成两个纵向的PN结作为耐压结构调制器件的表面电场，优化横向的电场分布使其具有类似RESURF效果，提升了击穿电压。
本发明通过下述技术方案实现：
一种双结型场板的功率器件，包括第一结型场板与第二结型场板，所述第一结型场板设置在功率器件的栅极与漏极之间，且生长在势垒层上，与所述栅极接触；所述第二结型场板与沟道层接触设置；所述第二结型场板设置在沟道层与缓冲层之间，或设置在缓冲层里面。
传统使用的功率器件中，在栅极靠近漏极下侧异质结界面耗尽区会不断产生正电性的固定极化电荷，这些正极化电荷不断发出的电力线会集中指向栅电极边缘，造成电势在沟道中的栅极对应位置的集中而产生峰值电场，并使飘移区内的电厂分布不均匀，造成提前崩溃的现象，本发明提供了一种双结型场板的功率器件，在传统的功率器件的栅介质层上方以及势垒层下方同时设计双结型场板，优化了横向电场分布使其具有类似RESURF的效果，同时提升了击穿电压。
优选地，所述第一结型场板包括第一P型掺杂半导体与第一N型掺杂半导体，且所述第一N型掺杂半导体与所述势垒层接触，所述第一P型掺杂半导体生长在所述第一N型掺杂半导体上。
优选地，所述势垒层上生长有若干第一结型场板，且生长的若干所述第一结型场板均设置在所述栅极与所述漏极之间。
在栅极与漏极之间的钝化层上，可以设置多个不同的第一结型场板，但是设置一个或者两个能够达到最优效果。
优选地，所述第二结型场板设置在所述缓冲层与所述沟道层之间的时候，所述第二结型场板顶面与所述沟道层接触，所述第二结型场板底面与所述缓冲层顶部接触。
优选地，所述第二结型场板包括第二P型掺杂半导体与第二N型掺杂半导体，且所述第二N型掺杂半导体与所述沟道层接触；所述第二N型掺杂半导体生长在所述第二P型掺杂半导体上，且所述第二P型掺杂半导体与所述缓冲层顶部接触。
优选地，所述第二结型场板设置在所述缓冲层内部时，所述第二结型场板顶部与所述沟道层接触，所述第二结型场板底部设置在所述缓冲层内部。
优选地，所述第二结型场板包括第二P型掺杂半导体与第二N型掺杂半导体，且所述第二N型掺杂半导体与所述沟道层接触；所述第二N型掺杂半导体生长在所述第二P型掺杂半导体上。
优选地，所述缓冲层上设有若干第二结型场板，且至少一个第二结型场板设置在所述栅极与所述漏极之间，且与所述沟道层接触。
在缓冲层上设置多个第二结型场板，并均与沟道层相接触，实现了分段场板的效果，且有效的调制沟道电场的作用。
优选地，所述功率器件还包括支撑衬底、势垒层以及钝化层；所述支撑衬底依次生长有所述缓冲层、所述沟道层、所述势垒层、所述介质层以及所述钝化层，源极与所述缓冲层接触构成欧姆接触，所述漏极与所述缓冲层接触，构成欧姆接触；所述栅极设置在所述漏极与所述源极之间，且与所述介质层接触。
优选地，所述缓冲层与所述沟道层均为GaN薄膜；所述势垒层为AlGaN薄膜。
本发明与现有技术相比，具有如下的优点和有益效果：
1、采用本发明提供的一种双结型场板的功率器件，在其介质层上方、势垒层下方形成两个纵向的PN结作为耐压结构调制器件的表面电场，优化横向的电场分布使其具有类似RESURF效果，提升了击穿电压；
2、采用本发明提供的一种双结型场板的功率器件，设置的双结型场板GaN HEMT不会引入附加的寄生电容，保证了器件的工作频率和开关速度，同时提升击穿电压和器件的可靠性。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为功率器件的结构示意图；
图2为第一结型场板的结构示意图；
图3为第二结型场板的结构示意图；
图4为实施例二的功率器件结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例一
本实施例公开了一种双结型场板的功率器件，如图1所示，本实施例是基于氮化镓功率器件举例，包括半导体衬底、源极308、漏极307以及栅极309，所述半导体衬底包括支撑衬底301、缓冲层302、沟道层304、势垒层305、介质层306以及钝化层311，其中缓冲层302与沟道层304的薄膜为氮化镓半导体薄膜，势垒层305的薄膜为AlGaN薄膜；在功率器件中，设置的缓冲层302、沟道层304、势垒层305以及介质层306均为半导体薄膜，这些半导体薄膜就包括了三五族化合物组成的半导体构成的薄膜；且在支撑衬底301上，依次生长有缓冲层302、沟道层304、势垒层305介质层306以及钝化层311，功率器件的源极308直接与缓冲层302接触，并构成了功率器件的欧姆接触，同时漏极307直接与缓冲层302进行接触，构成功率器件的欧姆接触；功率器件的栅极309设置在源极308与漏极307之间，且栅极309设置在钝化层311内，直接与介质层306接触。
在栅极309与漏极307之间的钝化层311中，设置有第一结型场板310，且第一结型场板310可以设置为一个，也可以设置为多个，当第一结型场板310设置为一个的时候，第一结型场板310的底面与介质层306接触，且与底面相邻的其中一个侧面与栅极309接触，且第一结型场板310的尺寸大小不限定，其大小能够与介于栅极309与漏极307之间的钝化层311的大小一样；当第一结型场板310设置为多个的时候，至少有一个第一结型场板310的底面与介质层306接触，且其底面相邻的一个侧面与栅极309接触，优选的设置两个结型场板是最好的方案。
其中，如图2所示，第一结型场板310包括了包括第一P型掺杂半导体3102与第一N型掺杂半导体3101，且在第一结型场板310中，第一N型掺杂半导体3101与介质层306接触，第一P型掺杂半导体3102生长在第一N型掺杂半导体3101上，且与栅极309接触的地方是第一N型掺杂半导体3101以及第一P型掺杂半导体3102的侧面结构。
第二结型场板303设置在缓冲层302里面，如图1所示，第二结型场板303与沟道层304接触，当设置的第二结型场板303为一个的时候，第二结型场板303中的一部分区域必须在介于栅极309与漏极307位置对应下的缓冲层302处，也可以将第二结型场板303的尺寸大小设置与沟道层304的尺寸一样，覆盖在所有的沟道层304下；当设置的第二结型场板303为多个的时候，至少有一个第二结型场板303的位置是处于栅极309与漏极307之间对应的缓冲层302上，且与处于栅极309与漏极307之间的第一结型场板310的位置相对应，但是其大小不固定，优选的设置两个是最好的方案，设置多个第二结型场板303，具有分段场板的效果，有效的调制了沟道电场，并提升了击穿电压。
如图3所示，第二结型场板303包括第二P型掺杂半导体3031与第二N型掺杂半导体3032，在第二结型场板303中，设置的第二N型掺杂半导体3032与沟道层304接触，且第二N型掺杂半导体3032是生长在第二P型掺杂半导体3031上；且第一N型掺杂半导体3101与第二N型掺杂半导体3032为同样的掺杂半导体，第一P型掺杂半导体3102与第二P型掺杂半导体3031是同样的掺杂半导体。
本实施例通过在传统的氮化镓HEMT器件的基础上，在介质层306上方以及势垒层305下方形成两个纵向的PN结作为耐压结构调制器件的表面电场，优化横向的电场分布，使其具有类似RESURF效果，提升了击穿电压，且采用这种方法构造的氮化镓功率器件，不会引入附加的寄生电容，保证了功率器件工作频率和开关速度的同时，提高了击穿电压和器件的可靠性能。
实施例二
本实施例公开了一种双结型场板的功率器件，如图4所示，本实施例是基于氮化镓功率器件举例，包括半导体衬底、源极308、漏极307以及栅极309，所述半导体衬底包括支撑衬底301、缓冲层302、沟道层304、势垒层305、介质层306以及钝化层311，其中缓冲层302与沟道层304的薄膜为氮化镓半导体薄膜，势垒层305的薄膜为AlGaN薄膜；在功率器件中，设置的缓冲层302、沟道层304、势垒层305以及介质层306均为半导体薄膜，这些半导体薄膜就包括了三五族化合物组成的半导体构成的薄膜；且在支撑衬底301上，依次生长有缓冲层302、沟道层304、势垒层305介质层306以及钝化层311，功率器件的源极308直接与缓冲层302接触，并构成了功率器件的欧姆接触，同时漏极307直接与缓冲层302进行接触，构成功率器件的欧姆接触；功率器件的栅极309设置在源极308与漏极307之间，且栅极309设置在钝化层311内，直接与介质层306接触。
在栅极309与漏极307之间的钝化层311中，设置有第一结型场板310，且第一结型场板310可以设置为一个，也可以设置为多个，当第一结型场板310设置为一个的时候，第一结型场板310的底面与介质层306接触，且与底面相邻的其中一个侧面与栅极309接触，且第一结型场板310的尺寸大小不限定，其大小能够与介于栅极309与漏极307之间的钝化层311的大小一样；当第一结型场板310设置为多个的时候，至少有一个第一结型场板310的底面与介质层306接触，且其底面相邻的一个侧面与栅极309接触，优选的设置两个结型场板是最好的方案。
其中，如图2所示，第一结型场板310包括了包括第一P型掺杂半导体3102与第一N型掺杂半导体3101，且在第一结型场板310中，第一N型掺杂半导体3101与介质层306接触，第一P型掺杂半导体3102生长在第一N型掺杂半导体3101上，且与栅极309接触的地方是第一N型掺杂半导体3101以及第一P型掺杂半导体3102的侧面结构。
第二结型场板303设置在沟道层304与缓冲层302之间，第二结型场板303的顶部与沟道层304底部接触，第二结型场板303的底部与缓冲层302的顶部接触设置，且第二结型场板303包括第二P型掺杂半导体3031与第二N型掺杂半导体3032，且第二N型掺杂半导体3032与沟道层304接触；第二N型掺杂半导体3032生长在第二P型掺杂半导体3031上，且第二P型掺杂半导体3031与缓冲层302顶部接触。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种双结型场板的功率器件，其特征在于，包括第一结型场板(310)与第二结型场板(303)，所述第一结型场板(310)设置在功率器件的栅极(309)与漏极(307)之间，且生长在势垒层(305)上，与所述栅极(309)接触；所述第二结型场板(303)与沟道层(304)接触设置；所述第二结型场板(303)设置在沟道层(304)与缓冲层(302)之间，或设置在缓冲层(302)里面。
2.根据权利要求1所述的一种双结型场板的功率器件，其特征在于，所述第一结型场板(310)包括第一P型掺杂半导体(3102)与第一N型掺杂半导体(3101)，且所述第一N型掺杂半导体(3101)与所述势垒层(305)接触，所述第一P型掺杂半导体(3102)生长在所述第一N型掺杂半导体(3101)上。
3.根据权利要求2所述的一种双结型场板的功率器件，其特征在于，所述势垒层(305)上生长有若干第一结型场板(310)，且生长的若干所述第一结型场板(310)均设置在所述栅极(309)与所述漏极(307)之间。
4.根据权利要求1所述的一种双结型场板的功率器件，其特征在于，所述第二结型场板(303)设置在所述缓冲层(302)与所述沟道层(304)之间，所述第二结型场板(303)顶面与所述沟道层(304)接触，所述第二结型场板(303)底面与所述缓冲层(302)顶部接触。
5.根据权利要求4所述的一种双结型场板的功率器件，其特征在于，所述第二结型场板(303)包括第二P型掺杂半导体(3031)与第二N型掺杂半导体(3032)，且所述第二N型掺杂半导体(3032)与所述沟道层(304)接触；所述第二N型掺杂半导体(3032)生长在所述第二P型掺杂半导体(3031)上，且所述第二P型掺杂半导体(3031)与所述缓冲层(302)顶部接触。
6.根据权利要求1所述的一种双结型场板的功率器件，其特征在于，所述第二结型场板(303)设置在所述缓冲层(302)内部时，所述第二结型场板(303)顶部与所述沟道层(304)接触，所述第二结型场板(303)底部设置在所述缓冲层(302)内部。
7.根据权利要求6所述的一种双结型场板的功率器件，其特征在于，所述第二结型场板(303)包括第二P型掺杂半导体(3031)与第二N型掺杂半导体(3032)，且所述第二N型掺杂半导体(3032)与所述沟道层(304)接触；所述第二N型掺杂半导体(3032)生长在所述第二P型掺杂半导体(3031)上。
8.根据权利要求1～7任一所述的一种双结型场板的功率器件，其特征在于，所述缓冲层(302)上设有若干第二结型场板(303)，且至少一个第二结型场板(303)设置在所述栅极(309)与所述漏极(307)之间，且与所述沟道层(304)接触。
9.根据权利要求1所述的一种双结型场板的功率器件，其特征在于，所述功率器件还包括支撑衬底(301)、介质层(306)以及钝化层(311)；所述支撑衬底(301)依次生长有所述缓冲层(302)、所述沟道层(304)、所述势垒层(305)、所述介质层(306)以及所述钝化层(311)，源极(308)与所述缓冲层(302)接触构成欧姆接触，所述漏极(307)与所述缓冲层(302)接触，构成欧姆接触；所述栅极(309)设置在所述漏极(307)与所述源极(308)之间，且与所述介质层(306)接触。
10.根据权利要求9所述的一种双结型场板的功率器件，其特征在于，所述缓冲层(302)与所述沟道层(304)均为GaN薄膜；所述势垒层(305)为AlGaN薄膜。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115188816A (zh) * 2022-06-14 2022-10-14 西安电子科技大学 三端电压控制器件及其制作方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595005A (ja) * 1991-05-31 1993-04-16 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタ
JP2013038250A (ja) * 2011-08-09 2013-02-21 Fujitsu Ltd スイッチング素子及びこれを用いた電源装置
CN103117303A (zh) * 2013-02-07 2013-05-22 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
CN104167442A (zh) * 2014-08-29 2014-11-26 电子科技大学 一种具有P型GaN岛的垂直氮化镓基异质结场效应晶体管
US20150014817A1 (en) * 2006-04-07 2015-01-15 Sixpoint Materials, Inc. Electronic device using group iii nitride semiconductor and its fabrication method and an epitaxial multi-layer wafer for making it
CN106941117A (zh) * 2017-03-09 2017-07-11 西安电子科技大学 基于悬浮超结的氮化镓基异质结电流孔径器件及其制作方法
CN107623032A (zh) * 2017-10-24 2018-01-23 电子科技大学 一种新型的GaN异质结场效应晶体管
CN107851663A (zh) * 2015-07-17 2018-03-27 三菱电机株式会社 半导体器件和用于制造半导体器件的方法
CN109638074A (zh) * 2018-11-28 2019-04-16 中国科学院半导体研究所 具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法
CN111739934A (zh) * 2020-07-31 2020-10-02 电子科技大学 一种具有结型场板的氮化镓高电子迁移率晶体管
CN112018176A (zh) * 2019-05-30 2020-12-01 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595005A (ja) * 1991-05-31 1993-04-16 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタ
US20150014817A1 (en) * 2006-04-07 2015-01-15 Sixpoint Materials, Inc. Electronic device using group iii nitride semiconductor and its fabrication method and an epitaxial multi-layer wafer for making it
JP2013038250A (ja) * 2011-08-09 2013-02-21 Fujitsu Ltd スイッチング素子及びこれを用いた電源装置
CN103117303A (zh) * 2013-02-07 2013-05-22 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
CN104167442A (zh) * 2014-08-29 2014-11-26 电子科技大学 一种具有P型GaN岛的垂直氮化镓基异质结场效应晶体管
CN107851663A (zh) * 2015-07-17 2018-03-27 三菱电机株式会社 半导体器件和用于制造半导体器件的方法
CN106941117A (zh) * 2017-03-09 2017-07-11 西安电子科技大学 基于悬浮超结的氮化镓基异质结电流孔径器件及其制作方法
CN107623032A (zh) * 2017-10-24 2018-01-23 电子科技大学 一种新型的GaN异质结场效应晶体管
CN109638074A (zh) * 2018-11-28 2019-04-16 中国科学院半导体研究所 具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法
CN112018176A (zh) * 2019-05-30 2020-12-01 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法
CN111739934A (zh) * 2020-07-31 2020-10-02 电子科技大学 一种具有结型场板的氮化镓高电子迁移率晶体管

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张力等: "具有p-GaN岛状埋层耐压结构的横向AlGaN/GaN高电子迁移率晶体管", 《物理学报》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115188816A (zh) * 2022-06-14 2022-10-14 西安电子科技大学 三端电压控制器件及其制作方法

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