CN116544232A - 一种单片集成续流二极管的垂直型iii族氮化物晶体管及其制备方法 - Google Patents
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Abstract
本发明涉及一种单片集成续流二极管的垂直型III族氮化物晶体管及其制备方法，属于半导体器件领域。本发明通过将SBD单片集成在MOSFET内部，并在沟槽底部形成P型GaN屏蔽层，形成沟槽型混合PiN肖特基(MPS)二极管，作为续流二极管单片集成在MOSFET内部，可以有效地减小封装体积，消除金属互联可以有效地降低系统的寄生效应。同时沟槽型MPS在沟槽底部的通过离子注入形成的p型屏蔽层可以与n型漂移层形成PN结，通过PN结的耗尽区叠加，能够有效的调制肖特基阳极附近的电场分布，可以对肖特基接触形成良好的电场屏蔽效应，避免因势垒降低效应引起的大泄露电流和提前击穿问题。
Description
技术领域
本发明涉及一种单片集成续流二极管的垂直型III族氮化物晶体管及其制备方法，属于半导体器件技术领域。
背景技术
功率半导体晶体管被认为是电力电子系统的核心，广泛应用于消费电子、轨道交通、光伏发电与工业控制等众多领域中，承担着变频、整流、变压、功率放大与功率管理等功能。相较于第一代半导体硅(Si)，氮化镓(GaN)作为第三代半导体由于其更大的禁带宽度、更大的临界击穿场强以及高饱和漂移速度等优势而备受关注，因此GaN基功率晶体管可以满足下一代功率电子系统的需要。得益于位于AlGaN/GaN界面高迁移率的二维电子气(2DEG)，GaN基横向高电子迁移率晶体管(HEMT)已经实现中等功率(650V)等级下的商用化。然而对于实现高电压等级下的应用(＞1200V)，需要较大的源-漏间距，这会增加芯片的尺寸以及所需额定电流的成本。同时HEMT的寄生元件和引脚与栅极到漏极的间距成正比，通过增加源-漏间距实现高耐压的器件会增加寄生效应，限制器件的开关速度。此外，HEMT的2DEG沟道位于接触器件表面的地方，使其特别容易受到表面态的影响，造成电流崩塌。
与GaN基HEMT相比，GaN垂直型功率晶体管可以通过增加外延区的厚度来提供更高的击穿电压，而不会增加芯片的封装尺寸。此外，垂直GaN功率晶体管还表现出雪崩能力，当短期内偏置电压过高，超过击穿电压时可以保护器件以避免击穿影响系统的稳定性。目前GaN垂直结构有很多，如鳍式功率场效应晶体管(FinFETs)、电流孔垂直电子晶体管(CAVETs)、结型FETs(JFETs)和沟槽型MOSFETs(T-MOSFETs)。在这些垂直GaN功率晶体管中，因为T-MOSFET阈值电压为3-5伏避免输入信号的噪声导致的器件误开启，并且有相对简单的制造工艺而被广泛研究。而GaN功率晶体管应用在电路系统中，通常需要续流二极管提供反向续流通路，常见的续流通路包括：MOSFET内嵌的体二极管与外接反并联的续流二极管，但是在实际应用中，会带来额外的功率损耗、封装体积以及寄生效应。
在垂直功率晶体管几种拓扑结构的功率变换器中(如降压/升压变换器，电压源逆变器，谐振转换器)在晶体管关闭状态下需要续流二极管导通反向电流。在金属场效应晶体管(Metal-oxide-semiconductor field-effect transistors,MOSFET)中，体P-i-N二极管作为续流二极管会带来开启电压大导致的导通损耗、反向恢复性能差导致的开关损耗以及持续的双极型电流导致的器件退化等问题。与MOSFET反并联一个外接的肖特基二极管(Schottky Barrier Diode,SBD)会增加系统的封装体积，引入额外的寄生电感，造成系统的不稳定性以及电路振铃等问题。
发明内容
针对现有技术的不足，本发明提供一种单片集成续流二极管的垂直型III族氮化物晶体管及其制备方法，有效地解决了T-MOSFET反向续流以及集成SBD带来器件击穿性能退化的问题。
本发明解决的问题为：
1.通过集成MPS解决了续流问题；
2.通过离子注入形成p型屏蔽层，保护了肖特基阳极(图2(g)中11)；
3.优化了p型屏蔽层的结构参数(最优浓度为1.5×1018cm-3，最优厚度为200nm)，避免p型结构层底部的电场聚集。
本发明采用以下技术方案：
一种单片集成续流二极管的垂直型III族氮化物晶体管，肖特基二极管以沟槽的方式单片集成在晶体管内部，沟槽底部形成有p-GaN屏蔽层。
优选的，晶体管的外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaNbody层和n+-GaN源极层；所述n+-GaN源极层上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
SBD区域的沟槽侧壁为肖特基接触，SBD区域的沟槽底部设置有p-GaN屏蔽层，p-GaN屏蔽层上部的沟槽底部为欧姆接触；SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
优选的，晶体管的外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaNbody层和n+-GaN源极层，所述n+-GaN源极层上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
SBD区域的沟槽最底部设置有p-GaN屏蔽层，SBD区域的沟槽侧壁和p-GaN屏蔽层上部的沟槽底部均为肖特基接触，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
优选的，p+-GaN body层和n+-GaN源极层之间设置有n-GaN电流分布层，MOS区域的沟槽内在SiO2栅介质层底部设置有p-GaN屏蔽层。
优选的，p+-GaN body层和n+-GaN源极层之间设置有n-GaN电流分布层，MOS区域的沟槽内在SiO2栅介质层底部设置有p-GaN屏蔽层。
优选的，MOS区域的沟槽底部和侧壁均设置有非故意掺杂层，非故意掺杂层内设置有SiO2栅介质层和栅极。
优选的，晶体管的外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaNbody层和n+-GaN源极层，所述n+-GaN源极层上刻蚀有多个沟槽，其中一个沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
另外的沟槽延伸至n--GaN漂移层上表面或n--GaN漂移层内部，形成SBD区域的沟槽，SBD区域的沟槽的底部和侧壁上形成肖特基接触，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
优选的，MOS区域的沟槽的SiO2栅介质层底部设置有p-GaN屏蔽层，该p-GaN屏蔽层，以及SBD区域的沟槽底部的p-GaN屏蔽层宽度及形状可控，如通过控制离子注入的角度、选取刻蚀的宽度等。
优选的，MOS区域的沟槽的SiO2栅介质层底部的p-GaN屏蔽层，以及SBD区域的沟槽的肖特基接触底部的p-GaN屏蔽层宽度及形状可控，如通过控制离子注入的角度、选取刻蚀的宽度等。
优选的，体电极与SBD区域的沟槽的距离为W，W＝0；
优选的，p-GaN屏蔽层的浓度为1.5×1018cm-3，厚度为200nm。
一种上述的单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，包括如下步骤：
(1)生长外延结构，在n+-GaN衬底上依次生长n--GaN漂移层、p+-GaN body层和n+-GaN源极层，其厚度分别优选为14μm、0.7μm、0.2μm；
(2)在外延片上利用SiO2做硬质掩膜进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，沟槽的刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm；
(3)利用电子束蒸镀在步骤(2)刻蚀的沟槽内蒸镀金属钯(Pd)作为体电极，与p+-GaN body层形成欧姆接触；
(4)采用自对准工艺，对体电极进行刻蚀，刻蚀深度为蒸镀金属Pd的厚度，优选为0.2μm，刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(5)利用SiO2做硬质掩膜在步骤(4)的沟槽基础上继续进行ICP(Cl2/BCl3/Ar)刻蚀，形成MOS区域和SBD区域的沟槽，刻蚀宽度与步骤(4)中的宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，优选为1.8μm；
(6)利用离子注入机在SBD区域的沟槽底部实现200-1500nm厚的p-GaN离子注入层作为屏蔽层形成MPS结构；
(7)去除表面SiO2硬质掩膜，进行后退火处理(PIA)以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层；
在SBD区域沟槽侧壁形成肖特基接触，p-GaN屏蔽层上部形成欧姆接触；
(8)最后利用电子束蒸镀金属，分别形成欧姆接触的源极、漏极和栅极。
一种上述的单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，包括如下步骤：
(a)生长外延结构，在n+-GaN衬底上依次生长n--GaN漂移层、p-GaN屏蔽层，其厚度分别优选为13μm、0.2μm；
(b)对顶部p-GaN屏蔽层进行选区刻蚀至n--GaN漂移层(根据沟槽间距控制刻蚀宽度)，对保留的p-GaN屏蔽层位置进行标记，并用TMAH溶液湿法处理修复刻蚀损伤；
(c)在修复后的n--GaN漂移层表面继续二次外延生长外延结构，由底部到顶部依次为n--GaN漂移层、p+-GaN body层和n+-GaN源极层，新生长的n--GaN漂移层厚度优选为1μm，p+-GaN body层厚度为0.7μm，n+-GaN源极层厚度为0.2μm；
(d)在外延片上利用SiO2做硬质掩膜根据选区刻蚀时的p-GaN屏蔽层位置，进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm，用作体电极的沟槽；
(e)利用电子束蒸镀在步骤(d)刻蚀的沟槽内蒸镀金属Pd作为体电极，与p+-GaNbody层形成欧姆接触；
(f)采用自对准工艺，对体电极进行刻蚀，刻蚀深度为为蒸镀金属Pd的厚度，
刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(g)根据选区刻蚀时的标记，利用SiO2做硬质掩膜在步骤(f)的沟槽基础上继续进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，形成MOS区域和SBD区域的沟槽，刻蚀宽度与步骤(d)中的刻蚀宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，
刻蚀深度延伸至p-GaN屏蔽层；
(h)去除表面SiO2硬质掩膜，进行后退火处理(PIA)以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层；在SBD区域沟槽侧壁形成肖特基接触，p-GaN屏蔽层上部形成欧姆接触；
最后利用电子束蒸镀金属，分别形成欧姆接触的源极、漏极和栅极。
本发明中未详尽之处均可参照现有技术。
值得注意的是，本发明晶体管的材质并不限于GaN，还可以为SiC、GaO、AlN等宽禁带半导体材料。
本发明的有益效果为：
本发明通过将SBD单片集成在MOSFET内部，并在沟槽底部离子注入形成P型GaN屏蔽层，形成沟槽型混合PiN肖特基二极管(Merged PiN Schottky diode,MPS diode)，作为续流二极管单片集成在MOSFET内部，可以有效地减小封装体积，消除金属互联可以有效地降低系统的寄生效应。同时相较于集成传统的沟槽型SBD结构，沟槽型MPS在沟槽底部的通过离子注入形成的p型屏蔽层(p-GaN屏蔽层)可以与n型漂移层(n--GaN漂移层)形成PN结，通过PN结的耗尽区叠加，能够有效的调制肖特基阳极附近的电场分布，可以对肖特基接触形成良好的电场屏蔽效应，避免因势垒降低效应引起的大泄露电流和提前击穿问题。
通过大量仿真计算分析，得知该结构在维持较好的第一象限导通特性下，能够同时实现出色的击穿性能(>1200V)和续流能力(较低的开启电压和单极型电流)。在传统的半导体制造工艺中，进行200nm厚的p-GaN离子注入工艺形成沟槽型MPS结构是可以实现且完全可行的，并且工艺实验的难度与复杂度相对在可控范围内。因此，在这种传统GaN基沟槽型功率MOSFET中集成沟槽型MPS的新颖器件结构，将在现代电力系统中高频、高功率密度和低功耗应用的中发挥巨大潜力。
附图说明
图1为离子注入法制备GaN T-MOSFET集成MPS的工艺流程；
图2为二次外延法制备GaN T-MOSFET集成MPS的工艺流程；
图3为GaN T-MOSFET单片集成SBD(T-SBD-MOS)的结构示意图一；
图4为GaN T-MOSFET单片集成结型势垒肖特基二极管JBS(T-JBS-MOS)的结构示意图；
图5为GaN T-MOSFET单片集成MPS(T-MPS-MOS)的结构示意图；
图6为GaN屏蔽环金属氧化物半导体场效应晶体管(SR-MOSFET)单片集成JBS(SR-JBS-MOS)的结构示意图；
图7为GaN SR-MOSFET单片集成MPS(SR-MPS-MOS)的结构示意图；
图8为GaN原位氧化物场效应晶体管(OG-FET)单片集成JBS(OG-JBS-MOS)的结构示意图；
图9(a)为T-MOSFET单片集成SBD(T-SBD-MOS)结构示意图；
图9(b)为T-MOSFET单片集成MPS(T-MPS-MOS)结构示意图；
图10为T-MOSFET集成SBD(T-SBD-MOS)中体二极管开启VC与开启时的IDS随W的变化；
图11为在MOSFET集成MPS中(T-MPS-MOS)，击穿电压随p-GaN掺杂浓度的变化；
图12为在MOSFET集成MPS中(T-MPS-MOS)，击穿电压随p-GaN厚度的变化；
图13为T-MOSFET、T-SBD-MOS与T-MPS-MOS一三象限性能对比；
图14为GaN T-MOSFET单片集成SBD(T-SBD-MOS)的结构示意图二；
图15为图4的变形一示意图；
图16为图4的变形二示意图；
图17为图6的变形一示意图；
图18为图6的变形二示意图；
其中，1-n+-GaN衬底，2-n--GaN漂移层，3-p+-GaN body层，4-n+-GaN源极层，5-体电极，6-p-GaN屏蔽层，7-SiO2栅介质层，8-源极，9-栅极，10-漏极，11-欧姆接触，12-肖特基接触，13-n-GaN电流分布层，14-非故意掺杂层。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述，但不仅限于此，本发明未详尽说明的，均按本领域常规技术。
实施例1
一种单片集成续流二极管的垂直型III族氮化物晶体管，肖特基二极管以沟槽的方式单片集成在晶体管内部，沟槽底部形成有p-GaN屏蔽层。
本发明包括GaN基(Ⅲ族氮化物)功率晶体管T-MOSFET单片集成肖特基续流二极管(SBD)，结势垒肖特基二极管(JBS)，与混合式PIN-肖特基二极管(MPS)；带有屏蔽环的MOSFET(SR-MOSFET)单片集成带有电流扩展层的续流二极管(JBS、MPS)；原位氧化GaN夹层垂直沟槽MOSFET(OG-FET)单片集成续流二极管(JBS、MPS)。
实施例2
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例1所示，所不同的是，如图1(h)、2(h)和图5所示，晶体管的外延结构由下至上依次包括n+-GaN衬底1、n--GaN漂移层2、p+-GaN body层3和n+-GaN源极层4；n+-GaN源极层4上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层2内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层7和栅极9；
SBD区域的沟槽侧壁为肖特基接触12，SBD区域的沟槽底部设置有p-GaN屏蔽层6，p-GaN屏蔽层6上部的沟槽底部为欧姆接触11；SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极5，n+-GaN衬底1底部设置有漏极10，体电极5和n+-GaN源极层4上部设置有源极8。
实施例3
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例1所示，所不同的是，如图4所述，其外延结构由下至上依次包括n+-GaN衬底1、n--GaN漂移层2、p+-GaNbody层3和n+-GaN源极层4，n+-GaN源极层4上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层7和栅极9；
SBD区域的沟槽最底部设置有p-GaN屏蔽层6，SBD区域的沟槽侧壁和p-GaN屏蔽层上部的沟槽底部均为肖特基接触12，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极5，n+-GaN衬底1底部设置有漏极10，体电极5和n+-GaN源极层4上部设置有源极8。
实施例4
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例3所示，所不同的是，如图6所示，p+-GaN body层3和n+-GaN源极层4之间设置有n-GaN电流分布层13，MOS区域的沟槽内在SiO2栅介质层底部设置有p-GaN屏蔽层6。
在GaN衬底依次生长从顶部到底部的N-P-N-i-N外延结构，采用离子注入的方式形成p-GaN电场屏蔽环。与图5不同的是肖特基沟槽与栅极沟槽底部都加入了电场屏蔽环，缓解电场聚集与势垒降低效应。同时采用n-GaN电流分布层，提高器件的导通能力，降低比导通电阻。
实施例5
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例2所示，所不同的是，如图7所示，p+-GaN body层3和n+-GaN源极层4之间设置有n-GaN电流分布层13，MOS区域的沟槽内在SiO2栅介质层7底部设置有p-GaN屏蔽层6。
实施例6
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例3所示，所不同的是，如图8所示，MOS区域的沟槽底部和侧壁均设置有非故意掺杂层14，非故意掺杂层14内设置有SiO2栅介质层7和栅极9。
非故意掺杂的GaN薄层，可有效地提升GaN沟槽型MOSFET的第一象限导通能力，降低比导通电阻。
实施例7
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例1所示，所不同的是，如图3、14所示，其外延结构由下至上依次包括n+-GaN衬底1、n--GaN漂移层2、p+-GaN body层3和n+-GaN源极层4，n+-GaN源极层4上刻蚀有多个沟槽，其中一个沟槽延伸至n--GaN漂移层2内，形成MOS区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层7和栅极9；
另外的沟槽延伸至n--GaN漂移层2上表面(如图14所示)或n--GaN漂移层内部(如图3所示)，形成SBD区域的沟槽，SBD区域的沟槽的底部和侧壁上形成肖特基接触12，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极5，n+-GaN衬底1底部设置有漏极10，体电极5和n+-GaN源极层4上部设置有源极8。
本实施例中，SBD区域的沟槽延伸至n--GaN漂移层2上表面或n--GaN漂移层内部，沟槽的刻蚀深度可以控制，刻蚀至p-GaN body层表面，底部的肖特基阳极与p-GaN body层构成MPS结构，p-GaN body层起到保护肖特基阳极的作用。
实施例8
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例3所示，所不同的是，如图15、16所示，SBD区域底部设置有p-GaN屏蔽层6，该p-GaN屏蔽层宽度及形状可控，如通过控制离子注入的角度、选取刻蚀的宽度等。
实施例9
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例4所示，所不同的是，如图17、18所示，MOS区域的沟槽的SiO2栅介质层底部的p-GaN屏蔽层，以及SBD区域的沟槽的肖特基接触底部的p-GaN屏蔽层宽度及形状可控，如通过控制离子注入的角度、选取刻蚀的宽度等。
实施例10
一种单片集成续流二极管的垂直型III族氮化物晶体管，结构如实施例2所示，所不同的是，体电极与SBD区域的沟槽的距离为W，W＝0；
优选的，p-GaN屏蔽层的浓度为1.5×1018cm-3，厚度为200nm。
实施例11
一种单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，如图1，包括如下步骤：
(1)生长外延结构，在n+-GaN衬底1上依次生长n--GaN漂移层2、p+-GaN body层3和n+-GaN源极层4，其厚度分别优选为14μm、0.7μm、0.2μm；
(2)在外延片上利用SiO2做硬质掩膜进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，沟槽的刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm；
(3)利用电子束蒸镀在步骤(2)刻蚀的沟槽内蒸镀金属Pd作为体电极5，与p+-GaNbody层3形成欧姆接触；
(4)采用自对准工艺，对体电极5进行刻蚀，刻蚀深度为蒸镀金属Pd的厚度，优选为0.2μm，刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(5)利用SiO2做硬质掩膜在步骤(4)的沟槽基础上继续进行ICP(Cl2/BCl3/Ar)刻蚀，形成MOS区域和SBD区域的沟槽，如图1(e)所示，中间为MOS区域沟槽，两侧为SBD区域的沟槽，刻蚀宽度与步骤(4)中的宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，优选为1.8μm；
(6)利用离子注入机在SBD区域的沟槽底部实现200-1500nm厚的p-GaN离子注入层作为p-GaN屏蔽层6形成MPS结构；
(7)去除表面SiO2硬质掩膜，进行后退火处理(PIA)以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层7；
在SBD区域沟槽侧壁形成肖特基接触12，p-GaN屏蔽层6上部形成欧姆接触11；
(8)最后利用电子束蒸镀金属，分别形成欧姆接触的源极8、漏极10和栅极9。
实施例12
一种单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，如图2，包括如下步骤：
(a)生长外延结构，在n+-GaN衬底1上依次生长n--GaN漂移层2、p-GaN屏蔽层6，其厚度分别优选为13μm、0.2μm；
(b)对顶部p-GaN屏蔽层6进行选区刻蚀至n--GaN漂移层2(根据沟槽间距控制刻蚀宽度)，对保留的p-GaN屏蔽层6位置进行标记，并用TMAH溶液湿法处理修复刻蚀损伤；
(c)在修复后的n--GaN漂移层2表面继续二次外延生长外延结构，由底部到顶部依次为n--GaN漂移层2、p+-GaN body层3和n+-GaN源极层4，新生长的n--GaN漂移层2厚度优选为1μm，p+-GaN body层3厚度为0.7μm，n+-GaN源极层4厚度为0.2μm；
(d)在外延片上利用SiO2做硬质掩膜根据选区刻蚀时的p-GaN屏蔽层位置，进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm，用作体电极的沟槽；
(e)利用电子束蒸镀在步骤(d)刻蚀的沟槽内蒸镀金属Pd作为体电极5，与p+-GaNbody层3形成欧姆接触；
(f)采用自对准工艺，对体电极进行刻蚀，刻蚀深度为为蒸镀金属Pd的厚度，刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(g)根据选区刻蚀时的标记，利用SiO2做硬质掩膜在步骤(f)的沟槽基础上继续进行ICP(Cl2/BCl3/Ar)沟槽刻蚀，形成MOS区域和SBD区域的沟槽，刻蚀宽度与步骤(d)中的刻蚀宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，刻蚀深度延伸至p-GaN屏蔽层；
(h)去除表面SiO2硬质掩膜，进行后退火处理(PIA)以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层7；在SBD区域沟槽侧壁形成肖特基接触12，p-GaN屏蔽层6上部形成欧姆接触11；
最后利用电子束蒸镀金属，分别形成欧姆接触的源极8、漏极10和栅极9。
相较于体P-i-N二极管的开启电压(漏源电压VDS＝-3.1V)，MPS在VDS＝-0.75V左右开启，能够有效地降低器件的导通损耗。相比于体P-i-N二极管的双极型电流，MPS在单极型电流工作模式下，使器件具有更好的稳定性，不会造成器件性能的退化。在MPS底部的p型屏蔽层可以与n型漂移区形成的PN结，触界面附近会相互耗尽形成空间电荷区，能够有效地保护侧壁的肖特基阳极免受高电场的影响，从而有效地避免了势垒降低效应，使MOSFET沟槽角落、p屏蔽层和SBD阳极处的电场实现相对均匀的分布，从而改善器件的击穿特性，提高器件的耐压能力。实现p型屏蔽层可以通过在集成MPS区域的沟槽底部进行离子注入实现，通过不断调控屏蔽层的结构参数以实现MOSFET集成MPS的最优静态特性，主要技术手段和每个改进点的优点如下：
1.在MOSFET内部单片集成了续流二极管SBD
优点：减小了封装体积，消除了金属互联的需要，减少寄生效应带来的系统不稳定性。
2.采用二次外延的方式制备带有p-GaN屏蔽环的垂直型GaN功率MOSFET与单片集成器件
优点：除了采用离子注入形成p-GaN电场屏蔽环外，还提出了一种结合选区刻蚀与二次外延的方式制备GaN功率MOSFET单片集成MPS。相比于离子注入的p-GaN屏蔽环，二次外延的GaN具有更加优良的晶体质量，同时Mg离子的激活率更高，屏蔽环的掺杂浓度、厚度与宽度以及可以通过调控首次生长p型GaN的厚度与浓度以及选区刻蚀的宽度更加灵活地调控。同时该方法也可制备任意带有p-GaN屏蔽环的GaN垂直功率器件。
3.通过控制刻蚀体电极沟槽与SBD沟槽的宽度，调控了体电极与续流二极管SBD之间的间距
优点：可以有效地抑制MOSFET体二极管的活性，能够以更大的单极型电流导通反向续流，避免体二极管再次开启带来的相关问题。
4.在续流二极管SBD底部离子注入了p型GaN
优点：底部的p型GaN可以有效地保护肖特基的阳极免受高电场的影响，保证器件的击穿性能；同时离子注入工艺实现注入层与基体之间没有界面，结合强度高、附着性好，无需高温环境进行热激活，不会改变器件的外形尺寸和表面光洁度。
在传统氮化镓垂直型沟槽场效应晶体管中集成MPS续流二极管，有效地解决了MOSFET体二极管续流带来的损耗问题以及外接反并联二极管带来的寄生效应。同时MPS中的p型屏蔽层能够有效地保护肖特基阳极免受高电场的影响，从而在维持晶体管较好的第一象限导通和击穿特性下，有效地改善晶体管的第三象限导通特性。该器件性能揭示了具备屏蔽环的氮化镓垂直型功率器件将非常有希望在未来将氮化镓垂直MOSFET应用于高速、高压和大功率的电力电子系统中。展示了氮化镓功率器件成为新一代突破传统功率器件物理极限的理想替代产品的巨大潜力。
图9(a)-(b)为一个周期内的MOSFET单片集成SBD(T-SBD-MOS)和MOSFET单片集成MPS(T-MPS-MOS)的结构示意图。对于10(a)T-SBD-MOS)，在SBD区域的沟槽底部没有进行离子注入，并且体电极与SBD区域沟槽的距离W对于器件的第三象限续流能力具有一定的影响，并在图3中进行了讨论。对于T-MOSFET主要包括MOSFET区域和SBD区域，对于(T-MPS-MOS)主要包括MOSFET区域和MPS区域。
图10为T-MOSFET集成SBD(T-SBD-MOS)中体二极管开启电压(VC)与开启时的源漏电流(IDS)随体电极与SBD区域沟槽的距离W的关系，如图2(a)所示。根据图2，发现体二极管的开启电压随W的减小而增大，同时通过提取体二极管开启电压VC下的源漏电流IDS能够得到更大的IDS，证明W越小，体二极管的抑制效果越好。因此基于T-SBD-MOS，在T-MOSFET单片集成MPS中，我们取W＝0从而得到体二极管抑制效果最好的单片集成T-MPS-MOS。
图11为在不同n--GaN漂移区掺杂浓度下，在SBD沟槽底部通过离子注入形成的p-GaN屏蔽层(的浓度与击穿电压值的关系。横坐标为p-GaN屏蔽层的浓度，纵坐标为T-MPS-MOS的击穿电压，图中的虚线为相应漂移层浓度下T-SBD-MOS的击穿电压作为参考。根据图3，我们得到在漂移层浓度分别为7×1015cm-3，9×1015cm-3、2×1016cm-3时，得到最大击穿电压时p-GaN屏蔽层的掺杂浓度分别为1.5×1018cm-3、1.5×1018cm-3、2×1018cm-3。不同的漂移层浓度适用于不同的电压等级。
图12在不同p-GaN掺杂浓度下，通过离子注入形成的p-GaN屏蔽层的厚度与击穿电压值的关系。当p-GaN屏蔽层的掺杂浓度分别为1.5×1018cm-3时，最优的厚度为200nm；当p-GaN屏蔽层的掺杂浓度分别为1×1017cm-3时，相对较大的p-GaN屏蔽层厚度能够实现更高的击穿电压，但这会增加离子注入的难度；当p-GaN屏蔽层的掺杂浓度分别为1×1019cm-3时，击穿电压随p-GaN屏蔽层厚度增加而减小，器件整体的击穿性能较差。因此综合考虑工艺难度与器件性能，p-GaN屏蔽层的优选浓度在1.5×1018cm-3，厚度在200nm。
图13为分立的T-MOSFET，没有T-MOSFET单片集成的SBD与在SBD沟槽底部有离子注入形成的p型屏蔽层的T-MOSFET集成MPS(T-MPS-MOS)的第一象限输出、阻断曲线与第三象限反向导通曲线，以及三者的转移曲线。根据第一象限输出曲线，三者都表现出较好的饱和性能，由于集成器件(T-SBD-MOS和T-MPS-MOS)相较于分立器件(T-MOSFET)具有更宽的器件宽度，因此归一化后的比导通电阻相较于T-MOSFET有较小的增加；根据第一象限阻断曲线，T-MOSFET击穿电压为1245V，集成SBD后由于高电场导致的势垒降低效应，牺牲了器件的击穿电压，因此在SBD沟槽底部离子注入p型屏蔽层形成一个MPS结构，有效地提高了集成器件的击穿电压到1435V。根据转移曲线，我们得到三者的阈值电压都为3.7V，集成SBD以及在底部离子注入p型屏蔽层对器件的阈值电压没有影响。根据第三象限导通曲线，对于T-MOSFET，开启电压为-3.1V，对于T-SBD-MOS和T-MPS-MOS，开启电压仅为-0.75V，较低的开启电压有效地降低器件的导通损耗，具有出色的续流能力。
通过大量仿真计算分析，本发明的结构在维持较好的第一象限导通特性下，能够同时实现出色的击穿性能(>1200V)和续流能力(较低的开启电压和单极型电流)。在传统的半导体制造工艺中，进行200nm厚的p-GaN离子注入工艺形成沟槽型MPS结构是可以实现且完全可行的，并且工艺实验的难度与复杂度相对在可控范围内。因此，在这种传统GaN基沟槽型功率MOSFET中集成沟槽型MPS的新颖器件结构，将在现代电力系统中高频、高功率密度和低功耗应用的中发挥巨大潜力。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，肖特基二极管以沟槽的方式单片集成在晶体管内部，沟槽底部形成有p-GaN屏蔽层。
2.根据权利要求1所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，其外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaN body层和n+-GaN源极层；所述n+-GaN源极层上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
SBD区域的沟槽侧壁为肖特基接触，SBD区域的沟槽底部设置有p-GaN屏蔽层，p-GaN屏蔽层上部的沟槽底部为欧姆接触；SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
3.根据权利要求1所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，其外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaN body层和n+-GaN源极层，所述n+-GaN源极层上刻蚀有多个沟槽，沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽和SBD区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
SBD区域的沟槽最底部设置有p-GaN屏蔽层，SBD区域的沟槽侧壁和p-GaN屏蔽层上部的沟槽底部均为肖特基接触，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
4.根据权利要求3所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，p+-GaN body层和n+-GaN源极层之间设置有n-GaN电流分布层，MOS区域的沟槽内在SiO2栅介质层底部设置有p-GaN屏蔽层。
5.根据权利要求2所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，p+-GaN body层和n+-GaN源极层之间设置有n-GaN电流分布层，MOS区域的沟槽内在SiO2栅介质层底部设置有p-GaN屏蔽层。
6.根据权利要求3所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，MOS区域的沟槽底部和侧壁均设置有非故意掺杂层，非故意掺杂层内设置有SiO2栅介质层和栅极。
7.根据权利要求1所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，其外延结构由下至上依次包括n+-GaN衬底、n--GaN漂移层、p+-GaN body层和n+-GaN源极层，所述n+-GaN源极层上刻蚀有多个沟槽，其中一个沟槽延伸至n--GaN漂移层内，形成MOS区域的沟槽，MOS区域的沟槽内设置有SiO2栅介质层和栅极；
另外的沟槽延伸至n--GaN漂移层上表面或n--GaN漂移层内部，形成SBD区域的沟槽，SBD区域的沟槽的底部和侧壁上形成肖特基接触，SBD区域的沟槽与其两侧的n+-GaN源极层之间均设置有体电极，n+-GaN衬底底部设置有漏极，体电极和n+-GaN源极层上部设置有源极。
8.根据权利要求1-7任一所述的单片集成续流二极管的垂直型III族氮化物晶体管，其特征在于，体电极与SBD区域的沟槽的距离为W，W＝0；
优选的，p-GaN屏蔽层的浓度为1.5×1018cm-3，厚度为200nm。
9.一种权利要求2所述的单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，其特征在于，包括如下步骤：
(1)生长外延结构，在n+-GaN衬底上依次生长n--GaN漂移层、p+-GaN body层和n+-GaN源极层；
(2)在外延片上利用SiO2做硬质掩膜进行ICP沟槽刻蚀，沟槽的刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm；
(3)利用电子束蒸镀在步骤(2)刻蚀的沟槽内蒸镀金属钯作为体电极，与p+-GaN body层形成欧姆接触；
(4)采用自对准工艺，对体电极进行刻蚀，刻蚀深度为蒸镀金属Pd的厚度，优选为0.2μm，刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(5)利用SiO2做硬质掩膜在步骤(4)的沟槽基础上继续进行ICP刻蚀，形成MOS区域和SBD区域的沟槽，刻蚀宽度与步骤(4)中的宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，优选为1.8μm；
(6)利用离子注入机在SBD区域的沟槽底部实现200-1500nm厚的p-GaN离子注入层作为屏蔽层形成MPS结构；
(7)去除表面SiO2硬质掩膜，进行后退火处理以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层；
在SBD区域沟槽侧壁形成肖特基接触，p-GaN屏蔽层上部形成欧姆接触；
(8)最后利用电子束蒸镀金属，分别形成欧姆接触的源极、漏极和栅极。
10.一种权利要求2所述的单片集成续流二极管的垂直型III族氮化物晶体管的制备方法，其特征在于，包括如下步骤：
(a)生长外延结构，在n+-GaN衬底上依次生长n--GaN漂移层、p-GaN屏蔽层，其厚度分别优选为13μm、0.2μm；
(b)对顶部p-GaN屏蔽层进行选区刻蚀至n--GaN漂移层，对保留的p-GaN屏蔽层位置进行标记，并用TMAH溶液湿法处理修复刻蚀损伤；
(c)在修复后的n--GaN漂移层表面继续二次外延生长外延结构，由底部到顶部依次为n--GaN漂移层、p+-GaN body层和n+-GaN源极层，新生长的n--GaN漂移层厚度优选为1μm，p+-GaN body层厚度为0.7μm，n+-GaN源极层厚度为0.2μm；
(d)在外延片上利用SiO2做硬质掩膜根据选区刻蚀时的p-GaN屏蔽层位置，进行ICP沟槽刻蚀，刻蚀深度≥n+-GaN源极层的厚度，优选为0.2μm，宽度为4-8μm，用作体电极的沟槽；
(e)利用电子束蒸镀在步骤(d)刻蚀的沟槽内蒸镀金属Pd作为体电极，与p+-GaN body层形成欧姆接触；
(f)采用自对准工艺，对体电极进行刻蚀，刻蚀深度为为蒸镀金属Pd的厚度，刻蚀宽度≤金属Pd的宽度，优选为2-4μm；
(g)根据选区刻蚀时的标记，利用SiO2做硬质掩膜在步骤(f)的沟槽基础上继续进行ICP沟槽刻蚀，形成MOS区域和SBD区域的沟槽，刻蚀宽度与步骤(d)中的刻蚀宽度相同，刻蚀深度＞n+-GaN源极层与p+-GaN body层的厚度之和，刻蚀深度延伸至p-GaN屏蔽层；
(h)去除表面SiO2硬质掩膜，进行后退火处理(PIA)以提高p-GaN内部的空穴激活率；利用PECVD在MOS区域沟槽底部与侧壁部分淀积一层50-150nm厚的SiO2薄膜作为SiO2栅介质层；在SBD区域沟槽侧壁形成肖特基接触，p-GaN屏蔽层上部形成欧姆接触；
最后利用电子束蒸镀金属，分别形成欧姆接触的源极、漏极和栅极。
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| CN117293191A (zh) * | 2023-11-24 | 2023-12-26 | 山东大学 | 一种版图结构、半导体器件和其制造方法 |
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| CN118645433A (zh) * | 2024-08-15 | 2024-09-13 | 苏州中瑞宏芯半导体有限公司 | 一种半导体器件及其制造方法 |
| CN118645433B (zh) * | 2024-08-15 | 2024-11-05 | 苏州中瑞宏芯半导体有限公司 | 一种半导体器件及其制造方法 |
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