CN117293191B - 一种版图结构、半导体器件和其制造方法 - Google Patents

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Abstract

本发明公开了一种版图结构、半导体器件和其制造方法，属于半导体器件技术领域，传统沟槽MOSFET承受高击穿电压的可靠性低，本发明在传统沟槽MOSFET器件结构之上进行改进，栅极氧化层和沟槽MPS的角落都被包裹在高掺杂浓度的p型半导体区域内，从而减小氧化层角落处的电场强度。沟槽底部为较低掺杂的p型区域，使反向大电流下MPS的pn结更容易导通，嵌入沟槽MPS可以有效减少双极退化效应，并且沟槽MPS的肖特基接触面积大，开启电压更小。本发明采用再生长技术，实现了p型区域的深度嵌入，相比于高能量离子注入，使用再生长技术能够大幅降低制造成本，减小技术难度。

Description

一种版图结构、半导体器件和其制造方法
技术领域
本发明涉及一种版图结构、半导体器件和其制造方法，属于半导体器件技术领域，特别是涉及沟槽的金属-氧化物场效应晶体管并嵌入沟槽二极管的功率半导体晶体管，以及其版图结构和制造此类半导体器件的方法。
背景技术
碳化硅（SiC） MOSFET 作为开关器件目前是电动汽车（EV）的核心，位于逆变器和转换器内部，为电动汽车的性能和长期可靠性做出了重要贡献，推动了电动汽车的适应。
市场上目前主要的高功率碳化硅 MOSFET 以垂直横向扩散 MOSFET 和 650V 至2000V 的垂直沟槽 MOSFET 为主。相比于横向扩散的MOSFET，垂直沟槽MOSFET提供了SiC技术功率器件的利基潜在增益。由于其垂直侧壁沟道以及其高电流密度和低寄生效应，最近引起了很多关注。图3显示了传统沟槽MOSFET的结构示意图。市场上目前主要的高功率碳化硅 MOSFET以垂直横向扩散 MOSFET和650V至2000V的垂直沟槽MOSFET为主。相比于横向扩散的MOSFET，垂直沟槽MOSFET由于其垂直侧壁沟道以及其高电流密度和低寄生效应，具有独特的优势。图3所示的结构包括n型半导体衬底31、p型半导体层33和堆叠在n型半导体衬底31上的n型半导体层32。
栅沟槽34通过蚀刻工艺形成，该工艺穿透n型半导体层37和p型半导体层33到达n型半导体层32。栅极绝缘层35沿着栅极沟槽34的内表面形成，并且栅极电极36填充绝缘的栅极沟槽34。栅极绝缘层35使栅极电极36与n型半导体层32、p型半导体层33和n型半导体区域37绝缘。p型半导体层33包括一个沟道区域。通过控制栅电极36，沿着p型半导体层33的厚度的垂直沟道区域，使得n型半导体层32和n型半导体区域37之间形成连接。
作为开关器件，优选的是它具有低导通状态电阻和高截止状态击穿电压，从而减少能量损失并可靠地支持所需的高电压应用。通过增加n型半导体层32的掺杂浓度和减小n型半导体层32的厚度，可以设计出更小的导通电阻，从而承受更高电压的更高能力。
就优选承受高击穿电压而言，传统的沟槽MOSFET（也称为UMOSFET）已知具有弱点。由于缺乏结型场效应晶体管（JFET）区域和暴露的栅极氧化层拐角，高电场发生在栅极绝缘层34的拐角处，即使在低得多的设计工作电压下也导致可靠性低。图5a显示了传统半导体器件栅氧化层拐角处的电场轮廓图，图5c为图5a中虚线框的放大图，显示了最大设计工作漏极电压下的栅绝缘层拐角的电场。图5b显示了关键热点位置的电场与传统半导体器件的漏极电压扫描，由图5b可知，尽管该器件的结构设计有n型半导体层的厚度和掺杂浓度，以承受1200V漏极电压，但考虑到长期使用的情况下，有竞争力的沟槽MOSFET只有在传统沟槽MOSFET器件结构上增强功能才能实现。目前常见的做法是在原有的结构的沟槽栅极氧化层下注入与衬底导电类型相反的p阱区域，从而创建JFET区域以保护两端的栅极氧化层角落免受高漏极电压的影响。图4显示了具有p阱注入的传统沟槽MOSFET结构。图4所示的结构包括n型半导体衬底41、n型半导体漂移层42、p型半导体层43、栅极沟槽44、栅极氧化层45、栅电极46、第一n型源区47、第二n型源区48、栅极钝化层49、p型注入区50。
碳化硅MOSFET在应用中还应注意体二极管的双极退化效应。在体二极管正向导通时，碳化硅晶体上早先存在的基底面位错（BPD）触发，电子与空穴的复合所释放出的能量导致堆垛层错在BPD处蔓延。该堆垛层错将蔓延至芯片的表面，然后停止蔓延。内部拥有扩大的叠层缺陷的区域似乎表现出更大的电阻，因而流经它的电流即减小。这种双极退化效应导致晶体管的性能退化，为避免这种情况的发生，通常采用嵌入肖特基二极管的方式。在原MOSFET器件中嵌入一个肖特基二极管，正向导通的情况下，肖特基二极管不起作用，体二极管反向的情况下，由于嵌入的肖特基二极管具有更低的开启电压，肖特基二极管先于体二极管的pn结开启，因此避免了体二极管的开启，也避免了双极退化效应的发生。
发明内容
针对现有技术的不足，本发明提供一种半导体器件和半导体器件的制造方法，该器件能够承受沟槽底部的角栅氧化物上的高电场应力，嵌入沟槽结势垒肖特基二极管防止双极退化效应并减小漏电流。
本发明的技术方案如下：
本发明在传统沟槽MOSFET器件结构之上进行改进，栅极氧化层和沟槽MPS的角落都被包裹在高掺杂浓度的p型半导体区域内，从而减小氧化层角落处的电场强度。沟槽底部为较低掺杂的p型区域，为了使反向大电流下MPS的pn结更容易导通。高掺杂浓度的p型半导体区域间形成JFET区域减少肖特基结的漏电流。此外，嵌入沟槽MPS可以有效减少双极退化效应，并且沟槽MPS的肖特基接触面积大，开启电压更小。
一种半导体器件，从下到上包括半导体衬底、第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层，第一半导体层内通过离子注入形成第一半导体区和第二半导体区；第四半导体层中部通过离子注入形成第五半导体区；第五半导体区两侧的第一半导体层上设有栅极沟槽，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部；第一半导体层上方设有MPS沟槽，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部；栅极沟槽内壁设有栅极氧化层，栅极沟槽内设有多晶硅栅极；MPS沟槽底部内壁及第四半导体层上表面、第五半导体区上表面设有欧姆接触，MPS沟槽侧壁内壁及欧姆接触上方设有肖特基接触；肖特基接触上方设有第一金属化层，半导体衬底下方设有第二金属化层；
半导体衬底、第一半导体层、再生长第二半导体层、第四半导体层为第一导电类型（n型），第一半导体区、第二半导体区、第三半导体层为第二导电类型（p型），第二导电类型与第一导电类型相反。
优选的，所述半导体衬底为碳化硅材料，第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层均为碳化硅材料或硅材料。
优选的，第一半导体层内设有至少两个第二半导体区、至少两个第一半导体区，栅极沟槽、MPS沟槽的底部拐角处均位于第二半导体区内，栅极沟槽、MPS沟槽的底部下方为不同的第一半导体区。
进一步优选的，栅极沟槽和MPS沟槽截面均为方形，或，栅极沟槽和MPS沟槽侧壁相对于垂直y轴具有0至30度角的范围。
优选的，所述半导体器件包括以下方案一个或多个：
Ⅰ、半导体衬底为n型半导体衬底，厚度为300um到350um，杂质掺杂浓度为1x1019cm-3；第一半导体层的掺杂浓度为1x1015cm-3至5x1016cm-3；n型第一半导体层由添加有较低浓度杂质的碳化硅组成。n型第一半导体层的厚度和杂质浓度取决于半导体器件的工作电压设计，通常对于1200V工作电压设计而言，厚度约为10um，杂质浓度约为5x1015cm-3；
Ⅱ、第一半导体区为p型掺杂，掺杂浓度低于第二半导体区，第一半导体区注入深度小于第二半导体区注入深度；进一步优选的，第一半导体区注入深度为0.4um，杂质浓度为3x1017cm-3；第二半导体区注入深度为0.6um，杂质浓度为3x1018cm-3；
Ⅲ、再生长第二半导体层的掺杂浓度等于或高于第一半导体层的掺杂浓度；为了防止第一p型半导体区与第三半导体区之间的JFET区域阻断导通路径，再生长第二半导体层的厚度不能设置得过小，通常再生长第二半导体层的厚度为1-2um；
Ⅳ、第三半导体层、第四半导体层的厚度分别为0.3至0.5um，第三半导体层、第四半导体层的杂质掺杂浓度不低于1x1018cm-3的高掺杂；进一步优选的掺杂浓度为1x1020cm-3；
Ⅴ、栅极氧化层在栅极沟槽的内底部和内侧壁上，栅极氧化层的厚度为40nm至200nm，栅极氧化层在内侧壁的厚度与栅极氧化层在内底部的厚度相同或不同。
一种版图结构，版图结构基于所述半导体器件，包括两条垂直交叉的MPS沟槽，栅极沟槽分布于MPS沟槽两侧，两条MPS沟槽将版图分为左上、左下、右上、右下四个区，每个区内有两个栅极沟槽；横向MPS沟槽上下两侧的栅极沟槽，其栅极沟槽相向的拐角处所在的第二半导体区相连；竖向MPS沟槽左右两侧的栅极沟槽，其栅极沟槽相向的拐角处所在的第二半导体区不相连。
一种半导体器件的制造方法，包括步骤如下：
1）制备由碳化硅（SiC）制成的半导体衬底，其将成为n型半导体衬底；然后，通过外延晶体生长在n型半导体衬底的观察表面上形成n型第一半导体层；然后将铝或硼离子的p型杂质离子注入到n型第一半导体层的上表面中，从而形成第一p型半导体区；将更高浓度的铝或硼离子的p型杂质离子注入到n型第一半导体层的上表面中，从而形成第二p型半导体区；
2）再通过外延晶体生长在n型第一半导体层的观察表面上形成n型在生长第二半导体层；由于外延生长的灵活性，第二半导体层可具有等于或大于第一半导体层的掺杂浓度。然后将诸如铝或硼离子的p型杂质离子注入到n型再生长第二半导体层的上表面中，从而形成p型第三半导体层；根据p型第三半导体层的可控厚度，通过外延晶体生长工艺形成p型第三半导体区106也是优选的。接下来通过注入高剂量杂质离子氮/磷形成n型第四半导体层，通过在第四半导体层中间注入高剂量杂质离子铝/硼形成p型第五半导体区；
3）通过干法等离子体蚀刻在第五半导体区两侧形成栅极沟槽，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部，通过氧化工艺在栅极沟槽内、第四半导体层上方形成栅极氧化层，然后沉积栅极多晶硅栅电极；
4）采用等离子体刻蚀沿第四半导体层上表面水平面去除多余的第四半导体层以上的多晶硅和栅极氧化层；
5）在多晶硅栅极上方形成钝化层，干法刻蚀形成MPS沟槽，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部，并在MPS沟槽两侧内壁上添加氮化物垫片；接下来溅射镍或钴等低电阻率金属，并进行快速热退火或激光退火，在MPS沟槽底部以及第四半导体层、第五半导体区上表面形成硅化物欧姆接触，再去除氮化物垫片，溅射Ti和Ti/TiN势垒金属层，在MPS沟槽两侧内壁及器件上方形成肖特基接触；
6）在步骤5）得到的器件上方形成第一金属化层，在半导体衬底下方形成第二金属化层，通过上述工艺，获得半导体器件。
本发明的有益效果在于：
利用本发明的结构设计，在漏极电压扫描期间，在栅极沟槽氧化物底角处的电场显著降低。本发明由于嵌入了MPS结构，可以更大程度上避免体二极管的导通，减少双极退化效应。
相邻两个高掺杂浓度的第一p型半导体区之间可以形成JFET区域可以保护是肖特基接触区域减小肖特基漏电流的产生。同一对高掺杂第一p型半导体区之间也可以形成JFET区域，减少第二p型半导体区下方的多子注入，减少pn结的漏电流。沟槽MPS的结构中，侧壁为肖特基接触，相较于平面肖特基接触，具有更大的密度，开启电压也更低。
本发明版图结构采用多个沟槽阵列，来避免沟槽刻蚀后的晶圆翘曲现象，还抵消了沟槽刻蚀后的应力从而克服了位错等缺陷。
此外，本发明采用再生长技术，实现了p型区域的深度嵌入。相比于高能量离子注入，使用再生长技术能够大幅降低制造成本，减小技术难度。
附图说明
图1显示了根据本发明实施例1的半导体器件的结构示意图；
其中，包括半导体器件100、第一导电类型的半导体衬底101、第一导电类型的第一半导体层102、第一p型半导体区103、第二p型半导体区104、再生长第二半导体层105、第三半导体区106、第四半导体区107、栅极氧化层108、多晶硅栅极109、氮化物垫片110、硅化物欧姆接触111、肖特基接触112、第一金属化层113、第二金属化层114、栅极沟槽115、MPS沟槽116、第五半导体区117、钝化层118；
图2a显示了根据实施例7的方法步骤1）中的起始材料；
图2b显示了根据实施例7的方法步骤1）中的经过较低浓度p型离子注入的半导体截面图；
图2c显示了根据实施例7的方法步骤1）中的经过较高浓度p型离子注入的半导体截面图；
图2d显示了根据实施例7的方法步骤2）中的经过n型再生长第二半导体层的半导体截面图；
图2e显示了根据实施例7的方法步骤2）中的经过n型离子注入或外延形成p型半导体层的半导体截面图；
图2f显示了根据实施例7的方法步骤2）中的经过较高浓度n型离子注入和高浓度p型离子注入的半导体截面图；
图2g显示了根据实施例7的方法步骤3）中形成栅极沟槽的半导体截面图；
图2h显示了根据实施例7的方法步骤3）中形成栅极氧化层的半导体截面图；
图2i显示了根据实施例7的方法步骤3）中形成多晶硅栅极的半导体截面图；
图2j显示了根据实施例7的方法步骤4）中去除多余多晶硅和栅极氧化层的半导体截面图；
图2k显示了根据实施例7的方法步骤5）中MPS沟槽和氮化物垫片的半导体截面图；
图2l显示了根据实施例7的方法步骤5）中形成硅化物欧姆接触的半导体截面图；
图2m显示了根据实施例7的方法步骤5）中形成肖特基接触的半导体截面图；
图2n显示了根据实施例7的方法步骤6）中形成第一金属化层和第二金属化层的半导体截面图；
图3显示了传统沟槽MOSFET的结构示意图；
其中，包括n型半导体衬底31、n型半导体层32、p型半导体层33、栅沟槽34、栅极绝缘层35、栅极电极36、n型半导体区域37；
图4显示了具有p阱注入的传统沟槽MOSFET结构；
其中，包括n型半导体衬底41、n型半导体漂移层42、p型半导体层43、栅极沟槽44、栅极氧化层45、栅电极46、第一n型源区47、第二n型源区48、栅极钝化层49、p型注入区50；
图5a显示了传统半导体器件栅氧化层拐角处的电场轮廓图；
图5b显示了关键热点位置的电场与传统半导体器件的漏极电压扫描；
图5c为图5a中虚线框的放大图；
图6a显示了根据本发明实施例7制得的半导体器件的掺杂浓度图；
图6b显示了根据本发明实施例7制得的半导体器件的电场轮廓图；
图6c显示了传统半导体器件和本发明结构的关键热点位置的电场与漏极电压扫描的对比图；
图7显示了根据本发明实施例7制得的半导体器件和常规传统半导体器件在反向电压下的漏极电流；
图8显示了本发明的实施例2所示的半导体器件的结构示意图；
图9显示了本发明实施例6的一种版图结构；
图10a显示了图9所示版图沿A-A’的截面图；
图10b显示了图9所示版图沿B-B’的截面图。
具体实施方式
下面通过实施例并结合附图对本发明做进一步说明，但不限于此。
实施例1：
一种半导体器件，如图1所示，从下到上包括半导体衬底101、第一半导体层102、再生长第二半导体层105、第三半导体层106、第四半导体层107，第一半导体层内通过离子注入形成第一半导体区103和第二半导体区104；第四半导体层107中部通过离子注入形成第五半导体区117；第五半导体区两侧的第一半导体层上设有栅极沟槽115，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部；第一半导体层上方设有MPS沟槽116，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部；栅极沟槽内壁设有栅极氧化层108，栅极沟槽内设有多晶硅栅极109；MPS沟槽底部内壁及第四半导体层上表面、第五半导体区上表面设有硅化物欧姆接触111，MPS沟槽侧壁内壁及欧姆接触上方设有肖特基接触112；肖特基接触上方设有第一金属化层113，半导体衬底下方设有第二金属化层114；
半导体衬底、第一半导体层、再生长第二半导体层、第四半导体层为第一导电类型（n型），第一半导体区、第二半导体区、第三半导体层为第二导电类型（p型），第二导电类型与第一导电类型相反。
所述半导体衬底、第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层均为碳化硅材料。
第一半导体层内设有至少两个第二半导体区、至少两个第一半导体区，栅极沟槽、MPS沟槽的底部拐角处均位于第二半导体区内，栅极沟槽、MPS沟槽的底部下方为不同的第一半导体区。
半导体衬底为n型半导体衬底，厚度为300um，杂质掺杂浓度为1x1019cm-3；第一半导体层的掺杂浓度为1x1015cm-3；n型第一半导体层由添加有较低浓度杂质的碳化硅组成。n型第一半导体层的厚度和杂质浓度取决于半导体器件的工作电压设计，通常对于1200V工作电压设计而言，厚度约为10um，杂质浓度约为5x1015cm-3。
第一半导体区为p型掺杂，掺杂浓度低于第二半导体区，第一半导体区注入深度小于第二半导体区注入深度；第一半导体区注入深度为0.4um，杂质浓度为3x1017cm-3；第二半导体区注入深度为0.6um，杂质浓度为3x1018cm-3。
再生长第二半导体层的掺杂浓度等于第一半导体层的掺杂浓度；为了防止第一p型半导体区与第三半导体区之间的JFET区域阻断导通路径，再生长第二半导体层的厚度不能设置得过小，通常再生长第二半导体层的厚度为1um。
第三半导体层、第四半导体层的厚度分别为0.3um，第三半导体层、第四半导体层的杂质掺杂浓度不低于1x1018cm-3的高掺杂。
栅极氧化层在栅极沟槽的内底部和内侧壁上，栅极氧化层的厚度为40nm，栅极氧化层在内侧壁的厚度与栅极氧化层在内底部的厚度相同。
实施例2：
一种半导体器件，具体为沟槽金属-氧化物场效应晶体管并嵌入沟槽二极管的功率半导体晶体管，其结构如实施例1所述，进一步的，栅极沟槽下方没有通过离子注入形成第一p型半导体区和第二p型半导体区；MPS沟槽的底部下方为第一半导体区，MPS沟槽的底部两个拐角处均位于第二半导体区内，如图8所示。其优势在于在栅极沟槽下方并未形成p型区域，除了实施例1所提到的益处，实施例2通过缩小元胞尺寸，可以形成JFET区域实现保护栅氧化层角落的作用。
实施例3：
一种半导体器件，其结构如实施例1所述，所不同的是，栅极沟槽和MPS沟槽截面均为方形。
实施例4：
一种半导体器件，其结构如实施例1所述，所不同的是，栅极沟槽和MPS沟槽侧壁相对于垂直y轴具有30度角的范围。
实施例5：
一种半导体器件，其结构如实施例1所述，所不同的是，半导体衬底为n型半导体衬底，厚度为350um；第一半导体层的掺杂浓度为5x1016cm-3。
再生长第二半导体层的掺杂浓度高于第一半导体层的掺杂浓度；再生长第二半导体层的厚度为2um。
第三半导体层、第四半导体层的厚度分别为0.5um，第三半导体层、第四半导体层的杂质掺杂浓度为1x1020cm-3。
栅极氧化层在栅极沟槽的内底部和内侧壁上，栅极氧化层的厚度为200nm，栅极氧化层在内侧壁的厚度与栅极氧化层在内底部的厚度不同。
实施例6：
一种版图结构，如图9所示，版图结构基于所述半导体器件，包括两条垂直交叉的MPS沟槽，栅极沟槽分布于MPS沟槽两侧，两条MPS沟槽将版图分为左上、左下、右上、右下四个区，每个区内有两个栅极沟槽；横向MPS沟槽上下两侧的栅极沟槽，其栅极沟槽相向的拐角处所在的第二半导体区相连，截面如图10b所示；竖向MPS沟槽左右两侧的栅极沟槽，其栅极沟槽相向的拐角处所在的第二半导体区不相连，截面如图10a所示。
采用本实施例所示的栅极沟槽和条形MPS沟槽，第三p型半导体区以分布在栅极沟槽元胞之间。栅极沟槽分布在条形MPS沟槽的两侧，并通过与MPS沟槽下方的p型区域相连实现接地。采用多个沟槽阵列，来避免沟槽刻蚀后的晶圆翘曲现象，还抵消了沟槽刻蚀后的应力从而克服了位错等缺陷。
实施例7：
一种半导体器件的制造方法，包括步骤如下：
1）如图2a，制备由碳化硅（SiC）制成的半导体衬底101，其将成为n型半导体衬底；然后，通过外延晶体生长在n型半导体衬底的观察表面上形成n型第一半导体层102；然后如图2b，将铝或硼离子的p型杂质离子注入到n型第一半导体层的上表面中，从而形成第一p型半导体区103；如图2c所示，将更高浓度的铝或硼离子的p型杂质离子注入到n型第一半导体层的上表面中，从而形成第二p型半导体区104；
2）如图2d所示，再通过外延晶体生长在n型第一半导体层的观察表面上形成n型在生长第二半导体层105；由于外延生长的灵活性，第二半导体层可具有等于或大于第一半导体层的掺杂浓度。然后如图2e所示，将诸如铝或硼离子的p型杂质离子注入到n型再生长第二半导体层的上表面中，从而形成p型第三半导体层106；根据p型第三半导体层的可控厚度，通过外延晶体生长工艺形成p型第三半导体区106也是优选的。接下来如图2f，通过注入高剂量杂质离子氮/磷形成n型第四半导体层107，通过在第四半导体层中间注入高剂量杂质离子铝/硼形成p型第五半导体区117；
3）如图2g，通过干法等离子体蚀刻在第五半导体区两侧形成栅极沟槽115，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部，之后如图2h，通过氧化工艺在栅极沟槽内、第四半导体层上方形成栅极氧化层108，然后如图2i，沉积栅极多晶硅栅电极109；
4）如图2j，采用等离子体刻蚀沿第四半导体层上表面水平面去除多余的第四半导体层以上的多晶硅和栅极氧化层；
5）如图2k，在多晶硅栅极上方形成钝化层118，干法刻蚀形成MPS沟槽116，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部，并在MPS沟槽两侧内壁上添加氮化物垫片110；接下来如图2l，溅射镍或钴等低电阻率金属，并进行快速热退火或激光退火，在MPS沟槽底部以及第四半导体层、第五半导体区上表面形成硅化物欧姆接触111，再如图2m，去除氮化物垫片，溅射Ti和Ti/TiN势垒金属层，在MPS沟槽两侧内壁及欧姆接触之上形成肖特基接触112；
6）如图2n，在步骤5）得到的器件上方形成第一金属化层113，在半导体衬底下方形成第二金属化层114，通过上述工艺，获得半导体器件100。
在传统半导体器件和根据本发明的半导体器件100之间进行TCAD 2D模拟中的比较。设计用于1200V应用的传统UMOSFET的TCAD 2D模拟显示了沟槽底角栅极氧化物处的临界可靠性阈值电场。图5a、图5b分别显示了传统半导体器件栅氧化层拐角处的电场轮廓图以及关键热点位置的电场与传统半导体器件的漏极电压扫描。从氧化物可靠性应力的4MV/cm阈值来看，采用1200V漂移区设计的传统UMOSFET只能额定为~350V器件。
根据本发明的半导体器件100进行TCAD 2D模拟，如图6a、图6b、图6c所示，在漏极电压扫描期间，在栅极沟槽氧化物底角处的电场显著降低。
图7显示了根据本发明实施例7制得的半导体器件和常规传统半导体器件在反向电压下的漏极电流，栅极关断的状态下，传统结构的MOSFET体二极管在B点（Vd约为-2.1V）处开启，本发明由于嵌入了MPS结构，在A点（Vd约为-0.7V）处开启，可以更大程度上避免体二极管的导通，减少双极退化效应。
相邻两个高掺杂浓度的第一p型半导体区之间可以形成JFET区域可以保护是肖特基接触区域减小肖特基漏电流的产生。同一对高掺杂第一p型半导体区之间也可以形成JFET区域，减少第二p型半导体区下方的多子注入，减少pn结的漏电流。沟槽MPS的结构中，侧壁为肖特基接触，相较于平面肖特基接触，具有更大的密度，开启电压也更低。
实施例8：
一种半导体器件，其结构如实施例1所述，所不同的是，半导体衬底为碳化硅材料，第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层均为硅材料。
根据本发明的半导体器件决不限于上述实施例。根据本发明的半导体器件的组成部分的具体结构可以以各种方式在设计上变化。

Claims (8)

1.一种半导体器件，其特征在于，从下到上包括半导体衬底、第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层，第一半导体层内通过离子注入形成第一半导体区和第二半导体区，第一半导体区为p型掺杂，掺杂浓度低于第二半导体区，第一半导体区注入深度小于第二半导体区注入深度；第四半导体层中部通过离子注入形成第五半导体区；第五半导体区两侧的第一半导体层上设有栅极沟槽，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部；第一半导体层上方设有MPS沟槽，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部；栅极沟槽底部下方为第一半导体区，栅极沟槽底部两侧的拐角处位于第二半导体区内，第二半导体区位于第一半导体区两侧；MPS沟槽底部下方为第一半导体区，MPS沟槽底部两侧的拐角处位于第二半导体区内，第二半导体区位于第一半导体区两侧；栅极沟槽内壁设有栅极氧化层，栅极沟槽内设有多晶硅栅极；MPS沟槽底部内壁及第四半导体层上表面、第五半导体区上表面设有欧姆接触，MPS沟槽侧壁内壁及欧姆接触上方设有肖特基接触；肖特基接触上方设有第一金属化层，半导体衬底下方设有第二金属化层；
半导体衬底、第一半导体层、再生长第二半导体层、第四半导体层为n型，第一半导体区、第二半导体区、第三半导体层为p型。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体衬底、第一半导体层、再生长第二半导体层、第三半导体层、第四半导体层均为碳化硅材料。
3.根据权利要求1所述的半导体器件，其特征在于，栅极沟槽和MPS沟槽截面均为方形，或，栅极沟槽和MPS沟槽侧壁相对于垂直y轴具有0至30度角的范围。
4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括以下方案一个或多个：
Ⅰ、半导体衬底为n型半导体衬底，厚度为300um到350um，杂质掺杂浓度为1x1019cm-3；第一半导体层的掺杂浓度为1x1015 cm-3至5x1016cm-3；
Ⅱ、再生长第二半导体层的掺杂浓度等于或高于第一半导体层的掺杂浓度；再生长第二半导体层的厚度为1-2um；
Ⅲ、第三半导体层、第四半导体层的厚度分别为0.3至0.5um，第三半导体层、第四半导体层的杂质掺杂浓度不低于1x1018cm-3；
Ⅳ、栅极氧化层在栅极沟槽的内底部和内侧壁上，栅极氧化层的厚度为40nm至200nm，栅极氧化层在内侧壁的厚度与栅极氧化层在内底部的厚度相同或不同。
5.根据权利要求4所述的半导体器件，其特征在于，第一半导体区注入深度为0.4um，杂质浓度为3x1017cm-3；第二半导体区注入深度为0.6um，杂质浓度为3x1018cm-3。
6.根据权利要求4所述的半导体器件，其特征在于，第三半导体层、第四半导体层的杂质掺杂浓度为1x1020cm-3。
7.一种版图结构，其特征在于，版图结构基于权利要求1所述半导体器件，包括两条垂直交叉的MPS沟槽，栅极沟槽分布于MPS沟槽两侧，两条MPS沟槽将版图分为左上、左下、右上、右下四个区，每个区内有两个栅极沟槽；横向MPS沟槽上下两侧的栅极沟槽，其栅极沟槽下的第二半导体区与MPS 沟槽下的第二半导体区相连；竖向MPS沟槽左右两侧的栅极沟槽，其栅极沟槽下的第二半导体区与 MPS 沟槽下的第二半导体区不相连。
8.一种半导体器件的制造方法，其特征在于，包括步骤如下：
1）制备由碳化硅制成的半导体衬底，其将成为n型半导体衬底；然后，通过外延晶体生长在n型半导体衬底的观察表面上形成n型第一半导体层；然后将p型杂质离子注入到n型第一半导体层的上表面中，从而形成第一p型半导体区；将p型杂质离子注入到n型第一半导体层的上表面中，从而形成第二p型半导体区，第一p型半导体区掺杂浓度低于第二p型半导体区，第一p型半导体区注入深度小于第二p型半导体区注入深度；
2）再通过外延晶体生长在n型第一半导体层的观察表面上形成n型再生长第二半导体层；然后将p型杂质离子注入到n型再生长第二半导体层的上表面中，从而形成p型第三半导体层；接下来通过注入杂质离子氮/磷形成n型第四半导体层，通过在第四半导体层中间注入杂质离子铝/硼形成p型第五半导体区；
3）通过干法等离子体蚀刻在第五半导体区两侧形成栅极沟槽，栅极沟槽穿透第四半导体层、第三半导体层、再生长第二半导体层至第一半导体层上部，栅极沟槽底部下方为第一p型半导体区，栅极沟槽底部两侧的拐角处位于第二p型半导体区内，第二p型半导体区位于第一p型半导体区两侧；通过氧化工艺在栅极沟槽内、第四半导体层上方形成栅极氧化层，然后沉积栅极多晶硅栅电极；
4）采用等离子体刻蚀沿第四半导体层上表面水平面去除第四半导体层以上的多晶硅和栅极氧化层；
5）在多晶硅栅极上方形成钝化层，干法刻蚀形成MPS沟槽，MPS沟槽穿透第五半导体区、第三半导体层、再生长第二半导体层至第一半导体层上部，MPS沟槽底部下方为第一p型半导体区，MPS沟槽底部两侧的拐角处位于第二p型半导体区内，第二p型半导体区位于第一p型半导体区两侧，并在MPS沟槽两侧内壁上添加氮化物垫片；接下来溅射金属，并进行快速热退火或激光退火，在MPS沟槽底部以及第四半导体层、第五半导体区上表面形成硅化物欧姆接触，再去除氮化物垫片，溅射Ti和Ti/TiN势垒金属层，在MPS沟槽两侧内壁及器件上方形成肖特基接触；
6）在步骤5）得到的器件上方形成第一金属化层，在半导体衬底下方形成第二金属化层，通过上述工艺，获得半导体器件。
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