CN116799034A - 半导体器件和半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件和半导体器件的制造方法，属于半导体器件领域，包括：半导体衬底；第一半导体层；第二半导体层；栅沟槽；伪深沟槽；绝缘层；栅极；第一包裹半导体区域；第二包裹半导体区域；由碳化硅制成的第一半导体区域，具有第一导电类型并在第二半导体层上的栅沟槽周围形成；由碳化硅制成的第二半导体区域，具有与第一导电类型相反的第二导电类型，并在第二半导体层上的伪深沟槽周围形成；其中，第二半导体层包括一个长沟槽的区域，其中，第二半导体层与沟槽接触并且沿垂直于沟槽深度方向的方向延伸。本发明的半导体器件有利于实现更高的耐受电压和更低的导通电阻。
Description
技术领域
本发明提供一种半导体器件和半导体器件的制造方法，属于半导体器件技术领域，特别是涉及具有不对称双沟槽的功率半导体晶体管，以及制造此类半导体器件的方法。
背景技术
碳化硅(SiC)MOSFET作为开关器件目前是电动汽车(EV)的核心，位于逆变器和转换器内部。这推动了电动汽车的适应，因为它为电动汽车的性能和长期可靠性做出了重要贡献。
市场上目前主要的高功率碳化硅MOSFET以垂直横向扩散MOSFET和650V至2000V的垂直沟槽MOSFET为主。相比于横向扩散的MOSFET，垂直沟槽MOSFET提供了SiC技术功率器件的利基潜在增益。由于其垂直侧壁沟道以及其高电流密度和低寄生效应，最近引起了很多关注。图5显示了传统沟槽MOSFET也称为UMOSFET的结构示意图。图5所示的结构包括n型半导体衬底51、p型半导体层53和堆叠在n型半导体衬底51上的n型半导体层52。
栅沟槽54通过蚀刻工艺形成，该工艺穿透n型半导体层57和p型半导体层53到达n型半导体层52。栅极绝缘层55沿着栅极沟槽54的内表面形成，并且栅极电极56填充绝缘的栅极沟槽54。栅极绝缘层55使栅极电极56与n型半导体层52、p型半导体层53和n型半导体区域57绝缘。
p型半导体层53包括一个沟道区域。通过控制栅电极56，沿着p型半导体层53的厚度的垂直沟道区域，使得n型半导体层52和n型半导体区域57之间形成连接。
作为开关器件，优选的是它具有低导通状态电阻和高截止状态击穿电压，从而减少能量损失并可靠地支持所需的高电压应用。通过增加n型半导体层52的掺杂浓度和减小n型半导体层52的厚度，可以设计出更小的导通电阻，从而承受更高电压的更高能力。
就优选承受高击穿电压而言，传统的沟槽MOSFET已知具有弱点。由于缺乏结型场效应晶体管(JFET)区域和暴露的栅极氧化层拐角，高电场发生在栅极绝缘层45的拐角处，即使在低得多的设计工作电压下也导致可靠性低。图7a显示了传统沟槽4H-SiC UMOSFET结构的TCAD仿真，显示了最大设计工作漏极电压下的栅绝缘层拐角的电场。由图7b可知，尽管该器件的结构设计有n型半导体层42的厚度和掺杂浓度，以承受1200V漏极电压，但低得多的恒压应力预期会降低栅极绝缘层的完整性。
有竞争力的沟槽MOSFET只有在传统沟槽MOSFET器件结构上增加增强功能才能实现。沟槽MOSFET增加了称为双沟槽(DT)和非对称沟槽MOSFET的特性，是目前市场上SiC沟槽MOSFET的参与者。
就双沟槽和非对称沟槽MOSFET的附加功能而言，两者都可以考虑应用类似的增强功能，即添加低于栅氧化角的注入P阱，从而创建JFET区域以保护栅极氧化角免受高漏极电的影响。顾名思义，双沟槽解决方案利用额外的沟槽(栅极有源沟槽旁边的伪沟槽)。由于P型注入的形成作用于伪沟槽，因此所需的注入能量不高(浅阱)并且延伸到栅氧化层拐角以下。另一方面，不对称沟槽解决方案牺牲了其中一个沟槽沟道，因为P阱注入区在栅极有源沟槽的一半上完成，因此由于不对称高度拓扑，它需要更高的能量注入P阱区来创建有效的JFET区。由于P阱注入区的插入，DT和不对称沟槽MOSFET解决方案都需要注入栅极有源沟槽，并变为非有源。从每个器件间距的有源区比率来看，对于相同的器件间距，不对称沟槽解决方案(1/2)比DT解决方案(1/3)提供更好的密度。图6a和图6b分别显示了DT和不对称沟槽MOSFET的原理图。
由于传统UMOSFET半导体器件中缺乏结型场效应晶体管(JFET)区域和裸露的栅极氧化角，以及获得增强特性的高成本权衡，需要通过提供新的解决方案来进一步改进，而不会大幅恶化其他器件参数。
发明内容
本发明的目的是提供一种半导体器件和半导体器件的制造方法，该器件能够承受沟槽底部的角栅氧化物上的高电场应力。此外，提供超结功能，允许降低导通电阻。
技术方案：
在应用于本发明的传统沟槽MOSFET器件结构之上进行改进。栅极角绝缘层的屏蔽JFET区域的形成是通过在栅极沟槽之间增加深沟槽来实现的。每个栅极沟道的附加深沟槽由p型半导体区包裹，该p型半导体区连接p型半导体层(主体)和注入高浓度p型半导体区域(接触)。注入的p型半导体区域也形成在栅极沟槽的部分下方，并连接到p型半导体层(主体)和高浓度p型半导体区(接触)。
根据本发明提供的半导体器件包括具有第一导电类型的半导体衬底，由碳化硅制成；由碳化硅制成的第一半导体层，设置在半导体衬底上并具有第一导电类型；由碳化硅制成的第二半导体层，设置在第一半导体层上并具有与第一导电类型相反的第二导电类型；穿透第二半导体层到达第一半导体层的栅沟槽；穿透第二半导体层到达第一半导体层的伪深沟槽；由源沟槽和伪深沟槽的内表面形成绝缘层；由绝缘层与第一半导体层和第二半导体层绝缘的栅极；由碳化硅制成的第一包裹半导体区域，具有与第一导电类型相反的第二导电类型，并在深伪沟槽的外表面形成；由碳化硅制成的第二包裹半导体区域，具有与第一导电类型相反的第二导电类型，并在栅沟槽的部分底部和侧壁的外表面形成；由碳化硅制成的第一半导体区域，具有第一导电类型并在第二半导体层上的栅沟槽周围形成；由碳化硅制成的第二半导体区域，具有与第一导电类型相反的第二导电类型，并在第二半导体层上的伪深沟槽周围形成；其中，第二半导体层包括一个长沟槽的区域，第二半导体层与沟槽接触并且沿垂直于沟槽深度方向的方向延伸。
本发明的一个优选实施例，伪沟槽比栅极沟槽更深地穿透第一半导体层，并且被第一半导体区域完全包裹。
本发明的一个优选实施例，伪沟槽对第一半导体层具有更深的穿透，伪沟槽被第一半导体区包裹，第一半导体区与第二半导体区有优选地间隔，第二包裹半导体区域包裹栅极沟槽外表面的部分底部和侧壁。
本发明的优选实施例是，所述半导体衬底、第一半导体层和第二半导体层均由碳化硅制成。
本发明的整体优势或有益效果
在传统半导体器件和根据本发明的半导体器件100之间进行TCAD 2D模拟中的比较。
设计用于1200V应用的传统UMOSFET的TCAD 2D模拟显示了沟槽底角栅极氧化物处的临界可靠性阈值电场。图7a和图7b分别显示了沟槽底角栅极氧化物的器件横截面，以及漏极电压扫描热点处的电场区域和电场大小。从氧化物可靠性应力的4MV/cm阈值来看，采用1200V漂移区设计的传统UMOSFET只能额定为～350V器件。
另一方面，根据本发明的半导体器件100的TCAD 2D模拟显示，如图8b所示，在漏极电压扫描期间，在栅极沟槽氧化物底角处的电场显著降低。
本发明的另一个重要方面是在有源栅极沟槽之间使用伪沟槽，因此具有所谓的超级结(SJ)MOSFET的结构。在参考图1的第一实施例中，在y方向上朝向衬底延伸的第一p型半导体包裹区110与n型半导体层102和p型半导体层103接触。因此，n型半导体层102用作漂移区，并且第一p型半导体包裹区110用作RESURF层。作为SJ MOSFET，本发明的半导体器件100有利于实现更高的耐受电压和更低的导通电阻。
附图说明
图1显示了根据本发明第一实施例的半导体器件的主要部分的截面图；
图2显示了根据本发明第二实施例的半导体器件的主要部分的截面图；
图3显示了根据本发明第三实施例的半导体器件的主要部分的截面图；
图4a显示了在根据实施例的方法步骤中形成的n型和p型半导体区域之后的半导体体的截面图；
图4b显示了在根据第二实施例的方法步骤中形成的沟槽和包裹层之后的半导体体的截面图；
图4c显示了在根据第一实施例的方法步骤中形成的沟槽和包裹层之后的半导体体的截面图；
图4d显示了在根据第一实施例的方法步骤中半导体栅极氧化和多晶硅栅极形成的截面图；
图4e显示了根据第一实施例的方法的完成的半导体器件的截面图；
图5显示了传统半导体器件主要部分的截面图；
图6a显示了显示传统双沟槽半导体器件主要部分的截面图；
图6b显示了显示传统不对称沟槽半导体器件主要部分的截面图；
图7a显示了传统半导体器件栅氧化层拐角处的电场轮廓图；
图7b显示了关键热点位置的电场与传统半导体器件的漏极电压扫描；
图8a显示了根据本发明第一实施例的半导体器件的栅氧化层拐角处的电场轮廓图；
图8b显示了根据本发明第一实施例的常规半导体器件和半导体器件在关键热点位置的电场与漏极电压扫描的关系。
具体实施方式
下面参照附图描述本发明的优选实施例。
图1显示了根据本发明第一实施例的半导体器件100。根据本实施例的半导体器件100包括n型半导体衬底101、n型半导体层102、p型半导体层103、高浓度n型区域104、栅极沟槽105、栅电极106、栅极绝缘层107、高浓度p型区域108、伪沟槽109，包裹伪沟槽的外表面的第一p型半导体包裹区110、包裹栅极沟槽的部分底部和侧壁外表面的第二p型半导体包裹区111、源电极112、漏电极113和层间绝缘电介质114。
n型半导体衬底101由添加有高浓度杂质的碳化硅制成，并且用作半导体器件100的基底。n型半导体衬底的厚度通常在300um到350um的范围内。n型半导体衬底101中的杂质浓度约为1x1019cm-3。
n型半导体层102形成在n型半导体衬底101上。n型半导体层102由添加有较低浓度杂质的碳化硅组成。n型半导体层102的厚度和杂质浓度取决于半导体器件100的工作电压设计，通常对于1200V工作电压设计而言，厚度约为10um，杂质浓度约为5x1015cm-3。
p型半导体层103形成在n型半导体102上。p型半导体103的厚度限定了垂直沟道长度，并且可以在0.1至2um的范围内。p型半导体层103的杂质浓度为1x1017cm-3或更高。
n型半导体区域104形成在p型半导体层103上。n型半导体区域的深度约为0.3至0.5um。n型半导体区104的杂质浓度通常为约1x1020cm-3且不低于1x1018cm-3的高掺杂。
p型半导体区域108形成在p型半导体层103上。p型半导体区域的深度约为0.3至0.5um。p型半导体区108的杂质浓度通常为约1x1020cm-3且不低于1x1018cm-3的高掺杂。
栅极沟槽105形成为穿透p型半导体层103和n型半导体区域104以到达n型半导体层102。栅极沟槽105的深度大于n型半导体区域104的深度和p型半导体层103的厚度之和。
伪沟槽109形成为穿透p型半导体层103和n型半导体区域104，以更深地到达n型半导体层102。伪沟槽109的深度小于n型半导体区域104的深度、p型半导体层103的深度和n型半导体层102的厚度之和。
伪沟槽109和栅极沟槽105可以同时形成，即在一个工艺步骤中形成，其中伪沟槽109具有与栅极沟槽105相同的穿透深度，如作为第二实施例的图2半导体器件101所示。
在栅极沟槽105和伪沟槽109的内部，形成栅极绝缘层107和栅极电极106。栅极绝缘层107用于使栅极电极106与n型半导体层102、p型半导体层103和n型半导体区域104绝缘。栅极绝缘层107形成在栅极沟槽105和伪沟槽109的内底部和侧壁上。绝缘层107的内侧表面的厚度可以与内底表面相同或不同，并且通常具有40至200nm的厚度范围，并且理想地具有比内侧表面更厚的内底表面。
第一包裹p型半导体区域110形成在伪沟槽109的整个外表面上，而第二p型半导体包裹区域111形成为包裹栅极沟槽105的部分底部和侧壁外表面。第二p型包裹半导体区域111可以被设计为部分地形成在栅极沟槽的右侧或左侧。图3显示了根据第三实施例的半导体器件102，其中第二p型包裹半导体区域111形成在栅极沟槽的右侧。第一和第二p型包裹区110和111的深度在从伪沟槽109的外表面和栅极沟槽105的外表面起0.3至1um深的范围内。第一和第二p型包裹区110和111的杂质浓度理想地等于或大于p型半导体层103的杂质浓度，即1x1017cm-3。
源极电极112与n型半导体区域104和p型半导体区域108接触。漏极电极113与n型半导体衬底101接触。漏极113形成在n型半导体层102的相对侧上，横跨n型半导体衬底101。层间绝缘电介质114被形成为覆盖栅电极106并使其与源电极112绝缘。
参考图4a至4e，以下描述并说明了生产上述实施方案的方法。
首先，如图4a所示，制备由碳化硅(SiC)制成的半导体衬底，其将成为n型半导体衬底101。然后，通过外延晶体生长在n型半导体衬底101的观察表面上形成n型半导体层102。然后，将诸如铝或硼离子的杂质离子(p型)注入到n型半导体层102的上表面中，从而形成p型半导体层103。根据p型半导体层103的可控厚度，通过外延晶体生长工艺形成p型半导体膜103的另一种选择也是优选的。然后，通过注入工艺形成n型半导体区域104和p型半导体区域108，分别注入氮/磷和铝/硼的高剂量杂质离子。
其次，如图4b所示，根据第二实施例，栅极沟槽和伪沟槽105通过同时的一步工艺干法等离子体蚀刻形成，然后通过掩模注入p型铝或硼离子形成第一包裹p型半导体区域和第二包裹p型半导体区域110。根据如图4c所示的第一实施例的另一个替代方案，栅极沟槽105和伪沟槽109的形成在2掩模工艺步骤干等离子体蚀刻中分别进行。因此，允许独立地形成比栅极沟槽105更深的深沟槽109。
在完成所有区域的形成之后，需要高温的注入后退火以激活注入的杂质。图4d显示了以下工艺步骤，其中形成栅极绝缘层107和栅极电极106。然后，如图4e所示，形成层间绝缘电介质114、源电极112和漏电极113。通过上述工艺，获得了如图1所示的半导体器件100。
根据本发明的半导体器件决不限于上述实施例。根据本发明的半导体器件的组成部分的具体结构可以以各种方式在设计上变化。例如，侧壁的沟槽轮廓被绘制为与垂直y轴成完美的垂直0度角，顺便说一下，这并不意味着对本发明的限制。本发明旨在包括这样的修改和变化。
Claims (13)
1.一种半导体器件，其特征在于，包括：
具有第一导电类型的半导体衬底，由碳化硅制成；
由碳化硅制成的第一半导体层，设置在半导体衬底上并具有第一导电类型；
由碳化硅制成的第二半导体层，设置在第一半导体层上并具有与第一导电类型相反的第二导电类型；
穿透第二半导体层到达第一半导体层的栅沟槽；
穿透第二半导体层到达第一半导体层的伪深沟槽；
由源沟槽和伪深沟槽的内表面形成绝缘层；
由绝缘层与第一半导体层和第二半导体层绝缘的栅极；
由碳化硅制成的第一包裹半导体区域，具有与第一导电类型相反的第二导电类型，并在深伪沟槽的外表面形成；
由碳化硅制成的第二包裹半导体区域，具有与第一导电类型相反的第二导电类型，并在栅沟槽的部分底部和侧壁的外表面形成；
由碳化硅制成的第一半导体区域，具有第一导电类型并在第二半导体层上的栅沟槽周围形成；
由碳化硅制成的第二半导体区域，具有与第一导电类型相反的第二导电类型，并在第二半导体层上的伪深沟槽周围形成；
其中，第二半导体层包括一个长沟槽的区域，
其中，第二半导体层与沟槽接触并且沿垂直于沟槽深度方向的方向延伸。
2.根据权利要求1所述的半导体器件，其特征在于，穿透更深的半导体衬底的伪深沟槽被设置为超结MOSFET。
3.根据权利要求1所述的半导体器件，其特征在于，在有源和伪深沟槽内形成的绝缘层具有40nm至100nm范围内的厚度。
4.根据权利要求3所述的半导体器件，其特征在于，所述绝缘层的底部较厚，所述绝缘层的侧壁部分较厚。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体层的掺杂浓度在1x1015cm-3至5x1016 cm-3的范围内。
6.根据权利要求1所述的半导体器件，其中所述第二半导体层的杂质浓度等于或大于1x10 17cm-3并且其厚度在0.1至2um的范围内。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体区域和所述第二半导体区域的杂质浓度不低于1x1018 cm-3。
8.根据权利要求1所述的半导体器件，其特征在于，第一和第二包裹半导体区域通过注入工艺形成，具有与所述第二半导体层相同的杂质分布且峰浓度等于或大于第二半导体层。
9.根据权利要求1所述的半导体器件，其特征在于，所述第二包裹半导体区域形成于所述栅沟槽侧壁的部分底部和左侧或右侧。
10.根据根据权利要求1所述的半导体器件，其特征在于，所述有源伪沟槽的侧壁相对于垂直y轴具有0至30度角的范围。
11.权利要求1-10任一所述的半导体器件的制造方法，包括以下步骤：
步骤1：在第一导电类型的半导体衬底中，通过连续外延生长工艺形成第一导电类型第一半导体层和第二导电类型第二半导体层；
步骤2：通过离子注入工艺在第二半导体层中分别形成第一导电类型和第二导电类型的第一半导体区域和第二半导体区域；
步骤3：在激活后注入退火之后，在形成第一和第二半导体包裹区域时，通过干法蚀刻工艺和选择性离子注入工艺形成栅极沟槽和伪沟槽；
步骤4：通过氧化工艺形成绝缘层，并沿着沟槽的内表面形成第一导电类型的重掺杂多晶硅电极；
步骤5：形成覆盖电极和所述第一半导体区域的截面部分的层间绝缘电介质；
步骤6：在第一半导体区域和第二半导体区域的未覆盖部分的顶部形成欧姆接触，然后形成源电极；
步骤7：在半导体衬底的底部，与源电极相对的一侧形成欧姆接触并沉积漏电极。
12.根据根据权利要求11所述的制造方法，其中，所述第二半导体层通过离子注入工艺形成。
13.根据根据权利要求11所述的制造方法，其中，所述栅极沟槽和伪沟槽的形成使用分开的刻蚀工艺来执行，其中所述伪深沟槽比所述栅极沟道穿透得更深。
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