CN108447911B - 一种深浅沟槽半导体功率器件及其制备方法 - Google Patents
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Abstract
一种深浅沟槽半导体功率器件，包括，P形基区、N+源区、终端区、源区金属垫层，以及栅极金属垫层，具有至少两种不同深度的沟槽，穿过P型基区进入外延层；其中，一种深度的沟槽，其侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；另一种深度的沟槽，具有两部分结构：上部分沟槽和下部分沟槽：所述下部分沟槽，其侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至源区金属作为场板；所述上部分沟槽，其侧壁和底壁是介质层，中间是导电材料，导电体被接至栅极金属，作为器件的栅极使用。本发明的半导体功率器件，深浅场板合在一起，更优化场板的功能，节省芯片面积，增加了器件的性能价格比。
Description
技术领域
本发明涉及半导体功率器件技术领域，特别是涉及一种深浅沟槽半导体功率器件及其制备方法。
背景技术
功率栅极场效应晶体管（POWER MOSFET）是一种单极载流子型器件，容易控制，相比于双极晶体管，控制开关仅需要很低的功率，并且由于导通电阻低且可高速开关，所以能有效地控制高频大电流。目前，功率MOSFET已广泛应用于各类电子、通讯产品中，被广泛地利用在例如功率放大器、功率转换器、低噪音放大器以及一些个人计算机的电源部分开关、电源电路等上，同时，其在工业上也有多种应用。
作为开关器件的使用，应用过程中与器件相关的损耗可分为导通损耗和开关损耗。开关损耗主要是与器件的寄生电容有关，尤其是与栅极相关的。一般关断时不存在拖尾电流，具有较少的开关损耗，因此能够实现高频可关。导通损耗是源于器件的导通电阻， 而导通电阻随器件击穿电压增高而大幅上升。在600V 至900V的应用中，超结器件借助补偿结构，可以提供较高的单极载流子电流密度，在需要更高的电压电流的应用中，一般是双极型器件占主导。200V至600V内会因应用情况而定，选择一般的还是超结的功率栅极场效应晶体管器件。
在200V范围内，尤其是100V内，沟槽型栅控场效应晶体管是最普遍的选择，它能提供最经济的而又最好的优选因子（FOM）。沟槽栅MOSFET中的Split Gate型器件能提供最好的FOM和性价比。Split Gate型器件中的沟槽内有上下两个多晶硅区，上部分的多晶硅体与沟槽壁之间为栅极氧化层，上部分的多晶硅体相当于一般沟槽器件的栅极，下部分的多晶硅体与沟槽壁之间的氧化层比栅极氧化层厚，一般厚度可以是从300A至8000A之间；下部分的多晶硅区可起场板作用，使一般器件原来在反偏置时在沟槽底和PN结处的电场分布大为缓解，从而在承受同样的击穿电压要求下，Split Gate型器件可以使用厚度大致一样，但掺杂浓度更高的外延层，所以Split Gate型器件的比电阻（Specific Ron）比一般的沟槽器件低很多。另一方面，在沟槽内，上部分的多晶硅体与下部分的多晶硅体之间是一层比栅极氧化层厚的介质层，令栅极的寄生电容 Qgd大为減少，因此Split Gate型器件的开关损耗比一般的沟槽器件好。
J. Baliga在1999年申请了第一份有关Split Gate型器件的专利，其后陆续也有相关的专利被提出，现有的split Gate型器件的结构是在同一芯片内只有一种同一深度的沟槽，只有一种埋在沟槽内的场板。与一般标准型的沟槽器件相比，split Gate型器件内埋在沟槽底的场板可以使电场分布大为缓解，从而使用掺杂浓度较高的外延层仍可得到相同的击穿电压，使器件的比电阻更低。虽然这种器件结构比一般的标准型的UMOS好，但并未算是最优化，并且缺点在于只有一种（参数的）场板，在设计上和工艺上简单，但场板的功效未能完全发挥，太多芯片空间被用作场板，减少了外延层可用作导电的空间。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种深浅沟槽半导体功率器件及其制备方法，可以以增加器件的性能价格比，并且不影响沟槽型功率器件的质量和可靠性。
为实现上述目的，本发明提供的深浅沟槽半导体功率器件，包括，P形基区、N+源区、终端区、源区金属垫层，以及栅极金属垫层，
所述深浅沟槽半导体功率器件，具有至少两种不同深度的沟槽，穿过P型基区进入外延层；其中，
一种深度的沟槽，其侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；
另一种深度的沟槽，具有两部分结构：上部分沟槽和下部分沟槽：
所述下部分沟槽，其侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至源区金属作为场板；
所述上部分沟槽，其侧壁和底壁是介质层，中间是导电材料，导电体被接至栅极金属，作为器件的栅极使用。
进一步地，所述一种深度的沟槽，其深度为0.8um至3.0um之间，宽度为0.8um至1.6um之间；所述另一种深度的沟槽，其深度为1.5um至7.0um之间，宽度为0.8um至2.0um之间；
所述上部分沟槽被接至栅极金属的导电体互相连接，表面板图结构是条状、长方形状、正方状或者六角形状。
进一步地，所述P形基区的深度为0.6um至1.5um之间。
进一步地，所述介质层为二氧化硅或者氮化硅，厚度为8nm至30nm之间或20nm至800nm之间；所述导电材料为高掺杂多晶硅或钼、钽、钨或钛。
为实现上述目的，本发明提供的深浅沟槽半导体功率器件，包括，P形基区、N+源区、终端区、源区金属垫层，以及栅极金属垫层，
所述深浅沟槽半导体功率器件，具有至少两种不同深度的沟槽，穿过P型基区进入外延层；其中，
所述不同深度的沟槽，均具有两部分结构：上部分沟槽和下部分沟槽；
所述下部分沟槽的侧壁和底壁为介质层，中间为导电材料，形成的导电体被接至源区金属作为场板；
所述上部分沟槽的侧壁和底壁为介质层，中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；
所述上部分沟槽中的导电体穿过所述P型基区进入外延层。
进一步地，所述不同深度的沟槽，其下部分沟槽的介质层的厚度不同。
进一步地，所述不同深度的沟槽，其中，一种沟槽的深度为2.0um至4.0um之间，宽度为0.8um至2.0um之间；另一种沟槽的深度为3.0um至7.0um之间，宽度为0.8um至2.0um之间；
一种沟槽的下部分沟槽的介质层的厚度为20nm至200nm之间；另一种沟槽的下部分沟槽的介质层的厚度为30nm至800nm之间。
为实现上述目的，本发明提供的深浅沟槽半导体功率器件，包括，P形基区、N+源区、终端区、源区金属垫层，以及栅极金属垫层，
所述深浅沟槽半导体功率器件，具有至少两种不同深度的沟槽，穿过P型基区进入外延层；其中，
所述不同深度的沟槽，均具有两部分结构：上部分沟槽和下部分沟槽；
所述不同深度的沟槽的一种，其下部分沟槽侧壁和底壁为介质层，中间为导电材料，形成的导电体被接至源区金属作为场板；其上部分沟槽侧壁和底壁为介质层，中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；
所述不同深度的沟槽的另一种，其下部分沟槽的侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至源区金属作为场板；其上部分沟槽的侧壁没有介质层，中间是导电材料；其上部分沟槽、下部分沟槽中的导电材料互不相连被介质层隔开。
进一步地，所述上部分沟槽的中间为高掺杂的多晶硅或导电金属，深度为0.8um至1.6um之间。
更进一步地，所述不同深度的沟槽的一种，其深度为2.0um至4.0um之间，宽度为0.8um至2.0um之间，其下部分沟槽的介质层的厚度为20nm至200nm之间；所述不同深度的沟槽的另一种，其深度为3.0um至7.0um之间，宽度为0.8um至2.0um之间，其下部分沟槽的介质层的厚度为30nm至800nm之间。
为实现上述目的，本发明提供的深浅沟槽半导体功率器件的制备方法，包括以下步骤：
1）在N型外延层上通过蚀刻形成不同深度的沟槽；
2）在沟槽的侧壁和底壁上形成第一介质层，并填上导电材料；
3）刻蚀掉至少一个沟槽的上部分的导电材料，在所述至少一个沟槽的上部分的底壁上形成第二介质层，以及在所述至少一个沟槽的上部分的侧壁上形成第三介质层并填上导电材料；
4）在N型外延层上形成保护环P型区、P型基区以及P型基区上的N型源区；
5）在N型外延层上形成源区金属垫层、栅极连线和终端区场板。
进一步地，所述步骤1）进一步包括：
在N型外延层的上表面依次形成氧化层、介质层及光刻涂层；
通过刻蚀形成延伸至N型外延层的沟槽；
在一部分沟槽表面放置涂布玻璃作为保护层，并刻蚀另一部分沟槽，形成不同深度的沟槽；
清除介质层，然后对沟槽进行牺牲性氧化。
进一步地，所述氧化层厚度为0.3um至1.5um；所述介质层为氮化硅，厚度为0.05um至0.2um。
进一步地，所述步骤2）进一步包括：
在沟槽暴露着的侧壁和底部，和N型外延层的上表面形成一层氧化层；
在沟槽中沉积N型高掺杂的多晶硅，以填充沟槽并覆盖顶面；
对N型外延层表面上的N型高掺杂的多晶硅进行平面腐蚀或化学机械抛光。
进一步地，所述N型高掺杂的多晶硅的浓度为5Ω/□至100Ω/□；
在部分沟槽表面形成一层光刻涂层。
进一步地，所述步骤3）进一步包括：
刻蝕掉沟槽内在表面下约0.8微米至1.5微米之间的多晶硅；
在沟槽中沉积介质层，填充沟槽並覆盖顶面；
在一部分沟槽表面形成光刻涂层，对另一部分进行蚀刻，保留多晶硅上表面0.02微米至0.3微米之间的介质层；
在沟槽暴露着的侧壁和底部，和N型外延层的上表面形成一层氧化层；
在沟槽中沉积浓度为5Ω/□至100Ω/□的N型高掺杂的多晶硅，以填充沟槽并覆盖顶面；
对N型外延层表面上的N型高掺杂的多晶硅进行平面腐蚀或化学机械抛光。
进一步地，所述步骤4）进一步包括：
在N型外延层的表面上积淀一层光刻涂层后，再通过保护环掩模步骤形成图案，暴露出需要保护环的P型注入的部分源区和部分的终端区；
向N型外延层的部分源区和部分终端区注入P型掺杂剂，在N型外延层上形成保护环P型区；
通过高温扩散处理使保护环P型区推进扩散到N型外延层中；
通过源区内的P型区掩模步骤形成图案，暴露出需要P型基区注入的部分源区；
向N型外延层的部分源区注入P型掺杂剂，在N型外延层上形成P型基区；
通过高温扩散处理，使P型基区和保护环P型区一起推进扩散到N型外延层中；
通过N+型掩膜向N型外延层注入N型掺杂剂；
通过高温扩散处理，使N型区推进扩散到P型基区形成N型源区。
进一步地，所述N型源区深度为0.2um至0.5um；所述P型基区深度为0.5um至1.5um；所述保护环P型区深度为1.0um至4.0um。
进一步地，所述步骤5）进一步包括：
在外延层表面上依次沉积无掺杂二氧化硅层、硼磷玻璃形成层间介质；
在层间介质中形成多个接触孔掩模开孔；
对含有掺杂剂的硅片表面进行浸蚀，使接触孔沟槽穿过N型源区进入到P型基区；
对接触孔沟槽注入P型高掺杂剂；
在接触孔沟槽侧壁、底部以及层间介质上表面沉积一层钛/氮化钛层；
对接触孔沟槽进行钨填充形成金属插塞；
在器件的上面沉积一层铝铜合金,通过金属掩模进行金属浸蚀，形成发射源区金属垫层和栅极连线和终端区场板。
进一步地，所述无掺杂二氧化硅层的厚度为0.1um至0.5um；所述硼磷玻璃形成的层间介质厚度为0.1um至0.8um。
更进一步地，所述接触孔沟槽深度为0.4um至1.5um，宽度为0.12um至1.6um。
本发明的深浅沟槽半导体功率器件及其制备方法，采用工艺流程与板图新设计的相结合，不同于现有的设计只采用一种沟槽深度，而是用多于一种沟槽深度的器件结构，并且具有多种不同的方案，深浅沟槽半导体功率器件的深、浅沟槽的场板在电特性上相连，深、浅沟槽的栅极的电导体在电特性上相连，这种结构更加省芯片面积，增加了器件的性能价格比。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的深浅沟槽半导体功率器件版图在源区中的一种设计示意图；
图2为图1中在AA'方向的器件横切面的结构示意图；
图3为图1中在BB'区的器件放大示意图；
图4为图3中的器件的横切面的结构示意图；
图5为根据本发明的某一深浅沟槽半导体功率器件的横切面的结构示意图；
图6为根据本发明的另一深浅沟槽半导体功率器件的横切面的结构示意图；
图7为根据本发明的深浅沟槽半导体功率器件的制备方法流程图；
图8为本发明实施例的暴露出氮化硅或者氧化层的示意图；
图9为本发明实施例经过沟槽掩模暴露出N型外延层后的示意图；
图10为本发明实施例通过蚀刻形成沟槽后的示意图；
图11为本发明实施例的在某些沟槽的表面上留下涂布玻璃的示意图；
图12为本发明实施例的形成深沟槽的示意图；
图13为本发明实施例的对沟槽进行牺牲性氧化处理的示意图；
图14为本发明实施例的在深沟槽内形成厚度氧化层的示意图；
图15为本发明实施例的在沟槽中沉积高掺杂的多晶硅的示意图；
图16为本发明实施例的部分沟槽表面被光刻涂层覆盖的示意图；
图17为本发明实施例的部分沟槽内的多晶硅被刻蚀的示意图；
图18为本发明实施例的在沟槽中填充介质层的示意图；
图19为本发明实施例的部分沟槽表面被光刻涂层覆盖的示意图；
图20为本发明实施例的沟槽场板上留下一层介质层的示意图；
图21为本发明实施例的在沟槽内形成栅极氧化层的示意图；
图22为本发明实施例的在沟槽中填充高掺杂的多晶硅的示意图；
图23为本发明实施例的多晶硅层平面处理的示意图；
图24为本发明实施例通过保护环掩模步骤后的示意图；
图25为本发明实施例通过P型基区掩模步骤后的示意图；
图26为本发明实施例通过高温扩散处理后的示意图；
图27为本发明实施例通过成N+源区步骤后的示意图；
图28为本发明实施例的表面形成层间介质的示意图；
图29为本发明实施例的对接触孔沟槽注入P型高掺杂剂的示意图；
图30为本发明实施例通过金属刻蚀步骤后的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明的深浅沟槽半导体功率器件，不同于现有的设计只采用一种沟槽深度，而是用多于一种沟槽深度的器件结构，并且具有多种不同的设计方案。
方案一：
本方案的深浅沟槽半导体功率器件至少具有多于一种深度的沟槽，本实施例中使用两种不同深度的沟槽（深沟槽和浅沟槽），其中，深沟槽的底部具有场板，深沟槽的场板主要用来调节电场分布，深沟槽的顶部用作器件的反型沟道，导通时有电子电流流经其中的沟道；浅沟槽的底部不具有场板，主要用来增加器件导通时的反型沟道，减少导通比电阻。
图1为根据本发明的深浅沟槽半导体功率器件版图在源区中的一种设计示意图。其中，水平直条形状代表的是深沟槽，连接水平直条形状以及水平直条形状之间的短的垂直条状代表的是深沟槽或是浅沟槽，浅沟槽占大部分，只有一小部分是深沟槽，深沟槽与浅沟槽互相连接在一起，使得栅极的多晶硅和场板的多晶硅各自连通在一起。图2为图1中在AA'方向的器件横切面的结构示意图，图3为图1中在BB'区的器件放大示意图，图4为图3中的器件的横切面的结构示意图。
本方案的深浅沟槽半导体功率器件的一种具体结构如下：
具有至少两种不同深度的沟槽：深沟槽和浅沟槽；
浅沟槽的侧壁和底壁是介质层，浅沟槽的中间是导电材料，浅沟槽形成的导电体被接至栅极金属，作为器件的栅极使用；
深沟槽具有两部分结构：上部分沟槽和下部分沟槽：
下部分沟槽的侧壁和底壁是介质层，下部分沟槽的中间是导电材料，下部分沟槽形成的导电体被接至源区金属作为场板；上部分沟槽的侧壁和底壁是介质层，上部分沟槽的中间是导电材料，上部分沟槽形成的导电体被接至栅极金属，作为器件的栅极使用；上、下部分沟槽中的导电体互不相连；
该深浅沟槽半导体功率器件还至少具有P型基区、N+型源区、终端区、源区金属垫层和栅极金属垫层；
不同深度的沟槽均穿过P型基区进入N型外延层。
优选地，浅沟槽的深度约为0.8um至2.0um（或者3.0um）之间，宽度约为0.8um至1.6um之间；深沟槽的深度约为1.5um（或者3.0um）至7.0um之间，宽度约为0.8um至2.0um之间；
浅沟槽和深沟槽的上部分沟槽中被接至栅极金属的导电体互相连接，表面板图结构为条状、长方形状、正方状或者六角形状等。
优选地，P型基区的深度约为0.6um至1.5um之间。
优选地，浅沟槽的介质层的材料是二氧化硅或者氮化硅，厚度约为8nm至30nm之间；浅沟槽的导电材料是高掺杂多晶硅或金属钼、钽、钨、钛等难熔金属。
优选地，深沟槽的上部分沟槽的介质层的材料是二氧化硅或者氮化硅，深沟槽的上部分沟槽的侧壁的介质层的厚度约为8nm至30nm之间；深沟槽的上部分沟槽的导电材料是高掺杂多晶硅或者难熔金属钼、钽、钨、钛等。
优选地，深沟槽的下部分沟槽的介质层的材料是二氧化硅或者氮化硅，厚度约为20nm至800nm之间；深沟槽的下部分沟槽的导电材料是高掺杂多晶硅或者难熔金属钼、钽、钨、钛等。
优选地，深沟槽的上、下部分沟槽的导电材料之间的介质层的材料是二氧化硅或者氮化硅，厚度约为20nm至800nm之间。
方案二：
本方案与方案一的深浅沟槽半导体功率器件不同之处在于，器件的浅沟槽的底部也具有场板，如图4所示。浅沟槽的场板比深沟槽的场板浅，深、浅场板相结合可以优化场板的功能，使电场分布得更加均匀，从而在同一击穿电压要求下，相比于只有一种深度的沟槽的器件，可以使用更高掺杂的外延层。
由于浅沟槽的底部也具有场板，图1中短的垂直条状代表的沟槽可以全都是浅沟槽，不必有些需要是深沟槽。
本方案的深浅沟槽半导体功率器件的一种具体结构如下：
具有至少两种不同深度的沟槽：深沟槽和浅沟槽；
不同深度的沟槽均具有两部分结构：上部分沟槽和下部分沟槽：
下部分沟槽的侧壁和底壁是介质层，下部分沟槽的中间是导电材料，下部分沟槽形成的导电体被接至源区金属作为场板；上部分沟槽的侧壁和底壁是介质层，该介质层作为栅质质层，上部分沟槽的中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；上、下部分沟槽中的导电体互不相连；
该深浅沟槽半导体功率器件还至少具有P型基区、N+型源区、终端区、源区金属垫层和栅极金属垫层；
不同深度的沟槽的上部分沟槽中的导电体均穿过P型基区进入N型外延层。
优选地，浅沟槽的深度约为2.0um至4.0um之间，宽度约为0.8um至2.0um之间；深沟槽的深度约为3.0um至7.0um之间，宽度约为0.8um至2.0um之间。
方案三：
本方案与方案二的深浅沟槽半导体功率器件不同之处在于，器件的深沟槽的场板与场板所属的沟槽壁之间的介质层的厚度与浅沟槽的场板与场板所属的沟槽壁之间的介质层的厚度不一样，如图5所示。图5为根据本发明的某一深浅沟槽半导体功率器件的横切面的结构示意图。
深、浅场板具有不同的介质层厚度可以优化场板的功能，使电场分布得更加均匀，从而在同一击穿电压要求下，可以使用更高掺杂的外延层。
本方案的深浅沟槽半导体功率器件的一种具体结构如下：
具有至少两种不同深度的沟槽：深沟槽和浅沟槽；
不同深度的沟槽均具有两部分结构：上部分沟槽和下部分沟槽：
下部分沟槽的侧壁和底壁是介质层，下部分沟槽的中间是导电材料，下部分沟槽形成的导电体被接至源区金属作为场板；上部分沟槽的侧壁和底壁是介质层，该介质层作为栅质质层，上部分沟槽的中间是导电材料，上部分沟槽形成的导电体被接至栅极金属，作为器件的栅极使用；上、下部分沟槽中的导电体互不相连；
该深浅沟槽半导体功率器件还至少具有P型基区、N+型源区、终端区、源区金属垫层和栅极金属垫层；
不同深度的沟槽的上部分沟槽中的导电体均穿过P型基区进入N型外延层。
优选地，浅沟槽的深度约为2.0um至4.0um之间，宽度约为0.8um至2.0um之间；深沟槽的深度约为3.0um至7.0um之间，宽度约为0.8um至2.0um之间；
浅沟槽的下部分沟槽的介质层的厚度约为20nm至200nm之间；深沟槽的下部分沟槽的介质层的厚度约为30nm至800nm之间。
方案四：
本方案与方案一至三的深浅沟槽半导体功率器件不同之处在于，器件的深沟槽的顶部，不再被用作导通时的反型沟道。图6为根据本发明的另一深浅沟槽半导体功率器件的横切面的结构示意图，如图6所示，深沟槽的顶部（距外延层的上表面约有0.5um至1.5um深），被填入P+型掺杂的多晶硅，在反向击穿时引起大量的电子和空穴，其中，空穴可以经由深沟槽顶部的P+型区有效地流至源极金属电极而被带走，而电子则垂直地经衬底至漏极金属电极流走，从而使器件在反向击穿时更稳定（robust）。
本方案的深浅沟槽半导体功率器件的一种具体结构如下：
具有至少两种不同深度的沟槽：深沟槽和浅沟槽；
不同深度的沟槽均具有两部分结构：上部分沟槽和下部分沟槽：
浅沟槽的下部分沟槽的侧壁和底壁是介质层，该下部分沟槽的中间是导电材料，该下部分沟槽形成的导电体被接至源区金属作为场板；浅沟槽的上部分沟槽的侧壁和底壁是介质层，该介质层作为栅质质层，该上部分沟槽的中间是导电材料，该上部分沟槽形成的导电体被接至栅极金属，作为器件的栅极使用；该浅沟槽的上、下部分沟槽中的导电体互不相连；
深沟槽的下部分沟槽的侧壁和底壁是介质层，该下部分沟槽的中间是导电材料，该下部分沟槽形成的导电体被接至源区金属作为场板；深沟槽的上部分沟槽的侧壁没有介质层，其深度约为0.8um至1.6um之间，该上部分沟槽的中间是P+型掺杂的多晶硅或者其它导电金属；该深沟槽的上、下部分沟槽中的导电材料被介质层隔开互不相连；
该深浅沟槽半导体功率器件还至少具有P型基区、N+型源区、终端区、源区金属垫层和栅极金属垫层；
不同深度的沟槽的上部分沟槽中的导电体均穿过P型基区进入N型外延层。
优选地，浅沟槽的深度约为2.0um至4.0um之间，宽度约为0.8um至2.0um之间；深沟槽的深度约为3.0um至7.0um之间，宽度约为0.8um至2.0um之间；
浅沟槽的下部分沟槽的介质层的厚度约为20nm至200nm之间；深沟槽的下部分沟槽的介质层的厚度约为30nm至800nm之间。
本发明的深浅沟槽半导体功率器件，深、浅沟槽的场板在电特性上相连，深、浅沟槽的栅极的电导体在电特性上相连，这种结构更加省芯片面积，增加了器件的性能价格比。
图7为根据本发明的深浅沟槽半导体功率器件的制备方法流程图，下面将参考图7，对本发明的深浅沟槽半导体功率器件的制备方法进行详细描述。
本发明的深浅沟槽半导体功率器件的制备方法，采用工艺流程与板图新设计的相结合，不同于现有的设计只采用一种沟槽深度，而是用多于一种沟槽深度的器件结构，并且具有多种不同的方案，能够制备出本发明的深浅沟槽半导体功率器件。
在步骤710，在N型外延层上通过蚀刻形成至少两种不同深度的沟槽。
该步骤中，如图8所示，N型外延层（N Epi Layer层）置于N+型衬底（N+ Substrate衬底）的上方，在N型外延层的上表面采用积淀或热生长方式形成氧化层（厚度为0.3um至1.5um）后，再淀积一层氮化硅（厚度为0.05um至0.2um）形成介质层；在介质层上积淀一层光刻涂层后，再通过沟槽掩模形成图案，暴露出氮化硅或者氧化层的一些部分。
如图9所示，对沟槽掩模形成的图案暴露出的氮化硅或者氧化层进行干蚀后，暴露出N型外延层；再清除掉光刻涂层。
如图10所示，通过蚀刻形成沟槽（深度为1.0um至7.0um，宽度为0.2um至2.0um），并且形成的沟槽延伸至N型外延层。
如图11所示，在N型外延层的表面上放置一层涂布玻璃（spin on glass，SOG）后，再经过掩膜步骤在某些沟槽的表面上留下涂布玻璃，作为其下沟槽刻蚀的保护层。
如图12所示，继续刻蚀沟槽，将没有抗刻蚀保护层的沟槽刻蚀至所需深度，从而形成所需的不同深度的沟槽。
如图13所示，在形成所需的沟槽后，将所有的介质层清除掉后，再对沟槽进行牺牲性氧化（时间为10分钟至100分钟，温度为1000℃至1200℃），以消除在开槽过程中被等离子破坏的硅层；再清除掉所有的氧化层。
在步骤720，在沟槽的侧壁和底壁上形成介质层并填上导电材料。
该步骤中，如图14所示，通过热生长的方式，在沟槽暴露着的侧壁、底部以及N型外延层的上表面形成一层氧化层（厚度为0.02um至0.3um）。
如图15所示，在沟槽中沉积N型高掺杂的多晶硅，以填充沟槽并覆盖N型外延层的顶面，其中，多晶硅掺杂浓度为RS=5Ω/□至100Ω/□（Ω/□为方阻的单位）。
如图16所示，对N型外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光，刻蚀掉硅片表面的多晶硅；在N型外延层的表面上积淀一层光刻涂层后，再通过掩模形成图案，覆盖一部分沟槽的表面。
在步骤730，刻蚀掉至少一个沟槽的上部分的导电材料，在该至少一个沟槽的上部分的底壁上形成介质层，以及在该至少一个沟槽的上部分的侧壁上形成新的介质层并填上导电材料。
该步骤中，如图17所示，刻蚀沟槽内的多晶硅，将沟槽（未被覆盖的）内距多晶硅上表面约0.8um至1.5um之间的多晶硅刻蚀掉。
如图18所示，在沟槽中沉积介质层（二氧化硅或者氮化硅等），以填充沟槽并覆盖N型外延层的顶面。
如图19所示，对N型外延层表面上的介质层进行平面腐蚀处理或化学机械抛光，将N型外延层表面上的介质层刻蚀掉；在N型外延层的表面上积淀一层光刻涂层（光刻胶）后，再通过掩模形成图案，覆盖一部分沟槽的表面。
如图20所示，刻蚀没有光刻图层保护的沟槽内的介质层，将距沟槽内多晶硅上表面约0.02微米至0.3微米之间以上的介质层全都腐蚀掉，即只保留距沟槽内多晶硅上表面约0.02um至0.3um之间的介质层。
如图21所示，通过热生长的方式，在沟槽暴露着的侧壁以及N型外延层的上表面形成一层薄的栅极氧化层（厚度为0.01um至0.04um）。
如图22所示，在沟槽中沉积N型高掺杂的多晶硅，以填充沟槽并覆盖N型外延层的顶面，其中，多晶硅掺杂浓度为RS=5Ω/□至100Ω/□（Ω/□为方阻的单位）。
如图23所示，对N型外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光。
在步骤740，在N型外延层上形成保护环P型区、P型基区以及P型基区上的N型源区。
该步骤中，如图24所示，在N型外延层的表面上积淀一层光刻涂层后，再通过保护环掩模步骤形成图案，暴露出需要保护环的P型注入的部分源区和部分的终端区；再向N型外延层的部分源区和部分的终端区注入P型掺杂剂（硼，剂量为8e12/cm3至2e14/cm3），在N型外延层上形成保护环P型区。
如图25所示，通过高温扩散处理（温度为950℃至1200℃，时间为10分钟至1000分钟），使保护环P型区推进扩散到N型外延层中（深度为1.0um至4um），再通过源区内的P型区掩模步骤形成图案，暴露出需要P型基区注入的部分源区；再向N型外延层的部分源区注入P型掺杂剂（硼，剂量为8e12/cm3至2e14/cm3），在N型外延层上形成P型基区。
如图26所示，通过高温扩散处理（温度为950℃至1200℃，时间为10分钟至1000分钟），使P型基区和保护环P型区一起推进扩散到N型外延层中（深度为0.5um至5um）。
如图27所示，通过N+型掩膜步骤向N型外延层注入N型掺杂剂（磷或者砷，剂量为1e15/cm3至2e16/cm3）；再通过高温扩散处理（温度为950℃至1200℃，时间为10分钟至1000分钟），使N型区推进扩散到P型基区形成N型源区。
N型源区深度为0.2um至0.5um，P型基区深度为0.5um至1.5um，保护环P型区深度为1.0um至4.0um。
在步骤750，在N型外延层上形成源区金属垫层、栅极连线和终端区场板。
该步骤中，如图28所示，在N型外延层的表面上先沉积无掺杂二氧化硅层（厚度为0.1um至0.5um）后，再沉积硼磷玻璃（厚度为0.1um至0.8um）形成层间介质。
如图29所示，在层间介质表面积淀光刻涂层，利用接触孔掩模，暴露出部分层间介质（LTO）后，再对暴露出的部分层间介质进行干蚀，在层间介质中形成多个接触孔掩模开孔后，再清除掉光刻涂层；对含有掺杂剂的硅片表面进行浸蚀，使接触孔沟槽（深度为0.4um至1.5um，宽度为0.12um至1.6um）穿过N型源区进入到P型基区后，再对接触孔沟槽注入P型高掺杂剂（浓度为1014/cm3至5×1015/cm3），以减少P型基区与金属插塞间的接触电阻，有效地增加器件的安全使用区。
如图30所示，在接触孔沟槽的侧壁、底部以及层间介质的上表面沉积一层钛或者氮化钛层后，再对接触孔沟槽进行钨填充以形成金属插塞；在器件的上面沉积一层铝铜合金（厚度为0.8um至10.0um）后，再通过金属掩模进行金属浸蚀，形成源区金属垫层、栅极连线和终端区场板。
本发明的深浅沟槽半导体功率器件及其制备方法，可以增加器件的性能价格比，并且不影响沟槽型功率器件的质量和可靠性。
最后需要说明的是：本发明可用于制造沟槽半导体功率器件（例如，沟槽绝缘栅双极晶体管（Trench IGBT）、沟槽二极管或者沟槽肖特基二极管），本发明可用于制备12V至1200V的沟槽半导体功率器件，本发明的实施例是以N型通道器件作出说明，本发明亦可用于P型通道器件。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (17)
1.一种深浅沟槽半导体功率器件，包括，P形基区、N+源区、终端区、源区金属垫层，以及栅极金属垫层，其特征在于，
所述深浅沟槽半导体功率器件，具有至少两种不同深度的沟槽，穿过P型基区进入外延层；其中，
所述不同深度的沟槽，均具有两部分结构：上部分沟槽和下部分沟槽；
所述不同深度的沟槽的一种，其下部分沟槽侧壁和底壁为介质层，中间为导电材料，形成的导电体被接至源区金属作为场板；其上部分沟槽侧壁和底壁为介质层，中间是导电材料，形成的导电体被接至栅极金属，作为器件的栅极使用；
所述不同深度的沟槽的另一种，其下部分沟槽的侧壁和底壁是介质层，中间是导电材料，形成的导电体被接至源区金属作为场板；其上部分沟槽的侧壁没有介质层，中间是导电材料；其上部分沟槽、下部分沟槽中的导电材料互不相连被介质层隔开。
2.根据权利要求1所述的深浅沟槽半导体功率器件，其特征在于，
所述上部分沟槽的中间为高掺杂的多晶硅或导电金属，深度为0.8um至1.6um之间。
3.根据权利要求1所述的深浅沟槽半导体功率器件，其特征在于，
所述不同深度的沟槽的一种，其深度为2.0um至4.0um之间，宽度为0.8um至2.0um之间，其下部分沟槽的介质层的厚度为20nm至200nm之间；所述不同深度的沟槽的另一种，其深度为3.0um至7.0um之间，宽度为0.8um至2.0um之间，其下部分沟槽的介质层的厚度为30nm至800nm之间。
4.根据权利要求1所述的深浅沟槽半导体功率器件，其特征在于，
所述P形基区的深度为0.6um至1.5um之间。
5.根据权利要求1所述的深浅沟槽半导体功率器件，其特征在于，
所述介质层为二氧化硅或者氮化硅，厚度为8nm至30nm之间或20nm至800nm之间；所述导电材料为高掺杂多晶硅或钼、钽、钨或钛。
6.根据权利要求1所述的深浅沟槽半导体功率器件，其特征在于，所述不同深度的沟槽，其下部分沟槽的介质层的厚度不同。
7.一种权利要求1-6任一种所述的深浅沟槽半导体功率器件的制备方法，其特征在于，包括以下步骤：
1）在N型外延层上通过蚀刻形成不同深度的沟槽；
2）在沟槽的侧壁和底壁上形成第一介质层，并填上导电材料；
3）刻蚀掉至少一个沟槽的上部分的导电材料，在所述至少一个沟槽的上部分的底壁上形成第二介质层，以及在所述至少一个沟槽的上部分的侧壁上形成第三介质层并填上导电材料；
4）在N型外延层上形成保护环P型区、P型基区以及P型基区上的N型源区；
5）在N型外延层上形成源区金属垫层、栅极连线和终端区场板。
8.根据权利要求7所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述步骤1）进一步包括：
在N型外延层的上表面依次形成氧化层、介质层及光刻涂层；
通过刻蚀形成延伸至N型外延层的沟槽；
在一部分沟槽表面放置涂布玻璃作为保护层，并刻蚀另一部分沟槽，形成不同深度的沟槽；
清除介质层，然后对沟槽进行牺牲性氧化。
9.根据权利要求8所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述氧化层厚度为0.3um至1.5um；所述介质层为氮化硅，厚度为0.05um至0.2um。
10.根据权利要求7所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述步骤2）进一步包括：
在沟槽暴露着的侧壁和底部，和N型外延层的上表面形成一层氧化层；
在沟槽中沉积N型高掺杂的多晶硅，以填充沟槽并覆盖顶面；
对N型外延层表面上的N型高掺杂的多晶硅进行平面腐蚀或化学机械抛光。
11.根据权利要求10所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述N型高掺杂的多晶硅的浓度为5Ω/□至100Ω/□；
在部分沟槽表面形成一层光刻涂层。
12.根据权利要求7所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述步骤3）进一步包括：
刻蝕掉沟槽内在表面下约0.8微米至1.5微米之间的多晶硅；
在沟槽中沉积介质层，填充沟槽並覆盖顶面；
在一部分沟槽表面形成光刻涂层，对另一部分进行蚀刻，保留多晶硅上表面0.02微米至0.3微米之间的介质层；
在沟槽暴露着的侧壁和底部，和N型外延层的上表面形成一层氧化层；
在沟槽中沉积浓度为5Ω/□至100Ω/□的N型高掺杂的多晶硅，以填充沟槽并覆盖顶面；
对N型外延层表面上的N型高掺杂的多晶硅进行平面腐蚀或化学机械抛光。
13.根据权利要求7所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述步骤4）进一步包括：
在N型外延层的表面上积淀一层光刻涂层后，再通过保护环掩模步骤形成图案，暴露出需要保护环的P型注入的部分源区和部分的终端区；
向N型外延层的部分源区和部分终端区注入P型掺杂剂，在N型外延层上形成保护环P型区；
通过高温扩散处理使保护环P型区推进扩散到N型外延层中；
通过源区内的P型区掩模步骤形成图案，暴露出需要P型基区注入的部分源区；
向N型外延层的部分源区注入P型掺杂剂，在N型外延层上形成P型基区；
通过高温扩散处理，使P型基区和保护环P型区一起推进扩散到N型外延层中；
通过N+型掩膜向N型外延层注入N型掺杂剂；
通过高温扩散处理，使N型区推进扩散到P型基区形成N型源区。
14.根据权利要求13所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述N型源区深度为0.2um至0.5um；所述P型基区深度为0.5um至1.5um；所述保护环P型区深度为1.0um至4.0um。
15.根据权利要求7所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述步骤5）进一步包括：
在外延层表面上依次沉积无掺杂二氧化硅层、硼磷玻璃形成层间介质；
在层间介质中形成多个接触孔掩模开孔；
对含有掺杂剂的硅片表面进行浸蚀，使接触孔沟槽穿过N型源区进入到P型基区；
对接触孔沟槽注入P型高掺杂剂；
在接触孔沟槽侧壁、底部以及层间介质上表面沉积一层钛/氮化钛层；
对接触孔沟槽进行钨填充形成金属插塞；
在器件的上面沉积一层铝铜合金,通过金属掩模进行金属浸蚀，形成源区金属垫层和栅极连线和终端区场板。
16.根据权利要求15所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述无掺杂二氧化硅层的厚度为0.1um至0.5um；所述硼磷玻璃形成的层间介质厚度为0.1um至0.8um。
17.根据权利要求15所述的深浅沟槽半导体功率器件的制备方法，其特征在于，所述接触孔沟槽深度为0.4um至1.5um，宽度为0.12um至1.6um。
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