CN104541374A - 半导体器件 - Google Patents

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Abstract

混合分裂栅半导体。在根据本技术的实施例中，半导体器件包括：竖直沟道区域、以第一深度位于所述竖直沟道区域的第一侧的栅极、以第二深度位于所述竖直沟道区域的所述第一侧的屏蔽电极、以及以所述第一深度位于所述竖直沟道区域的第二侧的混合栅极。位于所述竖直沟道区域的所述第二侧的所述混合栅极的下方的区域没有任何电极。

Description

半导体器件
相关案例
本申请和于2009年10月21日提交的、题目为“Split GateSemiconductor Device with Curved Gate Oxide Profile”、申请号为12/603,028的美国专利相关。本申请还和于2010年8月26日提交的、题目为“Structures and Methods of Fabricating Split Gate MIS Devices”的申请号为12/869,554的美国申请相关。更进一步，本申请和于2012年4月30日提交的、题目为“HYBRID SPLIT GATE SEMICONDUCTOR”的、申请号为13/460,567的美国专利相关并要求其优先权。所有这些申请通过引用而完全的并入本文。
技术领域
本技术的实施例与集成电路的设计和制造领域相关。更具体地，本技术的实施例与用于混合分裂栅半导体(hybrid split gate semiconductor)的系统和方法相关。
背景技术
分裂栅(Split-gate)功率MOSFETs(金属氧化物半导体场效应晶体管)与具有非分裂栅(non-Split gate)结构的功率MOSFETs相比具有公认的优点。然而，常规的分裂栅功率MOSFETs并不能实质上从工艺尺寸(process geometry)的减小(例如，栅极之间的节距(pitch)的减小)中受益。亚微米单元节距缩放对于增加沟道密度通常是有利的，其反过来减小每单位面积的沟道电阻。然而，这种缩放同样可以导致不利的每单位面积的更窄的台面宽度，这有可能增加漂移区域电阻。另外，栅极和屏蔽电极(shield electrodes)的更高的密度可能会导致有害的更高的栅极电荷和输出电容。
发明内容
因此，所需要的是用于混合分裂栅半导体器件的系统和方法。另外需要的是用于更精细的(例如更小的)栅极间节距尺寸的具有改善的性能的混合分裂栅半导体器件的系统和方法。对于与集成电路设计、制造和测试的现有的系统和方法兼容且互补的、用于混合分裂栅半导体器件的系统和方法，存在进一步的需要。本技术的实施例是解决这些问题的尝试。
在根据本技术的实施例中，半导体器件包括竖向沟道区、以第一深度位于所述竖向沟道区的第一侧的栅极、以第二深度位于所述竖向沟道区的第一侧的屏蔽结构、以及以所述第一深度位于所述竖向沟道区的第二侧的混合栅极。所述位于竖向沟道区的第二侧的混合栅极的下方的区域没有任何栅极或电极。
根据本技术的另外一实施例，一种结构包括设置于半导体衬底表面下方的第一延长(elongated)结构。所述第一延长结构包括以第一深度位于所述表面下方的栅极结构和以第二深度位于所述表面下方的屏蔽结构。所述结构进一步包括以所述第一深度形成于所述表面下方的、包括混合栅极结构的第二延长结构。所述第二延长结构没有另外的栅极或电极结构。所述第一和第二延长结构可以平行。
根据本技术的另一个实施例，一种结构包括以第一深度形成于半导体衬底内的第一多个第一沟槽和以第二深度形成于所述半导体衬底内的第二多个第二沟槽。所述第一沟槽与所述第二沟槽相平行，且所述第一沟槽与所述第二沟槽相间。所述第一沟槽可以填充包含第一多晶硅和位于所述第一多晶硅上方的第二多晶硅的第一材料。
根据本技术的方法实施例，以第一深度在半导体衬底中形成多个第一沟槽。以第二深度在所述半导体衬底中形成多个第二沟槽。所述第一多个沟槽平行于第二多个沟槽。所述多个第一沟槽的沟槽与所述多个第二沟槽的沟槽相间并且相邻。
根据本技术的另外的方法实施例，以第一深度在半导体衬底中形成多个沟槽。所述多个沟槽中的沟槽相互平行。掩盖所述多个沟槽中间隔的沟槽掩盖，且增加所述多个沟槽中未被掩盖的沟槽的深度至第二深度。图案化的衬垫氧化物层可以形成掩膜，用于所述增加。
根据本技术的又一方法实施例，形成包含多个平行的经填充的沟槽结构的竖直沟槽金属氧化物半导体场效应晶体管(MOSFET)器件。所述多个平行的经填充的沟槽结构以0.6微米或更小的节距距离隔开，且每个所述平行的经填充的沟槽结构包括所述MOSFET的栅极结构。
附图说明
包含在本说明书中并且构成本说明书的一部分的附图示出了本技术的实施例，并与说明书一起用于解释本发明的原理。除非另有说明，附图不是按比例绘制的。
图1示出混合分裂栅半导体器件的沟槽部分的截面图；
图2A、2B、2C、2D、2E和2F示出根据混合分裂栅半导体的制造方法的示意图。
具体实施方式
现在将详细地参考本发明的各种实施例、混合分裂栅半导体的示例示于附图中。虽然将结合这些实施例来说明本发明，但应当理解，它们并非试图将本发明限定于这些实施例。与此相反，本发明旨在覆盖替换，修改和等同，其可以包括在如所附的权利要求所限定的本发明的精神和范围内。此外，在本发明的以下详细描述中，阐述许多具体细节，以提供对本发明的彻底的理解。然而，本领域普通技术人员应该意识到本发明可以在没有这些具体细节的情况下实施。在其他的实例中，公知的方法、过程、部件和电路未被详细描述，以免不必要地混淆本发明的各方面。
符号和术语
下面的详细的描述的一些部分以程序、步骤、逻辑块、处理、操作以及可在计算机存储器上执行的对数据位的操作的其他符号表示的措词而呈现。这些描述和表示是数据处理领域的技术人员将他们工作的内容最有效地传达给本领域其他技术人员的手段。程序、计算机执行步骤、逻辑块、过程、操作等，在这里以及通常被认为是通向预期结果的步骤或指令的前后一致的顺序。步骤是需要物理量的物理操作的那些。通常，尽管不是必须的，这些量表现为能够在计算机系统中被存储、传送、组合、比较以及以进行其它操作的电或磁信号的形式。有时已经证明它是方便的，主要是为了通用的原因，把这些信号称作位，值，元素，符号，字符，术语，数字，或诸如此类。
然而，应当牢记的是，所有这些和类似的术语将与适当的物理量相关联，且仅仅是应用于这些量的方便的标签。除非特别声明，否则从以下的论述中明显的是，应当理解在本发明的至始至终，使用诸如“附上”或“处理”或“分割(singulating)”或“形成”或“掺杂”或“填充”或“蚀刻”或“粗糙化”或“访问”或“履行”或“生成”或“调整”或“创建”或“执行”或“延续”或“索引”或“处理”或“计算”或“翻译”或“运算”或“测定”或“测量”或“采集”或“运行”等术语的论述，指的是计算机系统或者类似的电子计算装置的动作和过程，所述计算机系统或者类似的电子计算装置将表示为计算机系统的寄存器和存储器中的物理(电子)量的数据操纵和变换为表述为计算机系统存储器或寄存器或其他此类信息存储、传输或显示的设备中的物理量的其他类似数据。
附图是未按比例绘制的，而且仅仅是结构的部分，以及形成这些结构的各种层可以在图中示出。此外，制造工艺和操作可以与本文所论述的工艺和操作一起执行。即，在本文示出和描述的操作之前、之间和/或之后可能存在若干工艺操作。重要的是，根据本发明的实施例可以连同这些其他的(也许常规的)工艺和操作一起实施，而不显著地扰乱他们。一般来说，根据本发明的实施例可以替换和/或补充常规工艺的部分，不会不显著影响外围工艺和操作。
如本文所使用的，字母“n”指的是n型掺杂剂，以及字母“p”指的是p型掺杂剂。加号“+”或减号“-”分别用来表示相对高或者相对低的掺杂剂的浓度。
在本文中术语“沟道”以普遍接受的形式使用。也就是说，电流在FET的沟道中从源极连接移动至漏极连接。沟道可以由n型或p型半导体材料制成，因此，FET被指定为或者n沟道或者p沟道器件。在具体为n沟道功率MOSFET的n沟道器件的背景下论述一些图形；然而，根据本发明的实施例并不局限于此。也就是说，本文所描述的特征可以应用于p沟道器件。n沟道器件的论述通过选用p型掺杂剂和材料取代相应的n型掺杂剂和材料可以容易地映射至p沟道器件，反之亦然。
在半导体领域，术语“沟槽”(trench)获得两个不同但相关的含义。通常，当涉及工艺时，例如蚀刻，术语沟槽用于表示或指的是材料的空位(void)，例如孔或者沟。通常，这样的孔的长度远大于它的宽度或深度。然而，当涉及半导体结构或者器件时，术语沟槽用于表示或指的是固体竖直结构，该固体竖直结构设置于衬底表面的下方，具有不同于所述衬底的组成的复杂的组成，并且与场效应晶体管的沟道相邻。例如，所述结构包含FET的栅极。因此，沟道半导体器件一般包含不是沟槽的台面结构和两个相邻的结构“沟槽”(strutural“trenches”)的部分(portions)，例如一半。
但是应当理解虽然通常被称为“沟槽”的半导体结构可以通过蚀刻沟槽、然后填充所述沟槽来形成，但是与本发明的实施例有关的所述结构术语的使用在本文中并不是暗指且并不限于这样的工艺。
混合分裂栅半导体
根据本发明的实施例，图1示出混合分裂栅半导体器件100的沟槽部分的截面图。混合分裂栅半导体器件100包含与例如为硅的半导体材料的台面101接触的源电极110。台面101经掺杂以形成竖直沟槽金属氧化物半导体场效应晶体管的区域，例如源区170和171、体区180和漂移区150。示例性的导电类型被示出，例如，源区170和171可以为n+、体区180可以为p，以及漂移区150可以为n或n+。在一些实施例中，台面101可以包含外延形成的材料。混合分裂栅半导体器件100进一步包含通常位于衬底的底部(例如图1中台面101的下方)的漏区(未示出)。
混合分裂栅半导体器件100还包含栅极130和屏蔽电极140，形成分裂栅。栅极130与栅极电极(未示出)电耦合。屏蔽电极140与源电极110电耦合。氧化物121，例如栅极氧化物，将栅极130和屏蔽电极140隔开。
根据本发明的实施例，混合分裂栅半导体器件100进一步包含混合栅极160。混合栅极160与栅极130电耦合。氧化物120，例如栅极氧化物，将混合栅极160从台面101隔开。
应该理解的是很多沟槽功率半导体包含多行沟槽，并且很多沟槽的栅极经常耦合在一起。根据本发明的实施例是非常适合于这样的布置。
根据本发明的实施例，混合分裂栅半导体器件100包含在台面一侧的一个栅极(例如，如图1所示的在台面101左侧的混合栅极160)，以及在台面另一侧的分裂栅结构，例如，如图1所示的在台面101右侧的栅极130和屏蔽电极140。
应该理解常规分裂栅器件包含在衬底台面的两侧的分裂栅，该分裂栅例如，包含栅极和屏蔽电极。根据本发明的实施例，与常规分裂栅器件相比，混合分裂栅半导体器件100在台面的两侧没有分裂栅结构。更确切地说，混合分裂栅半导体器件100在所述台面的一侧(例如如图1所示出的台面101的左侧)没有第二、或者屏蔽电极。
根据常规技术，工艺缩小、或沟槽节距的减小，可能是经常没有益处的，或者对分裂栅沟槽MOSFETs(金属氧化物半导体场效应晶体管)的性能可能甚至是不利的。例如，减小的沟槽节距可能允许给定的管芯面积中的更大的沟道宽度，有利地减小沟道电阻。但是，例如由于屏蔽电极密度的增加，这种减小的沟槽节距也可能有害地增加了输出电容。
根据本发明的实施例，屏蔽电极节距是全部栅极节距的一半。例如，对于为例如屏蔽电极140的每一个屏蔽电极，有例如为栅极130和混合栅极160的两个栅极。在这种新颖的方式中，沟道电阻可能通过减小沟槽节距而减小，同时限制输出电容的增加。例如，与现有技术相比，因为每个器件仅含有一个屏蔽电极，沟道电阻的减小比栅极电容的增加更快，致使这样的器件的整体的改善。消除每个间隔的屏蔽电极的另外一个优点是用于电流传导的更宽台面的可用性。这种更宽的台面可以降低功率MOSFET的总电阻。
功率MOSFETs通常以它们的“优值系数(Figure of Merit)”为特征。优值系数是指器件的沟道电阻乘以栅极电荷的乘积。一般地，具有更低的优值系数的器件是更理想的。
下面的表1示出了证明本发明的一些优点的结果。
表1
表1中的各列对应竖直沟槽MOSFETs的3种示例性的测试版本。标有“低密度分裂栅”的列是指为标称25伏操作所设计的、节距为0.8μm的、具有常规分裂栅布置的器件。标有“高密度分裂栅”的列是指为标称25伏操作所设计的、节距为0.6μm的、具有常规分裂栅的器件。值得注意的是，与用于“低密度分裂栅”器件的0.8μm的节距相比，“高密度分裂栅”器件以更紧密的例如更近的0.6μm的节距被构造。根据本发明的实施例，标有“高密度混合分裂栅”的列是指节距为0.6μm的、为标称25伏操作所设计的、具有新颖混合栅极布置的器件。
表1中术语“电阻”是指对于栅偏压为4.5伏、有效面积为1mm2的器件而言，MOSFET“导通”时的电阻。表1中“栅极电荷”是指用于为具有1mm2的有效面积的器件接通栅极的、驱动所述栅极端到4.5伏的所需的栅极电荷，。
表1中术语“输出电荷”是指当所述MOSFET从导通状态切换到断开状态时，与漏到源的充电/放电的输出电容相关的电荷，所述电荷以1mm2有效面积的纳库仑计量。
表1中术语“优值系数”是指器件的沟道电阻乘以栅极电荷的乘积，同时是它的结合的通态损耗&开关损耗的指标。例如，对于“低密度分裂栅”器件，所述优值系数是：
RDS2A*QG4.5＝5.21*6.77＝35.27。
一般地，具有更低的优值系数的器件是更理想的。
应该理解，与更大的“低密度分裂栅”器件相比，所述“高密度分裂栅”器件通常不是那么理想的。例如，当两种器件之间的众多参数相似时，栅极电荷和输出电荷是实质上不同的。因此，更小节距的“高密度分裂栅”器件具有更大的、或者更不理想的优值系数。
与此相反，根据本发明的实施例，与“低密度分裂栅”和“高密度分裂栅”器件两者相比，所述“高密度混合分裂栅”器件显示了改进的电阻。应该理解，所述电阻的改进是显著的，例如，与常规“低密度分裂栅”器件相比大约为20％。
根据本发明的实施例，图2A-2F示出了的制造混合分裂栅半导体的方法。根据本发明的实施例，图2A示出了置于衬垫氧化物230上的第一沟槽掩膜220，所述衬垫氧化物230置于衬底210上。衬底210可能包含体材料(bulk material)和/或一个或更多外延层。
根据本发明的实施例，图2B示出了多个沟槽241-245，该多个沟槽241-245基于第一沟槽掩膜220，经由例如反应离子蚀刻(RIE)工艺而穿过衬垫氧化物230并且进入到衬底210而形成。应该理解，沟槽241-245的形成可能包含分开的操作来蚀刻氧化物230以及蚀刻衬底210。在一些实施例中，衬底210可能包含外延生长的材料。应该理解根据本发明的实施例非常适合于形成沟槽的任何合适的方法。沟槽241-245在衬底210表面以下形成至深度d1。
根据本发明的实施例，图2C示出了置于间隔的沟槽(例如沟槽241、243和245)上的第二沟槽掩膜250。所述第二沟槽掩膜250可以选择的填充覆盖的沟槽，例如沟槽241、243和245。应该理解，沟槽242和244不被沟槽掩膜250覆盖并保持暴露。
根据本发明的实施例，图2D示出了蚀刻沟槽242和244至半导体衬底210表面以下更深的深度d2，形成深沟槽252和254。例如，基于第二沟槽掩膜250和衬垫氧化物230的图案，通过反应离子蚀刻(RIE)工艺来蚀刻沟槽252和254。应该理解，根据本发明的实施例非常适合于形成这样的沟槽的任何合适的方法。
根据本发明的实施例，沟槽掩膜250与未覆盖沟槽242、244的边缘的对齐不一定是至关重要的，因为通过其来蚀刻所述沟槽242和244的衬垫氧化物230，可以形成自对准掩膜用来蚀刻沟槽253和254。例如，沟槽241-245的形成同时蚀刻氧化物230和衬底210。蚀刻沟槽242和244至更深的深度不需要蚀刻氧化物230，因此，氧化物230可以形成用于蚀刻沟槽252和254的掩膜。
根据本发明的实施例，图2E示出了在沟槽241、243、245以及更深沟槽252和254中沉积第一多晶硅261。如下面将进一步描述的，第一多晶硅261将形成混合分裂栅半导体器件的分裂或屏蔽电极。在回蚀刻(凹槽蚀刻)工艺中，多晶硅p1将从所有沟槽中被蚀刻去除至大约深度d1。应该理解这种凹槽蚀刻将从沟槽241、243和245中去除所有的多晶硅p1261，仅保留深沟槽252和254底部的多晶硅p1261。
根据本发明的实施例，图2F示出了在所有沟槽241、252、243、254和245中沉积第二多晶硅262。在用第二多晶硅262填充之前，至少在深沟槽252和254中形成氧化物，以将第一多晶硅p1161和第二多晶硅p2262隔离。如下面将进一步描述的，第二多晶硅262将形成标准栅极，例如，分裂栅半导体的顶部栅极或“非屏蔽”电极，以及混合分裂栅半导体器件的混合栅。
通过引用以其整体并入本文中的、于2009年10月21日提交的、Gao等人的、题目为“Split Gate Semiconductor Device with Curved GateOxide Profile”、申请号为12/603,028的美国专利申请和于2010年8月26日提交的、Terrill等人的、题目为“Structures and Methods of FabricatingSplit Gate MIS Devices”的、申请号为12/869,554的美国专利申请，阐明了形成分裂栅半导体器件的额外细节。根据本发明的实施例与这些引用的申请中描述的工艺和材料相兼容。
参考图1和图2F，沟槽254中的p2多晶硅262形成栅极，例如，栅极130。沟槽254中的P1多晶硅261形成屏蔽电极，例如，屏蔽电极140。沟槽243中的P2多晶硅262形成混合栅极，例如，混合栅极160。可以包含体和/或外延材料的部分衬底210，在沟槽254和243之间形成台面，例如，台面101。
应该理解，深沟槽254的以及深沟槽254内的结构、和沟槽245的以及沟槽245内的结构，同样形成混合分裂栅半导体器件。在这种布置中，分裂栅在左边，例如，包括在深沟槽254中由p1多晶硅261形成的屏蔽电极，以及在深沟槽254中由p2多晶硅262形成的栅极。混合栅极在右边，例如，在沟槽245中由p2多晶硅262形成。例如，由沟槽245的及其里面的结构和深沟槽254的及其里面的结构形成的混合分裂栅半导体器件可以视为如图1所示的混合分裂栅半导体器件100的镜像。
应该理解沟槽之间的区域可以被掺杂以形成竖直沟槽金属氧化物半导体场效应晶体管的区域，例如如图1所示的源区170和171、体区180和漂移区150。这样的掺杂可以在形成沟槽之前或者之后执行，以及也可以在工艺的不同的阶段发生。例如，体区180以及漂移区150可以在形成任何沟槽之前掺杂，而源区170和171可以在形成和填充所述沟槽之后掺杂。根据本发明的实施例非常适合于用于掺杂混合分裂栅半导体器件的各种区域的任何顺序和/或工艺。
根据本发明的实施例提供用于混合分裂栅半导体器件的系统和方法。此外，根据本发明的实施例提供用于在更精细的栅极间节距尺寸具有改善的性能的混合分裂栅半导体器件的系统和方法。进一步，根据本发明的实施例提供与集成电路设计、制造和测试的现有的系统和方法相兼容且互补的、用于混合分裂栅半导体器件的系统和方法。
本发明的各种实施例被如此描述。虽然已经在具体实施例中描述了本发明，应该理解本发明不应该解释为限制于这些实施例，而是根据下面的权利要求进行解释。
本文中所描述的所有元素、部件和步骤优选包括在内。应该理解任何的这些元素、部件和步骤中都可以被其他的元素、部件和步骤代替或被完全删除，这对于本领域技术人员来说将是显而易见的。
概念
本文提供了至少以下概念：
概念1.一种半导体器件，所述半导体器件包括：
竖直沟道区域；
以第一深度位于所述竖直沟道区域的第一侧的栅极；
以第二深度位于所述竖直沟道区域的所述第一侧的屏蔽电极；以及
以所述第一深度位于所述竖直沟道区域的第二侧的混合栅极；
其中，位于所述竖直沟道区域的所述第二侧的所述混合栅极的下方的区域没有任何电极。
概念2.如概念1所述的半导体器件，其中所述栅极、所述屏蔽电极和所述混合栅极包含多晶硅。
概念3.如概念1或2所述的半导体器件，其中所述栅极与所述混合栅极电耦合。
概念4.如前述概念中任一个所述的半导体器件，其中所述栅极和所述屏蔽电极通过氧化物而物理地隔离。
概念5.如前述概念中任一个所述的半导体器件，其中所述屏蔽电极和所述混合栅极通过所述竖直沟道区域而物理地隔离。
概念6.如前述概念中任一个所述的半导体器件，所述半导体器件进一步包括与所述屏蔽电极耦合的源电极。
概念7.如前述概念中任一个所述的半导体器件，所述半导体器件包括沟槽金属氧化物半导体场效应晶体管(MOSFET)器件。
概念8.一种结构，包括：
设置于半导体衬底表面以下的第一延长结构，所述第一延长结构包括:
以第一深度位于所述表面以下的栅极结构；
以第二深度位于所述表面以下的屏蔽电极；以及
以所述第一深度形成于所述表面以下的、包括混合栅极结构的第二延长结构；
其中所述第二延长结构没有另外的电极。
概念9.如概念8所述的结构，其中所述第一和第二延长结构平行。
概念10.如概念8或9所述的结构，其中所述栅极结构和所述混合栅极结构电耦合。
概念11.如概念8、9或10所述的结构，其中所述栅极结构和所述屏蔽电极结构通过氧化物而物理地隔离。
概念12.如概念8、9、10或11所述的结构，其中所述半导体衬底经掺杂以在所述第一和第二延长结构之间形成体区。
概念13.如概念8-12中任一个所述的结构，其中所述半导体衬底进一步包括源区和漂移区。
概念14.如概念8-13中任一个所述的结构，所述结构包括沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件。
概念15.一种结构，所述结构包括：
以第一深度形成于半导体衬底中的第一多个第一沟槽；以及
以第二深度形成于所述半导体衬底中的第二多个第二沟槽；
其中所述第一沟槽平行于所述第二沟槽；且
其中进一步地所述第一沟槽与所述第二沟槽相间。
概念16.如概念15所述的结构，其中所述第一沟槽用第一材料填充，所述第一材料包含第一多晶硅以及位于所述第一多晶硅上方的第二多晶硅。
概念17.如概念15或16所述的结构，其中所述第二沟槽用包含所述第二多晶硅的第二材料填充。
概念18.如概念16所述的结构，其中所述第一材料包括将所述第一多晶硅与第二多晶硅隔离的氧化物。
概念19.如概念15-18中任一个所述的结构，其中所述半导体衬底经掺杂以在所述第一和第二沟槽之间形成第三多个体区。
概念20.如概念15-19中任一个所述的结构，所述结构包括沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
竖直沟道区域；
以第一深度位于所述竖直沟道区域的第一侧的栅极；
以第二深度位于所述竖直沟道区域的所述第一侧的屏蔽电极；以及
以所述第一深度位于所述竖直沟道区域的第二侧的混合栅极，
其中，位于所述竖向沟道区域的所述第二侧的所述混合栅极的下方的区域没有任何电极。
2.根据权利要求1所述的半导体器件，其中所述栅极、所述屏蔽电极和所述混合栅极包含多晶硅。
3.根据权利要求1所述的半导体器件，其中所述栅极与所述混合栅极电耦合。
4.根据权利要求1所述的半导体器件，其中所述栅极和所述屏蔽电极通过氧化物而物理隔离。
5.根据权利要求1所述的半导体器件，其中所述屏蔽电极和所述混合栅极通过所述竖直沟道区域而物理隔离。
6.根据权利要求1所述的半导体器件，所述半导体器件进一步包括与所述屏蔽电极耦合的源电极。
7.根据权利要求1所述的半导体器件，所述半导体器件包括沟槽金属氧化物半导体场效应晶体管(MOSFET)器件。
8.一种结构，所述结构包括：
设置于半导体衬底表面以下的第一延长结构，所述第一延长结构包括:
以第一深度位于所述表面以下的栅极结构；
以第二深度位于所述表面以下的屏蔽电极；以及
以所述第一深度形成于所述表面以下的、包括混合栅极结构的第二延长结构，
其中所述第二延长结构没有另外的电极。
9.根据权利要求8所述的结构，其中所述第一和第二延长结构平行。
10.根据权利要求8所述的结构，其中所述栅极结构和所述混合栅极结构电耦合。
11.根据权利要求8所述的结构，其中所述栅极结构和所述屏蔽电极结构通过氧化物而物理隔离。
12.根据权利要求8所述的结构，其中所述半导体衬底经掺杂以在所述第一和第二延长结构之间形成体区。
13.根据权利要求8所述的结构，其中所述半导体衬底进一步包括源区和漂移区。
14.根据权利要求8所述的结构，所述结构包括沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件。
15.一种结构，所述结构包括：
以第一深度形成于半导体衬底中的第一多个第一沟槽；以及
以第二深度形成于所述半导体衬底中的第二多个第二沟槽，
其中所述第一沟槽平行于所述第二沟槽，且
其中进一步所述第一沟槽与所述第二沟槽相间。
16.根据权利要求15所述的结构，其中所述第一沟槽用第一材料填充，所述第一材料包含第一多晶硅以及位于所述第一多晶硅上方的第二多晶硅。
17.根据权利要求16所述的结构，其中所述第二沟槽用包含所述第二多晶硅的第二材料填充。
18.根据权利要求16所述的结构，其中所述第一材料包含将所述第一多晶硅与第二多晶硅隔离的氧化物。
19.根据权利要求15所述的结构，其中所述半导体衬底经掺杂以在所述第一和第二沟槽之间形成第三多个体区。
20.根据权利要求15所述的结构，所述结构包括沟槽功率金属氧化物半导体场效应晶体管(MOSFET)器件。
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