CN111933710B - 碳化硅器件的元胞结构、其制备方法及碳化硅器件 - Google Patents

碳化硅器件的元胞结构、其制备方法及碳化硅器件 Download PDF

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Abstract

本公开提供一种碳化硅器件的元胞结构、其制备方法及碳化硅器件，所述元胞结构包括：多个间隔设置于所述漂移层表面内的第二导电类型阱区；位于所述阱区表面内的第二导电类型第一源区和第一导电类型第二源区；位于相邻两个所述阱区之间的第一栅极沟槽；位于所述漂移层内且位于所述第一栅极沟槽下方的第二导电类型第一屏蔽区；设置于所述第一栅极沟槽内并分别位于所述第一栅极沟槽两侧的第一栅极和第二栅极。通过在第一栅极沟槽底部设置第一屏蔽区，可大幅降低阻断状态下器件的栅极氧化层的电场应力，大幅提高器件的长期使用可靠性。且通过在栅极沟槽内设置通过层间介质层隔离的第一栅极和第二栅极，即形成分裂状的栅极，可降低栅极寄生电容。

Description

碳化硅器件的元胞结构、其制备方法及碳化硅器件
技术领域
本公开涉及半导体器件技术领域，具体涉及一种碳化硅器件的元胞结构、其制备方法及碳化硅器件。
背景技术
碳化硅(SiC)是新型宽禁带半导体材料，具有出色的物理、化学和电性能。碳化硅的击穿电场强度是传统硅的10倍，导热率是硅的3倍，且具有更高的开关频率，可减小电路中储能元件的损耗和体积。理论上，碳化硅器件可以在600℃以上的高温环境下工作，且具有优异的抗辐射性能，大大提高了其高温稳定性。这使得基于碳化硅的功率半导体器件，在大功率和高温应用环境中非常具有吸引力和应用前景。其中，碳化硅金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)具有低导通电阻、开关速度快、耐高温等特点，在高压变频、新能源汽车、轨道交通等领域具有巨大的应用优势。
碳化硅功率器件(MOSFET)由于在碳化硅和栅极氧化层界面存在大量的缺陷，使沟道的载子迁移率大幅降低，而沟槽栅碳化硅器件(MOSFET)可充分利用碳化硅材料的各向异性，使用
Figure BDA0002615575810000011
晶面以获得相对较高的沟道迁移率，传统沟槽栅碳化硅器件(MOSFET)的元胞结构100如图1所示，包括衬底101、漂移层102、阱区103、第一源区104、第二源区105、栅极氧化层106、栅极107、层间介质层108、源极金属层109和漏极金属层110。然而沟槽栅碳化硅器件(MOSFET)由于碳化硅材料与栅极氧化层材料的介电常数差异，在阻断状态下导致栅极氧化层中电场集中进而损害栅极氧化层，造成器件失效及可靠性变差。
发明内容
针对上述问题，本公开提供了一种碳化硅器件的元胞结构、其制备方法及碳化硅器件，解决了现有技术中碳化硅器件在阻断状态下由于电场集中损害栅极氧化层导致器件失效及可靠性变差的技术问题。
第一方面，本公开提供一种碳化硅器件的元胞结构，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
多个间隔设置于所述漂移层表面内的第二导电类型阱区；
位于所述阱区表面内的第二导电类型第一源区和配置在所述第一源区两侧的第一导电类型第二源区；
位于相邻两个所述阱区之间的第一栅极沟槽；其中，所述第一栅极沟槽的侧壁同时与所述阱区和所述第二源区接触；
位于所述漂移层内且位于所述第一栅极沟槽下方的第二导电类型第一屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触；
设置于所述第一栅极沟槽的侧壁和底部的栅极氧化层；
设置于所述第一栅极沟槽内并分别位于所述第一栅极沟槽两侧的第一栅极和第二栅极；其中，所述第一栅极和所述第二栅极之间通过层间介质层隔离。
根据本公开的实施例，优选地，
所述第一栅极沟槽的宽度为1.0至3.0μm；
所述第一栅极沟槽的深度比所述阱区的深度深0.2至0.5μm。
根据本公开的实施例，优选地，
所述第一屏蔽区的离子掺杂浓度大于5E18cm-3；
所述第一屏蔽区的深度为0.5至1.5μm。
根据本公开的实施例，优选地，还包括：
位于所述第一源区和所述第二源区上方且同时与所述第一源区和所述第二源区形成欧姆接触的源极金属层；其中，所述第一栅极和所述第二栅极通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区在三维方向上与所述源极金属层形成电连接；
位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。
第二方面，本公开提供一种碳化硅器件的元胞结构，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
多个间隔设置于所述漂移层表面内的第二导电类型阱区；
位于所述阱区表面内的第二导电类型第一源区和配置在所述第一源区两侧的第一导电类型第二源区；
位于相邻两个所述阱区之间的纵向交替设置的第一栅极沟槽和第二栅极沟槽；其中，所述第一栅极沟槽和第二栅极沟槽的侧壁同时与所述阱区和所述第二源区接触，所述第一栅极沟槽的纵向中心轴与所述第二栅极沟槽的纵向中心轴重合；
位于所述漂移层内且分别位于所述第一栅极沟槽和第二栅极沟槽下方的第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触，所述第二屏蔽区的顶部同时与所述阱区的底部和所述第二栅极沟槽的底部接触；
设置于所述第一栅极沟槽的侧壁和底部，以及所述第二栅极沟槽的侧壁和底部的栅极氧化层；
设置于所述第一栅极沟槽内并分别位于所述第一栅极沟槽两侧的第一栅极和第二栅极，以及设置于所述第二栅极沟槽内并分别位于所述第二栅极沟槽两侧的第三栅极和第四栅极；其中，所述第一栅极和所述第二栅极之间以及所述第三栅极和所述第四栅极之间通过层间介质层隔离。
根据本公开的实施例，优选地，
所述第一栅极沟槽的宽度为1.0至3.0μm；
所述第二栅极沟槽的宽度为0.5至1.5μm；
所述第一栅极沟槽和所述第二栅极沟槽的深度比所述阱区的深度深0.2至0.5μm。
根据本公开的实施例，优选地，
所述第一屏蔽区和所述第二屏蔽区的离子掺杂浓度大于5E18cm-3；
所述第一屏蔽区和所述第二屏蔽区的深度为0.5至1.5μm。
根据本公开的实施例，优选地，还包括：
位于所述第一源区和所述第二源区上方且同时与所述第一源区和所述第二源区形成欧姆接触的源极金属层；其中，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区和所述第二屏蔽区在三维方向上与所述源极金属层形成电连接；
位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。
第三方面，本公开提供一种如第一方面中任一项所述的碳化硅器件的元胞结构的制备方法，包括：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层表面内形成多个间隔设置的第二导电类型阱区；
在所述阱区表面内形成第二导电类型第一源区，并在所述阱区表面内于所述第一源区两侧形成第一导电类型的第二源区；
在相邻两个所述阱区之间形成第一栅极沟槽；
在所述第一栅极沟槽的侧壁和底部形成栅极氧化层；
在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极；
在所述漂移层内于所述第一栅极沟槽下方形成第二导电类型第一屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触。
根据本公开的实施例，优选地，在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极，包括以下步骤：
在所述第一栅极沟槽内填充多晶硅；
在所述漂移层上方形成覆盖所述第一源区、所述第二源区和位于所述第一栅极沟槽两侧的部分多晶硅的掩膜层；
刻蚀所述第一栅极沟槽内未被所述掩膜层覆盖的多晶硅，以在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极。
根据本公开的实施例，优选地，在所述漂移层内于所述第一栅极沟槽下方形成第二导电类型第一屏蔽区，包括以下步骤：
通过所述掩膜层、所述第一栅极和第二栅极形成的窗口，采用自对准离子注入的方式，注入第二导电类型高能离子到所述第一栅极沟槽下方的所述漂移层内，以形成第二导电类型第一屏蔽区；
去除所述掩膜层。
根据本公开的实施例，优选地，在所述漂移层内于所述第一栅极沟槽下方形成第二导电类型第一屏蔽区的步骤之后，还包括以下步骤：
在所述第一栅极和所述第二栅极上方，以及所述第一栅极沟槽内形成层间介质层；其中，所述第一栅极和所述第二栅极通过所述层间介质层隔离；
在所述第一源区和所述第二源区上方形成同时与所述第一源区和所述第二源区欧姆接触的源极金属层；其中，所述第一栅极和所述第二栅极之间通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区在三维方向上与所述源极金属层形成电连接；
在所述衬底下方形成与所述衬底欧姆接触的漏极金属层。
第四方面，本公开提供一种如第二方面中任一项所述碳化硅器件的元胞结构的制备方法，包括：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层表面内形成多个间隔设置的第二导电类型阱区；
在所述阱区表面内形成第二导电类型第一源区，并在所述阱区表面内于所述第一源区两侧形成第一导电类型的第二源区；
在相邻两个所述阱区之间形成纵向交替设置的第一栅极沟槽和第二栅极沟槽；其中，所述第一栅极沟槽的纵向中心轴与所述第二栅极沟槽的纵向中心轴重合；
在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触，所述第二屏蔽区的顶部同时与所述阱区的底部和所述第二栅极沟槽的底部接触；
在所述第一栅极沟槽的侧壁和底部，以及所述第二栅极沟槽的侧壁和底部形成栅极氧化层；
在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极，并在所述第二栅极沟槽内于所述第二栅极沟槽两侧分别形成第三栅极和第四栅极。
根据本公开的实施例，优选地，在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区，包括以下步骤：
在所述漂移层上方形成覆盖所述第一源区、所述第二源区和所述第一栅极沟槽的侧壁的掩膜层；
注入第二导电类型的高能离子到所述第一栅极沟槽下方和所述第二栅极沟槽下方的所述漂移层内，以在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；
去除所述掩膜层。
根据本公开的实施例，优选地，在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极，并在所述第二栅极沟槽内于所述第二栅极沟槽两侧分别形成第三栅极和第四栅极的步骤之后，还包括以下步骤：
在所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极上方，以及所述第一栅极沟槽和所述第二栅极沟槽内形成层间介质层；其中，所述第一栅极和所述第二栅极之间以及所述第三栅极和所述第四栅极之间通过所述层间介质层隔离；
在所述第一源区和所述第二源区上方形成同时与所述第一源区和所述第二源区欧姆接触的源极金属层；其中，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区和所述第二屏蔽区在三维方向上与所述源极金属层形成电连接；
在所述衬底下方形成与所述衬底欧姆接触的漏极金属层。
第五方面，本公开提供一种碳化硅器件，包括若干如第一方面或第二方面中任一项所述的碳化硅器件的元胞结构。
采用上述技术方案，至少能够达到如下技术效果：
(1)通过在第一栅极沟槽底部设置第二导电类型的第一屏蔽区，可大幅降低阻断状态下器件的栅极氧化层的电场应力，大幅提高器件的长期使用可靠性；
(2)通过在第一栅极沟槽内设置通过层间介质层隔离的第一栅极和第二栅极，即形成分裂状的栅极，可降低栅极寄生电容；
(3)第一屏蔽区可通过第一栅极和第二栅极的刻蚀掩膜，采用自对准的离子注入工艺形成，降低了成本，且避免了对沟槽侧壁的掺杂浓度的影响，进而避免了对器件的阈值电压的影响。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是传统的碳化硅器件的元胞结构的剖面结构示意图；
图2是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的正面俯视示意图；
图3是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的剖面结构示意图；
图4是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的正面俯视示意图；
图5是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的剖面结构示意图；
图6是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的制备方法流程示意图；
图7-13是本公开一示例性实施例示出的一种碳化硅器件的元胞结构的制备方法的相关步骤形成的剖面结构示意图；
图14是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的制备方法流程示意图；
图15-20是本公开一示例性实施例示出的另一种碳化硅器件的元胞结构的制备方法的相关步骤形成的剖面结构示意图；
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图2和图3所示，本公开实施例提供一种碳化硅器件的元胞结构200，包括衬底201、漂移层202、阱区203、第一源区204、第二源区205、第一栅极沟槽(图中未标注)、栅极氧化层206、第一栅极207、第二栅极208、第一屏蔽区209、层间介质层210、源极金属层211和漏极金属层212。
需要说明的是，为了在图2清楚显示第一源区204、第二源区205、第一栅极沟槽(图中未标注)、栅极氧化层206、第一栅极207、第二栅极208和层间介质层210的形状和位置，所以图2中并未示出衬底201、漂移层202、阱区203、第一屏蔽区209、源极金属层211和漏极金属层212，以及位于第一栅极207和第二栅极208上方的部分层间介质层。但是结合图3是可以理解到衬底201、漂移层202、阱区203、第一屏蔽区209、源极金属层211和漏极金属层212，以及位于第一栅极207和第二栅极208上方的部分层间介质层的形状和位置。
示例性地，衬底201为第一导电类型的碳化硅衬底。衬底201的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E19cm-3。
漂移层202为第一导电类型的漂移层，位于衬底201上方，离子掺杂浓度约为1E14至5E16cm-3，具体需要根据芯片耐压来优化。
阱区203为第二导电类型的阱区，多个阱区203间隔设置于漂移层202表面内，阱区203的上表面与漂移层202的上表面相平齐。阱区203的离子掺杂浓度为1E16至5E18cm-3，深度为0.5至1.5μm。
第一源区204为第二导电类型的源区，位于阱区203表面内，第一源区204的上表面与阱区203的上表面相平齐。第一源区204的宽度小于阱区203的宽度，第一源区204的离子掺杂浓度大于阱区203的离子掺杂浓度，第一源区204的深度小于或等于阱区203的深度。第一源区204的离子掺杂浓度大于5E18cm-3，深度为0.5至1.5μm。
第二源区205为第一导电类型的源区，位于阱区203表面内且设置在第一源区204的两侧，第二源区205的上表面与阱区203的上表面相平齐，第二源区205的一端与第一源区204接触，另一端与栅极氧化层206接触。第二源区205的宽度小于阱区203的宽度，第二源区205的离子掺杂浓度大于衬底201的离子掺杂浓度，第二源区205的离子掺杂浓度大于1E19cm-3，深度为0.15至0.35μm。
第一栅极沟槽(图中未标注)位于相邻两个阱区203之间，第一栅极沟槽的侧壁同时与阱区203和第二源区205接触。第一栅极沟槽的深度比阱区203的深度深0.2至0.5μm，第一栅极沟槽的宽度为1.0至3.0μm。第一栅极沟槽具有较小的深宽比，便于加工制程。
栅极氧化层206均匀地设置于第一栅极沟槽的侧壁和底部，栅极氧化层206厚度约30至100nm。
第一栅极207和第二栅极208均为多晶硅栅极，设置于第一栅极沟槽内并分别位于第一栅极沟槽两侧，多晶硅栅极为高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm-3。第一栅极207和第二栅极208通过层间介质层210隔离，第一栅极207和第二栅极208之间的距离(第一栅极沟槽内层间介质层210的宽度)为0.5至2.0μm。第一栅极207和第二栅极208均同时与栅极氧化层206和层间介质层210隔离。也就是说。第一栅极沟槽内的栅极呈分裂状，可降低栅极寄生电容。
第一屏蔽区209为第二导电类型的掺杂区，第一屏蔽区209位于漂移层202内且位于第一栅极沟槽下方，第一屏蔽区209的顶部与第一栅极沟槽的底部接触，第一屏蔽区209的离子掺杂浓度大于1E18cm-3，且第一屏蔽区209的结深(深度)为1μm。第一屏蔽区209在三维方向上与源极金属层211形成电连接(短接)。第一屏蔽区209可大幅降低阻断状态下器件的栅极氧化层206的电场应力，大幅提高器件的长期使用可靠性。
层间介质层210，位于第一栅极207和第二栅极208上方以及第一栅极沟槽内，层间介质层210将第一栅极207和第二栅极208与源极金属层211隔离开，以及将第一栅极207与第二栅极208隔离开。
源极金属层211，位于第一源区204和第二源区205上方且同时与第一源区204和第二源区205形成欧姆接触。源极金属层211可以为铝等具有低接触电阻率的金属。
漏极金属层212，位于衬底201下方并与衬底201形成欧姆接触，漏极金属可以为铝等具有较低接触电阻率的金属。
需要说明的是，本实施例中的碳化硅器件为碳化硅MOSFET器件。
对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
本实施例提供一种碳化硅器件的元胞结构200，通过在第一栅极沟槽底部设置第二导电类型的第一屏蔽区209，可大幅降低阻断状态下器件的栅极氧化层206的电场应力，大幅提高器件的长期使用可靠性。且通过在栅极沟槽内设置通过层间介质层210隔离的第一栅极207和第二栅极208，即形成分裂状的栅极，可降低栅极寄生电容。
实施例二
如图4和图5所示，本公开实施例提供另一种碳化硅器件的元胞结构300，包括衬底301、漂移层302、阱区303、第一源区304、第二源区305、第一栅极沟槽(图中未标注)、第二栅极沟槽(图中未标注)、第一屏蔽区306、第二屏蔽区307、栅极氧化层308、第一栅极309、第二栅极310、第三栅极311、第四栅极312、层间介质层313、源极金属层314和漏极金属层315。
需要说明的是，为了在图4清楚显示第一源区304、第二源区305、第一栅极沟槽(图中未标注)、第二栅极沟槽(图中未标注)、栅极氧化层308、第一栅极309、第二栅极310、第三栅极311、第四栅极312和层间介质层313的形状和位置，所以图4中并未示出衬底301、漂移层302、阱区303、第一屏蔽区306、第二屏蔽区307、源极金属层314和漏极金属层315，以及位于第一栅极309、第二栅极310、第三栅极311和第四栅极312上方的部分层间介质层。但是结合图5是可以理解到衬底301、漂移层302、阱区303、第一屏蔽区306、第二屏蔽区307、源极金属层314和漏极金属层315，以及位于第一栅极309、第二栅极310、第三栅极311和第四栅极312上方的部分层间介质层的形状和位置。
示例性地，衬底301为第一导电类型的碳化硅衬底。衬底301的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E19cm-3。
漂移层302为第一导电类型的漂移层，位于衬底301上方，离子掺杂浓度约为1E14至5E16cm-3，具体需要根据芯片耐压来优化。
阱区303为第二导电类型的阱区，多个阱区303间隔设置于漂移层302表面内，阱区303的上表面与漂移层302的上表面相平齐。阱区303的离子掺杂浓度为1E16至5E18cm-3，深度为0.5至1.5μm。
第一源区304为第二导电类型的源区，位于阱区303表面内，第一源区304的上表面与阱区303的上表面相平齐。第一源区304的宽度小于阱区303的宽度，第一源区304的离子掺杂浓度大于阱区303的离子掺杂浓度，第一源区304的深度小于或等于阱区303的深度。第一源区304的离子掺杂浓度大于5E18cm-3，第一源区304的深度为0.5至1.5μm。
第二源区305为第一导电类型的源区，位于阱区303表面内且设置在第一源区304的两侧，第二源区305的上表面与阱区303的上表面相平齐，第二源区305的一端与第一源区304接触，另一端与栅极氧化层308接触。第二源区305的宽度小于阱区303的宽度，第二源区305的离子掺杂浓度大于衬底301的离子掺杂浓度。第二源区305的离子掺杂浓度大于1E19cm-3，深度为0.15至0.35μm。
第一栅极沟槽和第二栅极沟槽纵向(纵向为Y方向)交替设置于相邻两个阱区303之间，第一栅极沟槽和第二栅极沟槽的侧壁同时与阱区303和第二源区305接触，第一栅极沟槽的纵向(Y方向)中心轴与第二栅极沟槽的纵向(Y方向)中心轴重合。第一栅极沟槽和第二栅极沟槽的深度均比阱区303的深度深0.2至0.5μm，第一栅极沟槽的宽度为1.0至3.0μm，第二栅极沟槽的宽度为0.5至1.5μm。第一栅极沟槽具有较小的深宽比，便于加工制程。
第一屏蔽区306为第二导电类型的掺杂区，第一屏蔽区306位于漂移层302内且位于第一栅极沟槽下方，第一屏蔽区306的顶部与第一栅极沟槽的底部接触，第一屏蔽区306的离子掺杂浓度大于1E18cm-3，且第一屏蔽区306的结深(深度)为1μm。第一屏蔽区306在三维方向上与源极金属层314形成电连接(短接)。第一屏蔽区306可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。
第二屏蔽区307为第二导电类型的掺杂区，第二屏蔽区307位于漂移层302内且位于第二栅极沟槽下方，第二屏蔽区307的顶部与第二栅极沟槽的底部和阱区303的底部接触，第二屏蔽区307的离子掺杂浓度大于1E18cm-3，且第二屏蔽区307的结深(深度)为1μm。第二屏蔽区307在三维方向上与源极金属层314形成电连接(短接)。第二屏蔽区307可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。
栅极氧化层308均匀地设置于第一栅极沟槽的侧壁和底部以及第二栅极沟槽的侧壁和底部，栅极氧化层308厚度约30至100nm。
第一栅极309和第二栅极310均为多晶硅栅极，设置于第一栅极沟槽内并分别位于第一栅极沟槽两侧，多晶硅栅极为高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm-3。第一栅极309和第二栅极310通过层间介质层313隔离，第一栅极309和第二栅极310之间的距离(第一栅极沟槽内层间介质层313的宽度)为0.5至2.0μm。第一栅极309和第二栅极310同时与栅极氧化层308和层间介质层313接触。也就是说，第一栅极沟槽内的栅极呈分裂状，可降低栅极寄生电容。
第三栅极311和第四栅极312均为多晶硅栅极，设置于第二栅极沟槽内并分别位于第二栅极沟槽两侧，多晶硅栅极为高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm-3。第三栅极311和第四栅极312通过层间介质层313隔离，第三栅极311和第四栅极312之间的距离(第二栅极沟槽内层间介质层313的宽度)小于第一栅极309和第二栅极310之间的距离(第一栅极沟槽内层间介质层313的宽度)。第三栅极311和第四栅极312同时与栅极氧化层308和层间介质层313接触。也就是说，第二栅极沟槽内的栅极也呈分裂状，可降低栅极寄生电容。
层间介质层313，位于第一栅极309、第二栅极310、第三栅极311和第四栅极312上方以及第一栅极沟槽和第二栅极沟槽内，以将第一栅极309、第二栅极310、第三栅极311和第四栅极312与源极金属层314隔离开，以及将第一栅极309与第二栅极310隔离开，并将第三栅极311与第四栅极312隔离开。
源极金属层314，位于第一源区304和第二源区305上方且同时与第一源区304和第二源区305形成欧姆接触。源极金属层314可以为铝等具有低接触电阻率的金属。
漏极金属层315，位于衬底301下方并与衬底301形成欧姆接触，漏极金属可以为铝等具有较低接触电阻率的金属。
需要说明的是，本实施例中的碳化硅器件为碳化硅MOSFET器件。
对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
本实施例提供一种碳化硅器件的元胞结构300，通过在第一栅极沟槽底部设置第二导电类型的第一屏蔽区306，在第二栅极沟槽底部设置第二导电类型的第二屏蔽区307，可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。且通过在第一栅极沟槽内设置通过层间介质层313隔离的第一栅极309和第二栅极310，在第二栅极沟槽内设置通过层间介质层313隔离的第三栅极311和第四栅极312，即形成分裂状的栅极，可降低栅极寄生电容。
实施例三
在实施例一的基础上，本实施例提供一种碳化硅器件的元胞结构200的制备方法。图6是本公开实施例示出的一种碳化硅器件的元胞结构200的制备方法流程示意图。图7-图13是本公开实施例示出的一种碳化硅器件的元胞结构200的制备方法的相关步骤形成的剖面结构示意图。下面，参照图6和图7-图13来描述本公开实施例提出的碳化硅器件的元胞结构200的制备方法一个示例性方法的详细步骤。
如图6所示，本实施例的碳化硅器件的元胞结构200的制备方法，包括如下步骤：
步骤S201：如图7所示，提供第一导电类型碳化硅衬底201。
衬底201的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E19cm-3。
步骤S202：在衬底201上方形成第一导电类型漂移层202。
具体地，漂移层202为均匀掺杂的碳化硅层，离子掺杂浓度约为1E14至5E16cm-3，具体需要根据芯片耐压来优化。
步骤S203：如图8所示，在漂移层202表面内形成多个间隔设置的第二导电类型阱区203。
具体的，在漂移层202表面内注入第二导电类型高能离子，以形成多个间隔设置的第二导电类型阱区203。阱区203的上表面与漂移层202的上表面相平齐。阱区203的离子掺杂浓度为1E16至5E18cm-3，深度为0.5至1.5μm。
步骤S204：在阱区203表面内形成第二导电类型第一源区204，并在阱区203表面内于第一源区204两侧形成第一导电类型的第二源区205。
具体的，采用光刻工艺，通过光刻胶选择性屏蔽阱区203的部分表面，通过离子注入，在阱区203内注入第二导电类型高能离子，以在阱区203表面内形成第二导电类型第一源区204。然后采用光刻工艺，通过光刻胶选择性屏蔽第一源区204表面，然后通过离子注入，在阱区203内注入第一导电类型高能离子，以在阱区203表面内于第一源区204两侧形成第二导电类型第二源区205。
第一源区204的上表面与阱区203的上表面相平齐。第一源区204的宽度小于阱区203的宽度，第一源区204的离子掺杂浓度大于阱区203的离子掺杂浓度，第一源区204的深度小于或等于阱区203的深度。第一源区204的离子掺杂浓度大于5E18cm-3，深度为0.5至1.5μm。第二源区205的上表面与阱区203的上表面相平齐。第二源区205的离子掺杂浓度大于衬底201的离子掺杂浓度。第二源区205的宽度小于阱区203的宽度，第二源区205的离子掺杂浓度大于1E19cm-3，深度为0.15至0.35μm。
步骤S205：在相邻两个阱区203之间形成第一栅极沟槽(图中未标注)。
具体的，刻蚀相邻两个阱区203之间区域，以在相邻两个阱区203之间形成第一栅极沟槽。其中，第一栅极沟槽的侧壁同时与阱区203和第二源区205接触。第一栅极沟槽的深度比阱区203的深度深0.2至0.5μm，第一栅极沟槽的宽度为1.0至3.0μm。第一栅极沟槽具有较小的深宽比，便于加工制程。
需要说明的是，上述形成阱区203、第一源区204、第二源区205和第一栅极沟槽的步骤也可以是：形成整面的阱区203→形成第一源区204和第二源区205→刻蚀形成第一栅极沟槽。
步骤S206：如图9所示，在第一栅极沟槽的侧壁和底部形成栅极氧化层206。
具体的，步骤S206包括以下步骤：
S206a：对漂移层202表面、第一栅极沟槽的侧壁和底部进行牺牲氧化处理；
S206b：在漂移层202上方、第一栅极沟槽的侧壁和底部形成栅极氧化层206；
S206c：刻蚀掉漂移层202上方的栅极氧化层206。
其中，牺牲氧化处理包括以下步骤：
(a)对漂移层202表面进行热氧化以形成牺牲氧化层(图中未示出)；其中，牺牲氧化层的厚度为10至20nm；
(b)通过湿法刻蚀将牺牲氧化层去除。
栅极氧化层206与牺牲氧化层类似，也是在高温(如1300℃)氧气范围内进行热氧化形成。栅极氧化层206厚度约30至100nm。
步骤S207：如图10所示，在第一栅极沟槽内于第一栅极沟槽两侧分别形成第一栅极207和第二栅极208。
具体的，步骤S207包括以下步骤：
S207a：在第一栅极沟槽内填充多晶硅；
S207b：在漂移层202上方形成覆盖第一源区204、第二源区205和位于第一栅极沟槽两侧的部分多晶硅的掩膜层213；
S207c：刻蚀第一栅极沟槽内未被掩膜层213覆盖的多晶硅，以在第一栅极沟槽内于第一栅极沟槽两侧分别形成第一栅极207和第二栅极208。
需要说明的是，本实施例中，步骤S207中刻蚀完成后，不进行掩膜层213的去除工艺。
其中，填充的多晶硅为高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm-3。第一栅极207和第二栅极208之间的距离(刻蚀宽度)为0.5至2.0μm。这种分裂状结构的栅极(包括第一栅极207和第二栅极208)，可降低栅极寄生电容。
步骤S208：如图11所示，在漂移层202内于第一栅极沟槽下方形成第二导电类型第一屏蔽区209；其中，第一屏蔽区209的顶部与第一栅极沟槽的底部接触。
具体的，步骤S208包括以下步骤：
S208a：通过掩膜层213、第一栅极207和第二栅极208形成的窗口，采用自对准离子注入的方式，注入第二导电类型高能离子到第一沟槽下方的漂移层202内，以形成第二导电类型第一屏蔽区209；
S208b：去除掩膜层213。
第一屏蔽区209的顶部与第一栅极沟槽的底部接触，第一屏蔽区209的离子掺杂浓度大于1E18cm-3，且第一屏蔽区209的结深(深度)为1μm。第一屏蔽区209可大幅降低阻断状态下器件的栅极氧化层206的电场应力，大幅提高器件的长期使用可靠性。
而且，本实施例中，采用步骤S207中多晶硅刻蚀的掩膜层213作为离子注入的掩膜层，并通过第一栅极207和第二栅极208之间的窗口，进行自对准离子注入，降低成本且，避免影响沟槽侧壁的掺杂浓度，进而避免影响器件的阈值电压。
步骤S209：如图12所示，在第一栅极207和第二栅极208上方，以及第一栅极沟槽内形成层间介质层210；其中，第一栅极207和第二栅极208通过层间介质层210隔离。
层间介质层210将第一栅极207和第二栅极208与源极金属层211隔离开，以及将第一栅极207与第二栅极208隔离开，进一步达到栅极分裂的效果。
步骤S210：如图13所示，在第一源区204和第二源区205上方形成同时与第一源区204和第二源区205欧姆接触的源极金属层211；其中，第一栅极207和第二栅极208通过层间介质层210与源极金属层211隔离，第一屏蔽区209在三维方向上与源极金属层211形成电连接。
具体的，通过金属化工艺，在第一源区204和第二源区205上方形成同时与第一源区204和第二源区205欧姆接触的源极金属层211。
源极金属层211可以为铝等具有低接触电阻率的金属。第一屏蔽区209在三维方向上与源极进行电连接(短接)，使得第一屏蔽区209可大幅降低阻断状态下器件的栅极氧化层206的电场应力，大幅提高器件的长期使用可靠性。
步骤S211：在衬底201下方形成与衬底201欧姆接触的漏极金属层212。
具体的，通过金属化工艺，在衬底201下方形成与衬底201欧姆接触的漏极金属，漏极金属可以为铝等具有较低接触电阻率的金属。
对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
本实施例提供一种碳化硅器件的元胞结构200的制备方法，通过在第一栅极沟槽底部设置第二导电类型的第一屏蔽区209，可大幅降低阻断状态下器件的栅极氧化层206的电场应力，大幅提高器件的长期使用可靠性。通过在第一栅极沟槽内设置通过层间介质层210隔离的第一栅极207和第二栅极208，即形成分裂状的栅极，可降低栅极寄生电容。且第一屏蔽区209可通过第一栅极207和第二栅极208的刻蚀掩膜，采用自对准的离子注入工艺形成，降低了成本，且避免了对沟槽侧壁的掺杂浓度的影响，进而避免了对器件的阈值电压的影响。
实施例四
在实施例二的基础上，本实施例提供一种碳化硅器件的元胞结构300的制备方法。图14是本公开实施例示出的一种碳化硅器件的元胞结构300的制备方法流程示意图。图15-图20是本公开实施例示出的一种碳化硅器件的元胞结构300的制备方法的相关步骤形成的剖面结构示意图。下面，参照图14和图15-图20来描述本公开实施例提出的碳化硅器件的元胞结构300的制备方法一个示例性方法的详细步骤。
如图14所示，本实施例的碳化硅器件的元胞结构300的制备方法，包括如下步骤：
步骤S301：如图15所示，提供第一导电类型碳化硅衬底301。
衬底301的厚度较厚，离子掺杂浓度较高，离子掺杂浓度大于1E19cm-3。
步骤S302：在衬底301上方形成第一导电类型漂移层302。
具体地，漂移层302为均匀掺杂的碳化硅层，离子掺杂浓度约为1E14至5E16cm-3，具体需要根据芯片耐压来优化。
步骤S303：如图16所示，在漂移层302表面内形成多个间隔设置的第二导电类型阱区303。
具体的，在漂移层302表面内注入第二导电类型高能离子，以形成多个间隔设置的第二导电类型阱区303。阱区303的上表面与漂移层302的上表面相平齐。阱区303的离子掺杂浓度为1E16至5E18cm-3，深度为0.5至1.5μm。
步骤S304：在阱区303表面内形成第二导电类型第一源区304，并在阱区303表面内于第一源区304两侧形成第一导电类型的第二源区305。
具体的，采用光刻工艺，通过光刻胶选择性屏蔽阱区303的部分表面，通过离子注入，在阱区303内注入第二导电类型高能离子，以在阱区303表面内形成第二导电类型第一源区304。然后采用光刻工艺，通过光刻胶选择性屏蔽第一源区304表面，然后通过离子注入，在阱区303内注入第一导电类型高能离子，以在阱区303表面内于第一源区304两侧形成第二导电类型第二源区305。
第一源区304的上表面与阱区303的上表面相平齐。第一源区304的宽度小于阱区303的宽度，第一源区304的离子掺杂浓度大于阱区303的离子掺杂浓度，第一源区304的深度小于或等于阱区303的深度。第一源区304的离子掺杂浓度大于5E18cm-3，深度为0.5至1.5μm。第二源区305的上表面与阱区303的上表面相平齐。第二源区305的离子掺杂浓度大于衬底301的离子掺杂浓度。第二源区305的宽度小于阱区303的宽度，第二源区305的离子掺杂浓度大于1E19cm-3，深度为0.15至0.35μm。
步骤S305：在相邻两个阱区303之间形成纵向(纵向为Y方向)交替设置第一栅极沟槽和第二栅极沟槽；其中，第一栅极沟槽的纵向中心轴与第二栅极沟槽的纵向中心轴重合。
具体的，刻蚀相邻两个阱区303之间区域，以在相邻两个阱区303之间形成纵向(纵向为Y方向)交替设置第一栅极沟槽和第二栅极沟槽。其中，第一栅极沟槽和第二栅极沟槽的侧壁同时与阱区303和第二源区305接触，第一栅极沟槽的纵向(Y方向)中心轴与第二栅极沟槽的纵向(Y方向)中心轴重合。第一栅极沟槽和第二栅极沟槽的深度均比阱区303的深度深0.2至0.5μm，第一栅极沟槽的宽度为1.0至3.0μm，第二栅极沟槽的宽度为0.5至1.5μm。第一栅极沟槽具有较小的深宽比，便于加工制程。
需要说明的是，上述形成阱区303、第一源区304、第二源区305、第一栅极沟槽和第二栅极沟槽的步骤也可以是：形成整面的阱区303→形成第一源区304和第二源区305→刻蚀形成第一栅极沟槽和第二栅极沟槽。
步骤S306：如图17所示，在漂移层302内于第一栅极沟槽下方和第二栅极沟槽下方分别形成第二导电类型第一屏蔽区306和第二导电类型第二屏蔽区307；其中，第一屏蔽区306的顶部与第一栅极沟槽的底部接触，第二屏蔽区307的顶部与第二栅极沟槽和阱区303的底部接触。
具体的，步骤S306包括以下步骤：
S306a：在漂移层302上方形成覆盖第一源区304、第二源区305和第一栅极沟槽的侧壁的掩膜层316；
S306b：注入第二导电类型的高能离子到第一栅极沟槽下方和第二栅极沟槽下方的漂移层302内，以在漂移层302内于第一栅极沟槽下方和第二栅极沟槽下方分别形成第二导电类型第一屏蔽区306和第二导电类型第二屏蔽区307。
S306c：去除掩膜层316。
其中，由于第一栅极沟槽的侧壁被掩膜层316遮挡，所以第二导电类型的高能离子不会注入到第一栅极沟槽的侧壁旁的漂移层302内，形成的第一屏蔽区306不与阱区303接触。而第二栅极沟槽的侧壁未被掩膜层316遮挡，所以在第二栅极沟槽底部，第二导电类型的高能离子会散射到第二栅极沟槽的侧壁旁的漂移层302内，使得形成的第二屏蔽区307的顶部与阱区303的底部接触。
第一屏蔽区306和第二屏蔽区307的离子掺杂浓度大于1E18cm-3，且第一屏蔽区306和第二屏蔽区307的结深(深度)为1μm。第一屏蔽区306和第二屏蔽区307可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。
步骤S307：如图18所示，在第一栅极沟槽的侧壁和底部，以及第二栅极沟槽的侧壁和底部形成栅极氧化层308。
具体的，步骤S307包括以下步骤：
S307a：对漂移层302表面、第一栅极沟槽的侧壁和底部，以及第二栅极沟槽的侧壁和底部进行牺牲氧化处理；
S307b：在漂移层302上方、第一栅极沟槽的侧壁和底部，以及第二栅极沟槽的侧壁和底部形成栅极氧化层308；
S307c：刻蚀掉漂移层302上方的栅极氧化层308。
其中，牺牲氧化处理包括以下步骤：
(a)对漂移层302表面进行热氧化以形成牺牲氧化层(图中未示出)；其中，牺牲氧化层的厚度为10至20nm；
(b)通过湿法刻蚀将牺牲氧化层去除。
栅极氧化层308与牺牲氧化层类似，也是在高温(如1300℃)氧气范围内进行热氧化形成。栅极氧化层308厚度约30至100nm。
步骤S308：如图19所示，在第一栅极沟槽内于第一栅极沟槽两侧分别形成第一栅极309和第二栅极310，并在第二栅极沟槽内于第二栅极沟槽两侧分别形成第三栅极311和第四栅极312。
具体的，步骤S308包括以下步骤：
S308a：在第一栅极沟槽和第二栅极沟槽内填充多晶硅；
S308b：在漂移层302上方形成覆盖第一源区304、第二源区305、位于第一栅极沟槽两侧的部分多晶硅和位于第二栅极沟槽两侧的部分多晶硅的掩膜层(图中未示出)；
S308c：刻蚀第一栅极沟槽内和第二栅极沟槽内未被掩膜层(图中未示出)覆盖的多晶硅，以在第一栅极沟槽内于第一栅极沟槽两侧分别形成第一栅极309和第二栅极310，以及在第二栅极沟槽内于第二栅极沟槽两侧分别形成第三栅极311和第四栅极312。
其中，填充的多晶硅为高浓度掺杂的多晶硅，离子掺杂浓度大于1E18cm-3。第一栅极309和第二栅极310之间的距离(刻蚀宽度)为0.5至2.0μm。第三栅极311和第四栅极312之间的距离小于第一栅极309和第二栅极310之间的距离。这种分裂状结构的栅极，可降低栅极寄生电容。
步骤S309：在第一栅极309、第二栅极310、第三栅极311和第四栅极312上方，以及第一栅极沟槽内和第二栅极沟槽内形成层间介质层313；其中，第一栅极309和第二栅极310之间通过层间介质层313隔离，第三栅极311和第四栅极312之间通过层间介质层313隔离。
层间介质层313将第一栅极309与第二栅极310隔离开，并将第三栅极311与第四栅极312隔离开，进一步达到栅极分裂的效果。
步骤S310：如图20所示，在第一源区304和第二源区305上方形成同时与第一源区304和第二源区305欧姆接触的源极金属层314；其中，第一栅极309、第二栅极310、第三栅极311和第四栅极312通过层间介质层313与源极金属层314隔离，第一屏蔽区306和第二屏蔽区307在三维方向上与源极金属层314形成电连接。
具体的，通过金属化工艺，在第一源区304和第二源区305上方形成同时与第一源区304和第二源区305欧姆接触的源极金属层314。
源极金属层314可以为铝等具有低接触电阻率的金属。第一屏蔽区306和第二屏蔽区307在三维方向上与源极进行电连接(短接)，使得第一屏蔽区306和第二屏蔽区307可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。
步骤S311：在衬底301下方形成与衬底301欧姆接触的漏极金属层315。
具体的，通过金属化工艺，在衬底301下方形成与衬底301欧姆接触的漏极金属，漏极金属可以为铝等具有较低接触电阻率的金属。
对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
本实施例提供一种碳化硅器件的元胞结构300的制备方法，通过在第一栅极沟槽底部设置第二导电类型的第一屏蔽区306，在第二栅极沟槽底部设置第二导电类型的第二屏蔽区307，可大幅降低阻断状态下器件的栅极氧化层308的电场应力，大幅提高器件的长期使用可靠性。且通过在第一栅极沟槽内设置通过层间介质层313隔离的第一栅极309和第二栅极310，在第二栅极沟槽内设置通过层间介质层313隔离的第三栅极311和第四栅极312，即形成分裂状的栅极，可降低栅极寄生电容。
以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (8)

1.一种碳化硅器件的元胞结构，其特征在于，包括：
第一导电类型碳化硅衬底；
位于所述衬底上方的第一导电类型漂移层；
多个间隔设置于所述漂移层表面内的第二导电类型阱区；
位于所述阱区表面内的第二导电类型第一源区和配置在所述第一源区两侧的第一导电类型第二源区；
位于相邻两个所述阱区之间的纵向交替设置的第一栅极沟槽和第二栅极沟槽；其中，所述第一栅极沟槽和第二栅极沟槽的侧壁同时与所述阱区和所述第二源区接触，所述第一栅极沟槽的纵向中心轴与所述第二栅极沟槽的纵向中心轴重合；
位于所述漂移层内且分别位于所述第一栅极沟槽和第二栅极沟槽下方的第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触，所述第二屏蔽区的顶部同时与所述阱区的底部和所述第二栅极沟槽的底部接触；
设置于所述第一栅极沟槽的侧壁和底部，以及所述第二栅极沟槽的侧壁和底部的栅极氧化层；
设置于所述第一栅极沟槽内并分别位于所述第一栅极沟槽两侧的第一栅极和第二栅极，以及设置于所述第二栅极沟槽内并分别位于所述第二栅极沟槽两侧的第三栅极和第四栅极；其中，所述第一栅极和所述第二栅极之间以及所述第三栅极和所述第四栅极之间通过层间介质层隔离。
2.根据权利要求1所述的碳化硅器件的元胞结构，其特征在于，
所述第一栅极沟槽的宽度为1.0至3.0μm；
所述第二栅极沟槽的宽度为0.5至1.5μm；
所述第一栅极沟槽和所述第二栅极沟槽的深度比所述阱区的深度深0.2至0.5μm。
3.根据权利要求1所述的碳化硅器件的元胞结构，其特征在于，
所述第一屏蔽区和所述第二屏蔽区的离子掺杂浓度大于5E18 cm-3；
所述第一屏蔽区和所述第二屏蔽区的深度为0.5至1.5μm。
4.根据权利要求1所述的碳化硅器件的元胞结构，其特征在于，还包括：
位于所述第一源区和所述第二源区上方且同时与所述第一源区和所述第二源区形成欧姆接触的源极金属层；其中，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区和所述第二屏蔽区在三维方向上与所述源极金属层形成电连接；
位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。
5.一种如权利要求1至4中任一项所述的碳化硅器件的元胞结构的制备方法，其特征在于，包括：
提供第一导电类型碳化硅衬底；
在所述衬底上方形成第一导电类型漂移层；
在所述漂移层表面内形成多个间隔设置的第二导电类型阱区；
在所述阱区表面内形成第二导电类型第一源区，并在所述阱区表面内于所述第一源区两侧形成第一导电类型的第二源区；
在相邻两个所述阱区之间形成纵向交替设置的第一栅极沟槽和第二栅极沟槽；其中，所述第一栅极沟槽的纵向中心轴与所述第二栅极沟槽的纵向中心轴重合；
在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；其中，所述第一屏蔽区的顶部与所述第一栅极沟槽的底部接触，所述第二屏蔽区的顶部同时与所述阱区的底部和所述第二栅极沟槽的底部接触；
在所述第一栅极沟槽的侧壁和底部，以及所述第二栅极沟槽的侧壁和底部形成栅极氧化层；
在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极，并在所述第二栅极沟槽内于所述第二栅极沟槽两侧分别形成第三栅极和第四栅极。
6.根据权利要求5所述的碳化硅器件的元胞结构的制备方法，其特征在于，在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区，包括以下步骤：
在所述漂移层上方形成覆盖所述第一源区、所述第二源区和所述第一栅极沟槽的侧壁的掩膜层；
注入第二导电类型的高能离子到所述第一栅极沟槽下方和所述第二栅极沟槽下方的所述漂移层内，以在所述漂移层内于所述第一栅极沟槽下方和所述第二栅极沟槽下方分别形成第二导电类型第一屏蔽区和第二导电类型第二屏蔽区；
去除所述掩膜层。
7.根据权利要求5所述的碳化硅器件的元胞结构的制备方法，其特征在于，在所述第一栅极沟槽内于所述第一栅极沟槽两侧分别形成第一栅极和第二栅极，并在所述第二栅极沟槽内于所述第二栅极沟槽两侧分别形成第三栅极和第四栅极的步骤之后，还包括以下步骤：
在所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极上方，以及所述第一栅极沟槽和所述第二栅极沟槽内形成层间介质层；其中，所述第一栅极和所述第二栅极之间以及所述第三栅极和所述第四栅极之间通过所述层间介质层隔离；
在所述第一源区和所述第二源区上方形成同时与所述第一源区和所述第二源区欧姆接触的源极金属层；其中，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极通过所述层间介质层与所述源极金属层隔离，所述第一屏蔽区和所述第二屏蔽区在三维方向上与所述源极金属层形成电连接；
在所述衬底下方形成与所述衬底欧姆接触的漏极金属层。
8.一种碳化硅器件，其特征在于，包括若干如权利要求1至4中任一项所述的碳化硅器件的元胞结构。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933710B (zh) * 2020-08-03 2023-04-07 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件
CN114512531A (zh) * 2020-11-16 2022-05-17 苏州东微半导体股份有限公司 碳化硅器件
CN114512403B (zh) * 2020-11-16 2023-06-23 苏州东微半导体股份有限公司 半导体器件的制造方法
CN112802903A (zh) * 2021-04-15 2021-05-14 成都蓉矽半导体有限公司 一种改进栅结构的槽栅vdmos器件
CN114792734A (zh) * 2022-06-22 2022-07-26 深圳芯能半导体技术有限公司 一种双沟槽碳化硅mosfet及其制备方法
CN114899239B (zh) * 2022-07-12 2022-10-14 深圳芯能半导体技术有限公司 一种碳化硅mosfet及其制备方法
CN115172322A (zh) * 2022-09-08 2022-10-11 深圳芯能半导体技术有限公司 Mosfet的结构、制造方法及功率器件、电子设备
CN115207092B (zh) * 2022-09-09 2022-12-13 深圳芯能半导体技术有限公司 一种高可靠性的沟槽侧壁栅碳化硅mosfet及其制备方法
CN115188803B (zh) * 2022-09-09 2022-12-13 深圳芯能半导体技术有限公司 一种沟槽侧壁栅碳化硅mosfet及其制备方法
CN115424938B (zh) * 2022-09-22 2024-04-05 深圳安森德半导体有限公司 一种碳化硅mosfet器件的元胞结构制备工艺
CN115513297B (zh) * 2022-11-09 2023-09-22 中芯越州集成电路制造(绍兴)有限公司 碳化硅平面mosfet器件及其制造方法
CN117457746B (zh) * 2023-12-21 2024-04-16 珠海格力电子元器件有限公司 沟槽栅型碳化硅功率器件、其制作方法和半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866445A (en) * 1997-07-11 1999-02-02 Texas Instruments Incorporated High density CMOS circuit with split gate oxide
CN102299152A (zh) * 2010-06-22 2011-12-28 茂达电子股份有限公司 双导通半导体组件及其制作方法
WO2013166078A1 (en) * 2012-04-30 2013-11-07 Vishay-Siliconix Semiconductor device
CN105957895A (zh) * 2016-06-23 2016-09-21 无锡新洁能股份有限公司 沟槽型功率mosfet器件及其制造方法
CN110797389A (zh) * 2018-08-02 2020-02-14 意法半导体股份有限公司 具有屏蔽区域的mosfet器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530844B2 (en) * 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10580878B1 (en) * 2018-08-20 2020-03-03 Infineon Technologies Ag SiC device with buried doped region
CN209859916U (zh) * 2019-03-05 2019-12-27 恒泰柯半导体（上海）有限公司 一种优化的深沟道半导体器件终端
CN110098257B (zh) * 2019-05-09 2020-11-27 中国科学院微电子研究所 一种屏蔽栅功率mosfet器件及其制备方法
CN111933710B (zh) * 2020-08-03 2023-04-07 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866445A (en) * 1997-07-11 1999-02-02 Texas Instruments Incorporated High density CMOS circuit with split gate oxide
CN102299152A (zh) * 2010-06-22 2011-12-28 茂达电子股份有限公司 双导通半导体组件及其制作方法
WO2013166078A1 (en) * 2012-04-30 2013-11-07 Vishay-Siliconix Semiconductor device
CN105957895A (zh) * 2016-06-23 2016-09-21 无锡新洁能股份有限公司 沟槽型功率mosfet器件及其制造方法
CN110797389A (zh) * 2018-08-02 2020-02-14 意法半导体股份有限公司 具有屏蔽区域的mosfet器件及其制造方法

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