CN114628516A - SiC MOSFET器件及制造方法 - Google Patents

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Abstract

本发明公开了一种SiC MOSFET器件，器件单元包括：在沟槽栅的栅极沟槽的底部表面下形成有第二导电类型掺杂的底部掺杂区；底部掺杂区连接到源极，使栅极沟槽底部表面的栅介质层所承受电压由栅源电压确定并从而降低栅极沟槽底部表面的栅介质层所承受的电场强度；底部掺杂区连接到源极的引出结构包括：引出结构的形成区域位于栅极沟槽的区域内且对应区域内的栅极导电材料层被去除以及填充有第一介质层；在引出结构的形成区域的顶部形成有第一通孔，第一通孔的顶部和源极对应的正面金属层接触，底部穿过层间膜、第一介质层和栅介质层并和底部掺杂区接触。本发明还公开了一种SiC MOSFET器件的制造方法。本发明能使底部掺杂区连接到源极的引出结构容易实现。

Description

SiC MOSFET器件及制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SiC MOSFET器件；本发明还涉及一种SiC MOSFET器件的制造方法。
背景技术
SiC跟Si相比其禁带宽度接近硅的3倍，其击穿时的临界击穿电场也是硅器件的10倍。这意味着在相同击穿电压下，SiC器件跟Si器件相比，其漂移区的宽度只有Si器件的1/10，其掺杂浓度可以提高100倍。SiC器件跟Si器件相比，其漂移区电阻可以得到大幅降低。因此在高压(击穿电压大于600V)的场合，具有非常大的优势。正在越来越多的场合，开始替换Si基超级结和Si基的IGBT器件。
SiC MOSFET是其中的首选。根据其栅的结构，有两大类。一类是平面栅的SiCMOSFET，另外一类是沟槽栅的SiC MOSFET。
沟槽栅的SiC MOSFET跟平面栅的SiC MOSFET相比，具有如下特点：
沟槽栅的步进(Pitch)更小，也就是沟道的密度更高。更高的沟道密度，意味着更低的沟道电阻。SiC MOSFET跟Si基的MOSFET和IGBT相比，因为其漂移区的掺杂浓度和厚度得到大幅降低，漂移区的电阻得到大幅降低。使得沟道电阻在总电阻的比例增加，这在600V和1200V的SiC MOSFET中更加明显。因此更高的沟道密度，更低的沟道电阻，有助于降低比导通电阻。
此外，对于沟槽栅SiC MOSFET，可以通过选择合适的晶向，获得更高的迁移率。从而可以更进一步降低沟道电阻。
沟槽栅MOSFET，也能够降低沟道的JFET效应，降低比导通电阻。
沟槽栅MOSFET，因为这些优点，被越来越多的得到广泛的应用。本发明主要针对沟槽栅SiC MOSFET做改善。
如图1是现有第一种SiC MOSFET器件的器件单元的剖面结构示意图；在这里以N型的SiC MOSFET为例进行介绍。N型是目前最常见的，这是因为SiC MOSFET其电子的迁移率是空穴的7倍左右；这跟Si器件不同，硅器件的电子的迁移率是空穴的3倍。因为其迁移率的差异，N型的比导通电阻更低，是目前最常见的结构。现有第一种SiC MOSFET器件的器件单元包括：
N型重掺杂的SiC衬底101，SiC衬底101减薄后作为漏区，在漏区的背面形成由背面金属层作为漏极。SiC衬底101的电阻率越低越好。但是SiC衬底101跟Si衬底不同，目前能够实现的最低电阻率在0.02Ω*cm附近。而目前Si衬底最低可以达到1mΩ*cm以下。此外SiC衬底101跟Si衬底相比，更难减薄。所以SiC MOSFET其衬底电阻是大于Si基器件的。
在SiC衬底101上面形成有SiC外延层102，可以是单次外延层，也可以是多次外延层。通常我们希望SiC外延层102的电阻率在离沟道比较近的时候，可以降低即掺杂浓度增加，以降低MOSFET的扩散电阻即电流从集中到沟道扩散到整个漂移区中所形成的电阻。因此，也会用两层外延层来实现SiC外延层102。
沟槽栅包括栅介质层107和栅极导电材料层106，栅极导电材料层106通常是用重掺杂的多晶硅实现。栅介质层107是绝缘层，通常是二氧化硅，在工艺上可以用高温氧化，温度通常在1150℃～1250℃之间，也可以用CVD沉积。其氧化层的厚度通常在50nm附近。
沟道区103通常是用Aluminum离子注入形成的。
重掺杂的源区105，通常使用Nitrogen离子注入形成的。
重掺杂的P+区即欧姆接触区104是用来连接沟道区103，以及跟后续的源极金属对应的通孔形成很好的欧姆接触。
正面金属层109图形化后会形成源极和栅极，其中源极会通过通孔和底部的源区105和P+区104连接；栅极则会通过通孔和栅极导电材料层106接触。为了跟栅极导电材料层106、源区105和P+区104都形成很好的欧姆接触，其正面金属层109通常是TiNiAl。
通孔会穿过层间膜(ILD)108，层间膜108的厚度通常在1μm附近，通常是有两层二氧化硅组成，一个典型的条件是PSG+BPSG。
SiC材料的禁带宽度高，在击穿时，其临界的电场强度可以达到3e6V/cm；对于沟槽栅MOSFET而言，其最高的电场强度通常发生在栅极沟槽的底部，这是因为具有曲率效应，在工艺上需要将栅极沟槽做的尽可能的圆滑是为了降低曲率效应。而在栅介质层107如氧化层的电场强度，因为高斯定理，需要在SiC临界电场的击穿上在乘以
Figure BDA0002834308000000021
也就是SiC的介电常数(εsemi)和二氧化硅介电常数(εinsulator)的比值，这个值通常在2.6附近；因此在二氧化硅体内其电场强度就基本上接近了其可以承受的电场强度的极限，这样会导致栅极漏电的增加，影响器件的可靠性。
目前的解决方案有很多种，一个可行的方案是提高氧化层的介电常数，从而降低
Figure BDA0002834308000000031
如Si3N4等高K的绝缘层材料。但是更高的界面缺陷密度，限制了其应用。
另外一种方法，也是目前业界普遍采用的，是通过器件设计的方法，降低SiC和二氧化硅界面的电场强度。让在其界面，在击穿时SiC处的最高电场强度不超过1.5e6V/cm，这是一个经验值。
一个目前业界非常常见的做法是采用如图2所示的现有第二种SiC MOSFET器件的器件单元结构，和图1不同之处为：
栅极沟槽的底部进行P型注入并形成底部掺杂区110。
同时希望底部掺杂区110是跟源极相连，不是浮空的。这是因为如果这个底部掺杂区110是浮空的，那么在器件承受高的漏极电压时，其空穴会被完全的耗尽。而器件导通时，没有提供空穴的途径，只能靠热激发产生，产生的空穴速度慢，依然处于耗尽状态，增加了其导通电阻即动态增加导通电阻。
此外，底部掺杂区110如果跟源极相连，也能够更好的屏蔽栅极，降低氧化层的电场强度。
但是如何实现底部掺杂区110和源极之间的接触，是目前的一个难点。
目前一些常见的做法，是通过高能量的离子注入如P型注入将底部掺杂区110跟源极相连。但是这个能量通常需要大于1MeV，超过了很大一部分机台能力。此外，注入的能量过高，也会造成更严重的晶格缺陷。
采用沟槽刻蚀和P型硅填入技术，也可以实现将底部掺杂区110和源极连接。但是P型硅的填入工艺复杂，成本比较高。
发明内容
本发明所要解决的技术问题是提供一种SiC MOSFET器件，能在栅极沟槽底部形成和源极相连的底部掺杂区从而能降低栅极沟槽底部表面的栅介质层的电场强度并提高栅介质层的可靠性，同时能使底部掺杂区连接到源极的引出结构容易实现。为此，本发明还提供一种SiC MOSFET器件的制造方法。
为解决上述技术问题，本发明提供的SiC MOSFET器件的器件单元包括：
具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅。
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层。
在所述栅极沟槽的底部表面下的所述SiC外延层中形成有底部掺杂区，所述底部掺杂区具有第二导电类型掺杂，所述底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触。
在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道。
所述沟道区底部的所述SiC外延层组成漂移区。
在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。
所述栅极导电材料层的顶部连接到由正面金属层组成的栅极。
所述源区的顶部连接到由正面金属层组成的源极。
所述底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度。
所述底部掺杂区连接到所述源极的引出结构包括：
所述引出结构的形成区域位于所述栅极沟槽的区域内，所述引出结构的形成区域内的所述栅极导电材料层被去除且在所述栅极导电材料层被去除区域中填充有第一介质层。
在所述引出结构的形成区域的顶部形成有第一通孔，所述第一通孔的顶部和所述源极对应的所述正面金属层接触，所述第一通孔的底部穿过层间膜、所述第一介质层和所述栅介质层并和所述底部掺杂区接触。
进一步的改进是，所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成。
所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
在俯视面上，所述器件单元为条形结构或者为多边形结构。
所述多边形结构包括方形或六边形。
进一步的改进是，所述器件单元为条形结构，所述栅极沟槽呈条形。
所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
进一步的改进是，在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。
进一步的改进是，所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。
进一步的改进是，所述栅介质层的材料包括氧化层，所述栅极导电材料层的材料包括多晶硅。
进一步的改进是，所述栅极沟槽的深度的最大值达1微米以上。
进一步的改进是，所述第一介质层由所述层间膜组成。
为解决上述技术问题，本发明提供的SiC MOSFET器件的制造方法中，器件单元的形成步骤包括：
步骤一、形成具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有栅极沟槽。
步骤二、进行第二导电类型离子注入在所述栅极沟槽的底部表面下的所述SiC外延层中形成底部掺杂区。
步骤三、在所述栅极沟槽的内侧表面的栅介质层；所述底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触。
步骤四、在形成有所述栅介质层的所述栅极沟槽中填充栅极导电材料层。
步骤五、在所述SiC外延层中形成第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道。
所述沟道区底部的所述SiC外延层组成漂移区。
步骤六、在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。
步骤七、将所述底部掺杂区连接到源极的引出结构的形成区域的所述栅极导电材料层去除。
步骤八、在所述栅极沟槽的所述栅极导电材料层被去除的区域中填充第一介质层。
步骤九、形成层间膜，通孔，正面金属层，对所述正面金属层图形化形成源极和栅极；所述栅极导电材料层的顶部通过对应的通孔连接所述栅极，所述源区的顶部通过对应的通孔连接到所述源极。
令位于所述引出结构的形成区域的顶部的通孔为第一通孔，所述第一通孔的顶部和所述源极对应的所述正面金属层接触，所述第一通孔的底部穿过层间膜、所述第一介质层和所述栅介质层并和所述底部掺杂区接触。
所述底部掺杂区连接到所述源极的结构使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度。
进一步的改进是，步骤一中，所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂。
步骤九之后，还包括如下背面工艺：
对所述SiC衬底进行减薄。
形成漏区，所述漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成。
所述漏区的背面形成背面金属层并由背面金属层组成漏极。
进一步的改进是，SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
在俯视面上，所述器件单元为条形结构或者为多边形结构。
所述多边形结构包括方形或六边形。
进一步的改进是，所述器件单元为条形结构，所述栅极沟槽呈条形。
所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
进一步的改进是，在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。
进一步的改进是，所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。
进一步的改进是，所述栅介质层的材料包括氧化层，所述栅极导电材料层的材料包括多晶硅。
进一步的改进是，所述栅极沟槽的深度的最大值达1微米以上。
进一步的改进是，所述第一介质层由所述层间膜组成，步骤八合并到步骤九的所述层间膜的形成工艺中。
本发明能在栅极沟槽底部形成和源极相连的底部掺杂区从而能降低栅极沟槽底部表面的栅介质层的电场强度并提高栅介质层的可靠性；
同时，本发明中底部掺杂区连接到源极的引出结构是采用将栅极沟槽中的部分区域的栅极导电材料层去除，之后再填充第一介质层以及再形成底部穿过第一介质层的第一通孔实现，这种引出结构不需要采用高能量的离子注入，故容易实现，最后工艺成本也会降低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有第一种SiC MOSFET器件的器件单元的剖面结构示意图；
图2是现有第二种SiC MOSFET器件的器件单元的剖面结构示意图；
图3是本发明实施例SiC MOSFET器件的底部掺杂区的引出结构对应的第一种光刻版版图；
图4A是本发明实施例SiC MOSFET器件的器件单元的沿图3中的AA虚线处的剖面结构示意图；
图4B是本发明实施例SiC MOSFET器件的器件单元的沿图3中的BB虚线处的剖面结构示意图；
图4C是本发明实施例SiC MOSFET器件的器件单元的沿图3中的CC虚线处的剖面结构示意图；
图5是本发明实施例SiC MOSFET器件的底部掺杂区的引出结构的第二种光刻版版图；
图6是本发明实施例SiC MOSFET器件的底部掺杂区的引出结构的第三种光刻版版图。
具体实施方式
本发明实施例SiC MOSFET器件：
本发明实施例SiC MOSFET器件：
如图3所示，是本发明实施例SiC MOSFET器件的底部掺杂区10的引出结构的第一种光刻版版图；如图4A所示，是本发明实施例SiC MOSFET器件的器件单元的沿图3中的AA虚线处的剖面结构示意图；如图4B所示，是本发明实施例SiC MOSFET器件的器件单元的沿图3中的BB虚线处的剖面结构示意图；如图4C所示，是本发明实施例SiC MOSFET器件的器件单元的沿图3中的CC虚线处的剖面结构示意图；本发明实施例SiC MOSFET器件的器件单元包括：
具有第一导电类型掺杂的SiC外延层2，在所述SiC外延层2中形成有沟槽栅。
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层7和填充于所述栅极沟槽中栅极导电材料层6。
在所述栅极沟槽的底部表面下的所述SiC外延层2中形成有底部掺杂区10，所述底部掺杂区10具有第二导电类型掺杂，所述底部掺杂区10的顶部表面和所述栅极沟槽底部表面的所述栅介质层7的底部表面接触。
在所述SiC外延层2中形成有第二导电类型掺杂的沟道区3，所述沟道区3从所述SiC外延层2的顶部表面向下延伸，所述栅极导电材料层6纵向穿过所述沟道区3，被所述栅极导电材料层6侧面覆盖所述沟道区3的表面用于形成导电沟道。
所述沟道区3底部的所述SiC外延层2组成漂移区。
在所述沟道区3的表面形成有由第一导电类型重掺杂区组成的源区5。
所述栅极导电材料层6的顶部连接到由正面金属层9组成的栅极。
所述源区5的顶部连接到由正面金属层9组成的源极。
所述底部掺杂区10连接到源极，使所述栅极沟槽底部表面的所述栅介质层7所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层7所承受的电场强度。
所述底部掺杂区10连接到所述源极的引出结构包括：
所述引出结构的形成区域位于所述栅极沟槽的区域内，所述引出结构的形成区域内的所述栅极导电材料层6被去除且在所述栅极导电材料层6被去除区域中填充有第一介质层8a。
在所述引出结构的形成区域的顶部形成有第一通孔14，所述第一通孔14的顶部和所述源极对应的所述正面金属层9接触，所述第一通孔14的底部穿过层间膜8、所述第一介质层8a和所述栅介质层7并和所述底部掺杂区10接触。
由图3所示可知，图形11对应于光刻版中用于定义栅极沟槽的版图，也即形成的所述栅极沟槽的形状完全由图形11定义，图形11呈条形结构；图形12对应于光刻版中用于定义所述引出结构的形成区域的版图，图形12所打开的所述栅极沟槽中的所述栅极导电材料层6会被去除，也即图形11和12的相交区域中的所述栅极导电材料层6会被去除，并会形成所述第一介质层8a。所述第一介质层8a请参考图4B所示。
本发明实施例中，所述SiC外延层2形成于SiC衬底1上，所述SiC衬底1具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底1组成或者由减薄后的所述SiC衬底1进行背面离子注入之后形成。
所述漏区的背面形成有由背面金属层组成的漏极。
SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
在俯视面上，所述器件单元为条形结构。在其他实施例中也能为：所述器件单元为多边形结构；所述多边形结构包括方形或六边形。如图3所示，虽然图形11对应的条形结构也是一个矩形，但是作为所述器件单元来说，条形结构的所述器件单元在所述器件单元区中排列仅是沿一个方向即图形11对应的条形的宽度方向排列。而所述器件单元为多边形结构时，多边形结构会在X方向和Y方向两个方向对称排列。
所述器件单元为条形结构时，所述栅极沟槽呈条形，即由图3的图形11对应的条形定义。
所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。如图3所示，图形12对应的所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个位置上且该位置为所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的中间位置。如图5所示，是本发明实施例SiC MOSFET器件的底部掺杂区的引出结构的第二种光刻版版图；可以看出，图形12对应的所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的两个位置上且该两个位置为所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端位置。
所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。如图3所示，所述引出结构的形成区域的所述栅极沟槽的宽度等于所述引出结构的形成区域外的所述栅极沟槽的宽度。作为一种改进结构，如图6所示，是本发明实施例SiC MOSFET器件的底部掺杂区的引出结构的第三种光刻版版图，所述引出结构的形成区域的所述栅极沟槽的宽度大于所述引出结构的形成区域外的所述栅极沟槽的宽度；也即图形12和图形11相交位置处对应的所述栅极沟槽的宽度更大。
所述栅介质层7的材料包括氧化层。较佳为，所述栅介质层7采用热氧化工艺形成，之后再在氮气气氛下进行退火，以提高沟道载流子的迁移率。
所述栅极导电材料层6的材料包括多晶硅。
所述栅极沟槽的深度的最大值达1微米以上。这时采用图6所示的版图结构有利于降低刻蚀所述栅极导电材料层6的难度。
较佳为，所述第一介质层8a由所述层间膜8组成，这样能省略单独形成所述第一介质层8a的步骤。
本发明实施例中，除了第一通孔14外。所述源区5和所述栅极导电材料层6的顶部也分别形成有对应的通孔。各所述通孔都穿过所述层间膜8。图4A中，所述源区5对的通孔底部还形成有第二导电类型重掺杂的欧姆接触区4，以实现所述通孔和底部的所述沟道区3的欧姆接触。
本发明实施例中，SiC MOSFET器件为N型器件，第一导电类型为N型，第二导电类型为P型。P型掺杂杂质包括铝，N型掺杂杂质包括氮，所述正面金属层11的材料包括TiNiAl。
本发明实施例能在栅极沟槽底部形成和源极相连的底部掺杂区10从而能降低栅极沟槽底部表面的栅介质层7的电场强度并提高栅介质层7的可靠性。
同时，本发明实施例中底部掺杂区10连接到源极的引出结构是采用将栅极沟槽中的部分区域的栅极导电材料层6去除，之后再填充第一介质层8a以及再形成底部穿过第一介质层8a的第一通孔14实现，这种引出结构不需要采用高能量的离子注入，故容易实现，最后工艺成本也会降低。
本发明实施例SiC MOSFET器件的制造方法：
本发明实施例SiC MOSFET器件的制造方法中，器件单元的形成步骤包括：
步骤一、形成具有第一导电类型掺杂的SiC外延层2，在所述SiC外延层2中形成有栅极沟槽。
如图3所示，所述栅极沟槽采用图3中图形11对应的光刻版的版图图形定义。
本发明实施例方法中，所述SiC外延层2形成于SiC衬底1上，所述SiC衬底1具有第一导电类型重掺杂。
步骤二、进行第二导电类型离子注入在所述栅极沟槽的底部表面下的所述SiC外延层2中形成底部掺杂区10。
步骤三、在所述栅极沟槽的内侧表面的栅介质层7；所述底部掺杂区10的顶部表面和所述栅极沟槽底部表面的所述栅介质层7的底部表面接触。
本发明实施例方法中，所述栅介质层7的材料包括氧化层。较佳为，所述栅介质层7采用热氧化工艺形成，之后再在氮气气氛下进行退火，以提高沟道载流子的迁移率。
步骤四、在形成有所述栅介质层7的所述栅极沟槽中填充栅极导电材料层6。
本发明实施例方法中，所述栅极导电材料层6的材料包括多晶硅。形成所述栅极导电材料层6的步骤包括：
首先进行沉积所述栅极导电材料层6对应的多晶硅，厚度是
Figure BDA0002834308000000111
也能是
Figure BDA0002834308000000112
这个时候取决于所述栅极导电材料层6的顶部引出结构即通孔位置是在栅极沟槽里面还是在栅极沟槽外面。如果在栅极沟槽外面，需要额外增加一张光刻版(Mask)。如果所述栅极导电材料层6的顶部的通孔直接在沟槽里面，那么可以进行所述栅极导电材料层6的多晶硅的化学机械研磨(CMP)，将栅极沟槽之间的台面区(Mesa)表面的多晶硅研磨掉，或者是直接进行多晶硅回刻。
步骤五、在所述SiC外延层2中形成第二导电类型掺杂的沟道区3，所述沟道区3从所述SiC外延层2的顶部表面向下延伸，所述栅极导电材料层6纵向穿过所述沟道区3，被所述栅极导电材料层6侧面覆盖所述沟道区3的表面用于形成导电沟道。
所述沟道区3底部的所述SiC外延层2组成漂移区。
步骤六、在所述沟道区3的表面形成有由第一导电类型重掺杂区组成的源区5。
步骤七、将所述底部掺杂区10连接到源极的引出结构的形成区域的所述栅极导电材料层6去除。
步骤七是本发明实施例方法中的最重要的一步，需要采用图3中的图形12是进行光刻定义并形成光刻胶(PR)图形，之后，以光刻胶图形为掩膜将图形12所覆盖区域中的多晶硅完全刻蚀(Etching)掉。
步骤八、在所述栅极沟槽的所述栅极导电材料层6被去除的区域中填充第一介质层8a。
步骤九、形成层间膜8。
本发明实施例方法中，较佳为，所述第一介质层8a由所述层间膜8组成，这样能省略单独形成所述第一介质层8a的步骤。所述层间膜8会把光刻板的图形12所对应的多晶硅刻蚀掉剩下的位置完全填充。
通孔，正面金属层9，对所述正面金属层9图形化形成源极和栅极；所述栅极导电材料层6的顶部通过对应的通孔连接所述栅极，所述源区5的顶部通过对应的通孔连接到所述源极。
令位于所述引出结构的形成区域的顶部的通孔为第一通孔14，所述第一通孔14的顶部和所述源极对应的所述正面金属层9接触，所述第一通孔14的底部穿过层间膜8、所述第一介质层8a和所述栅介质层7并和所述底部掺杂区10接触。
所述底部掺杂区10连接到所述源极的结构使所述栅极沟槽底部表面的所述栅介质层7所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层7所承受的电场强度。
所述通孔的形成工艺包括：
进行光刻定义将所述通孔的形成区域打开；
之后，进行刻蚀形成所述通孔的开口。对于所述栅极导电材料层6和所述源区5顶部的所述通孔，需要将对应的所述层间膜8刻蚀掉形成所述通孔的开口；对于所述第一通孔14，则除了要刻蚀所述层间膜8之外，还需要刻蚀所述第一介质层8a和所述栅介质层7。也即，通孔刻蚀时会加比较大的过刻蚀(OverEtch)，将绝缘层完全刻蚀掉，一直停在SiC处。
步骤九之后，还包括如下背面工艺：
对所述SiC衬底1进行减薄。
形成漏区，所述漏区由减薄后的所述SiC衬底1组成或者由减薄后的所述SiC衬底1进行背面离子注入之后形成。
所述漏区的背面形成背面金属层并由背面金属层组成漏极。
本发明实施例方法中，SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
在俯视面上，所述器件单元为条形结构。在其他实施例方法中也能为：所述器件单元为多边形结构；所述多边形结构包括方形或六边形。
所述器件单元为条形结构时，所述栅极沟槽呈条形。所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。
所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。所述栅极沟槽的深度的最大值达1微米以上，如图6所示，通过将所述引出结构的形成区域的所述栅极沟槽的宽度设置为大于所述引出结构的形成区域外的所述栅极沟槽的宽度，能降低所述第一通孔14的开口的刻蚀难度，因为当所述栅极沟槽的宽度扩大后，所述第一通孔14的开口宽度也能扩大也即图6中图形13对应的版图图形的宽度会扩大，从而能降低所述第一通孔14的开口的刻蚀难度。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种SiC MOSFET器件，其特征在于，器件单元包括：
具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅；
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层；
在所述栅极沟槽的底部表面下的所述SiC外延层中形成有底部掺杂区，所述底部掺杂区具有第二导电类型掺杂，所述底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触；
在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道；
所述沟道区底部的所述SiC外延层组成漂移区；
在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；
所述栅极导电材料层的顶部连接到由正面金属层组成的栅极；
所述源区的顶部连接到由正面金属层组成的源极；
所述底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度；
所述底部掺杂区连接到所述源极的引出结构包括：
所述引出结构的形成区域位于所述栅极沟槽的区域内，所述引出结构的形成区域内的所述栅极导电材料层被去除且在所述栅极导电材料层被去除区域中填充有第一介质层；
在所述引出结构的形成区域的顶部形成有第一通孔，所述第一通孔的顶部和所述源极对应的所述正面金属层接触，所述第一通孔的底部穿过层间膜、所述第一介质层和所述栅介质层并和所述底部掺杂区接触。
2.如权利要求1所述的SiC MOSFET器件，其特征在于：所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成；
所述漏区的背面形成有由背面金属层组成的漏极。
3.如权利要求2所述的SiC MOSFET器件，其特征在于：SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成；
在俯视面上，所述器件单元为条形结构或者为多边形结构；
所述多边形结构包括方形或六边形。
4.如权利要求3所述的SiC MOSFET器件，其特征在于：所述器件单元为条形结构，所述栅极沟槽呈条形；
所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
5.如权利要求4所述的SiC MOSFET器件，其特征在于：在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。
6.如权利要求5所述的SiC MOSFET器件，其特征在于：所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。
7.如权利要求1所述的SiC MOSFET器件，其特征在于：所述栅介质层的材料包括氧化层，所述栅极导电材料层的材料包括多晶硅。
8.如权利要求1或6所述的SiC MOSFET器件，其特征在于：所述栅极沟槽的深度的最大值达1微米以上。
9.如权利要求1所述的SiC MOSFET器件，其特征在于：所述第一介质层由所述层间膜组成。
10.一种SiC MOSFET器件的制造方法，其特征在于，器件单元的形成步骤包括：
步骤一、形成具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有栅极沟槽；
步骤二、进行第二导电类型离子注入在所述栅极沟槽的底部表面下的所述SiC外延层中形成底部掺杂区；
步骤三、在所述栅极沟槽的内侧表面的栅介质层；所述底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触；
步骤四、在形成有所述栅介质层的所述栅极沟槽中填充栅极导电材料层；
步骤五、在所述SiC外延层中形成第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道；
所述沟道区底部的所述SiC外延层组成漂移区；
步骤六、在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；
步骤七、将所述底部掺杂区连接到源极的引出结构的形成区域的所述栅极导电材料层去除；
步骤八、在所述栅极沟槽的所述栅极导电材料层被去除的区域中填充第一介质层；
步骤九、形成层间膜，通孔，正面金属层，对所述正面金属层图形化形成源极和栅极；所述栅极导电材料层的顶部通过对应的通孔连接所述栅极，所述源区的顶部通过对应的通孔连接到所述源极；
令位于所述引出结构的形成区域的顶部的通孔为第一通孔，所述第一通孔的顶部和所述源极对应的所述正面金属层接触，所述第一通孔的底部穿过层间膜、所述第一介质层和所述栅介质层并和所述底部掺杂区接触；
所述底部掺杂区连接到所述源极的结构使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度。
11.如权利要求10所述的SiC MOSFET器件的制造方法，其特征在于：步骤一中，所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂；
步骤九之后，还包括如下背面工艺：
对所述SiC衬底进行减薄；
形成漏区，所述漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成；
所述漏区的背面形成背面金属层并由背面金属层组成漏极。
12.如权利要求11所述的SiC MOSFET器件的制造方法，其特征在于：SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成；
在俯视面上，所述器件单元为条形结构或者为多边形结构；
所述多边形结构包括方形或六边形。
13.如权利要求12所述的SiC MOSFET器件的制造方法，其特征在于：所述器件单元为条形结构，所述栅极沟槽呈条形；
所述栅极沟槽和所述栅极沟槽之间的台面区在沿所述栅极沟槽的宽度方向交替排列。
14.如权利要求13所述的SiC MOSFET器件的制造方法，其特征在于：在沿所述栅极沟槽的长度方向上，所述引出结构的形成区域位于所述栅极沟槽的沿长度方向上的一个或多个位置上，所述引出结构的形成区域包括所述栅极沟槽的沿长度方向的两端或者中间位置。
15.如权利要求14所述的SiC MOSFET器件的制造方法，其特征在于：所述引出结构的形成区域的所述栅极沟槽的宽度大于等于所述引出结构的形成区域外的所述栅极沟槽的宽度。
16.如权利要求10所述的SiC MOSFET器件的制造方法，其特征在于：所述栅介质层的材料包括氧化层，所述栅极导电材料层的材料包括多晶硅。
17.如权利要求10或15所述的SiC MOSFET器件的制造方法，其特征在于：所述栅极沟槽的深度的最大值达1微米以上。
18.如权利要求10所述的SiC MOSFET器件的制造方法，其特征在于：所述第一介质层由所述层间膜组成，步骤八合并到步骤九的所述层间膜的形成工艺中。
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