KR100848968B1 - 싱커 트렌치를 사용하는 상부 드레인을 구비한 전력 반도체장치 - Google Patents

싱커 트렌치를 사용하는 상부 드레인을 구비한 전력 반도체장치 Download PDF

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Abstract

전력 반도체 디바이스 제1 전도성 타입의 기판과, 상기 기판 위에 놓이고 상기 기판과 접촉하는, 상기 제1 전도성 타입의 에피택셜 레이어를 포함한다. 제1 트렌치는 상기 에피택셜 레이어 내로 연장되고 상기 에피택셜 레이어의 내부에서 종단된다. 싱커 트렌치는 상기 에피택셜 레이어의 상면으로부터 상기 에피택셜 레이어를 통해 연장되고 상기 기판 내에서 종단된다. 상기 싱커 트렌치는 상기 제1 트렌치로부터 측방향으로 이격되고, 상기 제1 트렌치보다 더 넓은 폭을 갖고 상기 제1 트렌치보다 더 깊게 연장된다. 상기 싱커 트렌치는, 상기 싱커 트렌치를 충진하는 전도성 물질이 트렌치의 바닥을 따라서 상기 기판과 전기적 콘택트를 형성하고 상기 트렌치의 상부를 따라서 상호접속 레이어(interconnect layer)와 전기적 콘택트를 형성하도록 싱커 트렌치 측벽을 따라서만 절연체로 라이닝(lining)된다.
전력 반도체, 에피택셜 레이어, 싱커 트렌치, 게이트 트렌치, 절연체

Description

싱커 트렌치를 사용하는 상부 드레인을 구비한 전력 반도체 장치{SEMICONDUCTOR POWER DEVICE HAVING A TOP-SIDE DRAIN USING A SINKER TRENCH}
본 출원은, 참조에 의해 본 명세서에 편입된 2004년 8월 3일자 미합중국 임시 출원 제60/598,678호를 우선권 주장의 기초로 한다. 또한, 본 출원은 참조에 의해 본 명세서에 편입된 2004년 12월 29일자 미합중국 특허출원 제11/026,276호 "전력 반도체 장치 및 그 제조 방법(Power Semiconductor Devices and Methods of Manufacture)"과 관련된다.
본 발명은 일반적으로 전력 반도체 장치에 관한 것이고, 더 구체적으로는 싱커 트렌치(sinker trench)를 사용하는 상부 드레인 콘택트(top-side drain contact)를 구비한 전력 장치에 관한 것이다.
상측 다이(upper die) 표면에서 이용가능한 상호접속부(interconnect)를 모두 구비한 측방(lateral) 구조를 갖는 집적 회로(Integrated Circuits: ICs)와 달리, 많은 전력 반도체 장치는 후방이 활성(active) 전기적 접속인 다이를 구비한 수직식(vertical) 구조를 갖는다. 예를 들어, 수직식 전력 MOSFET 구조에서, 소스와 게이트 접속은 다이의 상면에서 이루어지고, 드레인 접속은 다이의 배면에서 이루어진다. 몇몇 응용 분야에서는, 드레인 접속이 상부에서 접속가능하도록 하는 것이 바람직하다. 싱커 트렌치 구조는 이러한 목적을 위해 사용된다.
첫 번째 기술에서, 다이의 상부로부터 아래로 (상기 장치의 드레인 콘택트 영역을 형성하는) 기판까지 연장되는 확산 싱커는, 드레인 콘택트를 다이의 상면에서 이용가능하게 하는데 사용된다. 이 기술의 단점은 확산 싱커가 형성되는 동안 측방 확산이 결과적으로 상당한 양의 실리콘 영역을 소모한다는 것이다.
두 번째 기술에서, 다이의 상부로부터 다이의 배면까지 완전히 관통하여 연장되는 금속-충진 비아(metal-filled vias)가 배면 콘택트를 다이의 상부로 가져오기 위해 사용된다. 이 기술은 상기 확산 싱커 기술과 같은 활성 영역의 손실을 겪지는 않지만, 제조 과정에 복잡성을 부가하는 매우 깊은 비아의 형성을 요구한다. 또한, 전도 중에, 전류가 드레인 콘택트에 도달하기 전에 기판의 긴 스트레치를 통해 이동할 것이 요구되고, 이렇게 해서 디바이스 온(on) 저항 Ron이 더 높아지게 된다.
따라서, 배면 콘택트가 상부에서 이용가능하도록 하는 향상된 트렌치 구조가 바림직하다.
본 발명의 일 실시예에서, 전력 반도체 장치는, 제1 전도성 타입의 기판 및 상기 기판 위에 놓이고 상기 기판과 접촉하는 상기 제1 전도성 타입의 에피택셜 레이어를 포함한다. 제1 트렌치는 상기 에피택셜 레이어 내로 연장되고 상기 에피택셜 레이어의 내부에서 종단된다. 싱커 트렌치는 상기 에피택셜 레이어의 상면으로부터 상기 에피택셜 레이어를 통해 연장되고 상기 기판 내에서 종단된다. 상기 싱커 트렌치는 상기 제1 트렌치로부터 측방향으로 이격되고, 상기 제1 트렌치보다 폭이 넓고 더 깊게 연장된다. 상기 싱커 트렌치를 충진하는 전도성 물질이 상기 트렌치의 바닥을 따라 상기 기판과의 전기적 콘택트를 형성하고 상기 트렌치의 상부를 따라 상호접속 레이어와의 전기적 콘택트를 형성할 수 있도록, 상기 싱커 트렌치는 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝(lining)된다.
본 발명의 다른 실시예에 의하면, 전력 반도체 디바이스는 다음과 같이 형성된다. 에피택셜 레이어는 기판과 접촉하여 상기 기판 위에 형성된다. 상기 에피택셜 레이어와 기판은 제1의 전도성 타입이다. 제1 트렌치를 형성하기 위한 제1 개구 및 싱커 트렌치를 형성하기 위한 제2 개구는, 상기 제2 개구가 상기 제1 개구보다 넓은 폭을 갖도록 한정된다. 실리콘 에칭이 상기 제1 및 제2 개구를 통하여 동시에 에칭하도록 수행되어, 상기 제1 트렌치가 상기 에피택셜 레이어 내에서 종단되고 상기 싱커 트렌치가 상기 기판 내에서 종단되도록 상기 제1 트렌치 및 싱커 트렌치를 형성한다. 상기 싱커 트렌치의 측벽과 바닥은 절연체로 라이닝된다. 상기 싱커 트렌치는 전도성 물질로 충진되고, 상기 전도성 물질은 상기 싱커 트렌치의 바닥을 따라 기판과의 전기적 콘택트를 형성한다. 상호접속 레이어는 상기 에피택셜 레이어 위로 형성되어, 상기 싱커 트렌치의 상면을 따라 상기 전도성 물질과의 전기적 콘택트를 형성한다.
본 발명의 또 다른 실시예에 의하면, 전력 반도체 디바이스는 기판 위의 실리콘 영역으로 연장되는 줄 모양(stripe-shaped) 트렌치들의 복수의 그룹을 포함한다. 연속하는 싱커 트렌치는, 상기 줄 모양 트렌치들의 복수의 그룹을 서로 분리시키기 위해, 상기 줄 모양 트렌치들의 복수의 그룹의 각각을 완전히 둘러싼다. 상기 연속하는 싱커 트렌치는 상기 실리콘 영역의 상면으로부터 상기 실리콘 영역을 통하여 연장되고 상기 기판 내에서 종단된다. 상기 연속하는 싱커 트렌치는, 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝되어, 상기 연속하는 싱커 트렌치를 충진하는 전도성 물질은 상기 연속하는 싱커 트렌치의 바닥을 따라 상기 기판과의 전기적 콘택트를 형성하고 상기 연속하는 싱커 트렌치의 상부를 따라 상호접속 레이어와의 전기적 콘택트를 형성할 수 있다.
본 발명의 또 다른 실시예에 의하면, 전력 반도체 디바이스는 기판 위의 실리콘 영역으로 연장되는 복수 그룹의 줄 모양 게이트 트렌치를 포함한다. 복수의 줄 모양 싱커 트렌치의 각각은 상기 복수 그룹의 줄 모양 게이트 트렌치의 인접하는 두 개의 그룹 사이에서 연장된다. 상기 복수의 줄 모양 싱커 트렌치는 상기 실리콘 영역의 상면으로부터 상기 실리콘 영역을 통해 연장되고 상기 기판 내에서 종단된다. 상기 복수의 줄 모양 싱커 트렌치는 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝되어, 각각의 싱커 트렌치를 충진하는 전도성 물질은 상기 싱커 트렌치의 바닥을 따라 상기 기판과의 전기적 콘택트를 형성하고 상기 싱커 트렌치의 상부를 따라 상호접속 레이어와의 전기적 콘택트를 형성할 수 있다.
본 발명의 또 다른 실시예에 의하면, 반도체 패키지 디바이스는 전력 디바이스를 포함하는 다이(die)를 수용한다. 상기 다이는 기판 위에 실리콘 영역을 포함한다. 복수의 제1 트렌치의 각각은 상기 실리콘 영역으로 연장된다. 연속하는 싱커 트렌치는 상기 복수의 제1 트렌치를 완전히 둘러싸도록 상기 다이의 주연(周緣)을 따라 연장된다. 상기 연속하는 싱커 트렌치는 상기 다이의 상면으로부터 상기 실리콘 영역을 통해 연장되고 상기 기판 내에서 종단된다. 상기 연속하는 싱커 트렌치는 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝되어, 상기 연속하는 싱커 트렌치를 충진하는 전도성 물질은 상기 연속하는 싱커 트렌치의 바닥을 따라 상기 기판과의 전기적 콘택트를 형성하고 상기 연속하는 싱커 트렌치의 상부를 따라 상호접속 레이어와의 전기적 콘택트를 형성할 수 있다. 그리드 어레이 내에 정렬된 복수의 상호접속 볼은, 상기 그리드 어레이의 외주연에 위치되고 상기 연속하는 싱커 트렌치 내의 전도성 물질에 전기적으로 접속하는 일 그룹의 상호접속 볼들을 포함한다.
도 1은, 본 발명의 일 실시예에 따른 예시적인 수직식(vertical) 전력 디바이스의 단순화된 횡단면도를 도시한다.
도 2 내지 4는, 본 발명의 실시예에 따른 하나 또는 그 이상의 싱커 트렌치를 갖는 수직식 전력 디바이스를 위에서 본 다양한 레이아웃을 도시한다.
도 5는, 본 발명의 일 실시예에 따른, 볼-그리드 어레이(ball-grid array) 패키지 내에 수용된 다이의 주연을 따라 연장되는 싱커 트렌치에 대한 볼-그리드 어레이 내에서의 상호접속 볼의 위치를 도시하는 배치도이다.
본 발명의 일 실시예에 따라, 실리콘 기판 내에서 종단되는 싱커 트렌치는 도핑된 폴리실리콘(doped polysilicon) 또는 금속성 물질과 같은 전도성이 높은 물질로 충진된다. 상기 싱커 트렌치는, 게이트 트렌치가 형성되는 활성 영역으로부터 측방향으로 미리 정해진 거리만큼 이격된다. 상기 싱커 트렌치는 상기 게이트 트렌치보다 더 넓은 폭을 갖고 상기 게이트 트렌치보다 더 깊게 연장되고, 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝된다. 이러한 기술은 확산 싱커 방법의 측방향 확산에 기인하는 영역 손실을 제거하고, 결과적으로 확산보다 더 많은 전도성 물질이 사용되기 때문에 온-저항(on-resistance)이 향상된다. 또한, 이러한 기술은, 금속 충진(metal-filled) 트렌치가 다이의 상부로부터 바닥으로 연장되는 기술에서 요구되는 것보다, 훨씬 더 얇은 트렌치를 요구한다. 전류가 드레인 콘택트에 도달하기 위해 기판의 전체 깊이를 관통하여 이동할 필요가 없기 때문에, 온-저항이 향상된다.
도 1은, 본 발명의 일 실시예에 따른 수직식 트렌치형 게이트(vertical trenched-gate) 전력 MOSFET 구조 100의 단순화된 횡단면도를 도시한다. n-타입 에피택셜 레이어 104는, 배면 드레인을 형성하는 n-타입 기판 102 위로 연장된다. 싱커 트렌치 106은 에피택셜 레이어 104의 상면으로부터 에피택셜 레이어 104를 통해 연장되고 기판 102 내에서 종단된다. 유전체 레이어 110은, 상기 싱커 트렌치 측벽을 라이닝한다. 유전체 레이어 110은 산화물(oxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 산화물 및 질화물의 멀티레이어, 임의의 공지된 로우(low)-k 절연 물질, 및 임의의 공지된 하이(high)-k 절연 물질 중 하나가 될 수 있다. 본 명세서에서 사용되는 "산화물"은 화학적 증착 산화물(SixOy) 또는 열적으로 성장된 실리콘 이산화물(SiO2)을 의미한다. 싱커 트렌치 106은 도핑된 폴리실리콘, 선택적 에피택셜 실리콘(selective epitaxial silicon; SEG), 금속, 또는 금속성 화합물과 같은 전도성 물질 108로 충진된다. 전도성 물질 108은 싱커 트렌치 106의 바닥을 따라 기판 102와 전기적으로 접촉한다. 이렇게 해서 전도성 물질 108은 배면 드레인이 상부를 따라 상호접속(interconnect)에 이용될 수 있도록 한다. 드레인 콘택트가 상면으로 이동된 상태에서, 기판 102에 접촉하는 배면 금속은 더 이상 필요하지는 않지만, 상부 콘택트와 함께 사용될 수 있다. 배면 금속 레이어는 다이가 갈라지는 것을 막고 디바이스의 열 전도 특성을 향상시키는 것과 같은 다른 목적을 위해 포함될 수 있다.
p-타입 전도성의 웰 영역 114는 에피택셜 레이어 104의 윗부분을 따라 연장된다. 게이트 트렌치 112는 싱커 트렌치 106으로부터 측방향으로 미리 정해진 거리 S1 만큼 이격되고, 상면으로부터 p-타입 웰 영역 114를 통해 수직 방향으로 연장되고 에피택셜 레이어 104 내의 미리 정해진 깊이에서 종단된다. 싱커 트렌치 106은 게이트 트렌치 112보다 더 넓고 더 깊다. 게이트 트렌치 112는 유전체 레이어 116으로 라이닝된다. 게이트 트렌치 112의 바닥을 따라 놓여진 유전체는 게이트 트렌치 측벽을 따라 놓여진 유전체보다 더 두껍게 만들어 질 수도 있다. 각각 의 게이트 트렌치 112는, 게이트-드레인 용량을 줄이기 위해, 게이트 전극 118 및 게이트 전극 118 꼭대기의 유전체 레이어 120을 포함한다. p-타입 전도성의 소스 영역 122은 웰 영역 114의 윗부분을 따라 연장된다. 소스 영역 122는 수직 방향으로 게이트 전극 118과 겹친다. 도시된 바와 같이, 웰 영역 114는 싱커 트렌치 106으로부터 일정 거리 떨어져서 종단된다. 일 실시예에서, 상기 일정 거리는 디바이스 블로킹 전압율(device blocking voltage rating)로 지시된다. 다른 실시예에서, 웰 영역 114는 싱커 트렌치 106에서 종단되어 싱커 트렌치 106과 인접하다. 이 실시예에서, 더 높은 블로킹 전압율에 대해, 싱커 유전체가 더 높은 전압을 견뎌낼 것이 요구되기 때문에, 싱커 트렌치 측벽을 따라 놓인 유전체 레이어의 두께가 더 크게 만들어질 필요가 있다. 만약 전도성 물질 108이 전류를 조절할 목적으로 최소의 폭을 가질 것이 요구된다면, 이는 더 넓은 싱커 트렌치를 요구할 수 있다.
온(on) 상태에서, 소스 영역 122로부터 에피택셜 레이어 104까지의 전도성 채널은 게이트 트렌치 측벽을 따라 웰 영역 114 내에 형성된다. 이렇게 해서 전류는 드레인 터미널 124로부터 수직 방향으로 싱커 트렌치 106의 전도성 물질 108을 통해서 흐르고, 다음으로 측방향으로 기판 102를 통해, 마지막으로 수직 방향으로 에피택셜 레이어 104, 웰 영역 114 내의 전도성 채널, 및 소스 영역 122를 통해서, 소스 터미널 126까지 흐른다.
게이트 트렌치의 폭은 일반적으로 제조 기술이 패키징 밀도를 최대화할 수 있을 정도로 작게 유지되지만, 일반적으로는 더 넓은 싱커 트렌치가 더욱 바람직하 다. 더 넓은 싱커 트렌치는 충진하기 더 쉽고, 더 낮은 저항을 가지며, 만약 필요하다면 용이하게 더 깊게 연장될 수 있다. 일 실시예에서, 싱커 트렌치 106 및 게이트 트렌치 114는 동시에 형성된다. 이것은 상기 싱커 트렌치가 상기 활성 영역에 자기 정렬(self-aligned)된다는 점에서 유리하다. 이 실시예에서, 상기 싱커 트렌치, 상기 게이트 트렌치, 그리고 싱커 트렌치 106과 상기 활성 영역 사이의 간격 S1의 폭은 다수의 인자를 고려하여 주의깊게 선택되어야 한다. 첫째, 게이트 트렌치 112의 폭 Wg에 대한 싱커 트렌치 106의 폭 Ws의 비율은, 트렌치 에칭 단계의 종료 시에 싱커 트렌치 106과 게이트 트렌치 112가 원하는 깊이에서 종단되도록, 선택될 필요가 있다. 둘째, 간격 S1 뿐만 아니라 폭의 비율도, 서로 다른 특성을 갖는 트렌치가 동시에 에칭될 때 발생하는 마이크로-로딩(micro-loading) 효과를 최소화하기 위해 주의깊게 선택될 필요가 있다. 마이크로 로딩 효과는, 만약 적절히 다루어지지 않으면, 트렌치가 상부보다 바닥의 폭이 더 큰 넓은 개구를 갖도록 할 수 있다. 이는 싱커 트렌치 내의 전도성 물질에 핀-홀(pin-holes)을 형성하는 것과 같은 문제를 야기할 수 있다. 상기 마이크로-로딩 효과는 또한 적절한 에칭 물질을 선택함으로써 최소화될 수 있다. 셋째, 상기 트렌치의 폭과 간격 S1은 디바이스 온-저항 Ron에 큰 영향을 미친다. "양극 선형(Bipolar Linear), CMOS 논리, 및 DMOS 전력부를 결합하는 새로운 집적 실리콘 게이트 기술(A New Integrated Silicon Gate Technology Combining Bipolar Linear, CMOS Logic, and DMOS Power Parts)"이라는 제목의 에이 안드레이니(A. Andreini)의 논문(1986년 12월, 전자 디바이스에 관한 IEEE 보고서, Vol.ED-33, No.12, 2025 내지 2030 페이 지)에서, 2028 페이지의 섹션 IV-B에, 요구되는 Ron을 위한 적절한 트렌치 폭과 간격 S1을 결정하는데 사용될 수 있는 공식이 설명되어 있다. 이 논문에 설명된 전력 디바이스는 확산 싱커를 사용하지만, Ron의 최적화에 관한 동일한 원리가 본 발명에 적용될 수 있다. 이 논문은 참조에 의해 본 명세서에 편입된다.
게이트 트렌치의 폭에 대한 싱커 트렌치의 폭의 비율은 또한 싱커 트렌치 내에 사용된 전도성 물질의 타입에 의존한다. 일반적으로, 게이트 트렌치의 폭에 대한 싱커 트렌치의 폭의 비율은 10:1 보다 작은 것이 바람직하다. 전도성 물질로서 도핑된 폴리실리콘이 사용되는 일 실시예에서, 게이트 트렌치의 폭에 대한 싱커 트렌치의 폭의 비율은 5:1 보다 작은 것이 바람직하다. 예를 들어, 0.5μm 폭의 게이트 트렌치에 대해서, 폭이 약 0.7μm 내지 2.5μm 범위인 싱커 트렌치가 선택될 것이다. 금속 또는 전도성이 높은 다른 물질이 싱커 트렌치 내에 사용된다면, 더 높은 비율(예를 들어, 3:1)이 더 바람직하다. 트렌치들의 상대적인 폭 이외에, 싱커 트렌치와 활성 영역 사이의 간격 S1도 마이크로-로딩 효과에 큰 영향을 미친다. 더 작은 간격은 일반적으로 마이크로-로딩 효과를 감소시킨다.
일 실시예에서, 에피택셜 레이어 내의 게이트 트렌치의 깊이는 기판 102와 에피택셜 레이어 104 사이의 인터페이스에 밀접하도록 선택되어, 약간 더 넓은 싱커 트렌치는 관통하여 기판 102에 접촉하게 될 것이다. 다른 실시예에서, 게이트 트렌치와 싱커 트렌치는 모두 기판 102 내에서 종단된다.
또 다른 실시예에서, 싱커 트렌치와 게이트 트렌치는 다른 시간에 형성된다. 싱커 트렌치는 활성 영역에 자기 정렬되지 않지만, 간격 S1은 결정적인 치수는 아 니다. 두 개의 트렌치를 다른 시간에 형성하는 이점은 마이크로-로딩 효과의 제거와, 각각의 트렌치를 별개로 최적화하는 능력을 포함한다.
본 발명의 일 실시예에 따른, 상기 싱커 트렌치와 게이트 트렌치가 동시에 형성되는 도 1에 도시된 전력 트랜지스터를 형성하는 방법은 다음과 같다. 에피택셜 레이어 104는 기판 102 위에 형성된다. 다음으로, 게이트 트렌치 및 싱커 트렌치 개구의 패턴을 만들기 위해 마스킹(masking) 레이어가 사용된다. 싱커 트렌치와 게이트 트렌치를 형성하기 위해, 종래의 플라즈마 에칭 기술이 실리콘을 에칭하기 위해 사용된다. 다음으로 절연 레이어, 즉, 산화물이 게이트 트렌치 및 싱커 트렌치의 측벽과 바닥을 따라 형성된다. 절연체의 두께를 증가시키는 것 또는 절연 물질의 유전 상수에 있어서의 증가는 공핍 영역(depletion region) 및 싱커 트렌치 사이의 영역인 거리 S1을 최소화하는데 유리한데, 왜냐하면 공핍 레이어(depletion layer)로부터의 전압의 일부가 절연 레이어에 의해 지지될 것이고 이는 싱커 트렌치의 사용에 의한 실리콘 영역의 소비를 감소시키기 때문이다.
모든 트렌치에서 질화물 레이어는 산화물 레이어 위에 형성된다. 다음으로 상기 산화물 및 질화물 레이어는 종래의 포토리소그래피 및 이방성 에칭 기술을 사용하여 싱커 트렌치의 바닥으로부터 제거되고, 이에 따라 싱커 트렌치의 측벽을 따라 산화물-질화물 이중 레이어가 남는다. 또는, 이방성 및 등방성 에칭의 조합 또는 등방성 에칭만이 사용될 수 있다. 이방성 및 등방성 에칭의 조합은 트렌치 싱커의 아래쪽 측벽 부분(즉, 기판 또는 심지어 에피택셜 레이어까지 연장되는 아래쪽 측벽 부분 - 이는 온-저항을 유리하게 감소시킨다)으로부터 질화물 및 산화물 레이어를 각각 제거하기 위해 유리하게 사용될 수 있다. 그 결과인, 싱커 트렌치 측벽을 따라 놓인 유전체의 더 두꺼운 이중 레이어는 더 높은 드레인 전압을 더 잘 견뎌낼 수 있다. 다음으로 상기 싱커 트렌치와 게이트 트렌치는 인-시튜(in-situ) 도핑된 폴리실리콘으로 충진된다. 다음으로, 상기 도핑된 폴리실리콘은 트렌치들 내부의 폴리실리콘의 상부를 에피택셜 레이어 104의 상면과 평탄화하기 위해 에치백(etched back)된다. 다음으로, 상기 싱커 트렌치를 도포하기 위해 마스킹 레이어를 사용하여, 상기 폴리실리콘 및 산화물-질화물 이중 레이어는 게이트 트렌치로부터 제거된다. 다음으로 게이트 트렌치는 게이트 산화물 레이어로 라이닝되고 게이트 폴리실리콘 물질로 충진된다. 싱커 트렌치 위로 게이트 폴리실리콘이 과잉되면 종래의 포토리소그래피 및 에칭 처리를 사용하여 제거하여, 게이트 전극의 패턴을 형성한다. 디바이스를 완성하기 위한 다른 단계들 뿐만 아니라, 상기 게이트 전극 위에 절연 레이어를 형성하고, 웰 영역과, 소스 영역과, 소스 및 드레인 금속 콘택트 레이어를 형성하는 나머지 처리 단계들은 종래의 방법에 따라 실행된다.
다른 방법에서는, 트렌치가 형성된 후에, (이미 언급한 바와 같이, 웰 영역에 대한 싱커 트렌치의 간격을 줄이기 위한) 두꺼운 산화물 레이어가 상기 게이트 및 싱커 트렌치의 측벽과 바닥을 따라 형성된다. 다음으로 상기 두꺼운 산화물 레이어는 종래의 포토리소그래피 및 이방성 에칭 기술을 사용하여 싱커 트렌치의 바닥으로부터 제거되고, 이렇게 해서 게이트 트렌치가 보호되면서 상기 싱커 트렌치의 측벽은 두꺼운 산화물로 라이닝된 상태가 된다. 또는, 이방성 및 등방성 에칭의 조합도 상기 트렌치 싱커 측벽의 아래쪽 부분으로부터 상기 두꺼운 산화물을 제 거하는데 사용될 수 있다. 상기 산화물 레이어는 게이트 산화물의 보전을 향상시키는, 게이트 트렌치를 위한 희생적인 절연 레이어로서 작용할 수 있다. 다음으로 상기 싱커 트렌치 및 게이트 트렌치는 인-시튜(in-situ) 도핑된 폴리실리콘으로 충진된다. 다음으로, 상기 도핑된 폴리실리콘은 트렌치들 내부의 폴리실리콘의 상부를 에피택셜 레이어 104의 상면과 평탄화하기 위해 에치백(etched back)된다. 다음으로, 상기 싱커 트렌치를 도포하기 위해 마스킹 레이어를 사용하여, 상기 폴리실리콘 및 절연 레이어가 게이트 트렌치로부터 제거된다. 다음으로 게이트 트렌치는 게이트 절연 레이어로 라이닝되고 게이트 폴리실리콘 물질로 충진된다. 싱커 트렌치 위로 게이트 폴리실리콘이 과잉되면 종래의 포토리소그래피 및 에칭 처리를 사용하여 제거하여, 게이트 전극의 패턴을 형성한다. 디바이스를 완성하기 위한 다른 단계들 뿐만 아니라, 상기 게이트 전극 위에 절연 레이어를 형성하고, 웰 영역과, 소스 영역과, 소스 및 드레인 금속 콘택트 레이어를 형성하는 나머지 처리 단계들은 종래의 방법에 따라 실행된다.
다른 방법에서, 트렌치가 형성되고 나면, 절연 레이어, 예를 들어, 상기 게이트 및 싱커 트렌치의 측벽과 바닥을 따라 게이트 산화물이 형성된다(성장한다 또는 침착된다). 다음으로 상기 게이트 산화물 레이어는 종래의 포토리소그래피 및 이방성 에칭 기술을 사용하여 싱커 트렌치의 바닥으로부터 제거되고, 이렇게 해서 게이트 트렌치가 보호되면서 산화물 레이어가 상기 싱커 트렌치의 측벽을 라이닝하게 된다. 또는, 이방성 및 등방성 에칭의 조합 또는 등방성 에칭만이 사용될 수 있다. 이방성 및 등방성 에칭의 조합은 트렌치 싱커의 아래쪽 측벽 부분(즉, 기판 또는 심지어 에피택셜 레이어까지 연장되는 아래쪽 측벽 부분 - 이는 온-저항을 유리하게 감소시킨다)으로부터 게이트 산화물 레이어를 제거하기 위해 유리하게 사용될 수 있다. 다음으로 상기 싱커 트렌치와 게이트 트렌치는 인-시튜(in-situ) 도핑된 폴리실리콘으로 충진된다. 다음으로, 상기 도핑된 폴리실리콘은 종래의 포토리소그래피 기술을 사용하여 패턴이 형성되고, 싱커(드레인) 및 게이트 전극 모두를 형성하기 위해 에칭된다. 디바이스를 완성하기 위한 다른 단계들 뿐만 아니라, 상기 게이트 전극 위에 절연 레이어를 형성하고, 웰 영역과, 소스 영역과, 소스 및 드레인 금속 콘택트 레이어를 형성하는 나머지 처리 단계들은 종래의 방법에 따라 실행된다.
다른 방법에서, 상기 싱커 트렌치 및 게이트 트렌치는 분리된 마스킹 단계를 사용하여 독립적으로 형성된다. 예를 들어, 상기 게이트 트렌치는 제1 셋트의 마스크와 처리 단계에 의해 한정되고 에칭되며, 게이트 산화물로 라이닝되고, 폴리실리콘으로 충진된다. 상기 싱커 트렌치는 제2 셋트의 마스크와 처리 단계에 의해 한정되고 에칭되며, 상기 싱커 트렌치의 측벽을 따라 유전체 레이어로 라이닝되고, 전도성 물질로 충진된다. 싱커 트렌치와 게이트 트렌치가 형성되는 순서는 바뀔 수 있다.
도 2는, 본 발명의 실시예에 따른 싱커 트렌치를 갖는 전력 디바이스를 위에서 본 단순화된 레이아웃을 도시한다. 도 2의 레이아웃은 줄 모양의 셀 형상을 도시한다. 줄 모양의 게이트 트렌치 212a는 수직 방향으로 연장되고 수평 방향으로 연장되는 게이트 트렌치 212b에서 종단된다. 도시된 바와 같이, 세 그룹의 줄 모양 게이트 트렌치는 연속하는 싱커 트렌치 206에 의해 둘러싸여진다. 도 3에 도시 된 다른 실시예에서 싱커 트렌치 306은 게이트 트렌치의 그룹들(그들중 두 개만이 도시되어 있음) 사이에 배치되고, 요구되는 Ron에 의해 지시되는 빈도 및 간격으로 반복된다. 이 실시예의 변형예에서, 배면 드레인 콘택트 방법과 같은 Ron을 얻기 위해, 인접하는 싱커 트렌치들 사이의 간격은 웨이퍼 두께의 두 배가 될 것이 요구된다. 예를 들어, 4밀(mils) 두께의 웨이퍼에 대해, 싱커 트렌치는 서로에 대해 약 8밀(mils)만큼 이격될 수 있다. 더 낮은 Ron을 위해, 싱커 트렌치는 서로 더 가깝게 배치될 수 있다. 도 4에 도시된 다른 실시예에서, 줄 모양 게이트 트렌치 412는 수평 방향으로 연장되고, 수직 방향으로 연장되는 싱커 트렌치 406은 서로 다른 게이트 트렌치의 그룹을 분리한다. 싱커 트렌치 406은 금속 상호접속부 432에 의해 상호 접속된다. 금속 상호접속부는 본드-와이어(bond-wire) 접속을 위해 드레인 패드(pad)를 형성하는 구조의 우측을 따라 확대되어 도시된다. 또한 게이트 패드 430은 게이트 트렌치의 그룹들 중 하나의 절단된 모서리에 도시된다.
도 5는, 본 발명의 일 실시예에 따른, 싱커 트렌치를 갖는 전력 디바이스를 수용하는 다이를 위에서 본 도면이다. 작은 원은 볼 그리드 어레이 패키지의 볼들을 묘사한다. 외주연 영역 506은 싱커 트렌치를 포함하고, 이렇게 해서 외주연 영역 506의 볼들은 드레인 접속을 제공한다. 중앙 영역 507은 활성 영역을 도시하고 이 영역 내부의 볼들은 소스 접속을 제공한다. 중앙 영역 508의 아래쪽 좌측 모서리의 작은 정사각형 영역 530은 게이트 패드를 도시하고, 영역 530 내부의 볼은 게이트 접속을 제공한다.
즉시 알 수 있는 바와 같이, 임의의 전력 디바이스의 배면 접속을 상면으로 가져가기 위해 도 1의 싱커 트렌치 구조 106이 사용될 수 있고, 이러한 것은 수직식 트렌치형-게이트 전력 MOSFETs의 사용으로 한정되지 않는다. 동일 또는 유사한 트렌치 구조가, 평면 게이트 MOSFETs(planar gate MOSFETs; 즉, 게이트와, 그 아래에 놓인, 실리콘 표면 위로 연장되고 그 표면과 평행한 채널 영역을 갖는 MOSFETs)과 같은 다른 수직식 전도성 전력 디바이스들 및, 어노드(anode) 또는 캐소드(cathode) 콘택트 영역이 상부를 따라 상호접속에 이용가능하도록 만드는 전력 다이오드와, 유사하게 통합될 수 있다. 그 전체가 참조로서 본 명세서에 편입된, 2004년 12월 29일자로 출원되고 공동으로 양수된 미합중국 출원 제11/026,276호 "전력 반도체 디바이스 및 그 제조 방법(Power Semiconductor Devices and Methods of Manufacture)"에 그 상당수가 상세히 설명되어 있는 다양한 전하 평형 기술(charge balancing techniques)과의 서로 다른 조합에서, 차폐된 게이트 및 이중 게이트 구조를 사용하는 것을 포함하는, 다른 많은 변형 및 변경이 가능하다. 또한, 도 2 내지 5는 개방 셀(open cell) 형태에 기초한 레이아웃을 도시하지만, 본 발명은 그러한 것으로 제한되지 않는다. 도 1에 도시된 구조는 또한 공지된 다수의 폐쇄 셀(closed cell) 형태 중 하나에서 구현될 수도 있다. 마지막으로, 도 1의 단면의 치수와 도 2 내지 5의 위에서 본 레이아웃의 치수는 비례를 나타내기 위한 것이 아니며 예시에 불과하다.

Claims (40)

  1. 제1 전도성 타입의 기판;
    상기 기판 위에 놓이고 상기 기판과 접촉하는, 상기 제1 전도성 타입의 에피택셜 레이어;
    상기 에피택셜 레이어 내로 연장되고 상기 에피택셜 레이어 내부에서 종단되는 제1 트렌치; 및
    상기 에피택셜 레이어의 상면으로부터 상기 에피택셜 레이어를 통해 연장되고 상기 기판 내에서 종단되며, 상기 제1 트렌치로부터 측방향으로 이격되고, 상기 제1 트렌치보다 더 넓은 폭을 갖고 상기 제1 트렌치보다 더 깊게 연장되는 싱커 트렌치 - 상기 싱커 트렌치는, 상기 싱커 트렌치를 충진하는 전도성 물질이 상기 싱커 트렌치의 바닥을 따라서 상기 기판과 전기적 콘택트를 형성하고 상기 싱커 트렌치의 상부를 따라서 상호접속 레이어(interconnect layer)와 전기적 콘택트를 형성하도록, 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝(lining)됨 - 를 포함하는 전력 반도체 디바이스.
  2. 제1항에 있어서,
    상기 에피택셜 레이어 내의 제2 전도성 타입의 웰 영역;
    상기 제1 트렌치의 측부에 위치하는, 상기 웰 영역 내의 상기 제1 전도성 타입의 소스 영역;
    적어도 상기 제1 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어; 및
    상기 제1 트렌치를 적어도 부분적으로 충진하는 게이트 전극을 더 포함하고,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전력 반도체 디바이스의 한 표면을 따라 놓이는 전력 반도체 디바이스.
  3. 제1항에 있어서,
    상기 전도성 물질은 도핑된 폴리실리콘(doped polysilicon), 선택적 에피택셜 실리콘(selective epitaxial silicon; SEG), 금속, 및 금속성 화합물 중 하나 또는 그 이상을 포함하는 전력 반도체 디바이스.
  4. 제1항에 있어서,
    상기 절연체는 산화물(oxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 산화물 및 질화물의 멀티레이어, 로우(low)-k 절연 물질, 및 하이(high)-k 절연 물질 중 하나를 포함하는 전력 반도체 디바이스.
  5. 제1 전도성 타입의 기판;
    상기 기판 위에 놓이고 상기 기판과 접촉하는, 상기 제1 전도성 타입의 에피택셜 레이어;
    상기 에피택셜 레이어 내의 제2 전도성 타입의 웰 영역;
    상기 에피택셜 레이어와 상기 웰 영역을 통해 연장되고 상기 기판 내에서 종단되는 게이트 트렌치 - 상기 게이트 트렌치는 적어도 상기 게이트 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어를 포함하고, 게이트 전극이 상기 게이트 트렌치를 적어도 부분적으로 충진함 -;
    상기 게이트 트렌치의 측부에 위치하는, 상기 웰 영역 내의 상기 제1 전도성 타입의 소스 영역; 및
    상기 에피택셜 레이어의 상면으로부터 상기 에피택셜 레이어를 통해 연장되고 상기 기판 내에서 종단되며, 상기 게이트 트렌치로부터 측방향으로 이격되고, 상기 게이트 트렌치보다 더 넓은 폭을 갖는 싱커 트렌치 - 상기 싱커 트렌치는, 상기 싱커 트렌치를 충진하는 전도성 물질이 상기 싱커 트렌치의 바닥을 따라서 상기 기판과 전기적 콘택트를 형성하고 상기 싱커 트렌치의 상부를 따라서 상호접속 레이어와 전기적 콘택트를 형성하도록, 상기 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝됨 - 를 포함하는 전력 반도체 디바이스.
  6. 제5항에 있어서,
    상기 전도성 물질은 도핑된 폴리실리콘, 선택적 에피택셜 실리콘(SEG), 금속, 및 금속성 화합물 중 하나 또는 그 이상을 포함하는 전력 반도체 디바이스.
  7. 제5항에 있어서,
    상기 절연체는 산화물, 실리콘 질화물, 산화물 및 질화물의 멀티레이어, 실리콘 질산화물, 로우(low)-k 절연 물질, 및 하이(high)-k 절연 물질 중 하나를 포함하는 전력 반도체 디바이스.
  8. 전력 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 상기 기판과 접촉하는 에피택셜 레이어를 형성 - 상기 에피택셜 레이어 및 상기 기판은 제1 전도성 타입임 - 하는 단계;
    제1 트렌치를 형성하기 위한 제1 개구 및 싱커 트렌치를 형성하기 위한 제2 개구 - 상기 제2 개구는 상기 제1 개구보다 더 넓은 폭을 가짐 - 를 한정하는 단계;
    상기 제1 트렌치가 상기 에피택셜 레이어 내에서 종단되고 상기 싱커 트렌치가 상기 기판 내에서 종단되도록 상기 제1 트렌치 및 상기 싱커 트렌치를 형성하기 위해, 상기 제1 및 제2 개구를 통해 동시에 에칭하도록 실리콘 에칭을 수행하는 단계;
    상기 싱커 트렌치의 측벽을 절연체로 라이닝하는 단계;
    상기 싱커 트렌치를 전도성 물질로 충진 - 상기 전도성 물질은 상기 싱커 트렌치의 바닥을 따라서 상기 기판과의 전기적 콘택트를 형성함 - 하는 단계; 및
    상기 에피택셜 레이어 위에, 상기 싱커 트렌치의 상면을 따라서 상기 전도성 물질과의 전기적 콘택트를 형성하는 상호접속 레이어를 형성하는 단계를 포함하는 전력 반도체 디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 제1 트렌치의 폭에 대한 상기 싱커 트렌치의 폭의 비율은, 상기 제1 트렌치 및 상기 싱커 트렌치의 목표 깊이를 기초로 미리 선택되는 전력 반도체 디바이스 형성 방법.
  10. 제8항에 있어서,
    상기 싱커 트렌치의 폭에 대한 상기 제1 트렌치의 폭의 비율과, 상기 제1 트렌치와 상기 싱커 트렌치 사이의 간격은 마이크로-로딩(micro-loading) 효과를 최소화하도록 미리 선택되는 전력 반도체 디바이스 형성 방법.
  11. 제9항에 있어서,
    상기 비율은 10 대 1보다 작은 전력 반도체 디바이스 형성 방법.
  12. 제9항에 있어서,
    상기 전도성 물질은 폴리실리콘을 포함하고, 상기 비율은 5 대 1보다 작은 전력 반도체 디바이스 형성 방법.
  13. 제8항에 있어서,
    상기 라이닝하는 단계에 있어서, 절연체는 산화물-질화물의 이중 레이어인 전력 반도체 디바이스 형성 방법.
  14. 제8항에 있어서,
    상기 절연체는 산화물, 실리콘 질화물, 산화물 및 질화물의 멀티레이어, 실리콘 질산화물, 로우(low)-k 절연 물질, 및 하이(high)-k 절연 물질 중 하나를 포함하는 전력 반도체 디바이스 형성 방법.
  15. 제8항에 있어서,
    상기 에피택셜 레이어 내에 제2 전도성 타입의 웰 영역을 형성하는 단계;
    소스 영역이 상기 제1 트렌치의 측부에 위치하도록, 상기 웰 영역 내에 상기 제1 전도성 타입의 상기 소스 영역을 형성하는 단계;
    적어도 상기 제1 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어를 형성하는 단계; 및
    상기 제1 트렌치를 적어도 부분적으로 충진하는 게이트 전극을 형성하는 단계를 더 포함하되,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전력 반도체 디바이스의 한 표면을 따라 놓이는 전력 반도체 디바이스 형성 방법.
  16. 제8항에 있어서,
    상기 실리콘 에칭을 수행하는데 있어서 플라즈마 에칭이 사용되는 전력 반도체 디바이스 형성 방법.
  17. 제8항에 있어서,
    상기 라이닝하는 단계에 있어서, 상기 제1 트렌치의 측벽도 상기 절연체로 라이닝되며,
    상기 전력 반도체 디바이스 형성 방법은,
    상기 싱커 트렌치의 바닥을 따라 상기 기판이 노출되도록, 상기 싱커 트렌치의 바닥으로부터만 상기 절연체를 제거하는 단계를 더 포함하는 전력 반도체 디바이스 형성 방법.
  18. 제8항에 있어서,
    상기 충진하는 단계에 앞서, 이방성 에칭을 사용하여 상기 싱커 트렌치의 아래쪽 부분으로부터 상기 절연체를 제거하는 단계를 더 포함하는 전력 반도체 디바이스 형성 방법.
  19. 제8항에 있어서,
    상기 라이닝하는 단계는, 상기 싱커 트렌치와 상기 제1 트렌치 모두의 측벽과 바닥을 상기 절연체로 동시에 라이닝하는 단계를 포함하고,
    상기 충진하는 단계는, 상기 싱커 트렌치와 상기 제1 트렌치 모두를 인-시튜(in-situ) 도핑된 폴리실리콘으로 동시에 충진하는 단계를 포함하며,
    상기 전력 반도체 디바이스 형성 방법은,
    상기 충진하는 단계에 앞서, 상기 싱커 트렌치의 바닥으로부터만 상기 절연체를 제거하는 단계;
    적어도 상기 제1 트렌치의 내부로부터 상기 폴리실리콘과 상기 절연체를 제거하는 단계;
    상기 제1 트렌치의 측벽과 바닥을 라이닝하는 게이트 유전체를 형성하는 단계; 및
    상기 제1 트렌치 내에 게이트 전극을 형성하는 단계를 더 포함하는 전력 반도체 디바이스 형성 방법.
  20. 제8항에 있어서,
    상기 라이닝하는 단계는, 상기 싱커 트렌치와 상기 제1 트렌치 모두의 측벽과 바닥을 게이트 유전체로 동시에 라이닝하는 단계를 포함하고,
    상기 충진하는 단계는, 상기 싱커 트렌치와 상기 제1 트렌치 모두를 인-시튜 도핑된 폴리실리콘으로 동시에 충진하는 단계를 포함하며,
    상기 전력 반도체 디바이스 형성 방법은,
    상기 충진하는 단계에 앞서, 상기 싱커 트렌치의 바닥으로부터만 상기 게이트 유전체를 제거하는 단계를 더 포함하는 전력 반도체 디바이스 형성 방법.
  21. 전계 효과(field effect) 트랜지스터를 형성하는 방법에 있어서,
    기판 위로 상기 기판과 접촉하는 에피택셜 레이어를 형성 - 상기 에피택셜 레이어 및 상기 기판은 제1 전도성 타입임 - 하는 단계;
    게이트 트렌치를 형성하기 위한 제1 개구 및 싱커 트렌치를 형성하기 위한 제2 개구 - 상기 제2 개구는 상기 제1 개구보다 더 넓은 폭을 가짐 - 를 한정하는 단계;
    상기 게이트 트렌치가 상기 에피택셜 레이어 내에서 종단되고 상기 싱커 트렌치가 상기 기판 내에서 종단되도록 상기 게이트 트렌치 및 상기 싱커 트렌치를 형성하기 위해, 상기 제1 및 제2 개구를 통해 동시에 에칭하도록 실리콘 에칭을 수행하는 단계;
    상기 싱커 트렌치 및 상기 게이트 트렌치 모두의 측벽과 바닥을 절연체로 라이닝하는 단계;
    상기 싱커 트렌치의 아래쪽 부분으로부터 상기 절연체를 제거하는 단계; 및
    상기 싱커 트렌치 및 상기 게이트 트렌치를 도핑된 폴리실리콘으로 충진 - 상기 도핑된 폴리실리콘은 상기 싱커 트렌치의 아래쪽 부분을 따라서 상기 기판과의 전기적 콘택트를 형성함 - 하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  22. 제21항에 있어서,
    상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 에피택셜 레이어 내에 제2 전도성 타입의 웰 영역을 형성하는 단계; 및
    소스 영역이 상기 게이트 트렌치의 측부에 위치하도록, 상기 웰 영역 내에 상기 제1 전도성 타입의 상기 소스 영역을 형성하는 단계를 더 포함하되,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 및 웰 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 싱커 트렌치를 통해 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전계 효과 트랜지스터의 한 표면을 따라 놓이는 전계 효과 트랜지스터 형성 방법.
  23. 제21항에 있어서,
    상기 게이트 트렌치의 폭에 대한 상기 싱커 트렌치의 폭의 비율은, 상기 게이트 트렌치 및 상기 싱커 트렌치의 목표 깊이를 기초로 미리 선택되는 전계 효과 트랜지스터 형성 방법.
  24. 제21항에 있어서,
    상기 싱커 트렌치의 폭에 대한 상기 게이트 트렌치의 폭의 비율과, 상기 게이트 트렌치와 상기 싱커 트렌치 사이의 간격은 마이크로-로딩 효과를 최소화하도록 미리 선택되는 전계 효과 트랜지스터 형성 방법.
  25. 제23항에 있어서,
    상기 비율은 10 대 1보다 작은 전계 효과 트랜지스터 형성 방법.
  26. 제21항에 있어서,
    상기 라이닝하는 단계에 있어서, 상기 절연체는 산화물-질화물의 이중 레이어인 전계 효과 트랜지스터 형성 방법.
  27. 제21항에 있어서,
    상기 싱커 트렌치의 아래쪽 부분은, 상기 기판 내에서 연장되는 상기 싱커 트렌치의 아래쪽 측벽 부분 및 상기 싱커 트렌치의 바닥을 포함하는 전계 효과 트랜지스터 형성 방법.
  28. 기판 위의 실리콘 영역으로 연장되는 줄 모양 트렌치들의 복수의 그룹; 및
    상기 줄 모양 트렌치들의 복수의 그룹을 서로 분리시키기 위해 상기 줄 모양 트렌치들의 복수의 그룹의 각각을 완전히 둘러싸고, 상기 실리콘 영역의 상면으로부터 상기 실리콘 영역을 통해 연장되고 상기 기판 내에서 종단되는 연속하는 싱커 트렌치 - 상기 연속하는 싱커 트렌치는, 상기 연속하는 싱커 트렌치를 충진하는 전도성 물질이 상기 연속하는 싱커 트렌치의 바닥을 따라서 상기 기판과의 전기적 콘택트를 형성하고 상기 연속하는 싱커 트렌치의 상부를 따라서 상호접속 레이어와의 전기적 콘택트를 형성하도록 상기 연속하는 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝됨 - 를 포함하는 전력 반도체 디바이스.
  29. 제28항에 있어서,
    상기 실리콘 영역은 에피택셜 레이어이고, 상기 줄 모양 트렌치들은 게이트 트렌치이며,
    상기 전력 반도체 디바이스는,
    상기 에피택셜 레이어 내의 제2 전도성 타입의 웰 영역;
    상기 게이트 트렌치의 측부에 위치하는, 상기 웰 영역 내의 제1 전도성 타입의 소스 영역;
    적어도 각각의 게이트 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어; 및
    각각의 게이트 트렌치를 적어도 부분적으로 충진하는 게이트 전극을 더 포함하되,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전력 반도체 디바이스의 한 표면을 따라 놓이는 전력 반도체 디바이스.
  30. 제28항에 있어서,
    상기 전도성 물질은 도핑된 폴리실리콘, 선택적 에피택셜 실리콘(SEG), 금속, 및 금속성 화합물 중 하나 또는 그 이상을 포함하는 전력 반도체 디바이스.
  31. 제28항에 있어서,
    상기 연속하는 싱커 트렌치는 상기 줄 모양 트렌치들보다 더 넓은 폭을 갖고 상기 줄 모양 트렌치들보다 더 깊게 연장되는 전력 반도체 디바이스.
  32. 기판 위의 실리콘 영역으로 연장되는 복수 그룹의 줄 모양 게이트 트렌치; 및
    각각이 상기 복수 그룹의 줄 모양 게이트 트렌치의 인접하는 두 개의 그룹 사이에서 연장되고, 상기 실리콘 영역의 상면으로부터 상기 실리콘 영역을 통해 연장되고 상기 기판 내에서 종단되는 복수의 줄 모양 싱커 트렌치 - 상기 복수의 줄 모양 싱커 트렌치는, 각각의 상기 줄 모양 싱커 트렌치를 충진하는 전도성 물질이 상기 줄 모양 싱커 트렌치의 바닥을 따라서 상기 기판과의 전기적 콘택트를 형성하고 상기 줄 모양 싱커 트렌치의 상부를 따라서 상호접속 레이어와의 전기적 콘택트를 형성하도록, 상기 줄 모양 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝됨 - 를 포함하는 전력 반도체 디바이스.
  33. 제32항에 있어서,
    상기 실리콘 영역은 에피택셜 레이어이고,
    상기 전력 반도체 디바이스는,
    상기 에피택셜 레이어 내의 제2 전도성 타입의 웰 영역;
    상기 복수 그룹의 줄 모양 게이트 트렌치의 측부에 위치하는, 상기 웰 영역 내의 제1 전도성 타입의 소스 영역;
    적어도 각각의 게이트 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어; 및
    각각의 게이트 트렌치를 적어도 부분적으로 충진하는 게이트 전극을 더 포함하되,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전력 반도체 디바이스의 한 표면을 따라 놓이는 전력 반도체 디바이스.
  34. 제32항에 있어서,
    상기 전도성 물질은 도핑된 폴리실리콘, 선택적 에피택셜 실리콘(SEG), 금속, 및 금속성 화합물 중 하나 또는 그 이상을 포함하는 전력 반도체 디바이스.
  35. 제32항에 있어서,
    상기 복수의 줄 모양 싱커 트렌치는 상기 복수 그룹의 줄 모양 게이트 트렌치보다 더 넓은 폭을 갖고 더 깊게 연장되는 전력 반도체 디바이스.
  36. 제32항에 있어서,
    상기 상호접속 레이어는, 상기 복수의 줄 모양 싱커 트렌치를 드레인 본드-와이어(bond-wire)를 수용하도록 형성된 드레인 패드에 전기적으로 접속시키는 전력 반도체 디바이스.
  37. 전력 디바이스를 포함하는 다이 - 상기 다이는 기판 위에 실리콘 영역을 포함함 - 를 수용하는 반도체 패키지 디바이스에 있어서,
    실리콘 영역으로 연장되는 복수의 제1 트렌치;
    상기 복수의 제1 트렌치를 완전히 둘러싸기 위해 상기 다이의 주연부를 따라서 연장되고, 상기 다이의 상면으로부터 상기 실리콘 영역을 통해 연장되고 상기 기판 내에서 종단되는 연속하는 싱커 트렌치 - 상기 연속하는 싱커 트렌치는, 상기 연속하는 싱커 트렌치를 충진하는 전도성 물질이 상기 연속하는 싱커 트렌치의 바닥을 따라서 상기 기판과의 전기적 콘택트를 형성하고 상기 연속하는 싱커 트렌치의 상부를 따라서 상호접속 레이어와의 전기적 콘택트를 형성하도록, 상기 연속하는 싱커 트렌치의 측벽을 따라서만 절연체로 라이닝됨 - ; 및
    그리드 어레이 내에 정렬된 복수의 상호접속 볼 - 상기 복수의 상호접속 볼 중 상기 그리드 어레이의 외주연에 위치된 일 그룹의 상호접속 볼들은, 상기 연속하는 싱커 트렌치 내의 상기 전도성 물질과 전기적으로 접속함 - 을 포함하는 반도체 패키지 디바이스.
  38. 제37항에 있어서,
    상기 실리콘 영역은 에피택셜 레이어이고, 상기 복수의 제1 트렌치는 게이트 트렌치이며,
    상기 반도체 패키지 디바이스는,
    상기 에피택셜 레이어 내의 제2 전도성 타입의 웰 영역;
    상기 게이트 트렌치의 측부에 위치하는, 상기 웰 영역 내의 제1 전도성 타입의 소스 영역;
    적어도 각각의 게이트 트렌치의 제1 트렌치의 측벽을 라이닝하는 게이트 유전체 레이어; 및
    각각의 게이트 트렌치를 적어도 부분적으로 충진하는 게이트 전극을 더 포함하되,
    상기 게이트 전극과 전기적으로 접촉하는 게이트 전극 콘택트 레이어, 상기 소스 영역과 전기적으로 접촉하는 소스 콘택트 레이어, 및 상기 기판과 전기적으로 접촉하는 드레인 콘택트 레이어는 모두 상기 전력 디바이스의 한 표면을 따라 놓이는 반도체 패키지 디바이스.
  39. 제37항에 있어서,
    상기 그리드 어레이의 외주연에 위치된 상기 일 그룹의 상호접속 볼들에 의해 둘러싸여진, 상기 복수의 상호접속 볼 중 내측 그룹은 소스 콘택트 레이어와 전기적으로 접촉하는 반도체 패키지 디바이스.
  40. 제37항에 있어서,
    상기 연속하는 싱커 트렌치는 상기 복수의 제1 트렌치보다 더 넓은 폭을 갖고 상기 복수의 제1 트렌치보다 더 깊게 연장되는 반도체 패키지 디바이스.
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