JP3417336B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極を溝の
内部に設けた縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）等の絶縁ゲート型半導体装置およびその製造
方法に関する。
内部に設けた縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）等の絶縁ゲート型半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】この種の絶縁ゲート型半導体装置の代表
例としての電力用のＭＯＳＦＥＴでは、チップ内部のセ
ル部にトランジスタ機能を有する多数の並列接続された
ユニットセルを設け、チップ外周部にＥＱＲ（Equi Ｐo
tential Ring）によるチャネルストッパ構造を設けてい
るのが一般的である。このＭＯＳＦＥＴはチャネルが半
導体本体の溝方向に形成されており、チャネルが半導体
本体の面方向に形成されるゲートプレーナ型のＭＯＳＦ
ＥＴに比較してユニットセルの高集積化が可能であり、
単位面積あたりのチャネル幅を大きくとれ、素子の低オ
ン抵抗化に非常に有効であることが知られている。以
下、従来のＮチャネル型ＭＯＳＦＥＴの構成について、
図６乃至図７を参照して説明する。
例としての電力用のＭＯＳＦＥＴでは、チップ内部のセ
ル部にトランジスタ機能を有する多数の並列接続された
ユニットセルを設け、チップ外周部にＥＱＲ（Equi Ｐo
tential Ring）によるチャネルストッパ構造を設けてい
るのが一般的である。このＭＯＳＦＥＴはチャネルが半
導体本体の溝方向に形成されており、チャネルが半導体
本体の面方向に形成されるゲートプレーナ型のＭＯＳＦ
ＥＴに比較してユニットセルの高集積化が可能であり、
単位面積あたりのチャネル幅を大きくとれ、素子の低オ
ン抵抗化に非常に有効であることが知られている。以
下、従来のＮチャネル型ＭＯＳＦＥＴの構成について、
図６乃至図７を参照して説明する。
【０００３】図６において、１は半導体本体で、高濃度
Ｎ型であるＮ+ 型半導体基板２と、この半導体基板２上
に設け、セル部Ａ表面にＵ字型溝３が格子状に形成され
るとともにチップ外周部Ｂ表面に外周端から所定距離離
間して外周溝４がリング状に形成されたエピタキシャル
層５とを有している。まず、セル部Ａについて説明す
る。エピタキシャル層５表面に形成されたＵ字型溝３の
内部にゲート酸化膜６を介してポリシリコンからなるゲ
ート電極７が形成されている。エピタキシャル層５はエ
ピタキシャル層５の初期層であり低濃度Ｎ型であるＮ-
型ドレイン領域８と、このドレイン領域８表面層のＵ字
型溝３により分離された領域にＵ字型溝３より浅く設け
たＰ型ベース領域９と、ベース領域９の表面層にベース
領域９を一部残して設けたＮ+ 型ソース領域１０とを含
んでいる。エピタキシャル層５上にはゲート電極７を被
覆するように層間絶縁膜１１を設け、更にその上にソー
ス領域１０およびベース領域９表面とオーミック接触に
より電気的接続するアルミニウムを主金属とするソース
電極１２を設けている。ソース電極１２はその一部を外
部への電気的接続のためのソースパッドとしている。
Ｎ型であるＮ+ 型半導体基板２と、この半導体基板２上
に設け、セル部Ａ表面にＵ字型溝３が格子状に形成され
るとともにチップ外周部Ｂ表面に外周端から所定距離離
間して外周溝４がリング状に形成されたエピタキシャル
層５とを有している。まず、セル部Ａについて説明す
る。エピタキシャル層５表面に形成されたＵ字型溝３の
内部にゲート酸化膜６を介してポリシリコンからなるゲ
ート電極７が形成されている。エピタキシャル層５はエ
ピタキシャル層５の初期層であり低濃度Ｎ型であるＮ-
型ドレイン領域８と、このドレイン領域８表面層のＵ字
型溝３により分離された領域にＵ字型溝３より浅く設け
たＰ型ベース領域９と、ベース領域９の表面層にベース
領域９を一部残して設けたＮ+ 型ソース領域１０とを含
んでいる。エピタキシャル層５上にはゲート電極７を被
覆するように層間絶縁膜１１を設け、更にその上にソー
ス領域１０およびベース領域９表面とオーミック接触に
より電気的接続するアルミニウムを主金属とするソース
電極１２を設けている。ソース電極１２はその一部を外
部への電気的接続のためのソースパッドとしている。
【０００４】次に、チップ外周部Ｂについて説明する。
エピタキシャル層５はセル部Ａと共通のドレイン領域８
と、このドレイン領域８表面層のチップ外周端と外周溝
４に挟まれた領域に設けベース領域９と同時に形成され
たＰ型不純物領域１４と、このＰ型不純物領域１４表面
層に設けソース領域１０と同時に設けたＮ+ 型不純物領
域１５とを含んでいる。外周溝４内面にはフィールド酸
化膜１６を設け、このフィールド酸化膜１６上にはフィ
ールド酸化膜１６を被覆するようにセル部Ａと共通の層
間絶縁膜１１を設けている。更にＮ+ 型不純物領域１５
上のスクライブ領域Ｄを除く位置から層間絶縁膜１１上
のチップ外周端から所定距離離間した位置までに跨って
アルミニウムを主金属とするＥＱＲアルミニウム電極１
７を図７に示すようにリング状にソース電極１２と同時
に設けている。尚、図６に示すＥＱＲアルミニウム電極
１７は図７のＢ−Ｂ断面を示したものである。図示しな
いが、ゲート電極７は外部への電気的接続のためのゲー
トパッドに接続されている。
エピタキシャル層５はセル部Ａと共通のドレイン領域８
と、このドレイン領域８表面層のチップ外周端と外周溝
４に挟まれた領域に設けベース領域９と同時に形成され
たＰ型不純物領域１４と、このＰ型不純物領域１４表面
層に設けソース領域１０と同時に設けたＮ+ 型不純物領
域１５とを含んでいる。外周溝４内面にはフィールド酸
化膜１６を設け、このフィールド酸化膜１６上にはフィ
ールド酸化膜１６を被覆するようにセル部Ａと共通の層
間絶縁膜１１を設けている。更にＮ+ 型不純物領域１５
上のスクライブ領域Ｄを除く位置から層間絶縁膜１１上
のチップ外周端から所定距離離間した位置までに跨って
アルミニウムを主金属とするＥＱＲアルミニウム電極１
７を図７に示すようにリング状にソース電極１２と同時
に設けている。尚、図６に示すＥＱＲアルミニウム電極
１７は図７のＢ−Ｂ断面を示したものである。図示しな
いが、ゲート電極７は外部への電気的接続のためのゲー
トパッドに接続されている。
【０００５】
【発明が解決しようとする課題】ところで上記構成のＭ
ＯＳＦＥＴではＥＱＲアルミニウム電極１７をフィール
ド酸化膜１６と層間絶縁膜１１を介して設けているため
ＥＱＲ効果が低く、チャネルストッパとして十分機能さ
せるためＥＱＲアルミニウム電極１７を長くする必要が
あり、その結果チップ外周部面積が大きくなり、チップ
面積も大きくなるという問題がある。ＥＱＲ効果を高く
するためＥＱＲアルミニウム電極を層間絶縁膜を介さず
にフィールド酸化膜のみを介して設けることも考えられ
るが、フィールド酸化膜上を層間絶縁膜で被覆した後に
ＥＱＲアルミニウム電極をＮ+ 型不純物領域に電気的接
続するためにＮ+ 型不純物領域上を露出する製造方法を
使用する場合には、フィールド酸化膜上の層間絶縁膜を
精度良くエッチングすることが難しい。また、ＥＱＲア
ルミニウム電極１７はアルミニウムを主金属としてチッ
プ外周部にリング状に設けており、製品での温度サイク
ル試験で、チップと樹脂間の膨張係数の違いでチップ表
面にストレスが掛かり、材質的に柔らかいアルミが押し
伸ばされたような状態になるアルミスライドと呼ばれる
現象が発生することがある。特にチップのコーナー部に
位置するリング状のＥＱＲアルミニウム電極１７のコー
ナー部はチップ中心部からの距離が４辺の中央部より大
きいためアルミスライドが大きく起こり、隣接するソー
ス電極と接触しソース−ドレイン間ショートが発生する
ことがある。本発明は上記問題点を解決するためにＥＱ
Ｒポリシリコン電極をフィールド酸化膜と層間絶縁膜と
の間に設け、このＥＱＲポリシリコン電極と半導体本体
との電気的接続をＥＱＲアルミニウム電極でとるように
して、ＥＱＲ効果を大きくするとともに、アルミスライ
ド現象によるソース電極とＥＱＲアルミニウム電極との
間のショートを防止した絶縁ゲート型半導体装置および
その製造方法を提供することを目的とする。
ＯＳＦＥＴではＥＱＲアルミニウム電極１７をフィール
ド酸化膜１６と層間絶縁膜１１を介して設けているため
ＥＱＲ効果が低く、チャネルストッパとして十分機能さ
せるためＥＱＲアルミニウム電極１７を長くする必要が
あり、その結果チップ外周部面積が大きくなり、チップ
面積も大きくなるという問題がある。ＥＱＲ効果を高く
するためＥＱＲアルミニウム電極を層間絶縁膜を介さず
にフィールド酸化膜のみを介して設けることも考えられ
るが、フィールド酸化膜上を層間絶縁膜で被覆した後に
ＥＱＲアルミニウム電極をＮ+ 型不純物領域に電気的接
続するためにＮ+ 型不純物領域上を露出する製造方法を
使用する場合には、フィールド酸化膜上の層間絶縁膜を
精度良くエッチングすることが難しい。また、ＥＱＲア
ルミニウム電極１７はアルミニウムを主金属としてチッ
プ外周部にリング状に設けており、製品での温度サイク
ル試験で、チップと樹脂間の膨張係数の違いでチップ表
面にストレスが掛かり、材質的に柔らかいアルミが押し
伸ばされたような状態になるアルミスライドと呼ばれる
現象が発生することがある。特にチップのコーナー部に
位置するリング状のＥＱＲアルミニウム電極１７のコー
ナー部はチップ中心部からの距離が４辺の中央部より大
きいためアルミスライドが大きく起こり、隣接するソー
ス電極と接触しソース−ドレイン間ショートが発生する
ことがある。本発明は上記問題点を解決するためにＥＱ
Ｒポリシリコン電極をフィールド酸化膜と層間絶縁膜と
の間に設け、このＥＱＲポリシリコン電極と半導体本体
との電気的接続をＥＱＲアルミニウム電極でとるように
して、ＥＱＲ効果を大きくするとともに、アルミスライ
ド現象によるソース電極とＥＱＲアルミニウム電極との
間のショートを防止した絶縁ゲート型半導体装置および
その製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】（１）本発明に係る絶縁
ゲート型半導体装置は、セル部にＵ字型溝およびチップ
外周部の外周端から所定距離離間した位置に外周溝が形
成されセル部およびチップ外周部に共通の低濃度一導電
型ドレイン領域を含む半導体本体を具備し、セル部にお
いて、前記半導体本体に含まれ前記ドレイン領域の表面
層で前記Ｕ字型溝に分離された領域に設けた他導電型ベ
ース領域と、このベース領域の表面層に設けた高濃度一
導電型ソース領域と、前記Ｕ字型溝の内面に設けたゲー
ト酸化膜と、前記Ｕ字型溝にゲート酸化膜を介して設け
たポリシリコンからなるゲート電極と、このゲート電極
と層間絶縁膜で絶縁し前記ベース領域およびソース領域
に電気的接続したアルミニウムを主金属とするソース電
極とを具備し、チップ外周部において、前記半導体本体
に含まれ前記ドレイン領域の表面層でチップ外周端と前
記外周溝間に挟まれた領域に設けた他導電型不純物領域
と、この他導電型不純物領域の表面層に設けた高濃度一
導電型不純物領域と、前記外周溝内に設けたフィールド
酸化膜と、このフィールド酸化膜上と前記層間絶縁膜下
間に所定長で前記高濃度一導電型不純物領域上に跨って
リング状に設けたポリシリコンからなるＥＱＲポリシリ
コン電極と、このＥＱＲポリシリコン電極のチップ外周
端側の端部および前記高濃度一導電型不純物領域に電気
的接続したアルミニウムを主金属とするＥＱＲアルミニ
ウム電極とを具備している。上記手段によれば、ＥＱＲ
ポリシリコン電極を外周溝内に設けたフィールド酸化膜
と層間絶縁膜下との間に設け、ＥＱＲポリシリコン電極
と高濃度一導電型型不純物領域との電気的接続をＥＱＲ
アルミニウム電極によりとっているので、従来のＥＱＲ
アルミニウム電極だけの場合のようにフィールド酸化膜
＋層間絶縁膜上にＥＱＲアルミニウム電極を設けた場合
よりＥＱＲ効果を高くできるとともに、従来のＥＱＲア
ルミニウム電極だけの場合よりＥＱＲアルミニウム電極
とソース電極との離間距離を大きくとれ、更にソース電
極とＥＱＲポリシリコン電極間は段差があり、かつ、層
間絶縁膜により分離されているため、温度サイクル試験
で発生するアルミスライドによるソース電極とＥＱＲア
ルミニウム電極とのショートを防止できる。 （２）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲアルミニウム電極が方形チップのコ
ーナー部を除いて設けられている。上記手段によれば、
特に、ＥＱＲアルミニウム電極をリング状にするのでは
なく、チップのコーナー部に設けないようにしたので、
アルミスライドが大きく起こりやすいコーナー部でのソ
ース電極とＥＱＲアルミニウム電極とのショートを完全
に防止できる。 （３）本発明に係る絶縁ゲート型半導体装置は（２）に
おいて、前記ＥＱＲアルミニウム電極が方形チップの４
辺の各中央部４個所に設けられている。上記手段によれ
ば、前記ＥＱＲアルミニウム電極は方形チップの４辺の
各中央部４個所に設けることによりＥＱＲポリシリコン
電極と高濃度一導電型型不純物領域との電気的接続をと
ることができる。 （４）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲアルミニウム電極がリング状に設け
られている。上記手段によれば、（２）よりはチップの
コーナー部でのアルミスライドに対して少し不利になる
が従来のＥＱＲアルミニウム電極だけの場合よりはソー
ス電極とＥＱＲアルミニウム電極とのショートをより防
止できる。 （５）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲポリシリコン電極が前記ゲート電極
と同時に設けられている。 （６）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記半導体本体が半導体基板上に形成されたエ
ピタキシャル層である。 （７）本発明に係る絶縁ゲート型半導体装置は（６）に
おいて、前記半導体基板が高濃度一導電型である。 （８）本発明に係る絶縁ゲート型半導体装置は（６）に
おいて、前記半導体基板が高濃度他導電型である。 （９）本発明に係る絶縁ゲート型半導体装置の製造方法
は、ドレイン領域となる低濃度一導電型半導体層を表面
側に含む半導体本体上にシリコン酸化膜とシリコン窒化
膜を順次形成した後、エッチングにより半導体本体表面
のセル部に初期溝とチップ外周部の外周端から所定距離
離間した位置に外周初期溝とを形成する第１工程と、第
１工程完了後、前記シリコン窒化膜をマスクに前記初期
溝および外周初期溝の内面にＬＯＣＯＳ酸化膜を形成す
ることより初期溝がＵ字型溝および外周初期溝が外周溝
に形状変形され、このＬＯＣＯＳ酸化膜をマスクに、セ
ル部において、前記半導体層の表面層の前記Ｕ字型溝に
分離された領域に他導電型ベース領域を形成するととも
にこのベース領域の表面層に高濃度一導電型ソース領域
を形成し、チップ外周部において、前記半導体層の表面
層のチップ外周端と前記外周溝に挟まれた領域に他導電
型不純物領域を形成するとともにこの他導電型不純物領
域の表面層に高濃度一導電型不純物領域を形成する第２
工程と、第２工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸
化膜を除去するとともに前記外周溝のＬＯＣＯＳ酸化膜
をフィールド酸化膜として残す第３工程と、第３工程完
了後、Ｕ字型溝内面を含む露出した半導体本体表面にゲ
ート酸化膜を形成した後、その上からポリシリコン膜を
被覆する第４工程と、第４工程完了後、ポリシリコン膜
をエッチングして、セル部において、前記ソース領域表
面の一部およびＵ字型溝のポリシリコン膜を残してゲー
ト電極を形成し、チップ外周部において、前記フィール
ド酸化膜上に所定長で前記高濃度一導電型不純物領域上
の一部に跨ってリング状にポリシリコン膜を残してＥＱ
Ｒポリシリコン電極を形成し、その上から層間絶縁膜を
被覆する第５工程と、第５工程完了後、前記層間絶縁膜
およびゲート酸化膜をエッチングして、セル部におい
て、前記ソース領域表面の一部およびベース領域表面を
露出し、チップ外周部において、前記高濃度一導電型不
純物領域表面を露出するとともに、前記ＥＱＲポリシリ
コン電極表面のチップ外周端側の端部を露出して後、そ
の上からアルミニウム膜を被覆し、このアルミニウム膜
をエッチングして、セル部において前記ベース領域およ
びソース領域と電気的に接続するソース電極を形成し、
チップ外周部において、前記ＥＱＲポリシリコン電極の
チップ外周端側の端部および前記高濃度一導電型不純物
領域に電気的接続したアルミニウムを主金属とするＥＱ
Ｒアルミニウム電極を形成する第６工程とを有する。上
記手段によれば、ＥＱＲポリシリコン電極をゲート電極
と同時に形成することにより、従来のＥＱＲアルミニウ
ム電極だけの場合と同じ工程数で製造できる。
ゲート型半導体装置は、セル部にＵ字型溝およびチップ
外周部の外周端から所定距離離間した位置に外周溝が形
成されセル部およびチップ外周部に共通の低濃度一導電
型ドレイン領域を含む半導体本体を具備し、セル部にお
いて、前記半導体本体に含まれ前記ドレイン領域の表面
層で前記Ｕ字型溝に分離された領域に設けた他導電型ベ
ース領域と、このベース領域の表面層に設けた高濃度一
導電型ソース領域と、前記Ｕ字型溝の内面に設けたゲー
ト酸化膜と、前記Ｕ字型溝にゲート酸化膜を介して設け
たポリシリコンからなるゲート電極と、このゲート電極
と層間絶縁膜で絶縁し前記ベース領域およびソース領域
に電気的接続したアルミニウムを主金属とするソース電
極とを具備し、チップ外周部において、前記半導体本体
に含まれ前記ドレイン領域の表面層でチップ外周端と前
記外周溝間に挟まれた領域に設けた他導電型不純物領域
と、この他導電型不純物領域の表面層に設けた高濃度一
導電型不純物領域と、前記外周溝内に設けたフィールド
酸化膜と、このフィールド酸化膜上と前記層間絶縁膜下
間に所定長で前記高濃度一導電型不純物領域上に跨って
リング状に設けたポリシリコンからなるＥＱＲポリシリ
コン電極と、このＥＱＲポリシリコン電極のチップ外周
端側の端部および前記高濃度一導電型不純物領域に電気
的接続したアルミニウムを主金属とするＥＱＲアルミニ
ウム電極とを具備している。上記手段によれば、ＥＱＲ
ポリシリコン電極を外周溝内に設けたフィールド酸化膜
と層間絶縁膜下との間に設け、ＥＱＲポリシリコン電極
と高濃度一導電型型不純物領域との電気的接続をＥＱＲ
アルミニウム電極によりとっているので、従来のＥＱＲ
アルミニウム電極だけの場合のようにフィールド酸化膜
＋層間絶縁膜上にＥＱＲアルミニウム電極を設けた場合
よりＥＱＲ効果を高くできるとともに、従来のＥＱＲア
ルミニウム電極だけの場合よりＥＱＲアルミニウム電極
とソース電極との離間距離を大きくとれ、更にソース電
極とＥＱＲポリシリコン電極間は段差があり、かつ、層
間絶縁膜により分離されているため、温度サイクル試験
で発生するアルミスライドによるソース電極とＥＱＲア
ルミニウム電極とのショートを防止できる。 （２）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲアルミニウム電極が方形チップのコ
ーナー部を除いて設けられている。上記手段によれば、
特に、ＥＱＲアルミニウム電極をリング状にするのでは
なく、チップのコーナー部に設けないようにしたので、
アルミスライドが大きく起こりやすいコーナー部でのソ
ース電極とＥＱＲアルミニウム電極とのショートを完全
に防止できる。 （３）本発明に係る絶縁ゲート型半導体装置は（２）に
おいて、前記ＥＱＲアルミニウム電極が方形チップの４
辺の各中央部４個所に設けられている。上記手段によれ
ば、前記ＥＱＲアルミニウム電極は方形チップの４辺の
各中央部４個所に設けることによりＥＱＲポリシリコン
電極と高濃度一導電型型不純物領域との電気的接続をと
ることができる。 （４）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲアルミニウム電極がリング状に設け
られている。上記手段によれば、（２）よりはチップの
コーナー部でのアルミスライドに対して少し不利になる
が従来のＥＱＲアルミニウム電極だけの場合よりはソー
ス電極とＥＱＲアルミニウム電極とのショートをより防
止できる。 （５）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記ＥＱＲポリシリコン電極が前記ゲート電極
と同時に設けられている。 （６）本発明に係る絶縁ゲート型半導体装置は（１）に
おいて、前記半導体本体が半導体基板上に形成されたエ
ピタキシャル層である。 （７）本発明に係る絶縁ゲート型半導体装置は（６）に
おいて、前記半導体基板が高濃度一導電型である。 （８）本発明に係る絶縁ゲート型半導体装置は（６）に
おいて、前記半導体基板が高濃度他導電型である。 （９）本発明に係る絶縁ゲート型半導体装置の製造方法
は、ドレイン領域となる低濃度一導電型半導体層を表面
側に含む半導体本体上にシリコン酸化膜とシリコン窒化
膜を順次形成した後、エッチングにより半導体本体表面
のセル部に初期溝とチップ外周部の外周端から所定距離
離間した位置に外周初期溝とを形成する第１工程と、第
１工程完了後、前記シリコン窒化膜をマスクに前記初期
溝および外周初期溝の内面にＬＯＣＯＳ酸化膜を形成す
ることより初期溝がＵ字型溝および外周初期溝が外周溝
に形状変形され、このＬＯＣＯＳ酸化膜をマスクに、セ
ル部において、前記半導体層の表面層の前記Ｕ字型溝に
分離された領域に他導電型ベース領域を形成するととも
にこのベース領域の表面層に高濃度一導電型ソース領域
を形成し、チップ外周部において、前記半導体層の表面
層のチップ外周端と前記外周溝に挟まれた領域に他導電
型不純物領域を形成するとともにこの他導電型不純物領
域の表面層に高濃度一導電型不純物領域を形成する第２
工程と、第２工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸
化膜を除去するとともに前記外周溝のＬＯＣＯＳ酸化膜
をフィールド酸化膜として残す第３工程と、第３工程完
了後、Ｕ字型溝内面を含む露出した半導体本体表面にゲ
ート酸化膜を形成した後、その上からポリシリコン膜を
被覆する第４工程と、第４工程完了後、ポリシリコン膜
をエッチングして、セル部において、前記ソース領域表
面の一部およびＵ字型溝のポリシリコン膜を残してゲー
ト電極を形成し、チップ外周部において、前記フィール
ド酸化膜上に所定長で前記高濃度一導電型不純物領域上
の一部に跨ってリング状にポリシリコン膜を残してＥＱ
Ｒポリシリコン電極を形成し、その上から層間絶縁膜を
被覆する第５工程と、第５工程完了後、前記層間絶縁膜
およびゲート酸化膜をエッチングして、セル部におい
て、前記ソース領域表面の一部およびベース領域表面を
露出し、チップ外周部において、前記高濃度一導電型不
純物領域表面を露出するとともに、前記ＥＱＲポリシリ
コン電極表面のチップ外周端側の端部を露出して後、そ
の上からアルミニウム膜を被覆し、このアルミニウム膜
をエッチングして、セル部において前記ベース領域およ
びソース領域と電気的に接続するソース電極を形成し、
チップ外周部において、前記ＥＱＲポリシリコン電極の
チップ外周端側の端部および前記高濃度一導電型不純物
領域に電気的接続したアルミニウムを主金属とするＥＱ
Ｒアルミニウム電極を形成する第６工程とを有する。上
記手段によれば、ＥＱＲポリシリコン電極をゲート電極
と同時に形成することにより、従来のＥＱＲアルミニウ
ム電極だけの場合と同じ工程数で製造できる。
【０００７】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＮチャネル型ＭＯＳＦＥＴおよびその製造方法を図１
乃至図４を参照して説明する。まず、構成を説明する
と、図１において、２１は半導体本体で、基板表面の結
晶面が（１００）面の高濃度一導電型であるＮ+ 型半導
体基板２２と、この半導体基板２２上に設け、セル部Ａ
表面にＵ字型溝２３が格子状に形成されるとともにチッ
プ外周部Ｂ表面に外周端から所定距離離間して外周溝２
４がリング状に形成されたエピタキシャル層２５とを有
している。まず、セル部Ａについて説明する。エピタキ
シャル層２５表面に形成されたＵ字型溝２３の内部にゲ
ート酸化膜２６を介してポリシリコンからなるゲート電
極２７が形成されている。エピタキシャル層２５はエピ
タキシャル層２５の初期層であり低濃度Ｎ型であるＮ-
型ドレイン領域２８と、このドレイン領域２８表面層の
Ｕ字型溝２３により分離された領域にＵ字型溝２３より
浅く設けた他導電型であるＰ型ベース領域２９と、ベー
ス領域２９の表面層にベース領域２９を一部残して設け
たＮ+ 型ソース領域３０とを含んでいる。エピタキシャ
ル層２５表面のＵ字型溝２３により分離された各領域の
平面的な構造は図２に示すように、ソース領域３０は全
体が略正方形であり、且つ、所定の一定幅で離隔した非
環状の略４等分に分割された略３角形の４分割ソース領
域３０ａであり、ベース領域２９は４分割ソース領域３
０ａ間の幅狭なソース分割ベース領域２９ａである。エ
ピタキシャル層２５上にはゲート電極２７を被覆するよ
うに層間絶縁膜３１を設け、更にその上にソース領域３
０およびベース領域２９表面とオーミック接触により電
気的接続するアルミニウムを主金属とするソース電極３
２を設けている。ソース電極３２はその一部を外部への
電気的接続のためのソースパッドとしている。
のＮチャネル型ＭＯＳＦＥＴおよびその製造方法を図１
乃至図４を参照して説明する。まず、構成を説明する
と、図１において、２１は半導体本体で、基板表面の結
晶面が（１００）面の高濃度一導電型であるＮ+ 型半導
体基板２２と、この半導体基板２２上に設け、セル部Ａ
表面にＵ字型溝２３が格子状に形成されるとともにチッ
プ外周部Ｂ表面に外周端から所定距離離間して外周溝２
４がリング状に形成されたエピタキシャル層２５とを有
している。まず、セル部Ａについて説明する。エピタキ
シャル層２５表面に形成されたＵ字型溝２３の内部にゲ
ート酸化膜２６を介してポリシリコンからなるゲート電
極２７が形成されている。エピタキシャル層２５はエピ
タキシャル層２５の初期層であり低濃度Ｎ型であるＮ-
型ドレイン領域２８と、このドレイン領域２８表面層の
Ｕ字型溝２３により分離された領域にＵ字型溝２３より
浅く設けた他導電型であるＰ型ベース領域２９と、ベー
ス領域２９の表面層にベース領域２９を一部残して設け
たＮ+ 型ソース領域３０とを含んでいる。エピタキシャ
ル層２５表面のＵ字型溝２３により分離された各領域の
平面的な構造は図２に示すように、ソース領域３０は全
体が略正方形であり、且つ、所定の一定幅で離隔した非
環状の略４等分に分割された略３角形の４分割ソース領
域３０ａであり、ベース領域２９は４分割ソース領域３
０ａ間の幅狭なソース分割ベース領域２９ａである。エ
ピタキシャル層２５上にはゲート電極２７を被覆するよ
うに層間絶縁膜３１を設け、更にその上にソース領域３
０およびベース領域２９表面とオーミック接触により電
気的接続するアルミニウムを主金属とするソース電極３
２を設けている。ソース電極３２はその一部を外部への
電気的接続のためのソースパッドとしている。
【０００８】次に、チップ外周部Ｂについて説明する。
エピタキシャル層２５はセル部Ａと共通のドレイン領域
２８と、このドレイン領域２８表面層のチップ外周端と
外周溝２４に挟まれた領域に設けベース領域２９と同時
に形成されたＰ型不純物領域３４と、このＰ型不純物領
域３４表面層に設けソース領域３０と同時に設けたＮ+
型不純物領域３５とを含んでいる。外周溝２４内面には
フィールド酸化膜３６を設け、このフィールド酸化膜３
６上のチップ外周端から所定距離離間した位置からＮ+
型不純物領域３５上のゲート酸化膜２６を介した一部に
跨ってポリシリコンからなるＥＱＲポリシリコン電極３
７を図３に示すようにリング状にゲート電極７と同時に
設けている。更にＮ+ 型不純物領域３５上のスクライブ
領域Ｄを除く位置、ＥＱＲポリシリコン電極３７上およ
びフィールド酸化膜３６上に、ＥＱＲポリシリコン電極
３７のチップ外周端側の端部およびＮ+ 型不純物領域３
５の一部を除いて、セル部Ａと共通の層間絶縁膜３１を
設け、このＥＱＲポリシリコン電極３７上のチップ外周
端側の端部およびＮ+ 型不純物領域３５の一部上と層間
絶縁膜３１上のＥＱＲポリシリコン電極３７のチップ内
側端よりチップ外周端側の位置にアルミニウムを主金属
とするＥＱＲアルミニウム電極３８を図３に示すように
チップのコーナー部には設けず、チップ４辺の各中央部
４個所に分散してソース電極１２と同時に設けている。
尚、図１に示すＥＱＲポリシリコン電極３７およびＥＱ
Ｒアルミニウム電極３８は図３のＡ−Ａ断面を示したも
のである。図示しないが、ゲート電極２７は外部への電
気的接続のためのゲートパッドに接続されている。
エピタキシャル層２５はセル部Ａと共通のドレイン領域
２８と、このドレイン領域２８表面層のチップ外周端と
外周溝２４に挟まれた領域に設けベース領域２９と同時
に形成されたＰ型不純物領域３４と、このＰ型不純物領
域３４表面層に設けソース領域３０と同時に設けたＮ+
型不純物領域３５とを含んでいる。外周溝２４内面には
フィールド酸化膜３６を設け、このフィールド酸化膜３
６上のチップ外周端から所定距離離間した位置からＮ+
型不純物領域３５上のゲート酸化膜２６を介した一部に
跨ってポリシリコンからなるＥＱＲポリシリコン電極３
７を図３に示すようにリング状にゲート電極７と同時に
設けている。更にＮ+ 型不純物領域３５上のスクライブ
領域Ｄを除く位置、ＥＱＲポリシリコン電極３７上およ
びフィールド酸化膜３６上に、ＥＱＲポリシリコン電極
３７のチップ外周端側の端部およびＮ+ 型不純物領域３
５の一部を除いて、セル部Ａと共通の層間絶縁膜３１を
設け、このＥＱＲポリシリコン電極３７上のチップ外周
端側の端部およびＮ+ 型不純物領域３５の一部上と層間
絶縁膜３１上のＥＱＲポリシリコン電極３７のチップ内
側端よりチップ外周端側の位置にアルミニウムを主金属
とするＥＱＲアルミニウム電極３８を図３に示すように
チップのコーナー部には設けず、チップ４辺の各中央部
４個所に分散してソース電極１２と同時に設けている。
尚、図１に示すＥＱＲポリシリコン電極３７およびＥＱ
Ｒアルミニウム電極３８は図３のＡ−Ａ断面を示したも
のである。図示しないが、ゲート電極２７は外部への電
気的接続のためのゲートパッドに接続されている。
【０００９】上記構成によれば、ＥＱＲポリシリコン電
極３７をフィールド酸化膜３６と層間絶縁膜３１との間
に設け、ＥＱＲポリシリコン電極３７とＮ+ 型不純物領
域３５との電気的接続をチップ４辺の各中央部４個所に
分散して設けたＥＱＲアルミニウム電極３８によりとっ
ているので、従来のＥＱＲアルミニウム電極だけの場合
のようにフィールド酸化膜＋層間絶縁膜上にＥＱＲアル
ミニウム電極を設けた場合よりＥＱＲ効果を高くできる
のでＥＱＲポリシリコン電極３７を短くでき、チップ面
積を縮小することができるとともに、従来のＥＱＲアル
ミニウム電極だけの場合よりＥＱＲアルミニウム電極３
８とソース電極３２との離間距離を大きくとれ、更にＥ
ＱＲポリシリコン電極３７は外周溝２４内に形成したフ
ィールド酸化膜３６上で、かつ、層間絶縁膜３１の下に
設けられており、ソース電極３２とＥＱＲポリシリコン
電極間は段差があり、かつ、層間絶縁膜により分離され
ているため、温度サイクル試験で発生するアルミスライ
ドによるソース電極とＥＱＲアルミニウム電極とのショ
ートを防止でき、信頼性を高くすることができる。特
に、ＥＱＲアルミニウム電極３８をリング状にするので
はなく、チップのコーナー部に設けないようにしたの
で、アルミスライドが大きく起こりやすいコーナー部で
のソース電極とＥＱＲアルミニウム電極とのショートを
防止でき、信頼性を高くすることができる。
極３７をフィールド酸化膜３６と層間絶縁膜３１との間
に設け、ＥＱＲポリシリコン電極３７とＮ+ 型不純物領
域３５との電気的接続をチップ４辺の各中央部４個所に
分散して設けたＥＱＲアルミニウム電極３８によりとっ
ているので、従来のＥＱＲアルミニウム電極だけの場合
のようにフィールド酸化膜＋層間絶縁膜上にＥＱＲアル
ミニウム電極を設けた場合よりＥＱＲ効果を高くできる
のでＥＱＲポリシリコン電極３７を短くでき、チップ面
積を縮小することができるとともに、従来のＥＱＲアル
ミニウム電極だけの場合よりＥＱＲアルミニウム電極３
８とソース電極３２との離間距離を大きくとれ、更にＥ
ＱＲポリシリコン電極３７は外周溝２４内に形成したフ
ィールド酸化膜３６上で、かつ、層間絶縁膜３１の下に
設けられており、ソース電極３２とＥＱＲポリシリコン
電極間は段差があり、かつ、層間絶縁膜により分離され
ているため、温度サイクル試験で発生するアルミスライ
ドによるソース電極とＥＱＲアルミニウム電極とのショ
ートを防止でき、信頼性を高くすることができる。特
に、ＥＱＲアルミニウム電極３８をリング状にするので
はなく、チップのコーナー部に設けないようにしたの
で、アルミスライドが大きく起こりやすいコーナー部で
のソース電極とＥＱＲアルミニウム電極とのショートを
防止でき、信頼性を高くすることができる。
【００１０】次に製造方法を図５（ａ）〜（ｅ）と図１
を参照して説明する。先ず、第１工程はこの工程の完了
後を図５（ａ）に示すように、基板表面の結晶面が（１
００）面でオリエーテーションフラットの結晶面が｛１
００｝面のＮ+ 型半導体基板２２上にＮ- 型のエピタキ
シャル初期層を形成した後、この初期層の表面に熱酸化
法によりシリコン酸化膜５３を膜厚５００Å程度に形成
し、更にその上にシリコン窒化膜５４をＣＶＤ法により
膜厚９００Å程度に成長させた後、フォトリソグラフィ
法およびドライエッチ法により選択的に窒化膜５４、酸
化膜５３およびエピタキシャル層をエッチングしてセル
部Ａに初期溝５５が格子状に形成されるとともに、チッ
プ外周部Ｂのチップ外周端から所定距離離間した位置よ
り内側に外周初期溝５６がリング状に形成されたエピタ
キシャル層２５ａを形成する。初期溝５５は側壁面の結
晶面が｛１００｝面に対し０〜３０度の範囲内になるよ
うにエッチングし、深さを例えば、１．３μｍねらいで
エッチングして形成される。尚、初期溝５５の深さは
１．３μｍねらい以外でもよい。酸化膜５３は後工程で
のＬＯＣＯＳ酸化時の窒化膜５４による応力の緩衝膜と
して形成され、膜厚が厚いほうが応力が緩和されると同
時に溝肩部の曲率半径も大きくなるので、曲率半径が適
正値となるような膜厚としている。また、窒化膜５４は
後工程でのＬＯＣＯＳ酸化時のマスクとして形成され、
膜厚が薄いほうが窒化膜５４自身による応力を低減する
と同時に溝肩部の曲率半径も大きくなるが、逆に膜厚が
薄いことによる窒化膜５４の損傷や窒化膜５４を酸素が
通り抜ける等の工程上の不具合が発生するので、工程上
の不具合が発生せず曲率半径が適正値となるような膜厚
としている。
を参照して説明する。先ず、第１工程はこの工程の完了
後を図５（ａ）に示すように、基板表面の結晶面が（１
００）面でオリエーテーションフラットの結晶面が｛１
００｝面のＮ+ 型半導体基板２２上にＮ- 型のエピタキ
シャル初期層を形成した後、この初期層の表面に熱酸化
法によりシリコン酸化膜５３を膜厚５００Å程度に形成
し、更にその上にシリコン窒化膜５４をＣＶＤ法により
膜厚９００Å程度に成長させた後、フォトリソグラフィ
法およびドライエッチ法により選択的に窒化膜５４、酸
化膜５３およびエピタキシャル層をエッチングしてセル
部Ａに初期溝５５が格子状に形成されるとともに、チッ
プ外周部Ｂのチップ外周端から所定距離離間した位置よ
り内側に外周初期溝５６がリング状に形成されたエピタ
キシャル層２５ａを形成する。初期溝５５は側壁面の結
晶面が｛１００｝面に対し０〜３０度の範囲内になるよ
うにエッチングし、深さを例えば、１．３μｍねらいで
エッチングして形成される。尚、初期溝５５の深さは
１．３μｍねらい以外でもよい。酸化膜５３は後工程で
のＬＯＣＯＳ酸化時の窒化膜５４による応力の緩衝膜と
して形成され、膜厚が厚いほうが応力が緩和されると同
時に溝肩部の曲率半径も大きくなるので、曲率半径が適
正値となるような膜厚としている。また、窒化膜５４は
後工程でのＬＯＣＯＳ酸化時のマスクとして形成され、
膜厚が薄いほうが窒化膜５４自身による応力を低減する
と同時に溝肩部の曲率半径も大きくなるが、逆に膜厚が
薄いことによる窒化膜５４の損傷や窒化膜５４を酸素が
通り抜ける等の工程上の不具合が発生するので、工程上
の不具合が発生せず曲率半径が適正値となるような膜厚
としている。
【００１１】次に、第２工程はこの工程の完了後を図５
（ｂ）に示すように、第１工程完了後、窒化膜５４をマ
スクとして初期溝５５、５６の内面を酸化温度１１４０
℃程度で熱酸化して膜厚７０００Å程度のＬＯＣＯＳ酸
化膜５７を形成すると、初期溝５５がＵ字型溝２３、外
周初期溝５６が外周溝２４に形状変形される。ＬＯＣＯ
Ｓ酸化膜５７の形成温度は酸化膜５７の粘性を高くして
応力を低減するように設定している。溝肩部の曲率半径
は適正値０．２〜０．７μｍとなる。Ｕ字型溝２３の側
壁面は結晶面が｛１００｝面に対して０〜３０度の範囲
内で形成される。その後、窒化膜５４および酸化膜５３
をウェットエッチ法により全面除去し、熱酸化法により
イオン注入のためのシリコン酸化膜５８を膜厚１００Å
程度に形成して後、ＬＯＣＯＳ酸化膜５７をマスクにし
てシリコン酸化膜５８を介してホウ素をイオン注入およ
び熱拡散してＵ字型溝２３の深さより浅く、Ｕ字型溝２
３により分離された領域にＰ型ベース領域２９を形成す
るとともにチップ外周端と外周溝２４に挟まれた領域に
Ｐ型不純物領域３４を形成する。尚、この後、図示しな
いがフォトリソグラフィ法でのレジストパターンでマス
クしてホウ素または弗化ホウ素をイオン注入しフォトレ
ジスト膜除去後に熱拡散してベース領域２９表面層に含
まれるＰ+ 型コンタクトベース領域を形成する。さら
に、ＬＯＣＯＳ酸化膜５７をマスクにするとともにベー
ス領域２９上をフォトリソグラフィ法でのレジストパタ
ーンでマスクして砒素またはリンをイオン注入しフォト
レジスト膜除去後に熱拡散してベース領域２９表面層に
Ｎ+ 型ソース領域３０を形成するとともにＰ型不純物領
域３４表面層全面にＮ+ 型不純物領域３５を形成する。
この結果、図５（ａ）のエピタキシャル層２５ａは、表
面に溝２３，２４が形成されエピタキシャル層の初期層
であるＮ- 型ドレイン領域２８と、ベース領域２９と、
ソース領域３０と、Ｐ型不純物領域３４と、Ｎ+ 型不純
物領域３５とを含むエピタキシャル層２５となる。
（ｂ）に示すように、第１工程完了後、窒化膜５４をマ
スクとして初期溝５５、５６の内面を酸化温度１１４０
℃程度で熱酸化して膜厚７０００Å程度のＬＯＣＯＳ酸
化膜５７を形成すると、初期溝５５がＵ字型溝２３、外
周初期溝５６が外周溝２４に形状変形される。ＬＯＣＯ
Ｓ酸化膜５７の形成温度は酸化膜５７の粘性を高くして
応力を低減するように設定している。溝肩部の曲率半径
は適正値０．２〜０．７μｍとなる。Ｕ字型溝２３の側
壁面は結晶面が｛１００｝面に対して０〜３０度の範囲
内で形成される。その後、窒化膜５４および酸化膜５３
をウェットエッチ法により全面除去し、熱酸化法により
イオン注入のためのシリコン酸化膜５８を膜厚１００Å
程度に形成して後、ＬＯＣＯＳ酸化膜５７をマスクにし
てシリコン酸化膜５８を介してホウ素をイオン注入およ
び熱拡散してＵ字型溝２３の深さより浅く、Ｕ字型溝２
３により分離された領域にＰ型ベース領域２９を形成す
るとともにチップ外周端と外周溝２４に挟まれた領域に
Ｐ型不純物領域３４を形成する。尚、この後、図示しな
いがフォトリソグラフィ法でのレジストパターンでマス
クしてホウ素または弗化ホウ素をイオン注入しフォトレ
ジスト膜除去後に熱拡散してベース領域２９表面層に含
まれるＰ+ 型コンタクトベース領域を形成する。さら
に、ＬＯＣＯＳ酸化膜５７をマスクにするとともにベー
ス領域２９上をフォトリソグラフィ法でのレジストパタ
ーンでマスクして砒素またはリンをイオン注入しフォト
レジスト膜除去後に熱拡散してベース領域２９表面層に
Ｎ+ 型ソース領域３０を形成するとともにＰ型不純物領
域３４表面層全面にＮ+ 型不純物領域３５を形成する。
この結果、図５（ａ）のエピタキシャル層２５ａは、表
面に溝２３，２４が形成されエピタキシャル層の初期層
であるＮ- 型ドレイン領域２８と、ベース領域２９と、
ソース領域３０と、Ｐ型不純物領域３４と、Ｎ+ 型不純
物領域３５とを含むエピタキシャル層２５となる。
【００１２】次に、第３工程はこの工程の完了後を図５
（ｃ）に示すように、第２工程完了後、溝２４内のＬＯ
ＣＯＳ酸化膜５７をフォトリソグラフィ法でのレジスト
パターン５９でマスクしウェットエッチ法により溝２３
内のＬＯＣＯＳ酸化膜５７とベース領域２９、ソース領
域３０およびＮ+ 型不純物領域３５上の酸化膜５８を除
去することによりベース領域２９、ソース領域３０およ
びＮ+ 型不純物領域３５の表面と溝２３の内面を露出さ
せ、外周溝２４に形成されたＬＯＣＯＳ酸化膜５７をフ
ィールド酸化膜３６として残す。
（ｃ）に示すように、第２工程完了後、溝２４内のＬＯ
ＣＯＳ酸化膜５７をフォトリソグラフィ法でのレジスト
パターン５９でマスクしウェットエッチ法により溝２３
内のＬＯＣＯＳ酸化膜５７とベース領域２９、ソース領
域３０およびＮ+ 型不純物領域３５上の酸化膜５８を除
去することによりベース領域２９、ソース領域３０およ
びＮ+ 型不純物領域３５の表面と溝２３の内面を露出さ
せ、外周溝２４に形成されたＬＯＣＯＳ酸化膜５７をフ
ィールド酸化膜３６として残す。
【００１３】次に、第４工程はこの工程の完了後を図５
（ｄ）に示すように、第３工程完了後、ベース領域２
９、ソース領域３０およびＮ+ 型不純物領域３５の表面
と溝２３の内面に熱酸化法によりゲート酸化膜２６を形
成する。ゲート酸化膜２６の膜厚は、例えば、溝２３の
内面のベース領域２９上で５００Å程度に形成される。
以上の工程を経たエピタキシャル層２５の表面をＣＶＤ
法によりポリシリコン膜６０で被覆する。
（ｄ）に示すように、第３工程完了後、ベース領域２
９、ソース領域３０およびＮ+ 型不純物領域３５の表面
と溝２３の内面に熱酸化法によりゲート酸化膜２６を形
成する。ゲート酸化膜２６の膜厚は、例えば、溝２３の
内面のベース領域２９上で５００Å程度に形成される。
以上の工程を経たエピタキシャル層２５の表面をＣＶＤ
法によりポリシリコン膜６０で被覆する。
【００１４】次に、第５工程はこの工程の完了後を図５
（ｅ）に示すように、第４工程完了後、フォトリソグラ
フィ法およびドライエッチ法により、セル部Ａにおいて
ソース領域３０表面の一部および溝２３のポリシリコン
膜６０を残してゲート電極２７を形成するとともに、チ
ップ外周部Ｂにおいてフィールド酸化膜３６上に所定長
でＮ+ 型不純物領域３５上のゲート酸化膜２６を介した
一部に跨ってリング状にポリシリコン膜６０を残してＥ
ＱＲポリシリコン電極３７を形成した後、以上の工程を
経たエピタキシャル層２５の表面をＣＶＤ法により層間
絶縁膜３１で被覆する。
（ｅ）に示すように、第４工程完了後、フォトリソグラ
フィ法およびドライエッチ法により、セル部Ａにおいて
ソース領域３０表面の一部および溝２３のポリシリコン
膜６０を残してゲート電極２７を形成するとともに、チ
ップ外周部Ｂにおいてフィールド酸化膜３６上に所定長
でＮ+ 型不純物領域３５上のゲート酸化膜２６を介した
一部に跨ってリング状にポリシリコン膜６０を残してＥ
ＱＲポリシリコン電極３７を形成した後、以上の工程を
経たエピタキシャル層２５の表面をＣＶＤ法により層間
絶縁膜３１で被覆する。
【００１５】次に、第６工程はこの工程の完了後を図１
に示すように、第５工程完了後、セル部Ａにおいてソー
ス領域３０表面の一部およびベース領域２９表面が露出
するように層間絶縁膜３１およびゲート酸化膜２６にコ
ンタクト窓を形成するとともに、チップ外周部Ｂにおい
てＮ+ 型不純物領域３５のスクライブ領域Ｄの層間絶縁
膜３１およびゲート酸化膜２６を除去するとともに、Ｅ
ＱＲポリシリコン電極３７表面のチップ外周端側の端部
およびＮ+ 型不純物領域３５上がチップ４辺の各中央部
４個所で部分的に露出するように層間絶縁膜３１および
ゲート酸化膜２６を除去する。以上の工程を経たエピタ
キシャル層２５の表面をスパッタ法によりアルミニウム
膜で被覆し、このアルミニウム膜をフォトリソグラフィ
法およびドライエッチ法により選択的に除去して、セル
部Ａにおいてベース領域２９およびソース領域３０とオ
ーミック接触により電気的に接続するソース電極３２
と、チップ外周部ＢにおいてＥＱＲポリシリコン電極３
７上のチップ外周端側の端部およびＮ+ 型不純物領域３
５の上記部分的に露出した表面から層間絶縁膜３１上の
ＥＱＲポリシリコン電極３７のチップ内側端よりチップ
外周端側の位置にアルミニウムを主金属とするＥＱＲア
ルミニウム電極３８を図３に示すようにチップのコーナ
ー部を除く４辺の各中央部４個所に分散して形成する。
図示しないが、ゲート電極２７から外部に電気的に接続
するためのゲートパッドが同時形成され、ソース電極３
２はその一部を外部への電気的接続のためのソースパッ
ドとしている。
に示すように、第５工程完了後、セル部Ａにおいてソー
ス領域３０表面の一部およびベース領域２９表面が露出
するように層間絶縁膜３１およびゲート酸化膜２６にコ
ンタクト窓を形成するとともに、チップ外周部Ｂにおい
てＮ+ 型不純物領域３５のスクライブ領域Ｄの層間絶縁
膜３１およびゲート酸化膜２６を除去するとともに、Ｅ
ＱＲポリシリコン電極３７表面のチップ外周端側の端部
およびＮ+ 型不純物領域３５上がチップ４辺の各中央部
４個所で部分的に露出するように層間絶縁膜３１および
ゲート酸化膜２６を除去する。以上の工程を経たエピタ
キシャル層２５の表面をスパッタ法によりアルミニウム
膜で被覆し、このアルミニウム膜をフォトリソグラフィ
法およびドライエッチ法により選択的に除去して、セル
部Ａにおいてベース領域２９およびソース領域３０とオ
ーミック接触により電気的に接続するソース電極３２
と、チップ外周部ＢにおいてＥＱＲポリシリコン電極３
７上のチップ外周端側の端部およびＮ+ 型不純物領域３
５の上記部分的に露出した表面から層間絶縁膜３１上の
ＥＱＲポリシリコン電極３７のチップ内側端よりチップ
外周端側の位置にアルミニウムを主金属とするＥＱＲア
ルミニウム電極３８を図３に示すようにチップのコーナ
ー部を除く４辺の各中央部４個所に分散して形成する。
図示しないが、ゲート電極２７から外部に電気的に接続
するためのゲートパッドが同時形成され、ソース電極３
２はその一部を外部への電気的接続のためのソースパッ
ドとしている。
【００１６】この製造方法によれば、ＥＱＲポリシリコ
ン電極３７はゲート電極２７と同時に形成でき、工程を
増加させる必要がない。
ン電極３７はゲート電極２７と同時に形成でき、工程を
増加させる必要がない。
【００１７】上記実施例において、ＥＱＲアルミニウム
電極を図３に示す平面パターンのもので説明したが、図
４に示すようにリング状のものであってもよい。ただ
し、この場合は、図３に示すものよりチップコーナー部
でのアルミスライドに対して少し不利となる。尚、図４
のＡ−Ａ断面のＥＱＲポリシリコン電極７７およびＥＱ
Ｒアルミニウム電極７８は図１に示すＥＱＲポリシリコ
ン電極３７およびＥＱＲアルミニウム電極３８と同一で
ある。上記実施例において、セル部Ａのエピタキシャル
層表面の平面的な構造を図２に示すソースが非環状パタ
ーンのもので説明したが、これに限定されることなく、
他の非環状パターンやソース領域がベース領域を取り囲
む環状パターンであってもよい。また、Ｕ字型溝を格子
状に形成されたもので説明したが、ストライプ状に形成
されたものであってもよい。また、一導電型としてＮ型
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、半導体基板を高不純物濃度の一導電型で説明した
が、高不純物濃度の他導電型であってもよい。この場合
は、ＩＧＢＴに利用できる。また、半導体本体を半導体
基板とエピタキシャル層からなるもので説明したが、エ
ピタキシャル層を含まない半導体基板だけであってもよ
い。この場合、半導体基板の裏面を高濃度のＮ型不純物
層またはＰ型不純物層とする。
電極を図３に示す平面パターンのもので説明したが、図
４に示すようにリング状のものであってもよい。ただ
し、この場合は、図３に示すものよりチップコーナー部
でのアルミスライドに対して少し不利となる。尚、図４
のＡ−Ａ断面のＥＱＲポリシリコン電極７７およびＥＱ
Ｒアルミニウム電極７８は図１に示すＥＱＲポリシリコ
ン電極３７およびＥＱＲアルミニウム電極３８と同一で
ある。上記実施例において、セル部Ａのエピタキシャル
層表面の平面的な構造を図２に示すソースが非環状パタ
ーンのもので説明したが、これに限定されることなく、
他の非環状パターンやソース領域がベース領域を取り囲
む環状パターンであってもよい。また、Ｕ字型溝を格子
状に形成されたもので説明したが、ストライプ状に形成
されたものであってもよい。また、一導電型としてＮ型
および他導電型としてＰ型で説明したが、一導電型とし
てＰ型および他導電型としてＮ型であってもよい。ま
た、半導体基板を高不純物濃度の一導電型で説明した
が、高不純物濃度の他導電型であってもよい。この場合
は、ＩＧＢＴに利用できる。また、半導体本体を半導体
基板とエピタキシャル層からなるもので説明したが、エ
ピタキシャル層を含まない半導体基板だけであってもよ
い。この場合、半導体基板の裏面を高濃度のＮ型不純物
層またはＰ型不純物層とする。
【００１８】
【発明の効果】本発明によれば、ＥＱＲポリシリコン電
極をフィールド酸化膜上に設けたので、従来のＥＱＲア
ルミニウム電極だけの場合のようにフィールド酸化膜＋
層間絶縁膜上にＥＱＲを設けた場合よりＥＱＲ効果を高
くできるので、ＥＱＲの長さ短縮によりチップ外周部を
短縮でき、チップ面積を縮小することができる。また、
本発明でのＥＱＲアルミニウム電極はＥＱＲポリシリコ
ン電極と高濃度一導電型不純物領域との電気的接続を取
る機能を有すればよいので面積を小さくでき、従来のＥ
ＱＲアルミニウム電極だけの場合よりソース電極との離
間距離を大きくとれ、更にＥＱＲポリシリコン電極は層
間絶縁膜の下に設けられておりソース電極とＥＱＲポリ
シリコン電極間は層間絶縁膜により分離されるため、温
度サイクル試験で発生するアルミニウムスライド現象に
よるソース電極とＥＱＲアルミニウム電極とのショート
を防止でき、信頼性を高くすることができる。また、Ｅ
ＱＲアルミニウム電極はリング状でもよいが、チップの
コーナー部に設けないようにした方が、特にアルミスラ
イドが大きく起こりやすいコーナー部でのソース電極と
ＥＱＲアルミニウム電極とのショートを完全に防止で
き、信頼性をより高くすることができる。また、本発明
の製造方法によれば、ＥＱＲポリシリコン電極をゲート
電極と同時に形成することにより、従来のＥＱＲアルミ
ニウム電極だけの場合と同じ工程数で製造でき、ウェー
ハ１枚当りの製造コストを従来と同一でチップ面積を縮
小することができるため、信頼性の高いチップを低コス
トで製造することができる。
極をフィールド酸化膜上に設けたので、従来のＥＱＲア
ルミニウム電極だけの場合のようにフィールド酸化膜＋
層間絶縁膜上にＥＱＲを設けた場合よりＥＱＲ効果を高
くできるので、ＥＱＲの長さ短縮によりチップ外周部を
短縮でき、チップ面積を縮小することができる。また、
本発明でのＥＱＲアルミニウム電極はＥＱＲポリシリコ
ン電極と高濃度一導電型不純物領域との電気的接続を取
る機能を有すればよいので面積を小さくでき、従来のＥ
ＱＲアルミニウム電極だけの場合よりソース電極との離
間距離を大きくとれ、更にＥＱＲポリシリコン電極は層
間絶縁膜の下に設けられておりソース電極とＥＱＲポリ
シリコン電極間は層間絶縁膜により分離されるため、温
度サイクル試験で発生するアルミニウムスライド現象に
よるソース電極とＥＱＲアルミニウム電極とのショート
を防止でき、信頼性を高くすることができる。また、Ｅ
ＱＲアルミニウム電極はリング状でもよいが、チップの
コーナー部に設けないようにした方が、特にアルミスラ
イドが大きく起こりやすいコーナー部でのソース電極と
ＥＱＲアルミニウム電極とのショートを完全に防止で
き、信頼性をより高くすることができる。また、本発明
の製造方法によれば、ＥＱＲポリシリコン電極をゲート
電極と同時に形成することにより、従来のＥＱＲアルミ
ニウム電極だけの場合と同じ工程数で製造でき、ウェー
ハ１枚当りの製造コストを従来と同一でチップ面積を縮
小することができるため、信頼性の高いチップを低コス
トで製造することができる。
【図１】 本発明の１実施例である縦型パワーＭＯＳＦ
ＥＴの要部断面図。
ＥＴの要部断面図。
【図２】 図１の縦型パワーＭＯＳＦＥＴのＵ字型溝で
分離された半導体本体表面の１セル分の平面パターンを
示す１実施例のパターン図。
分離された半導体本体表面の１セル分の平面パターンを
示す１実施例のパターン図。
【図３】 図１の縦型パワーＭＯＳＦＥＴのＥＱＲの平
面パターンを示す１実施例のパターン図。
面パターンを示す１実施例のパターン図。
【図４】 図１の縦型パワーＭＯＳＦＥＴのＥＱＲの平
面パターンを示す他の実施例のパターン図。
面パターンを示す他の実施例のパターン図。
【図５】 図１の縦型パワーＭＯＳＦＥＴの製造工程を
示す要部断面図
示す要部断面図
【図６】 従来の縦型パワーＭＯＳＦＥＴの要部断面
図。
図。
【図７】 図６に示す縦型パワーＭＯＳＦＥＴのＥＱＲ
の平面パターンを示すパターン図。
の平面パターンを示すパターン図。
２１ 半導体本体
２２ 半導体基板
２３ Ｕ字型溝
２４ 外周溝
２５ エピタキシャル層
２６ ゲート酸化膜
２７ ゲート電極
２８ ドレイン領域
２９ ベース領域
３０ ソース領域
３１ 層間絶縁膜
３２ ソース電極
３４ Ｐ型不純物領域
３５ Ｎ＋型不純物領域
３６ フィールド酸化膜
３７ ＥＱＲポリシリコン電極
３８ ＥＱＲアルミニウム電極
５３ シリコン酸化膜
５４ 窒化膜
５５ 初期溝
５６ 外周初期溝
５７ ＬＯＣＯＳ酸化膜
５８ シリコン酸化膜
５９ レジストパターン
６０ ポリシリコン膜
Claims (9)
- 【請求項１】セル部にＵ字型溝およびチップ外周部の外
周端から所定距離離間した位置に外周溝が形成されセル
部およびチップ外周部に共通の低濃度一導電型ドレイン
領域を含む半導体本体を具備し、 セル部において、前記半導体本体に含まれ前記ドレイン
領域の表面層で前記Ｕ字型溝に分離された領域に設けた
他導電型ベース領域と、このベース領域の表面層に設け
た高濃度一導電型ソース領域と、前記Ｕ字型溝の内面に
設けたゲート酸化膜と、前記Ｕ字型溝にゲート酸化膜を
介して設けたポリシリコンからなるゲート電極と、この
ゲート電極と層間絶縁膜で絶縁し前記ベース領域および
ソース領域に電気的接続したアルミニウムを主金属とす
るソース電極とを具備し、 チップ外周部において、前記半導体本体に含まれ前記ド
レイン領域の表面層でチップ外周端と前記外周溝間に挟
まれた領域に設けた他導電型不純物領域と、この他導電
型不純物領域の表面層に設けた高濃度一導電型不純物領
域と、前記外周溝内に設けたフィールド酸化膜と、この
フィールド酸化膜上と前記層間絶縁膜下間に所定長で前
記高濃度一導電型不純物領域上に跨ってリング状に設け
たポリシリコンからなるＥＱＲポリシリコン電極と、こ
のＥＱＲポリシリコン電極のチップ外周端側の端部およ
び前記高濃度一導電型不純物領域に電気的接続したアル
ミニウムを主金属とするＥＱＲアルミニウム電極とを具
備した絶縁ゲート型半導体装置。 - 【請求項２】前記ＥＱＲアルミニウム電極が方形チップ
のコーナー部を除いて設けられている請求項１記載の絶
縁ゲート型半導体装置。 - 【請求項３】前記ＥＱＲアルミニウム電極が方形チップ
の４辺の各中央部４個所に設けられている請求項２記載
の絶縁ゲート型半導体装置。 - 【請求項４】前記ＥＱＲアルミニウム電極がリング状に
設けられている請求項１記載の絶縁ゲート型半導体装
置。 - 【請求項５】前記ＥＱＲポリシリコン電極が前記ゲート
電極と同時に設けられた請求項１記載の絶縁ゲート型半
導体装置。 - 【請求項６】前記半導体本体が半導体基板上に形成され
たエピタキシャル層である請求項１記載の絶縁ゲート型
半導体装置。 - 【請求項７】前記半導体基板が高濃度一導電型である請
求項６記載の絶縁ゲート型半導体装置。 - 【請求項８】前記半導体基板が高濃度他導電型である請
求項６記載の絶縁ゲート型半導体装置。 - 【請求項９】ドレイン領域となる低濃度一導電型半導体
層を表面側に含む半導体本体上にシリコン酸化膜とシリ
コン窒化膜を順次形成した後、エッチングにより半導体
本体表面のセル部に初期溝とチップ外周部の外周端から
所定距離離間した位置に外周初期溝とを形成する第１工
程と、 第１工程完了後、前記シリコン窒化膜をマスクに前記初
期溝および外周初期溝の内面にＬＯＣＯＳ酸化膜を形成
することより初期溝がＵ字型溝および外周初期溝が外周
溝に形状変形され、このＬＯＣＯＳ酸化膜をマスクに、
セル部において、前記半導体層の表面層の前記Ｕ字型溝
に分離された領域に他導電型ベース領域を形成するとと
もにこのベース領域の表面層に高濃度一導電型ソース領
域を形成し、チップ外周部において、前記半導体層の表
面層のチップ外周端と前記外周溝に挟まれた領域に他導
電型不純物領域を形成するとともにこの他導電型不純物
領域の表面層に高濃度一導電型不純物領域を形成する第
２工程と、 第２工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸化膜を除
去するとともに前記外周溝のＬＯＣＯＳ酸化膜をフィー
ルド酸化膜として残す第３工程と、 第３工程完了後、Ｕ字型溝内面を含む露出した半導体本
体表面にゲート酸化膜を形成した後、その上からポリシ
リコン膜を被覆する第４工程と、 第４工程完了後、ポリシリコン膜をエッチングして、セ
ル部において、前記ソース領域表面の一部およびＵ字型
溝のポリシリコン膜を残してゲート電極を形成し、チッ
プ外周部において、前記フィールド酸化膜上に所定長で
前記高濃度一導電型不純物領域上の一部に跨ってリング
状にポリシリコン膜を残してＥＱＲポリシリコン電極を
形成し、その上から層間絶縁膜を被覆する第５工程と、 第５工程完了後、前記層間絶縁膜およびゲート酸化膜を
エッチングして、セル部において、前記ソース領域表面
の一部およびベース領域表面を露出し、チップ外周部に
おいて、前記高濃度一導電型不純物領域表面を露出する
とともに、前記ＥＱＲポリシリコン電極表面のチップ外
周端側の端部を露出して後、その上からアルミニウム膜
を被覆し、このアルミニウム膜をエッチングして、セル
部において前記ベース領域およびソース領域と電気的に
接続するソース電極を形成し、チップ外周部において、
前記ＥＱＲポリシリコン電極のチップ外周端側の端部お
よび前記高濃度一導電型不純物領域に電気的接続したア
ルミニウムを主金属とするＥＱＲアルミニウム電極を形
成する第６工程とを有する絶縁ゲート型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08097599A JP3417336B2 (ja) | 1999-03-25 | 1999-03-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08097599A JP3417336B2 (ja) | 1999-03-25 | 1999-03-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277728A JP2000277728A (ja) | 2000-10-06 |
| JP3417336B2 true JP3417336B2 (ja) | 2003-06-16 |
Family
ID=13733525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08097599A Expired - Fee Related JP3417336B2 (ja) | 1999-03-25 | 1999-03-25 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417336B2 (ja) |
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| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
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